KR20050073375A - Method of forming a dual damascene pattern in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 듀얼 다마신 패턴을 형성하기 위하여 층간 절연막을 제1 절연막, 식각 정지막, 제2 절연막의 적층 구조로 형성하는 과정에서 식각 정지막을 트렌치 영역 중 비아홀 영역 사이의 트렌치 영역에만 형성한 후, 트렌치 영역을 개방시킨 상태에서 한번의 식각 공정으로 제2 절연막에는 트렌치를 형성하고 제1 절연막에는 비아홀을 형성함으로써, 공정의 단계를 감소시키고 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. The present invention relates to a method for forming a dual damascene pattern of a semiconductor device, and in order to form a dual damascene pattern, an etch stop layer is trenched in a process of forming an interlayer insulating layer as a stacked structure of a first insulating layer, an etch stop layer, and a second insulating layer. After forming only in the trench regions between the via hole regions of the regions, trenches are formed in the second insulating film and via holes in the first insulating film in one etching process with the trench regions open, thereby reducing the steps of the process and entering the via holes. It is possible to improve the reliability of the process and the electrical characteristics of the device by solving the problem that the insulating film remains and the via hole is not formed while preventing the fence from being formed.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀의 입구에 펜스(Fence)가 형성되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다. The present invention relates to a method for forming a dual damascene pattern of a semiconductor device, and more particularly, to a method for forming a dual damascene pattern of a semiconductor device capable of preventing a fence from being formed at an inlet of a via hole.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위한 가장 큰 관심사는 구리배선 공정이다. 그러나, 구리배선은 일반적인 식각물질로는 식각이 거의 되지 않는 문제점으로 인하여, 층간절연막을 먼저 식각한 후 구리를 매립하고 평탄화를 시키는 상감법이 이용되고 있다. The biggest goal of semiconductor manufacturing technology is to achieve high integration and high performance of semiconductor devices. The biggest concern for achieving high integration and high performance is the copper wiring process. However, the copper wiring is hardly etched by general etching materials, and thus, an inlay method of etching the interlayer insulating film first and then embedding and planarizing copper is used.
이러한 상감법에는 여러 가지 방법으로 실시될 수 있으나, 이러한 방법들은 노광장비의 적층능력(Overlay)에 매우 문제가 많다. 특히, 0.13um 이하의 고성능 반도체 소자의 금속배선 공정에서 적층능력의 한계, 트렌치 건식 식각 후 비아 마스크 패터닝 시 트렌치의 가장자리 부분에서 난반사가 발생하는 문제점으로 인하여 비아 마스크의 형성이 매우 어려워지는 등 무수히 많은 문제점이 발생된다. 또한, 층간 절연막으로 유전상수가 낮은 막을 사용하면서 식각 정지막(Etch stopping layer) 등의 사용 제약에 의해 여러 가지 문제점이 발생될 수 있다. The damascene method can be carried out in various ways, but these methods are very problematic in the overlay of the exposure equipment. In particular, in the metallization process of a high-performance semiconductor device of 0.13um or less, the number of via masks becomes very difficult due to the limitation of lamination capability and diffuse reflection at the edges of the trenches during via mask patterning after trench dry etching. Problems arise. In addition, while using a low dielectric constant film as an interlayer insulating film, various problems may occur due to use restrictions such as an etching stopping layer.
이러한 문제점을 해결하기 위하여 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법을 사용하고 있지만, 비아홀을 먼저 형성하는 경우 비아홀을 형성하고 식각 공정으로 트렌치를 형성하면 트렌치를 형성하기 위한 식각 공정 시 비아홀에 채워져 있던 반사 방지막으로 인하여 스페이서가 형성되는 것처럼 펜스(fence)가 비아홀의 입구 가장자리에 잔류된다. 이러한 펜스는 쉽게 제거되지 않고, 금속 배선 형성 시 금속 시드층 형성 공정이나 전기 도금 공정에 불안전성 요인을 발생시켜 금속 배선의 전기적 특성을 저하시킨다. In order to solve this problem, the via hole is first formed and then the trench is formed. However, when the via hole is formed first, the via hole is formed and the trench is formed by the etching process. Fence remains at the inlet edge of the via hole, just as a spacer is formed due to the anti-reflection film that was present. These fences are not easily removed, and insecure factors are generated in the metal seed layer forming process or the electroplating process when the metal wires are formed, thereby lowering the electrical characteristics of the metal wires.
이러한 펜스는 O2 가스를 이용하여 제거할 수 있지만, 트렌치 포토레지스트 패턴의 측벽까지 손상되기 때문에 트렌치의 상부 모서리도 손상될 수 있다. 이로 인해, 인접한 트렌치와 연결되어 금속 배선간의 브릿지가 발생되어 불량이 발생될 수도 있다.These fences can be removed using O 2 gas, but the top edge of the trench can also be damaged because it is damaged up to the sidewall of the trench photoresist pattern. As a result, bridges between metal wires may be generated by being connected to adjacent trenches, thereby causing defects.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 듀얼 다마신 패턴을 형성하기 위하여 층간 절연막을 제1 절연막, 식각 정지막, 제2 절연막의 적층 구조로 형성하는 과정에서 식각 정지막을 트렌치 영역 중 비아홀 영역 사이의 트렌치 영역에만 형성한 후, 트렌치 영역을 개방시킨 상태에서 한번의 식각 공정으로 제2 절연막에는 트렌치를 형성하고 제1 절연막에는 비아홀을 형성함으로써, 공정의 단계를 감소시키고 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. In contrast, in the method of forming a dual damascene pattern of a semiconductor device according to the present invention, in order to form a dual damascene pattern, an etch stop is performed in a process of forming an interlayer insulating layer as a stacked structure of a first insulating layer, an etch stop layer, and a second insulating layer. After the film is formed only in the trench regions between the via hole regions of the trench regions, the trench is formed in the second insulating film and the via hole is formed in the first insulating film in one etching process with the trench region open, thereby reducing the steps of the process. It is possible to improve the reliability of the process and the electrical characteristics of the device by solving the problem of preventing the formation of the fence at the inlet of the via hole and preventing the formation of the via hole due to the remaining insulating film.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계와, 트렌치 영역 중에서 비아홀 영역을 제외한 트렌치 영역 상부의 제1 절연막 상에 식각 정지막을 형성하는 단계와, 식각 정지막을 포함한 전체 구조 상에 제2 절연막을 형성하는 단계와, 제2 절연막 상부에 트렌치 영역이 정의된 포토레지스트 패턴을 형성하는 단계와, 식각 공정으로 제2 절연막 및 제1 절연막을 식각하여 제2 절연막에는 트렌치를 형성하고, 제1 절연막에는 비아홀을 형성하는 단계, 및 포토 레지스트 패턴을 제거하는 단계를 포함한다. In the method of forming a dual damascene pattern of a semiconductor device according to an embodiment of the present invention, forming a first insulating film on a semiconductor substrate, and forming an etch stop layer on the first insulating film on the trench region except for the via hole region. Forming a second insulating film on the entire structure including the etch stop layer, forming a photoresist pattern in which a trench region is defined on the second insulating film, and etching the second insulating film and the first insulating film Etching to form a trench in the second insulating film, forming a via hole in the first insulating film, and removing the photoresist pattern.
상기에서, 제1 절연막 또는 제2 절연막이 산화물인 경우 주식각제로 C4F8 또는 CxFy/Ar이 사용되며, 유전상수 값이 낮은 절연물인 경우 주식각제로 C4F8/N2 /Ar이 사용될 수 있다.In the above case, when the first insulating film or the second insulating film is an oxide, C 4 F 8 or CxFy / Ar is used as the stock beaker, and in the case of an insulating material having a low dielectric constant, C 4 F 8 / N 2 / Ar is used as the stock beaker. Can be used.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1E are cross-sectional views of devices for describing a dual damascene pattern formation method of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, Referring to FIG. 1A,
반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다. There is provided a semiconductor substrate 101 on which various elements for forming a semiconductor element are formed. For example, a transistor or a memory cell (not shown) may be formed in the semiconductor substrate 101. Subsequently, after forming the lower interlayer insulating film 102 on the semiconductor substrate 101, a dual damascene pattern (not shown) including contact holes and trenches is formed in the lower interlayer insulating film 102 by a dual damascene process. The dual damascene pattern is embedded with a conductive material to form the lower metal wiring 103. In this case, the lower metal wire 103 may be formed of copper. Meanwhile, a barrier metal layer (not shown) may be formed on the lower metal interconnect 103 and the lower interlayer insulation layer 102 to prevent the metal component of the lower metal interconnect 103 from being diffused into the lower interlayer insulation layer 102. have.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 104), 제1 절연막(105) 및 식각 정지막(106)을 순차적으로 형성한다. 이때, 확산 방지막(104)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(105)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하며, 300Å 내지 1000Å의 두께로 형성할 수 있다. 한편, 제1 및 제2 절연막(105 및 107)은 BCB, Coral 또는 Silk 등으로 형성할 수 있으며, 식각 정지막(106)은 SiC, SiN 또는 SiON으로 형성할 수 있다.Subsequently, a diffusion barrier layer 104, a first insulating layer 105, and an etch stop layer 106 are sequentially formed on the entire upper portion. At this time, the diffusion barrier 104 is formed of a material that can control the etching selectivity with the first insulating film 105 by adjusting the C / F ratio, such as SiC, SiN (Si 3 N 4 ), SiOC, SiOCH or SiON It is preferable, and it can form in thickness of 300 kV-1000 kV. The first and second insulating layers 105 and 107 may be formed of BCB, Coral, or Silk, and the etch stop layer 106 may be formed of SiC, SiN, or SiON.
이후, 식각 정지막(106) 상부에는 트렌치가 형성될 영역(이하, '트렌치 영역'이라 함) 중에서 비아홀이 형성될 영역(이하, '비아홀 영역'이라 함) 사이의 트렌치 영역이 정의된 포토레지스트 패턴(108)을 형성한다. 다시 말해서, 비아홀 영역은 트렌치 영역에 포함되는, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역이 정의 된 포토레지스트 패턴(107)을 형성한다. Afterwards, a photoresist is formed on the etch stop layer 106 to define a trench region between regions in which a trench is to be formed (hereinafter, referred to as a 'trench region'). Pattern 108 is formed. In other words, the via hole region forms a photoresist pattern 107 in which the trench region except for the via hole region is defined in the trench region.
도 1b를 참조하면, 포토레지스트 패턴(도 1a의 107)이 형성되지 않아 노출된 부분의 식각 정지막(106)을 식각하여, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역에만 식각 정지막(106)을 잔류시킨다. 이후, 포토레지스트 패턴(도 1a의 107)을 제거한다. Referring to FIG. 1B, the etch stop layer 106 of the exposed portion is not etched because the photoresist pattern 107 of FIG. 1A is not formed, and the etch stop layer 106 is formed only in the trench regions except for the via hole region. Remain. Thereafter, the photoresist pattern 107 of FIG. 1A is removed.
이어서, 식각 정지막(106)을 포함한 전체 구조 상에 제2 절연막(108)을 형성한 후, 그 상부에 트렌치 영역이 정의된 포토레지스트 패턴(109)을 형성한다. Subsequently, after the second insulating layer 108 is formed on the entire structure including the etch stop layer 106, a photoresist pattern 109 having a trench region defined thereon is formed thereon.
이로써, 트렌치 영역 이외의 영역에는 포토레지스트 패턴(109)이 형성되고, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역에는 식각 정지막(106)이 형성되며, 비아홀 영역에는 아무것도 형성되지 않고 제1 절연막(105) 및 제2 절연막(108)만 형성된다. As a result, the photoresist pattern 109 is formed in the regions other than the trench region, and the etch stop layer 106 is formed in the trench regions other than the via hole region among the trench regions, and nothing is formed in the via hole region. ) And only the second insulating film 108 is formed.
한편, 포토레지스트 패턴(109)을 형성하기 전에, SiN 또는 SiC로 이루어진 하드 마스크(도시되지 않음)를 형성할 수도 있다.Meanwhile, before forming the photoresist pattern 109, a hard mask (not shown) made of SiN or SiC may be formed.
도 1c를 참조하면, 식각 공정을 실시한다. 식각 공정을 실시하면 트렌치 영역의 제2 절연막(108)이 식각되어 트렌치(110a)가 형성된다. 한편 트렌치(110a)가 형성되면 트렌치 영역에는 식각 정지막(106)과 제1 절연막(105)의 일부 영역이 노출된다. 즉, 비아홀 영역에서는 제1 절연막(105)이 노출되고 그 외의 영역에는 식각 정지막(106)이 노출된다. Referring to FIG. 1C, an etching process is performed. When the etching process is performed, the second insulating layer 108 in the trench region is etched to form the trench 110a. Meanwhile, when the trench 110a is formed, a portion of the etch stop layer 106 and the first insulating layer 105 are exposed in the trench region. That is, the first insulating layer 105 is exposed in the via hole region, and the etch stop layer 106 is exposed in the other regions.
이때, 식각 공정은 제1 절연막(105) 또는 제2 절연막(108)이 산화물인 경우 CHF3/CF4/Ar등의 활성화된 플라즈마 이용하여 건식 식각 방식으로 진행한다. 여기에 O2, N2등을 포함될 수 있으며, C4F8 또는 CxFy/Ar를 주식각제로 사용할 수도 있다. 제1 절연막(105) 또는 제2 절연막(108)이 유전상수 값이 낮은 절연물인 경우에는 C4F8/N2/Ar를 기본으로 하여 활성화된 플라즈마를 이용해 건식 식각 방식으로 진행한다. 여기에 산소 또는 수소 가스 등이 포함될 수 있다.In this case, the etching process may be performed by a dry etching method using an activated plasma such as CHF 3 / CF 4 / Ar when the first insulating layer 105 or the second insulating layer 108 is an oxide. This may include O 2 , N 2 , and the like, and C 4 F 8 or CxFy / Ar may be used as a equity depreciation. When the first insulating film 105 or the second insulating film 108 is an insulator having a low dielectric constant value, it proceeds by a dry etching method using an activated plasma based on C 4 F 8 / N 2 / Ar. This may include oxygen or hydrogen gas.
좀 더 구체적으로 예를 들어 설명하면, 유전상수 값이 낮은 절연물로 이루어진 제1 절연막(105) 및 제2 절연막(108)이나, 식각 정지막(106) 및 확산 방지막(104)의 식각 공정 시, C4F8의 공급량을 1sccm 내지 10sccm으로 설정하고, N 2의 공급량을 50sccm 내지 150sccm으로 설정하고, Ar의 공급량을 100sccm 내지 1000sccm으로 설정하고, CHF3의 공급량을 5sccm 내지 100sccm으로 설정할 수 있다. 이때, 압력은 10mTorr 내지 100mT로 설정하고 소오스/바텀(Source&Bottom) 파워는 200W 내지 2000W로 설정할 수 있다. 여기에 산소 가스가 추가되는 경우 공급량은 20sccm이하로 설정할 수 있다.More specifically, for example, in the etching process of the first insulating film 105 and the second insulating film 108, or the etch stop film 106 and the diffusion barrier film 104 made of an insulating material having a low dielectric constant value, The supply amount of C 4 F 8 may be set to 1 sccm to 10 sccm, the supply amount of N 2 may be set to 50 sccm to 150 sccm, the supply amount of Ar may be set to 100 sccm to 1000 sccm, and the supply amount of CHF 3 may be set to 5 sccm to 100 sccm. In this case, the pressure may be set to 10mTorr to 100mT and the source / bottom power may be set to 200W to 2000W. When oxygen gas is added thereto, the supply amount can be set to 20 sccm or less.
또한, 유전상수 값이 낮은 물질 이외의 일반적인 산화물을 식각하는 경우, C4F8의 공급량을 1sccm 내지 30sccm으로 설정하고, N2의 공급량을 300sccm 이하로 설정하고, Ar의 공급량을 1500sccm 이하로 설정하고, CHF3의 공급량을 200sccm 이하로 설정하고, CF4의 공급량을 200sccm 이하로 설정하고, O2의 공급량을 100sccm 이하로 설정하고, N2의 공급량을 200sccm 이하로 설정하며, 압력은 1mTorr 내지 200mTorr로 설정하고, 소오스/바텀(Source&Bottom) 파워는 100W 내지 2500W로 설정할 수 있다.In addition, when etching a common oxide other than a substance having a low dielectric constant value, the supply amount of C 4 F 8 is set to 1 sccm to 30 sccm, the supply amount of N 2 is set to 300 sccm or less, and the supply amount of Ar is set to 1500 sccm or less. The amount of CHF 3 is set to 200 sccm or less, the amount of CF 4 is set to 200 sccm or less, the amount of O 2 is set to 100 sccm or less, the amount of N 2 is set to 200 sccm or less, and the pressure is 1 mTorr to 200 mTorr, and source / bottom power can be set to 100W to 2500W.
한편, 식각 공정은 확산 방지막(104)에서 중지된다. 이는 제1 절연막(105)과 확산 방지막(104)간의 식각 선택비가 5:1이상이 되기 때문이다.Meanwhile, the etching process is stopped at the diffusion barrier film 104. This is because the etching selectivity between the first insulating film 105 and the diffusion barrier film 104 is 5: 1 or more.
이 상태에서 식각 공정을 계속 진행한다. 그러면, 비아홀 영역에서 제1 절연막(105)이 계속해서 식각되어 비아홀(110b)이 형성된다. In this state, the etching process is continued. Then, the first insulating layer 105 is continuously etched in the via hole region to form the via hole 110b.
이로써, 한번의 식각 공정으로 트렌치(110a)와 비아홀(110b)이 동시에 형성되어 듀얼 다마신 패턴(110)이 형성된다. As a result, the trench 110a and the via hole 110b are simultaneously formed in one etching process to form the dual damascene pattern 110.
이후, 포토레지스트 패턴(도 1b의 109)을 제거한다. Thereafter, the photoresist pattern 109 of FIG. 1B is removed.
도 1d를 참조하면, 제1 절연막(105) 상부의 식각 정지막(도 1c의 106)을 제거한다. 그리고, 비아홀(110a) 저면에 노출된 확산 방지막(104)도 제거한다. 이때, 식각 정지막(106)과 확산 방지막(104)을 동시에 제거하고자 할 경우, 도 1a에서 식각 정지막(106)과 확산 방지막(104)을 동일한 물질로 형성한다. Referring to FIG. 1D, the etch stop layer (106 of FIG. 1C) on the first insulating layer 105 is removed. The diffusion barrier film 104 exposed on the bottom surface of the via hole 110a is also removed. In this case, when the etch stop layer 106 and the diffusion barrier layer 104 are to be removed at the same time, the etch stop layer 106 and the diffusion barrier layer 104 are formed of the same material in FIG. 1A.
도 1e를 참조하면, 통상의 공정으로 트렌치(110a)에는 상부 금속 배선(111a)을 형성하고, 비아홀(110b)에는 비아 플러그(111b)를 형성한다. Referring to FIG. 1E, the upper metal wiring 111a is formed in the trench 110a and the via plug 111b is formed in the via hole 110b in a conventional process.
상기에서 서술한 방법으로 듀얼 다마신 패턴을 형성함으로써, 본 발명은 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. 또한, 공정의 단계를 감소시킬 수 있다. By forming the dual damascene pattern by the method described above, the present invention solves the problem of preventing the formation of fences at the inlet of the via hole and preventing the formation of the via hole due to the remaining insulating film, thereby improving process reliability and device electrical characteristics. You can. In addition, the steps of the process can be reduced.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1E are cross-sectional views of devices for describing a dual damascene pattern formation method of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 하부 층간 절연막101 semiconductor substrate 102 lower interlayer insulating film
103 : 하부 금속 배선 104 : 확산 방지막103: lower metal wiring 104: diffusion barrier
105 : 제1 절연막 106 : 식각 정지막105: first insulating film 106: etch stop film
107 : 포토레지스트 패턴 108 : 제2 절연막107 photoresist pattern 108 second insulating film
109 : 포토레지스트 패턴 110a : 트렌치109 photoresist pattern 110a trench
110b : 비아홀 110 : 듀얼 다마신 패턴110b: via hole 110: dual damascene pattern
111a : 상부 금속 배선 111b : 비아 플러그 111a: upper metal wiring 111b: via plug
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