KR20050073375A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
반도체 소자의 듀얼 다마신 패턴 형성 방법 Download PDFInfo
- Publication number
- KR20050073375A KR20050073375A KR1020040001747A KR20040001747A KR20050073375A KR 20050073375 A KR20050073375 A KR 20050073375A KR 1020040001747 A KR1020040001747 A KR 1020040001747A KR 20040001747 A KR20040001747 A KR 20040001747A KR 20050073375 A KR20050073375 A KR 20050073375A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- forming
- trench
- dual damascene
- via hole
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 230000009977 dual effect Effects 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 42
- 239000011229 interlayer Substances 0.000 abstract description 9
- 239000002184 metal Substances 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 244000132059 Carica parviflora Species 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B3/00—Ohmic-resistance heating
- H05B3/10—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor
- H05B3/12—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor characterised by the composition or nature of the conductive material
- H05B3/14—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor characterised by the composition or nature of the conductive material the material being non-metallic
- H05B3/145—Carbon only, e.g. carbon black, graphite
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B3/00—Ohmic-resistance heating
- H05B3/02—Details
- H05B3/03—Electrodes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B3/00—Ohmic-resistance heating
- H05B3/02—Details
- H05B3/04—Waterproof or air-tight seals for heaters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/009—Heaters using conductive material in contact with opposing surfaces of the resistive element or resistive layer
- H05B2203/01—Heaters comprising a particular structure with multiple layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/013—Heaters using resistive films or coatings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
- H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
- H05B2203/017—Manufacturing methods or apparatus for heaters
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 듀얼 다마신 패턴을 형성하기 위하여 층간 절연막을 제1 절연막, 식각 정지막, 제2 절연막의 적층 구조로 형성하는 과정에서 식각 정지막을 트렌치 영역 중 비아홀 영역 사이의 트렌치 영역에만 형성한 후, 트렌치 영역을 개방시킨 상태에서 한번의 식각 공정으로 제2 절연막에는 트렌치를 형성하고 제1 절연막에는 비아홀을 형성함으로써, 공정의 단계를 감소시키고 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀의 입구에 펜스(Fence)가 형성되는 것을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 고집적화와 고성능화를 실현하기 위한 가장 큰 관심사는 구리배선 공정이다. 그러나, 구리배선은 일반적인 식각물질로는 식각이 거의 되지 않는 문제점으로 인하여, 층간절연막을 먼저 식각한 후 구리를 매립하고 평탄화를 시키는 상감법이 이용되고 있다.
이러한 상감법에는 여러 가지 방법으로 실시될 수 있으나, 이러한 방법들은 노광장비의 적층능력(Overlay)에 매우 문제가 많다. 특히, 0.13um 이하의 고성능 반도체 소자의 금속배선 공정에서 적층능력의 한계, 트렌치 건식 식각 후 비아 마스크 패터닝 시 트렌치의 가장자리 부분에서 난반사가 발생하는 문제점으로 인하여 비아 마스크의 형성이 매우 어려워지는 등 무수히 많은 문제점이 발생된다. 또한, 층간 절연막으로 유전상수가 낮은 막을 사용하면서 식각 정지막(Etch stopping layer) 등의 사용 제약에 의해 여러 가지 문제점이 발생될 수 있다.
이러한 문제점을 해결하기 위하여 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법을 사용하고 있지만, 비아홀을 먼저 형성하는 경우 비아홀을 형성하고 식각 공정으로 트렌치를 형성하면 트렌치를 형성하기 위한 식각 공정 시 비아홀에 채워져 있던 반사 방지막으로 인하여 스페이서가 형성되는 것처럼 펜스(fence)가 비아홀의 입구 가장자리에 잔류된다. 이러한 펜스는 쉽게 제거되지 않고, 금속 배선 형성 시 금속 시드층 형성 공정이나 전기 도금 공정에 불안전성 요인을 발생시켜 금속 배선의 전기적 특성을 저하시킨다.
이러한 펜스는 O2 가스를 이용하여 제거할 수 있지만, 트렌치 포토레지스트 패턴의 측벽까지 손상되기 때문에 트렌치의 상부 모서리도 손상될 수 있다. 이로 인해, 인접한 트렌치와 연결되어 금속 배선간의 브릿지가 발생되어 불량이 발생될 수도 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법은 듀얼 다마신 패턴을 형성하기 위하여 층간 절연막을 제1 절연막, 식각 정지막, 제2 절연막의 적층 구조로 형성하는 과정에서 식각 정지막을 트렌치 영역 중 비아홀 영역 사이의 트렌치 영역에만 형성한 후, 트렌치 영역을 개방시킨 상태에서 한번의 식각 공정으로 제2 절연막에는 트렌치를 형성하고 제1 절연막에는 비아홀을 형성함으로써, 공정의 단계를 감소시키고 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계와, 트렌치 영역 중에서 비아홀 영역을 제외한 트렌치 영역 상부의 제1 절연막 상에 식각 정지막을 형성하는 단계와, 식각 정지막을 포함한 전체 구조 상에 제2 절연막을 형성하는 단계와, 제2 절연막 상부에 트렌치 영역이 정의된 포토레지스트 패턴을 형성하는 단계와, 식각 공정으로 제2 절연막 및 제1 절연막을 식각하여 제2 절연막에는 트렌치를 형성하고, 제1 절연막에는 비아홀을 형성하는 단계, 및 포토 레지스트 패턴을 제거하는 단계를 포함한다.
상기에서, 제1 절연막 또는 제2 절연막이 산화물인 경우 주식각제로 C4F8 또는 CxFy/Ar이 사용되며, 유전상수 값이 낮은 절연물인 경우 주식각제로 C4F8/N2
/Ar이 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면,
반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀과 트렌치로 이루어진 듀얼 다마신 패턴(도시되지 않음)을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 확산 방지막(Diffusion barrier layer; 104), 제1 절연막(105) 및 식각 정지막(106)을 순차적으로 형성한다. 이때, 확산 방지막(104)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 C/F 비율 조정으로 제1 절연막(105)과의 식각 선택비를 조절할 수 있는 물질로 형성하는 것이 바람직하며, 300Å 내지 1000Å의 두께로 형성할 수 있다. 한편, 제1 및 제2 절연막(105 및 107)은 BCB, Coral 또는 Silk 등으로 형성할 수 있으며, 식각 정지막(106)은 SiC, SiN 또는 SiON으로 형성할 수 있다.
이후, 식각 정지막(106) 상부에는 트렌치가 형성될 영역(이하, '트렌치 영역'이라 함) 중에서 비아홀이 형성될 영역(이하, '비아홀 영역'이라 함) 사이의 트렌치 영역이 정의된 포토레지스트 패턴(108)을 형성한다. 다시 말해서, 비아홀 영역은 트렌치 영역에 포함되는, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역이 정의 된 포토레지스트 패턴(107)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(도 1a의 107)이 형성되지 않아 노출된 부분의 식각 정지막(106)을 식각하여, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역에만 식각 정지막(106)을 잔류시킨다. 이후, 포토레지스트 패턴(도 1a의 107)을 제거한다.
이어서, 식각 정지막(106)을 포함한 전체 구조 상에 제2 절연막(108)을 형성한 후, 그 상부에 트렌치 영역이 정의된 포토레지스트 패턴(109)을 형성한다.
이로써, 트렌치 영역 이외의 영역에는 포토레지스트 패턴(109)이 형성되고, 트렌치 영역 중 비아홀 영역을 제외한 트렌치 영역에는 식각 정지막(106)이 형성되며, 비아홀 영역에는 아무것도 형성되지 않고 제1 절연막(105) 및 제2 절연막(108)만 형성된다.
한편, 포토레지스트 패턴(109)을 형성하기 전에, SiN 또는 SiC로 이루어진 하드 마스크(도시되지 않음)를 형성할 수도 있다.
도 1c를 참조하면, 식각 공정을 실시한다. 식각 공정을 실시하면 트렌치 영역의 제2 절연막(108)이 식각되어 트렌치(110a)가 형성된다. 한편 트렌치(110a)가 형성되면 트렌치 영역에는 식각 정지막(106)과 제1 절연막(105)의 일부 영역이 노출된다. 즉, 비아홀 영역에서는 제1 절연막(105)이 노출되고 그 외의 영역에는 식각 정지막(106)이 노출된다.
이때, 식각 공정은 제1 절연막(105) 또는 제2 절연막(108)이 산화물인 경우 CHF3/CF4/Ar등의 활성화된 플라즈마 이용하여 건식 식각 방식으로 진행한다. 여기에 O2, N2등을 포함될 수 있으며, C4F8 또는 CxFy/Ar를 주식각제로 사용할 수도 있다. 제1 절연막(105) 또는 제2 절연막(108)이 유전상수 값이 낮은 절연물인 경우에는 C4F8/N2/Ar를 기본으로 하여 활성화된 플라즈마를 이용해 건식 식각 방식으로 진행한다. 여기에 산소 또는 수소 가스 등이 포함될 수 있다.
좀 더 구체적으로 예를 들어 설명하면, 유전상수 값이 낮은 절연물로 이루어진 제1 절연막(105) 및 제2 절연막(108)이나, 식각 정지막(106) 및 확산 방지막(104)의 식각 공정 시, C4F8의 공급량을 1sccm 내지 10sccm으로 설정하고, N
2의 공급량을 50sccm 내지 150sccm으로 설정하고, Ar의 공급량을 100sccm 내지 1000sccm으로 설정하고, CHF3의 공급량을 5sccm 내지 100sccm으로 설정할 수 있다. 이때, 압력은 10mTorr 내지 100mT로 설정하고 소오스/바텀(Source&Bottom) 파워는 200W 내지 2000W로 설정할 수 있다. 여기에 산소 가스가 추가되는 경우 공급량은 20sccm이하로 설정할 수 있다.
또한, 유전상수 값이 낮은 물질 이외의 일반적인 산화물을 식각하는 경우, C4F8의 공급량을 1sccm 내지 30sccm으로 설정하고, N2의 공급량을 300sccm 이하로 설정하고, Ar의 공급량을 1500sccm 이하로 설정하고, CHF3의 공급량을 200sccm 이하로 설정하고, CF4의 공급량을 200sccm 이하로 설정하고, O2의 공급량을 100sccm 이하로 설정하고, N2의 공급량을 200sccm 이하로 설정하며, 압력은 1mTorr 내지 200mTorr로 설정하고, 소오스/바텀(Source&Bottom) 파워는 100W 내지 2500W로 설정할 수 있다.
한편, 식각 공정은 확산 방지막(104)에서 중지된다. 이는 제1 절연막(105)과 확산 방지막(104)간의 식각 선택비가 5:1이상이 되기 때문이다.
이 상태에서 식각 공정을 계속 진행한다. 그러면, 비아홀 영역에서 제1 절연막(105)이 계속해서 식각되어 비아홀(110b)이 형성된다.
이로써, 한번의 식각 공정으로 트렌치(110a)와 비아홀(110b)이 동시에 형성되어 듀얼 다마신 패턴(110)이 형성된다.
이후, 포토레지스트 패턴(도 1b의 109)을 제거한다.
도 1d를 참조하면, 제1 절연막(105) 상부의 식각 정지막(도 1c의 106)을 제거한다. 그리고, 비아홀(110a) 저면에 노출된 확산 방지막(104)도 제거한다. 이때, 식각 정지막(106)과 확산 방지막(104)을 동시에 제거하고자 할 경우, 도 1a에서 식각 정지막(106)과 확산 방지막(104)을 동일한 물질로 형성한다.
도 1e를 참조하면, 통상의 공정으로 트렌치(110a)에는 상부 금속 배선(111a)을 형성하고, 비아홀(110b)에는 비아 플러그(111b)를 형성한다.
상기에서 서술한 방법으로 듀얼 다마신 패턴을 형성함으로써, 본 발명은 비아홀 입구에 펜스가 형성되는 것을 방지하면서 절연막이 잔류하여 비아홀이 형성되지 않는 문제점을 해결하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. 또한, 공정의 단계를 감소시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
103 : 하부 금속 배선 104 : 확산 방지막
105 : 제1 절연막 106 : 식각 정지막
107 : 포토레지스트 패턴 108 : 제2 절연막
109 : 포토레지스트 패턴 110a : 트렌치
110b : 비아홀 110 : 듀얼 다마신 패턴
111a : 상부 금속 배선 111b : 비아 플러그
Claims (3)
- 반도체 기판 상에 제1 절연막을 형성하는 단계;트렌치 영역 중에서 비아홀 영역을 제외한 트렌치 영역 상부의 상기 제1 절연막 상에 식각 정지막을 형성하는 단계;상기 식각 정지막을 포함한 전체 구조 상에 제2 절연막을 형성하는 단계;상기 제2 절연막 상부에 상기 트렌치 영역이 정의된 포토레지스트 패턴을 형성하는 단계;식각 공정으로 상기 제2 절연막 및 상기 제1 절연막을 식각하여 상기 제2 절연막에는 트렌치를 형성하고, 상기 제1 절연막에는 비아홀을 형성하는 단계; 및상기 포토 레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막 또는 상기 제2 절연막이 산화물인 경우 주식각제로 C4F8 또는 CxFy/Ar이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막 또는 상기 제2 절연막이 유전상수 값이 낮은 절연물인 경우 주식각제로 C4F8/N2/Ar이 사용되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001747A KR101081851B1 (ko) | 2004-01-09 | 2004-01-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001747A KR101081851B1 (ko) | 2004-01-09 | 2004-01-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050073375A true KR20050073375A (ko) | 2005-07-13 |
| KR101081851B1 KR101081851B1 (ko) | 2011-11-09 |
Family
ID=37262493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040001747A KR101081851B1 (ko) | 2004-01-09 | 2004-01-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101081851B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739975B1 (ko) * | 2005-12-20 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9443879B2 (en) | 2013-08-21 | 2016-09-13 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the display substrate |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322887B1 (ko) | 1999-12-21 | 2002-02-08 | 박종섭 | 반도체장치의 다층 금속배선 형성방법 |
| KR100363696B1 (ko) | 1999-12-29 | 2002-12-05 | 주식회사 하이닉스반도체 | 반도체장치의 다층 금속배선 형성방법 |
-
2004
- 2004-01-09 KR KR1020040001747A patent/KR101081851B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739975B1 (ko) * | 2005-12-20 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9443879B2 (en) | 2013-08-21 | 2016-09-13 | Samsung Display Co., Ltd. | Display substrate and method of manufacturing the display substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101081851B1 (ko) | 2011-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6800550B2 (en) | Method for forming t-shaped conductive wires of semiconductor device utilizing notching phenomenon | |
| KR100880312B1 (ko) | 반도체 메모리 소자의 금속 배선 형성 방법 | |
| US7772112B2 (en) | Method of manufacturing a semiconductor device | |
| KR100673196B1 (ko) | 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법 | |
| KR101081851B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR20050086301A (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100607324B1 (ko) | 반도체소자의 금속콘택 형성방법 | |
| KR20020017845A (ko) | 반도체소자의 비트라인 형성방법 | |
| KR101028811B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100996161B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| TWI512894B (zh) | 金屬內連線結構及其製程 | |
| KR101152261B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR100641491B1 (ko) | 반도체의 극 미세 컨택 플러그 형성방법 | |
| KR20060113264A (ko) | 반도체장치의 제조 방법 | |
| KR100831572B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100641487B1 (ko) | 반도체 소자의 텅스텐 플러그 형성 방법 | |
| KR20080061165A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20040043931A (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| KR20080074504A (ko) | 반도체 소자 및 그것의 제조 방법 | |
| KR20050068585A (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR20020061061A (ko) | 반도체 장치의 배선 제조 방법 | |
| KR20050086287A (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 | |
| KR20050037712A (ko) | 반도체 소자의 제조 방법 | |
| KR20050023982A (ko) | 메탈 콘택의 형성 방법 | |
| KR20050086302A (ko) | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 8 |