WO2021096011A1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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WO2021096011A1
WO2021096011A1 PCT/KR2020/006420 KR2020006420W WO2021096011A1 WO 2021096011 A1 WO2021096011 A1 WO 2021096011A1 KR 2020006420 W KR2020006420 W KR 2020006420W WO 2021096011 A1 WO2021096011 A1 WO 2021096011A1
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layer
power supply
supply line
dummy pattern
pixel
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PCT/KR2020/006420
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English (en)
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김영대
김진석
박상진
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삼성디스플레이 주식회사
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to a display device for improving dark spot defects, short circuit defects, and the like, and a method of manufacturing the display device.
  • a flat panel display device having excellent characteristics such as reduction in thickness, weight, and low power consumption is increasing.
  • liquid crystal displays and organic light-emitting displays are widely commercialized because of their excellent resolution and image quality.
  • the organic light emitting display device is drawing attention as a next-generation flat panel display device because of its fast response speed, low power consumption, and excellent viewing angle because it emits light.
  • the display device may include a light emitting element formed in the display area and a wiring formed in a peripheral area adjacent to the display area.
  • the light emitting device may include electrodes and a light emitting layer interposed between the electrodes to emit light.
  • the wiring and the conductive layer may cause a galvanic reaction by an etchant which is an electrolyte.
  • the galvanic reaction refers to a phenomenon in which, when two metals having different standard reduction potentials are connected to an electrolyte, electrons are transferred by an oxidation-reduction reaction and metal ions are reduced.
  • a galvanic reaction may occur.
  • An object of the present invention is to provide a display device for improving dark spot defects, short circuit defects, and the like.
  • Another object of the present invention is to provide a method of manufacturing a display device for reducing manufacturing time, manufacturing cost, and the like.
  • a display device includes a substrate including a display area and a peripheral area, a pixel circuit disposed in the display area on the substrate, and electrically connected to the pixel circuit.
  • the power supply line may include a first layer, a second layer disposed on the first layer, and a third layer disposed on the second layer.
  • the dummy pattern may include a material that causes a galvanic reaction between the second layer of the power supply line and the electrolyte.
  • the dummy pattern may include silver (Ag).
  • the second layer of the power supply line may include aluminum (Al).
  • the dummy pattern may include a first layer, a second layer disposed on the first layer, and a third layer disposed on the second layer.
  • the second layer of the dummy pattern may include a material that causes a galvanic reaction between the second layer of the power supply line and the electrolyte.
  • the second layer of the dummy pattern may include silver (Ag).
  • the dummy pattern may cover a sidewall of the second layer of the power supply line.
  • the first layer and the third layer of the power supply line may respectively cover a lower surface and an upper surface of the second layer of the power supply line.
  • a sidewall of the insulating layer may surround the dummy pattern.
  • the dummy pattern may cover a part of an upper surface of the power supply line exposed by the opening of the insulating layer.
  • the dummy pattern may include an outer portion overlapping the sidewall of the power supply line exposed by the opening of the insulating layer.
  • the dummy pattern may further include an inner portion overlapping an upper surface of the power supply line exposed by the opening of the insulating layer.
  • the inner portion of the dummy pattern may include a plurality of lines connecting different portions of the outer portion of the dummy pattern.
  • the plurality of lines of the inner portion of the dummy pattern may be parallel to each other.
  • the pixel circuit may include an active layer, a gate electrode overlapping the active layer, and a source electrode and a drain electrode electrically connected to the active layer.
  • the power supply line may include the same material as the source electrode and the drain electrode.
  • the display device may further include a driving voltage line connecting the pixel and the power supply line.
  • the power supply line may supply power to the driving voltage line.
  • a method of manufacturing a display device includes forming a pixel circuit in a display area on a substrate, forming a power supply line in a peripheral area on the substrate, and Forming an insulating layer on the power supply line and including an opening exposing at least a portion of the power supply line, forming a pixel electrode layer on the insulating layer, and etching the pixel electrode layer to generate electrical power to the pixel circuit.
  • Substantially simultaneously forming a dummy pattern covering a sidewall of the power supply line exposed by the pixel electrode connected to each other and the opening of the insulating layer, and sequentially forming a light emitting layer and a counter electrode on the pixel electrode can do.
  • the etching of the pixel electrode layer may include forming a photoresist pattern on the pixel electrode layer and providing an etchant on the pixel electrode layer on which the photoresist pattern is formed.
  • the etchant may not contact sidewalls of the power supply line exposed by the opening of the insulating layer.
  • the power supply line may include a first layer, a second layer disposed on the first layer, and a third layer disposed on the second layer.
  • the pixel electrode layer may include a material that causes a galvanic reaction between the second layer of the power supply line and the etchant.
  • the dummy pattern covers the sidewall of the power supply line, between silver ions (Ag + ) generated in the process of forming the pixel electrode and aluminum atoms (Al) included in the power supply line The reaction of is blocked, and accordingly, it is possible to prevent occurrence of dark spot defects, short circuit defects, and the like due to silver atoms (Ag).
  • a method of manufacturing a display device since the dummy pattern is formed substantially simultaneously with the pixel electrode, an additional process for forming the dummy pattern may not be required. Accordingly, it is possible to reduce manufacturing time and manufacturing cost of the display device.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating the pixel of FIG. 1.
  • FIG. 3 is a plan view illustrating a part of the display area of FIG. 1.
  • FIG. 4 is a plan view showing a part of the peripheral area of FIG. 1.
  • FIG. 5 is a cross-sectional view taken along line II' of FIG. 3 and line II-II' of FIG. 4.
  • 6, 7, 8, and 9 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 10 is a plan view illustrating a portion of a peripheral area of a display device according to another exemplary embodiment of the present invention.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating the pixel PX of FIG. 1.
  • a display device includes a substrate 100, a plurality of pixels PX, a first power supply line 10, a second power supply line 20, and A pad part 30 may be included.
  • the substrate 100 may include a display area DA and a peripheral area PA.
  • the display area DA may have a planar polygonal shape, a circular shape, or the like.
  • the display area DA may have a rectangular shape including a first side E1, a second side E2, a third side E3, and a fourth side E4.
  • the first side (E1) and the second side (E2) are located opposite to each other, and the third side (E3) and the fourth side (E4) connect the first side (E1) and the second side (E2). Can be located on opposite sides of each other.
  • the peripheral area PA may be adjacent to the display area DA.
  • the peripheral area PA may surround the display area DA.
  • the peripheral area PA may surround the first to fourth side sides E1, E2, E3, and E4 of the display area DA.
  • the pixels PX may be disposed in the display area DA on the substrate 100. Each of the pixels PX emits light, and the display device may display an image formed of the light emitted from each of the pixels PX. Each of the pixels PX includes a scan line SL extending in a first direction DR1, a data line DL extending in a second direction DR2 crossing the first direction DR1, and a driving voltage line PL. ) Can be electrically connected.
  • Each of the pixels PX may include a pixel circuit PC and a light emitting element EL electrically connected to the pixel circuit PC.
  • the pixel circuit PC is driven by receiving the scan signal SS, the data signal DS, and the driving voltage VDD respectively transmitted from the scan line SL, the data line DL, and the driving voltage line PL.
  • a current DC may be generated and a driving current DC may be provided to the light emitting element EL.
  • the light emitting element EL may receive the common voltage VSS and emit light based on the driving current DC provided from the pixel circuit PC.
  • the pixel circuit PC may include a plurality of transistors and at least one capacitor.
  • the pixel circuit PC may include a first transistor TR1, a second transistor TR2, and a capacitor CAP.
  • the present invention is not limited thereto, and in another embodiment, the pixel circuit PC may include three or more transistors and/or two or more capacitors.
  • the gate electrode of the first transistor TR1 may be connected to the first node N1.
  • the driving voltage VDD may be applied to the source electrode of the first transistor TR1, and the drain electrode of the first transistor TR1 may be connected to the light emitting element EL.
  • the first transistor TR1 may generate a driving current DC based on a voltage between the gate electrode and the source electrode, and transmit the driving current DC to the light emitting element EL.
  • the scan signal SS may be applied to the gate electrode of the second transistor TR2.
  • the data signal DS is applied to the source electrode of the second transistor TR2, and the drain electrode of the second transistor TR2 is connected to the first node N1.
  • the second transistor TR2 may transmit the data signal DS to the first node N1 based on the scan signal SS.
  • the driving voltage VDD is applied to the first electrode of the capacitor CAP, and the second electrode of the capacitor CAP may be connected to the first node N1.
  • the capacitor CAP maintains a voltage between the gate electrode and the source electrode of the first transistor TR1 even when the second transistor TR2 is turned off, so that the light emitting element EL may emit light.
  • the pixel electrode of the light-emitting element EL may be connected to the pixel circuit PC, and a common voltage VSS may be applied to the opposite electrode of the light-emitting element EL.
  • the common voltage VSS may be smaller than the driving voltage VDD.
  • the light emitting element EL may emit light based on the driving current DC transmitted from the pixel circuit PC.
  • the first power supply line 10 and the second power supply line 20 may be disposed in the peripheral area PA on the substrate 100.
  • the first power supply line 10 is disposed to correspond to the first side E1 of the display area DA
  • the second power supply line 20 is the second side of the display area DA.
  • the first power supply line 10 is disposed between the first side E1 of the display area DA and the pad part 30, and the second power supply line 20 is the first power supply line 20 of the display area DA.
  • One area corresponding to the side E1 may partially surround the display area DA in an open loop shape.
  • the first power supply line 10 may include a first body part 11 and a first connection part 12.
  • the first body part 11 may extend in the first direction DR1 along the first side E1 of the display area DA.
  • the length of the first body 11 in the first direction DR1 may be greater than or substantially equal to the length of the first side E1 of the display area DA in the first direction DR1.
  • the first connection part 12 may extend from the first body part 11 in the second direction DR2 to be connected to the first pad 31 of the pad part 30.
  • the second power supply line 20 may include a second body part 21 and a second connection part 22.
  • the second body part 21 may extend along the second side E2, the third side E3, and the fourth side E4 of the display area DA.
  • the second body part 21 includes the display area DA along the second side E2, the third side E3, and the fourth side E4 excluding the first side E1 of the display area DA. Can be partially enclosed.
  • the second body portion 21 may wrap around both ends of the first body portion 11.
  • the second connection part 22 may extend from the second body part 21 in the second direction DR2 to be connected to the second pad 32 of the pad part 30.
  • the pad part 30 may be disposed at one end of the peripheral area PA on the substrate 100.
  • the pad unit 30 may be electrically connected to an external control unit through a flexible printed circuit board (FPCB) or the like. Signals, power, etc. of the control unit may be provided to the pixels PX through the pad unit 30.
  • FPCB flexible printed circuit board
  • the first power supply line 10 may provide a driving voltage VDD to the pixels PX
  • the second power supply line 20 may provide a common voltage VSS to the pixels PX.
  • the driving voltage VDD may be provided to the pixels PX through the driving voltage line PL connected to the first power supply line 10.
  • the common voltage VSS may be provided to the opposite electrode of the light emitting element EL.
  • the second body portion 21 of the second power supply line 20 and the counter electrode of the light emitting element EL may be electrically connected in the peripheral area PA.
  • FIG. 3 is a plan view illustrating a part of the display area DA of FIG. 1.
  • 4 is a plan view illustrating a part of the peripheral area PA of FIG. 1.
  • FIG. 4 may show an example of area A of FIG. 1.
  • 5 is a cross-sectional view taken along line II' of FIG. 3 and line II-II' of FIG. 4.
  • the substrate 100 may include glass, a polymer resin, or the like.
  • the polymer resin is polyethersulfone (PES), polyacrylate (PAR), polyetherimide (PEI), polyethylene naphthalate (PEN), polyethylene terephthalate ( polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyarylate, polyimide (PI), polycarbonate (PC), cellulose acetate propionate, CAP) or the like.
  • the substrate 100 may have a single layer structure or a multilayer structure including the above-described materials.
  • a buffer layer 110 may be disposed on the substrate 100.
  • the buffer layer 110 may extend from the display area DA to the peripheral area PA.
  • the buffer layer 110 may block impurities such as moisture and oxygen from flowing into the display device through the substrate 100.
  • the buffer layer 110 may include silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the active layer 120 may be disposed in the display area DA on the buffer layer 110.
  • the active layer 120 may be formed of amorphous silicon, polycrystalline silicon, or an oxide semiconductor.
  • the active layer 120 may include a source region, a drain region, and a channel region between the source region and the drain region.
  • a gate insulating layer 130 may be disposed on the active layer 120.
  • the gate insulating layer 130 may be formed on the buffer layer 110 to cover the active layer 120.
  • the gate insulating layer 130 may extend from the display area DA to the peripheral area PA.
  • the gate insulating layer 130 may include silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • a gate electrode 140 may be disposed on the gate insulating layer 130.
  • the gate electrode 140 may overlap the active layer 120.
  • the gate electrode 140 may overlap the channel region of the active layer 120.
  • the gate electrode 140 may include a conductive material such as a metal or an alloy of the metal.
  • the metal may include molybdenum (Mo), copper (Cu), and the like.
  • An interlayer insulating layer 150 may be disposed on the gate electrode 140.
  • the interlayer insulating layer 150 may be formed on the gate insulating layer 130 to cover the gate electrode 140.
  • the interlayer insulating layer 150 may extend from the display area DA to the peripheral area PA.
  • the interlayer insulating layer 150 may include silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • a source electrode 161 and a drain electrode 162 may be disposed in the display area DA on the interlayer insulating layer 150.
  • the source electrode 161 and the drain electrode 162 may be electrically connected to the active layer 120.
  • the source electrode 161 and the drain electrode 162 may contact the source region and the drain region of the active layer 120 through contact holes, respectively.
  • Each of the source electrode 161 and the drain electrode 162 may include a conductive material such as a metal or an alloy of the metal.
  • the metal may include aluminum (Al), titanium (Ti), copper (Cu), and the like.
  • the first power supply line 10 and the second power supply line 20 may be disposed in the peripheral area PA on the interlayer insulating layer 150.
  • Each of the first power supply line 10 and the second power supply line 20 may include a conductive material such as a metal or an alloy of the metal.
  • the metal may include aluminum (Al), titanium (Ti), copper (Cu), and the like.
  • the first power supply line 10 and the second power supply line 20 may include substantially the same material as the source electrode 161 and the drain electrode 162.
  • each of the source electrode 161, the drain electrode 162, and the first power supply line 10 may have a multilayer structure.
  • each of the source electrode 161, the drain electrode 162, and the first power supply line 10 may have a three-layer structure.
  • the source electrode 161 may include a first layer 161a, a second layer 161b disposed on the first layer 161a, and a third layer 161c disposed on the second layer 161b.
  • the drain electrode 162 includes a first layer 162a, a second layer 162b disposed on the first layer 162a, and a third layer disposed on the second layer 162b ( 162c)
  • the first power supply line 10 includes a first layer 10a, a second layer 10b disposed on the first layer 10a, and a second layer 10b disposed on the second layer 10b. It may include three layers (10c).
  • each of the second layer 161b of the source electrode 161, the second layer 162b of the drain electrode 162, and the second layer 10b of the first power supply line 10 is aluminum (Al), the first layer 161a and the third layer 161c of the source electrode 161, the first layer 162a and the third layer 162c of the drain electrode 162, and the first Each of the first layer 10a and the third layer 10c of the power supply line 10 may include titanium (Ti).
  • the first layer 10a and the third layer 10c of the first power supply line 10 may cover the lower and upper surfaces of the second layer 10b of the first power supply line 10, respectively. have. Accordingly, the lower and upper surfaces of the second layer 10b of the first power supply line 10 may not be exposed.
  • the active layer 120, the gate electrode 140, the source electrode 161, and the drain electrode 162 may form a first transistor TR1.
  • the above-described second transistor (TR2 of FIG. 2) and a capacitor (CAP of FIG. 2) may be disposed on the display area DA of the substrate 100.
  • the second transistor TR2 may include substantially the same components as the first transistor TR1.
  • the second transistor TR2 includes an active layer formed of the same material on the same layer as the active layer 120, a gate electrode formed of the same material on the same layer as the gate electrode 140, and a source electrode 161 A source electrode and a drain electrode formed of the same material may be included in the same layer.
  • the capacitor CAP may include a first electrode formed of the same material on the same layer as the gate electrode 140 and a second electrode formed of the same material on the same layer as the source electrode 161.
  • the first transistor TR1, the second transistor TR2, and the capacitor CAP may form a pixel circuit (PC of FIG. 2).
  • the above-described second power supply line 20 may have substantially the same structure as the first power supply line 10.
  • the second power supply line 20 is a first layer formed of the same material on the same layer as the first layer 10a of the first power supply line 10, and the second layer of the first power supply line 10
  • a second layer formed of the same material on the same layer as (10b), and a third layer formed of the same material on the same layer as the third layer 10c of the first power supply line 10 may be included.
  • An insulating layer 170 may be disposed on the source electrode 161, the drain electrode 162, the first power supply line 10, and the second power supply line 20.
  • the insulating layer 170 may be formed on the interlayer insulating layer 150 by covering the source electrode 161, the drain electrode 162, the first power supply line 10, and the second power supply line 20.
  • the insulating layer 170 may extend from the display area DA to at least a portion of the peripheral area PA.
  • the insulating layer 170 may extend to cover a part of the first connection part 12 of the first power supply line 10 and a part of the second connection part 12 of the second power supply line 20.
  • the insulating layer 170 may include polyimide or the like.
  • the insulating layer 170 may include a contact hole CH formed in the display area DA and an opening OP formed in the peripheral area PA.
  • the contact hole CH may expose a part of the drain electrode 162.
  • the upper surface of the drain electrode 162 may be exposed by the contact hole CH.
  • the opening OP may expose at least a part of the first power supply line 10.
  • the opening OP may expose a part of the first power supply line 10 adjacent to the display area DA.
  • the top surface and sidewall of the first power supply line 10 may be exposed through the opening OP.
  • the sidewalls of the first layer 10a of the first power supply line 10, the sidewalls of the second layer 10b, and the sidewalls and top surfaces of the third layer 10c are exposed by the opening OP.
  • the upper surface of the interlayer insulating layer 150 adjacent to the sidewall of the first power supply line 10 may be exposed through the opening OP.
  • the pixel electrode 181 may be disposed in the display area DA on the insulating layer 170.
  • the pixel electrode 181 may be electrically connected to the first transistor TR1.
  • the pixel electrode 181 may contact the drain electrode 162 of the first transistor TR1 through the contact hole CH.
  • the pixel electrode 181 may include a conductive material such as a metal or a transparent conductive oxide.
  • a dummy pattern 182 and a connection pattern 183 may be disposed in the peripheral area PA on the insulating layer 170.
  • the dummy pattern 182 may cover a sidewall of the first power supply line 10 exposed through the opening OP of the insulating layer 170.
  • the dummy pattern 182 may cover a sidewall of the first layer 10a of the first power supply line 10, a sidewall of the second layer 10b, and a sidewall of the third layer 10c.
  • the dummy pattern 182 may additionally cover an upper surface of the first power supply line 10 exposed by the opening OP of the insulating layer 170.
  • the dummy pattern 182 may cover the upper surface of the third layer 10c of the first power supply line 10.
  • a sidewall of the insulating layer 170 exposed by the opening OP may surround the dummy pattern 182.
  • the dummy pattern 182 may be formed to extend along the edge of the opening OP of the insulating layer 170 inside the sidewall of the insulating layer 170 in a plan view.
  • the dummy pattern 182 may be spaced apart from the sidewall of the insulating layer 170 exposed by the opening OP at a predetermined interval or may contact the sidewall of the insulating layer 170.
  • connection pattern 183 may overlap at least a portion of the second power supply line 20.
  • the connection pattern 183 may extend along a planar shape in which the second power supply line 20 extends.
  • the connection pattern 183 is a peripheral area PA adjacent to the second power supply line 20 and the second side E2, the third side E3, and/or the fourth side E4 of the display area DA. ) Can be electrically connected.
  • Each of the dummy pattern 182 and the connection pattern 183 may include a conductive material such as a metal or a transparent conductive oxide.
  • the dummy pattern 182 and the connection pattern 183 may include substantially the same material as the pixel electrode 181.
  • each of the pixel electrode 181 and the dummy pattern 182 may include a material that causes a galvanic reaction in the electrolyte and the second layer 10b of the first power supply line 10.
  • each of the pixel electrode 181 and the dummy pattern 182 may contain silver (Ag).
  • Galvanic reaction refers to a phenomenon in which, when two metals with different standard reduction potentials are connected to an electrolyte, electrons are transferred by an oxidation-reduction reaction, so that a metal atom of one metal is oxidized and the metal ion of the other metal is reduced. do.
  • silver atoms (Ag) included in the pixel electrode 181 are ionized to generate silver ions (Ag + ), and silver ions (Ag + ) Reacts with aluminum atoms (Al) included in the second layer 10b of the first power supply line 10, silver ions (Ag + ) are reduced to silver atoms (Ag) by galvanic reaction and aluminum atoms (Al) can be oxidized to aluminum ions (Al + ).
  • dark spot defects and short circuit defects may occur due to silver atoms (Ag).
  • the dummy pattern 182 covers the sidewall of the first power supply line 10
  • silver ions (Ag + ) generated in the process of forming the pixel electrode 181 and the first power supply line are The reaction between the aluminum atoms (Al) included in the second layer 10b of (10) is blocked, and accordingly, it is possible to prevent occurrence of dark spot defects and short circuit defects due to silver atoms (Ag).
  • Each of the pixel electrode 181 and the dummy pattern 182 may have a multilayer structure.
  • each of the pixel electrode 181 and the dummy pattern 182 may have a three-layer structure.
  • the pixel electrode 181 may include a first layer 181a, a second layer 181b disposed on the first layer 181a, and a third layer 181c disposed on the second layer 181b.
  • the dummy pattern 182 includes a first layer 182a, a second layer 182b disposed on the first layer 182a, and a third layer disposed on the second layer 182b ( 182c).
  • each of the second layer 181b of the pixel electrode 181 and the second layer 182b of the dummy pattern 182 are formed in the second layer 10b of the first power supply line 10 and the electrolyte. It may contain substances that cause a galvanic reaction.
  • each of the second layer 181b of the pixel electrode 181 and the second layer 182b of the dummy pattern 182 may contain silver (Ag).
  • each of the first and third layers 181a and 181c of the pixel electrode 181 and the first and third layers 182a and 182c of the dummy pattern 182 are indium tin oxide (ITO) or Indium zinc oxide (IZO) may be included.
  • connection pattern 183 may have substantially the same structure as the dummy pattern 182.
  • the connection pattern 183 is a first layer formed of the same material on the same layer as the first layer 182a of the dummy pattern 182, and the same layer as the second layer 182b of the dummy pattern 182
  • a second layer formed of the same material may include a second layer, and a third layer formed of the same material on the same layer as the third layer 182c of the dummy pattern 182.
  • the pixel defining layer 190 may be disposed in the display area DA on the pixel electrode 181.
  • the pixel defining layer 190 may be formed on the insulating layer 170 to cover the pixel electrode 181.
  • the pixel defining layer 190 may include a pixel opening exposing at least a portion of the pixel electrode 181, and the pixel defining layer 190 may cover a side portion of the pixel electrode 181.
  • the upper surface of the pixel electrode 181 may be exposed by the pixel opening.
  • the pixel defining layer 190 may include polyimide or the like.
  • the emission layer 200 may be disposed in the pixel opening on the pixel electrode 181.
  • the emission layer 200 may include at least one of an organic light emitting material and a quantum dot.
  • the organic light emitting material may include a low molecular weight organic compound or a high molecular weight organic compound.
  • the low molecular weight organic compound may include copper phthalocyanine, diphenylbenzidine (N,N'-diphenylbenzidine), tris-(8-hydroxyquinoline)aluminum), and the like.
  • the high molecular organic compound may include polyethylenedioxythiophene (poly(3,4-ethylenedioxythiophene), polyaniline), polyphenylenevinylene, polyfluorene, and the like.
  • the quantum dot may include a core including a group II-VI compound, a group III-V compound, a group IV-VI compound, a group IV element, a group IV compound, and combinations thereof.
  • the quantum dot may have a core-shell structure including a core and a shell surrounding the core. The shell may serve as a protective layer for maintaining semiconductor properties by preventing chemical modification of the core, and as a charging layer for imparting electrophoretic properties to quantum dots.
  • the counter electrode 210 may be disposed on the emission layer 200.
  • the counter electrode 210 may also be disposed on the pixel defining layer 190.
  • the opposite electrode 210 is in the peripheral area PA adjacent to the connection pattern 183 and the second side E2, the third side E3, and/or the fourth side E4 of the display area DA. Can be electrically connected. Accordingly, a common voltage (VSS in FIG. 2) may be transmitted from the second power supply line 20 to the counter electrode 210 through the connection pattern 183.
  • the counter electrode 210 may include a conductive material such as a metal or a transparent conductive oxide.
  • the pixel electrode 181, the light emitting layer 200, and the counter electrode 210 may form the light emitting element EL.
  • 6, 7, 8, and 9 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • a pixel circuit including a first transistor TR1 is formed in a display area DA on a substrate 100, and a first power supply line 10 is formed in a peripheral area PA on the substrate 100. Can be formed.
  • the buffer layer 110 may be formed on the substrate 100 and the active layer 120 may be formed in the display area DA on the buffer layer 110.
  • a gate insulating layer 130 covering the active layer 120 is formed on the buffer layer 110, and a gate electrode 140 overlapping the active layer 120 is formed on the gate insulating layer 130. I can.
  • an interlayer insulating layer 150 covering the gate electrode 140 is formed on the gate insulating layer 130, and a source connected to the active layer 120 in the display area DA on the interlayer insulating layer 150
  • the electrode 161 and the drain electrode 162 may be formed, and the first power supply line 10 may be formed in the peripheral area PA on the interlayer insulating layer 150.
  • the source electrode 161, the drain electrode 162, and the first power supply line 10 may be formed substantially simultaneously.
  • the source electrode 161, the drain electrode 162, and the first power supply line 10 may be formed substantially simultaneously by sequentially forming a third layer including, and etching the first to third layers.
  • the first power supply line 10 is a first layer 10a including titanium (Ti), a second layer 10b disposed on the first layer 10a and including aluminum (Al), and It may include a third layer 10c disposed on the second layer 10b and including titanium (Ti).
  • a contact hole CH exposing a portion of the drain electrode 162 on the pixel circuit and the first power supply line 10 and an opening exposing at least a portion of the first power supply line 10 may be formed.
  • the insulating layer 170 including OP may be formed. For example, forming an insulating layer 170 covering the source electrode 161, the drain electrode 162, and the first power supply line 10 on the interlayer insulating layer 150, and contacting the insulating layer 170 Holes CH and openings OP may be formed.
  • a pixel electrode layer 180 is formed on the insulating layer 170, and the pixel electrode layer 180 is etched to provide a pixel electrode 181 and an insulating layer electrically connected to the pixel circuit.
  • the dummy pattern 182 covering the sidewall of the first power supply line 10 exposed by the opening OP of 170 may be formed substantially simultaneously.
  • a pixel electrode layer 180 filling the contact hole CH and the opening OP of the insulating layer 170 may be formed on the insulating layer 170.
  • the pixel electrode layer 180 may include a material that causes a galvanic reaction between the second layer 10b of the first power supply line 10 and the etching solution.
  • a first layer 180a and silver (Ag) including indium tin oxide (ITO) or indium zinc oxide (IZO) are formed in the display area DA and the peripheral area PA on the insulating layer 170.
  • a second layer 180b including and a third layer 180c including indium tin oxide (ITO) or indium zinc oxide (IZO) may be sequentially formed.
  • a photoresist pattern PR may be formed on the pixel electrode layer 180.
  • a photoresist layer may be formed in the display area DA and the peripheral area PA on the pixel electrode layer 180, and the photosensitive layer may be exposed and developed using a photo mask to form the photoresist pattern PR.
  • the photoresist pattern PR may be positioned on the pixel electrode layer 180 to correspond to portions in which the pixel electrode 181 and the dummy pattern 182 are formed.
  • an etchant may be provided on the pixel electrode layer 180 on which the photoresist pattern PR is formed to etch portions of the pixel electrode layer 180 that are not covered by the photoresist pattern PR.
  • the first to third layers 180a, 180b, 180c of the pixel electrode layer 180 not covered by the photoresist pattern PR are etched using the etchant to form the pixel electrode 181 and the dummy pattern ( 182) can be formed substantially simultaneously.
  • the dummy pattern 182 covers the sidewall of the first power supply line 10 exposed by the opening OP of the insulating layer 170, the etchant is exposed by the opening OP of the insulating layer 170. It may not come into contact with the sidewall of the first power supply line 10. Accordingly, even if silver atoms (Ag) included in the pixel electrode layer 181 are ionized by the etching solution to generate silver ions (Ag + ), the dummy pattern 182 covers the sidewall of the first power supply line 10.
  • Reaction between silver ions (Ag + ) generated in the process of etching the pixel electrode layer 180 by the dummy pattern 182 and aluminum atoms (Al) included in the second layer 10b of the first power supply line 10 Can be blocked.
  • the dummy pattern 182 is formed substantially simultaneously with the pixel electrode 181, an additional process for forming the dummy pattern 182 may not be required. Accordingly, it is possible to reduce the manufacturing time and manufacturing cost of the display device.
  • the light emitting layer 200 and the counter electrode 210 may be sequentially formed on the pixel electrode 181.
  • a pixel defining layer 190 covering the pixel electrode 181 may be formed on the insulating layer 170, and a pixel opening exposing the upper surface of the pixel electrode 181 may be formed in the pixel defining layer 190.
  • a light emitting layer 200 in the pixel opening may be formed, and a counter electrode 210 may be formed on the light emitting layer 200 and the pixel defining layer 190.
  • FIG. 10 is a plan view illustrating a portion of a peripheral area PA of a display device according to another exemplary embodiment of the present invention.
  • FIG. 10 may show another example of area A of FIG. 1.
  • the peripheral area PA of the display device described with reference to FIG. 10 may be substantially the same or similar to the peripheral area PA of the display device described with reference to FIG. 4 except for the structure of the dummy pattern 1182. . Accordingly, descriptions of overlapping configurations will be omitted.
  • a dummy pattern 1182 and a connection pattern 183 may be disposed in the peripheral area PA on the insulating layer 170.
  • the dummy pattern 1182 may cover a sidewall of the first power supply line 10 exposed through the opening OP of the insulating layer 170.
  • the dummy pattern 1182 is an outer portion 1182a overlapping the sidewall of the first power supply line 10 exposed by the opening OP of the insulating layer 170 and the opening of the insulating layer 170 It may include an inner portion 1182b overlapping the upper surface of the first power supply line 10 exposed by the OP.
  • the inner portion 1182b of the dummy pattern 1182 may include a plurality of lines connecting different portions of the outer portion 1182a of the dummy pattern 1182.
  • the plurality of lines of the inner portion 1182b of the dummy pattern 1182 may be parallel to each other.
  • the plurality of lines of the inner portion 1182b of the dummy pattern 1182 may extend in the first direction DR1.
  • the density of the pixel electrode (181 in FIG. 9) in the display area DA and the peripheral area PA When the difference in the density of the dummy pattern 1182 in the dummy pattern 1182 is relatively large (for example, the density of the pixel electrode 181 in the display area DA is 1182), a developer and an etchant used in the process of etching the pixel electrode layer 180 may be unevenly distributed, and accordingly, the pixel electrode layer 180 may be non-uniformly etched. .
  • the dummy pattern 1182 since the dummy pattern 1182 includes an inner portion 1182b overlapping the upper surface of the first power supply line 10 exposed by the opening OP of the insulating layer 170, the peripheral region ( The density of the dummy pattern 1182 in the PA) increases, and accordingly, the density of the pixel electrode 181 in the display area DA and the density of the dummy pattern 1182 in the peripheral area PA Since the difference of is reduced, the etching uniformity of the pixel electrode layer 180 can be improved.
  • the display device may be applied to a display device included in a computer, a notebook computer, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, an MP3 player, and the like.
  • first power supply line 20 second power supply line
  • substrate 120 active layer
  • drain electrode 170 insulating layer
  • pixel electrode layer 181 pixel electrode

Landscapes

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Abstract

표시 장치는 표시 영역 및 주변 영역을 포함하는 기판, 기판 상의 표시 영역에 배치되고 화소 회로, 화소 회로에 전기적으로 연결되는 화소 전극, 화소 전극 상에 배치되는 발광층 및 발광층 상에 배치되는 대향 전극을 포함하는 화소, 기판 상의 주변 영역에 배치되고 화소에 전원 전압을 제공하는 전원 공급선, 화소 회로 및 전원 공급선을 덮고 전원 공급선의 적어도 일부를 노출하는 개구부를 포함하는 절연층, 그리고 화소 전극과 동일한 물질을 포함하고 절연층의 개구부에 의해 노출되는 전원 공급선의 측벽를 덮는 더미 패턴을 포함할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 암점 불량, 단락 불량 등을 개선하기 위한 표시 장치 및 이러한 표시 장치의 제조 방법에 관한 것이다.
최근, 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치의 중요성이 증대되고 있다. 평판 표시 장치 중 액정 표시 장치 및 유기 발광 표시 장치는 해상도, 화질 등이 우수하여 널리 상용화되고 있다. 특히, 유기 발광 표시 장치는 응답 속도가 빠르고, 소비 전력이 낮으며, 자체 발광하므로 시야각이 우수하여 차세대 평판 표시 장치로 주목 받고 있다.
표시 장치는 표시 영역에 형성되는 발광 소자 및 표시 영역에 이웃하는 주변 영역에 형성되는 배선을 포함할 수 있다. 발광 소자는 전극들 및 상기 전극들 사이에 개재되어 광을 방출하는 발광층을 포함할 수 있다.
표시 영역 및 주변 영역에 도전층을 형성하고, 이를 식각하여 발광 소자의 전극을 형성하는 경우에, 상기 배선과 상기 도전층은 전해질인 식각액에 의해 갈바닉(galvanic) 반응을 일으킬 수 있다. 갈바닉 반응은 표준 환원 전위가 다른 두 금속들이 전해질로 연결되는 경우에, 산화-환원 반응에 의해 전자의 이동이 일어나 금속 이온이 환원되는 현상을 말한다. 상기 도전층과 상기 배선을 구성하는 물질의 표준 환원 전위의 차이가 상대적으로 큰 경우에 갈바닉 반응이 일어날 수 있다.
본 발명의 일 목적은 암점 불량, 단락 불량 등을 개선하기 위한 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 시간, 제조 비용 등을 절감하기 위한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 표시 영역 및 주변 영역을 포함하는 기판, 상기 기판 상의 상기 표시 영역에 배치되고 화소 회로, 상기 화소 회로에 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 대향 전극을 포함하는 화소, 상기 기판 상의 상기 주변 영역에 배치되고 상기 화소에 전원 전압을 제공하는 전원 공급선, 상기 화소 회로 및 상기 전원 공급선을 덮고 상기 전원 공급선의 적어도 일부를 노출하는 개구부를 포함하는 절연층, 그리고 상기 화소 전극과 동일한 물질을 포함하고, 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽을 덮는 더미 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 전원 공급선은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함할 수 있다. 상기 더미 패턴은 상기 전원 공급선의 상기 제2 층과 전해질에서 갈바닉 반응을 일으키는 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 은(Ag)을 포함할 수 있다.
일 실시예에 있어서, 상기 전원 공급선의 상기 제2 층은 알루미늄(Al)을 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함할 수 있다. 상기 더미 패턴의 상기 제2 층은 상기 전원 공급선의 상기 제2 층과 전해질에서 갈바닉 반응을 일으키는 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴의 상기 제2 층은 은(Ag)을 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 상기 전원 공급선의 상기 제2 층의 측벽을 덮을 수 있다.
일 실시예에 있어서, 상기 전원 공급선의 상기 제1 층 및 상기 제3 층은 각각 상기 전원 공급선의 상기 제2 층의 하면 및 상면을 덮을 수 있다.
일 실시예에 있어서, 상기 절연층의 측벽은 상기 더미 패턴을 둘러쌀 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상면의 일부를 덮을 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상기 측벽과 중첩하는 외측부를 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상면과 중첩하는 내측부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴의 상기 내측부는 상기 더미 패턴의 상기 외측부의 서로 다른 부분들을 연결하는 복수의 선들을 포함할 수 있다.
일 실시예에 있어서, 상기 더미 패턴의 상기 내측부의 상기 복수의 선들은 서로 나란할 수 있다.
일 실시예에 있어서, 상기 화소 회로는 액티브층, 상기 액티브층과 중첩하는 게이트 전극, 및 상기 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 전원 공급선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 화소와 상기 전원 공급선을 연결하는 구동 전압선을 더 포함할 수 있다. 상기 전원 공급선은 상기 구동 전압선에 전원을 공급할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상의 표시 영역에 화소 회로를 형성하는 단계, 상기 기판 상의 주변 영역에 전원 공급선을 형성하는 단계, 상기 화소 회로와 상기 전원 공급선 상에 상기 전원 공급선의 적어도 일부를 노출하는 개구부를 포함하는 절연층을 형성하는 단계, 상기 절연층 상에 화소 전극층을 형성하는 단계, 상기 화소 전극층을 식각하여 상기 화소 회로에 전기적으로 연결되는 화소 전극 및 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽를 덮는 더미 패턴을 실질적으로 동시에 형성하는 단계, 그리고 상기 화소 전극 상에 발광층 및 대향 전극을 순차적으로 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 화소 전극층을 식각하는 단계는 상기 화소 전극층 상에 감광막 패턴을 형성하는 단계 그리고 상기 감광막 패턴이 형성된 상기 화소 전극층 상에 식각액을 제공하는 단계를 포함할 수 있다. 상기 식각액은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽과 접촉하지 않을 수 있다.
일 실시예에 있어서, 상기 전원 공급선은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함할 수 있다. 상기 화소 전극층은 상기 전원 공급선의 상기 제2 층과 상기 식각액에서 갈바닉 반응을 일으키는 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 더미 패턴이 전원 공급선의 측벽을 덮기 때문에 화소 전극을 형성하는 과정에서 생성되는 은 이온(Ag+)과 전원 공급선에 포함되는 알루미늄 원자(Al) 사이의 반응이 차단되고, 이에 따라, 은 원자(Ag)에 의해 암점 불량, 단락 불량 등이 발생하는 것을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 더미 패턴이 화소 전극과 실질적으로 동시에 형성되기 때문에 더미 패턴을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 이에 따라, 표시 장치의 제조 시간, 제조 비용 등을 절감할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 화소를 나타내는 회로도이다.
도 3은 도 1의 표시 영역의 일부를 나타내는 평면도이다.
도 4는 도 1의 주변 영역의 일부를 나타내는 평면도이다.
도 5는 도 3의 I-I' 선 및 도 4의 II-II' 선을 따른 단면도이다.
도 6, 도 7, 도 8, 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 주변 영역의 일부를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 화소(PX)를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100), 복수의 화소들(PX), 제1 전원 공급선(10), 제2 전원 공급선(20), 및 패드부(30)를 포함할 수 있다.
기판(100)은 표시 영역(DA) 및 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 평면상 다각형 형상, 원형 형상 등을 가질 수 있다. 예를 들면, 표시 영역(DA)은 제1 측변(E1), 제2 측변(E2), 제3 측변(E3), 및 제4 측변(E4)을 포함하는 직사각형 형상을 가질 수 있다. 여기서, 제1 측변(E1)과 제2 측변(E2)은 서로 반대편에 위치하고, 제3 측변(E3)과 제4 측변(E4)은 제1 측변(E1)과 제2 측변(E2)을 연결하면서 서로 반대편에 위치할 수 있다.
주변 영역(PA)은 표시 영역(DA)에 인접할 수 있다. 일 실시예에 있어서, 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다. 예를 들면, 주변 영역(PA)은 표시 영역(DA)의 제1 내지 제4 측변들(E1, E2, E3, E4)을 둘러쌀 수 있다.
화소들(PX)은 기판(100) 상의 표시 영역(DA)에 배치될 수 있다. 화소들(PX) 각각은 광을 방출하고, 상기 표시 장치는 화소들(PX) 각각으로부터 방출되는 상기 광으로 형성되는 영상을 표시할 수 있다. 화소들(PX) 각각은 제1 방향(DR1)으로 연장되는 스캔선(SL), 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장되는 데이터선(DL) 및 구동 전압선(PL)에 전기적으로 연결될 수 있다.
화소들(PX) 각각은 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결되는 발광 소자(EL)를 포함할 수 있다. 화소 회로(PC)는 스캔선(SL), 데이터선(DL), 및 구동 전압선(PL)으로부터 각각 전송되는 스캔 신호(SS), 데이터 신호(DS), 및 구동 전압(VDD)을 수신하여 구동 전류(DC)를 생성하고, 발광 소자(EL)에 구동 전류(DC)를 제공할 수 있다. 발광 소자(EL)는 공통 전압(VSS)을 수신하고, 화소 회로(PC)로부터 제공되는 구동 전류(DC)에 기초하여 광을 방출할 수 있다.
화소 회로(PC)는 복수의 트랜지스터들 및 적어도 하나의 커패시터를 포함할 수 있다. 일 실시예에 있어서, 화소 회로(PC)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 화소 회로(PC)는 3 개 이상의 트랜지스터들 및/또는 2 개 이상의 커패시터들을 포함할 수도 있다.
제1 트랜지스터(TR1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(TR1)의 소스 전극에는 구동 전압(VDD)이 인가되고, 제1 트랜지스터(TR1)의 드레인 전극은 발광 소자(EL)에 연결될 수 있다. 제1 트랜지스터(TR1)는 게이트 전극과 소스 전극 사이의 전압에 기초하여 구동 전류(DC)를 생성하고, 구동 전류(DC)를 발광 소자(EL)에 전송할 수 있다.
제2 트랜지스터(TR2)의 게이트 전극에는 스캔 신호(SS)가 인가될 수 있다. 제2 트랜지스터(TR2)의 소스 전극에는 데이터 신호(DS)가 인가되고, 제2 트랜지스터(TR2)의 드레인 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(TR2)는 스캔 신호(SS)에 기초하여 데이터 신호(DS)를 제1 노드(N1)에 전송할 수 있다.
커패시터(CAP)의 제1 전극에는 구동 전압(VDD)이 인가되고, 커패시터(CAP)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 커패시터(CAP)는 제2 트랜지스터(TR2)가 턴오프된 경우에도 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이의 전압을 유지하여, 발광 소자(EL)가 광을 방출할 수 있다.
발광 소자(EL)의 화소 전극은 화소 회로(PC)에 연결되고, 발광 소자(EL)의 대향 전극에는 공통 전압(VSS)이 인가될 수 있다. 일 실시예에 있어서, 공통 전압(VSS)은 구동 전압(VDD)보다 작을 수 있다. 발광 소자(EL)는 화소 회로(PC)로부터 전송된 구동 전류(DC)에 기초하여 광을 방출할 수 있다.
제1 전원 공급선(10) 및 제2 전원 공급선(20)은 기판(100) 상의 주변 영역(PA)에 배치될 수 있다. 일 실시예에 있어서, 제1 전원 공급선(10)은 표시 영역(DA)의 제1 측변(E1)에 대응하도록 배치되고, 제2 전원 공급선(20)은 표시 영역(DA)의 제2 측변(E2), 제3 측변(E3), 및 제4 측변(E4)에 대응하도록 배치될 수 있다. 예를 들면, 제1 전원 공급선(10)은 표시 영역(DA)의 제1 측변(E1)과 패드부(30) 사이에 배치되고, 제2 전원 공급선(20)은 표시 영역(DA)의 제1 측변(E1)에 대응하는 영역이 개방된 루프 형상으로 표시 영역(DA)을 부분적으로 둘러쌀 수 있다.
제1 전원 공급선(10)은 제1 바디부(11) 및 제1 연결부(12)를 포함할 수 있다. 제1 바디부(11)는 표시 영역(DA)의 제1 측변(E1)을 따라 제1 방향(DR1)으로 연장될 수 있다. 제1 바디부(11)의 제1 방향(DR1)으로의 길이는 표시 영역(DA)의 제1 측변(E1)의 제1 방향(DR1)으로의 길이보다 크거나 실질적으로 같을 수 있다. 제1 연결부(12)는 제1 바디부(11)로부터 제2 방향(DR2)으로 연장되어 패드부(30)의 제1 패드(31)에 연결될 수 있다.
제2 전원 공급선(20)은 제2 바디부(21) 및 제2 연결부(22)를 포함할 수 있다. 제2 바디부(21)는 표시 영역(DA)의 제2 측변(E2), 제3 측변(E3), 및 제4 측변(E4)을 따라 연장될 수 있다. 제2 바디부(21)는 표시 영역(DA)의 제1 측변(E1)을 제외한 제2 측변(E2), 제3 측변(E3), 및 제4 측변(E4)을 따라 표시 영역(DA)을 부분적으로 둘러쌀 수 있다. 또한, 제2 바디부(21)는 제1 바디부(11)의 양 단부들의 주위를 감쌀 수 있다. 제2 연결부(22)는 제2 바디부(21)로부터 제2 방향(DR2)으로 연장되어 패드부(30)의 제2 패드(32)에 연결될 수 있다.
패드부(30)는 기판(100) 상의 주변 영역(PA)의 일 단부에 배치될 수 있다. 패드부(30)는 가요성 인쇄 회로 기판(flexible printed circuit board, FPCB) 등을 통해 외부의 제어부에 전기적으로 연결될 수 있다. 상기 제어부의 신호, 전원 등은 패드부(30)를 통해 화소들(PX)에 제공될 수 있다.
제1 전원 공급선(10)은 화소들(PX)에 구동 전압(VDD)을 제공하고, 제2 전원 공급선(20)은 화소들(PX)에 공통 전압(VSS)을 제공할 수 있다. 구동 전압(VDD)은 제1 전원 공급선(10)에 연결되는 구동 전압선(PL)을 통해 화소들(PX)에 제공될 수 있다. 공통 전압(VSS)은 발광 소자(EL)의 상기 대향 전극에 제공될 수 있다. 공통 전압(VSS)의 전송을 위해 제2 전원 공급선(20)의 제2 바디부(21)와 발광 소자(EL)의 상기 대향 전극은 주변 영역(PA)에서 전기적으로 연결될 수 있다.
도 3은 도 1의 표시 영역(DA)의 일부를 나타내는 평면도이다. 도 4는 도 1의 주변 영역(PA)의 일부를 나타내는 평면도이다. 예를 들면, 도 4는 도 1의 A 영역의 일 예를 나타낼 수 있다. 도 5는 도 3의 I-I' 선 및 도 4의 II-II' 선을 따른 단면도이다.
도 1, 도 3, 도 4, 및 도 5를 참조하면, 기판(100)은 유리, 고분자 수지 등을 포함할 수 있다. 예를 들면, 상기 고분자 수지는, 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등일 수 있다. 기판(100)은 전술한 물질을 포함하는 단층 구조 또는 다층 구조를 가질 수 있다.
기판(100) 상에는 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장될 수 있다. 버퍼층(110)은 기판(100)을 통해 수분, 산소 등과 같은 불순물이 상기 표시 장치의 내부로 유입되는 것을 차단할 수 있다. 버퍼층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(110) 상의 표시 영역(DA)에는 액티브층(120)이 배치될 수 있다. 액티브층(120)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등으로 형성될 수 있다. 액티브층(120)은 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함할 수 있다.
액티브층(120) 상에는 게이트 절연층(130)이 배치될 수 있다. 게이트 절연층(130)은 액티브층(120)을 덮으며 버퍼층(110) 상에 형성될 수 있다. 게이트 절연층(130)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장될 수 있다. 게이트 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
게이트 절연층(130) 상에는 게이트 전극(140)이 배치될 수 있다. 게이트 전극(140)은 액티브층(120)에 중첩할 수 있다. 예를 들면, 게이트 전극(140)은 액티브층(120)의 상기 채널 영역에 중첩할 수 있다. 게이트 전극(140)은 금속, 상기 금속의 합금 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 금속은 몰리브덴(Mo), 구리(Cu) 등을 포함할 수 있다.
게이트 전극(140) 상에는 층간 절연층(150)이 배치될 수 있다. 층간 절연층(150)은 게이트 전극(140)을 덮으며 게이트 절연층(130) 상에 형성될 수 있다. 층간 절연층(150)은 표시 영역(DA)으로부터 주변 영역(PA)으로 연장될 수 있다. 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
층간 절연층(150) 상의 표시 영역(DA)에는 소스 전극(161) 및 드레인 전극(162)이 배치될 수 있다. 소스 전극(161) 및 드레인 전극(162)은 액티브층(120)에 전기적으로 연결될 수 있다. 예를 들면, 소스 전극(161) 및 드레인 전극(162)은 접촉 구멍들을 통해 액티브층(120)의 상기 소스 영역 및 상기 드레인 영역에 각각 접촉할 수 있다. 소스 전극(161) 및 드레인 전극(162) 각각은 금속, 상기 금속의 합금 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 금속은 알루미늄(Al), 티타늄(Ti), 구리(Cu) 등을 포함할 수 있다.
층간 절연층(150) 상의 주변 영역(PA)에는 제1 전원 공급선(10) 및 제2 전원 공급선(20)이 배치될 수 있다. 제1 전원 공급선(10) 및 제2 전원 공급선(20) 각각은 금속, 상기 금속의 합금 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 상기 금속은 알루미늄(Al), 티타늄(Ti), 구리(Cu) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 전원 공급선(10) 및 제2 전원 공급선(20)은 소스 전극(161) 및 드레인 전극(162)과 실질적으로 동일한 물질을 포함할 수 있다.
소스 전극(161), 드레인 전극(162), 및 제1 전원 공급선(10) 각각은 다층 구조를 가질 수 있다. 일 실시예에 있어서, 소스 전극(161), 드레인 전극(162), 및 제1 전원 공급선(10) 각각은 3층 구조를 가질 수 있다. 예를 들면, 소스 전극(161)은 제1 층(161a), 제1 층(161a) 상에 배치되는 제2 층(161b), 및 제2 층(161b) 상에 배치되는 제3 층(161c)을 포함하고, 드레인 전극(162)은 제1 층(162a), 제1 층(162a) 상에 배치되는 제2 층(162b), 및 제2 층(162b) 상에 배치되는 제3 층(162c)을 포함하며, 제1 전원 공급선(10)은 제1 층(10a), 제1 층(10a) 상에 배치되는 제2 층(10b), 및 제2 층(10b) 상에 배치되는 제3 층(10c)을 포함할 수 있다.
일 실시예에 있어서, 소스 전극(161)의 제2 층(161b), 드레인 전극(162)의 제2 층(162b), 및 제1 전원 공급선(10)의 제2 층(10b) 각각은 알루미늄(Al)을 포함하고, 소스 전극(161)의 제1 층(161a)과 제3 층(161c), 드레인 전극(162)의 제1 층(162a)과 제3 층(162c), 및 제1 전원 공급선(10)의 제1 층(10a)과 제3 층(10c) 각각은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 있어서, 제1 전원 공급선(10)의 제1 층(10a) 및 제3 층(10c)은 각각 제1 전원 공급선(10)의 제2 층(10b)의 하면 및 상면을 덮을 수 있다. 이에 따라, 제1 전원 공급선(10)의 제2 층(10b)의 하면 및 상면은 노출되지 않을 수 있다.
액티브층(120), 게이트 전극(140), 소스 전극(161), 및 드레인 전극(162)은 제1 트랜지스터(TR1)를 형성할 수 있다. 도 3 및 도 5에는 도시되지 않았으나 기판(100)의 표시 영역(DA) 상에는 전술한 제2 트랜지스터(도 2의 TR2) 및 커패시터(도 2의 CAP)가 배치될 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)와 실질적으로 동일한 구성들을 포함할 수 있다. 예를 들면, 제2 트랜지스터(TR2)는 액티브층(120)과 동일한 층에 동일한 물질로 형성되는 액티브층, 게이트 전극(140)과 동일한 층에 동일한 물질로 형성되는 게이트 전극, 소스 전극(161)과 동일한 층에 동일한 물질로 형성되는 소스 전극 및 드레인 전극을 포함할 수 있다. 커패시터(CAP)는 게이트 전극(140)과 동일한 층에 동일한 물질로 형성되는 제1 전극 및 소스 전극(161)과 동일한 층에 동일한 물질로 형성되는 제2 전극을 포함할 수 있다. 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 커패시터(CAP)는 화소 회로(도 2의 PC)를 형성할 수 있다.
또한, 도 5에는 도시되지 않았으나 전술한 제2 전원 공급선(20)은 제1 전원 공급선(10)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들면, 제2 전원 공급선(20)은 제1 전원 공급선(10)의 제1 층(10a)과 동일한 층에 동일한 물질로 형성되는 제1 층, 제1 전원 공급선(10)의 제2 층(10b)과 동일한 층에 동일한 물질로 형성되는 제2 층, 및 제1 전원 공급선(10)의 제3 층(10c)과 동일한 층에 동일한 물질로 형성되는 제3 층을 포함할 수 있다.
소스 전극(161), 드레인 전극(162), 제1 전원 공급선(10), 및 제2 전원 공급선(20) 상에는 절연층(170)이 배치될 수 있다. 절연층(170)은 소스 전극(161), 드레인 전극(162), 제1 전원 공급선(10), 및 제2 전원 공급선(20)을 덮으며 층간 절연층(150) 상에 형성될 수 있다. 절연층(170)은 표시 영역(DA)으로부터 주변 영역(PA)의 적어도 일부까지 연장될 수 있다. 예를 들면, 절연층(170)은 제1 전원 공급선(10)의 제1 연결부(12)의 일부 및 제2 전원 공급선(20)의 제2 연결부(12)의 일부를 덮도록 연장될 수 있다. 절연층(170)은 폴리이미드 등을 포함할 수 있다.
절연층(170)은 표시 영역(DA)에 형성되는 접촉 구멍(CH) 및 주변 영역(PA)에 형성되는 개구부(OP)를 포함할 수 있다. 접촉 구멍(CH)은 드레인 전극(162)의 일부를 노출할 수 있다. 예를 들면, 접촉 구멍(CH)에 의해 드레인 전극(162)의 상면이 노출될 수 있다.
개구부(OP)는 제1 전원 공급선(10)의 적어도 일부를 노출할 수 있다. 예를 들면, 개구부(OP)는 표시 영역(DA)에 인접한 제1 전원 공급선(10)의 일부를 노출할 수 있다. 개구부(OP)에 의해 제1 전원 공급선(10)의 상면 및 측벽이 노출될 수 있다. 예를 들면, 개구부(OP)에 의해 제1 전원 공급선(10)의 제1 층(10a)의 측벽, 제2 층(10b)의 측벽, 및 제3 층(10c)의 측벽 및 상면이 노출될 수 있다. 또한, 개구부(OP)에 의해 제1 전원 공급선(10)의 측벽에 인접하는 층간 절연층(150)의 상면이 노출될 수 있다.
절연층(170) 상의 표시 영역(DA)에는 화소 전극(181)이 배치될 수 있다. 화소 전극(181)은 제1 트랜지스터(TR1)에 전기적으로 연결될 수 있다. 예를 들면, 화소 전극(181)은 접촉 구멍(CH)을 통해 제1 트랜지스터(TR1)의 드레인 전극(162)에 접촉할 수 있다. 화소 전극(181)은 금속, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다.
절연층(170) 상의 주변 영역(PA)에는 더미 패턴(182) 및 연결 패턴(183)이 배치될 수 있다. 더미 패턴(182)은 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽을 덮을 수 있다. 예를 들면, 더미 패턴(182)은 제1 전원 공급선(10)의 제1 층(10a)의 측벽, 제2 층(10b)의 측벽, 및 제3 층(10c)의 측벽을 덮을 수 있다. 일 실시예에 있어서, 더미 패턴(182)은 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 상면을 추가적으로 덮을 수 있다. 예를 들면, 더미 패턴(182)은 제1 전원 공급선(10)의 제3 층(10c)의 상면을 덮을 수 있다.
일 실시예에 있어서, 개구부(OP)에 의해 노출되는 절연층(170)의 측벽은 더미 패턴(182)을 둘러쌀 수 있다. 예를 들면, 더미 패턴(182)은 평면상 절연층(170)의 측벽의 내측에 절연층(170)의 개구부(OP)의 가장자리를 따라 연장되도록 형성될 수 있다. 이 경우, 더미 패턴(182)은 개구부(OP)에 의해 노출되는 절연층(170)의 측벽으로부터 일정한 간격을 두고 이격하거나 절연층(170)의 측벽에 접할 수 있다.
연결 패턴(183)은 제2 전원 공급선(20)의 적어도 일부와 중첩할 수 있다. 연결 패턴(183)은 제2 전원 공급선(20)이 연장되는 평면 형상을 따라 연장될 수 있다. 연결 패턴(183)은 제2 전원 공급선(20)과 표시 영역(DA)의 제2 측변(E2), 제3 측변(E3), 및/또는 제4 측변(E4)에 인접하는 주변 영역(PA)에서 전기적으로 연결될 수 있다.
더미 패턴(182) 및 연결 패턴(183) 각각은 금속, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 더미 패턴(182) 및 연결 패턴(183)은 화소 전극(181)과 실질적으로 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 화소 전극(181) 및 더미 패턴(182) 각각은 제1 전원 공급선(10)의 제2 층(10b)과 전해질에서 갈바닉(galvanic) 반응을 일으키는 물질을 포함할 수 있다. 예를 들면, 화소 전극(181) 및 더미 패턴(182) 각각은 은(Ag)을 포함할 수 있다.
갈바닉 반응은 표준 환원 전위가 다른 두 금속들이 전해질로 연결되는 경우에, 산화-환원 반응에 의해 전자의 이동이 일어나 하나의 금속의 금속 원자가 산화되고 다른 하나의 금속의 금속 이온이 환원되는 현상을 의미한다. 종래 기술에 의한 비교예에 있어서, 화소 전극(181)을 형성하는 과정에서 화소 전극(181)에 포함되는 은 원자(Ag)가 이온화되어 은 이온(Ag+)이 생성되고, 은 이온(Ag+)이 제1 전원 공급선(10)의 제2 층(10b)에 포함되는 알루미늄 원자(Al)와 반응하는 경우에 갈바닉 반응에 의해 은 이온(Ag+)이 은 원자(Ag)로 환원되며 알루미늄 원자(Al)가 알루미늄 이온(Al+)으로 산화될 수 있다. 이 경우, 은 원자(Ag)에 의한 암점 불량, 단락 불량 등이 발생할 수 있다. 그러나 본 발명의 실시예에 있어서, 더미 패턴(182)이 제1 전원 공급선(10)의 측벽을 덮기 때문에 화소 전극(181)을 형성하는 과정에서 생성되는 은 이온(Ag+)과 제1 전원 공급선(10)의 제2 층(10b)에 포함되는 알루미늄 원자(Al) 사이의 반응이 차단되고, 이에 따라, 은 원자(Ag)에 의해 암점 불량, 단락 불량 등이 발생하는 것을 방지할 수 있다.
화소 전극(181) 및 더미 패턴(182) 각각은 다층 구조를 가질 수 있다. 일 실시예에 있어서, 화소 전극(181) 및 더미 패턴(182) 각각은 3층 구조를 가질 수 있다. 예를 들면, 화소 전극(181)은 제1 층(181a), 제1 층(181a) 상에 배치되는 제2 층(181b), 및 제2 층(181b) 상에 배치되는 제3 층(181c)을 포함하고, 더미 패턴(182)은 제1 층(182a), 제1 층(182a) 상에 배치되는 제2 층(182b), 및 제2 층(182b) 상에 배치되는 제3 층(182c)을 포함할 수 있다.
일 실시예에 있어서, 화소 전극(181)의 제2 층(181b) 및 더미 패턴(182)의 제2 층(182b) 각각은 제1 전원 공급선(10)의 제2 층(10b)과 전해질에서 갈바닉 반응을 일으키는 물질을 포함할 수 있다. 예를 들면, 화소 전극(181)의 제2 층(181b) 및 더미 패턴(182)의 제2 층(182b) 각각은 은(Ag)을 포함할 수 있다. 또한, 화소 전극(181)의 제1 층(181a)과 제3 층(181c) 및 더미 패턴(182)의 제1 층(182a)과 제3 층(182c) 각각은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함할 수 있다.
도 5에는 도시되지 않았으나 연결 패턴(183)은 더미 패턴(182)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들면, 연결 패턴(183)은 더미 패턴(182)의 제1 층(182a)과 동일한 층에 동일한 물질로 형성되는 제1 층, 더미 패턴(182)의 제2 층(182b)과 동일한 층에 동일한 물질로 형성되는 제2 층, 및 더미 패턴(182)의 제3 층(182c)과 동일한 층에 동일한 물질로 형성되는 제3 층을 포함할 수 있다.
화소 전극(181) 상의 표시 영역(DA)에는 화소 정의막(190)이 배치될 수 있다. 화소 정의막(190)은 화소 전극(181)을 덮으며 절연층(170) 상에 형성될 수 있다. 화소 정의막(190)은 화소 전극(181)의 적어도 일부를 노출하는 화소 개구를 포함하고, 화소 정의막(190)은 화소 전극(181)의 측부를 덮을 수 있다. 예를 들면, 상기 화소 개구에 의해 화소 전극(181)의 상면이 노출될 수 있다. 화소 정의막(190)은 폴리이미드 등을 포함할 수 있다.
화소 전극(181) 상의 상기 화소 개구 내에는 발광층(200)이 배치될 수 있다. 발광층(200)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
발광층(200) 상에는 대향 전극(210)이 배치될 수 있다. 대향 전극(210)은 화소 정의막(190) 상에도 배치될 수 있다. 대향 전극(210)은 연결 패턴(183)과 표시 영역(DA)의 제2 측변(E2), 제3 측변(E3), 및/또는 제4 측변(E4)에 인접하는 주변 영역(PA)에서 전기적으로 연결될 수 있다. 이에 따라, 연결 패턴(183)을 통해 제2 전원 공급선(20)으로부터 대향 전극(210)에 공통 전압(도 2의 VSS)이 전송될 수 있다. 대향 전극(210)은 금속, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 화소 전극(181), 발광층(200), 및 대향 전극(210)은 발광 소자(EL)를 형성할 수 있다.
도 6, 도 7, 도 8, 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 6을 참조하면, 기판(100) 상의 표시 영역(DA)에 제1 트랜지스터(TR1)를 포함하는 화소 회로를 형성하고, 기판(100) 상의 주변 영역(PA)에 제1 전원 공급선(10)을 형성할 수 있다.
먼저, 기판(100) 상에 버퍼층(110)을 형성하고, 버퍼층(110) 상의 표시 영역(DA)에 액티브층(120)을 형성할 수 있다.
그 다음, 버퍼층(110) 상에 액티브층(120)을 덮는 게이트 절연층(130)을 형성하고, 게이트 절연층(130) 상에 액티브층(120)에 중첩하는 게이트 전극(140)을 형성할 수 있다.
그 다음, 게이트 절연층(130) 상에 게이트 전극(140)을 덮는 층간 절연층(150)을 형성하고, 층간 절연층(150) 상의 표시 영역(DA)에 액티브층(120)에 연결되는 소스 전극(161) 및 드레인 전극(162)을 형성하며, 층간 절연층(150) 상의 주변 영역(PA)에 제1 전원 공급선(10)을 형성할 수 있다.
일 실시예에 있어서, 소스 전극(161), 드레인 전극(162), 및 제1 전원 공급선(10)은 실질적으로 동시에 형성될 수 있다. 예를 들면, 층간 절연층(150) 상의 표시 영역(DA) 및 주변 영역(PA)에 티타늄(Ti)을 포함하는 제1 층, 알루미늄(Al)을 포함하는 제2 층, 및 티타늄(Ti)을 포함하는 제3 층을 순차적으로 형성하고, 상기 제1 내지 제3 층들을 식각하여 소스 전극(161), 드레인 전극(162), 및 제1 전원 공급선(10)을 실질적으로 동시에 형성할 수 있다. 이에 따라, 제1 전원 공급선(10)은 티타늄(Ti)을 포함하는 제1 층(10a), 제1 층(10a) 상에 배치되고 알루미늄(Al)을 포함하는 제2 층(10b), 및 제2 층(10b) 상에 배치되고 티타늄(Ti)을 포함하는 제3 층(10c)을 포함할 수 있다.
도 7을 참조하면, 상기 화소 회로와 제1 전원 공급선(10) 상에 드레인 전극(162)의 일부를 노출하는 접촉 구멍(CH) 및 제1 전원 공급선(10)의 적어도 일부를 노출하는 개구부(OP)를 포함하는 절연층(170)을 형성할 수 있다. 예를 들면, 층간 절연층(150) 상에 소스 전극(161), 드레인 전극(162), 및 제1 전원 공급선(10)을 덮는 절연층(170)을 형성하고, 절연층(170)에 접촉 구멍(CH) 및 개구부(OP)를 형성할 수 있다.
도 8 및 도 9를 참조하면, 절연층(170) 상에 화소 전극층(180)을 형성하고, 화소 전극층(180)을 식각하여 상기 화소 회로에 전기적으로 연결되는 화소 전극(181) 및 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽을 덮는 더미 패턴(182)을 실질적으로 동시에 형성할 수 있다.
먼저, 절연층(170) 상에 절연층(170)의 접촉 구멍(CH)과 개구부(OP)를 채우는 화소 전극층(180)을 형성할 수 있다. 일 실시예에 있어서, 화소 전극층(180)은 제1 전원 공급선(10)의 제2 층(10b)과 식각액에서 갈바닉 반응을 일으키는 물질을 포함할 수 있다. 예를 들면, 절연층(170) 상의 표시 영역(DA) 및 주변 영역(PA)에 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 제1 층(180a), 은(Ag)을 포함하는 제2 층(180b), 및 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO)을 포함하는 제3 층(180c)을 순차적으로 형성할 수 있다.
그 다음, 화소 전극층(180) 상에 감광막 패턴(PR)을 형성할 수 있다. 예를 들면, 화소 전극층(180) 상의 표시 영역(DA) 및 주변 영역(PA)에 감광막을 형성하고, 광 마스크를 이용하여 상기 감광막을 노광 및 현상하여 감광막 패턴(PR)을 형성할 수 있다. 감광막 패턴(PR)은 화소 전극(181) 및 더미 패턴(182)이 형성되는 부분들에 대응하도록 화소 전극층(180) 상에 위치할 수 있다.
그 다음, 감광막 패턴(PR)이 형성된 화소 전극층(180) 상에 식각액을 제공하여 감광막 패턴(PR)에 의해 덮이지 않은 화소 전극층(180)의 부분들을 식각할 수 있다. 예를 들면, 상기 식각액을 이용하여 감광막 패턴(PR)에 의해 덮이지 않은 화소 전극층(180)의 제1 내지 제3 층들(180a, 180b, 180c)을 식각하여 화소 전극(181) 및 더미 패턴(182)을 실질적으로 동시에 형성할 수 있다.
더미 패턴(182)이 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽을 덮기 때문에, 상기 식각액은 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽과 접촉하지 않을 수 있다. 이에 따라, 상기 식각액에 의해 화소 전극층(181)에 포함되는 은 원자(Ag)가 이온화되어 은 이온(Ag+)이 생성되더라도 더미 패턴(182)이 제1 전원 공급선(10)의 측벽을 덮기 때문에 더미 패턴(182)이 화소 전극층(180)을 식각하는 과정에서 생성되는 은 이온(Ag+)과 제1 전원 공급선(10)의 제2 층(10b)에 포함되는 알루미늄 원자(Al) 사이의 반응을 차단할 수 있다. 또한, 더미 패턴(182)이 화소 전극(181)과 실질적으로 동시에 형성되기 때문에 더미 패턴(182)을 형성하기 위한 추가적인 공정이 필요하지 않을 수 있다. 이에 따라, 표시 장치의 제조 시간, 제조 비용 등을 절감할 수 있다.
도 5를 참조하면, 화소 전극(181) 상에 발광층(200) 및 대향 전극(210)을 순차적으로 형성할 수 있다.
먼저, 절연층(170) 상에 화소 전극(181)을 덮는 화소 정의막(190)을 형성하고, 화소 정의막(190)에 화소 전극(181)의 상면을 노출하는 화소 개구를 형성할 수 있다. 그 다음, 상기 화소 개구 내의 발광층(200)을 형성하고, 발광층(200) 및 화소 정의막(190) 상에 대향 전극(210)을 형성할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 주변 영역(PA)의 일부를 나타내는 평면도이다. 예를 들면, 도 10은 도 1의 A 영역의 다른 예를 나타낼 수 있다.
도 10을 참조하여 설명하는 표시 장치의 주변 영역(PA)은 도 4를 참조하여 설명한 표시 장치의 주변 영역(PA)과 더미 패턴(1182)의 구조를 제외하고는 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 중복되는 구성들에 대한 설명은 생략한다.
도 1 및 도 10을 참조하면, 절연층(170) 상의 주변 영역(PA)에는 더미 패턴(1182) 및 연결 패턴(183)이 배치될 수 있다. 더미 패턴(1182)은 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽을 덮을 수 있다.
일 실시예에 있어서, 더미 패턴(1182)은 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 측벽과 중첩하는 외측부(1182a) 및 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 상면과 중첩하는 내측부(1182b)를 포함할 수 있다.
일 실시예에 있어서, 더미 패턴(1182)의 내측부(1182b)는 더미 패턴(1182)의 외측부(1182a)의 서로 다른 부분들을 연결하는 복수의 선들을 포함할 수 있다. 더미 패턴(1182)의 내측부(1182b)의 상기 복수의 선들은 서로 나란할 수 있다. 예를 들면, 더미 패턴(1182)의 내측부(1182b)의 상기 복수의 선들은 제1 방향(DR1)으로 연장될 수 있다.
화소 전극층(도 8의 180)을 식각하여 화소 전극(181) 및 더미 패턴(1182)을 형성하는 과정에서 표시 영역(DA) 내에서의 화소 전극(도 9의 181)의 밀도와 주변 영역(PA) 내에서의 더미 패턴(1182)의 밀도의 차이가 상대적으로 큰 경우(예를 들면, 표시 영역(DA) 내에서의 화소 전극(181)의 밀도가 주변 영역(PA) 내에서의 더미 패턴(1182)의 밀도보다 상대적으로 큰 경우)에 화소 전극층(180)을 식각하는 과정에서 사용되는 현상액, 식각액 등이 불균일하게 분포할 수 있고, 이에 따라, 화소 전극층(180)이 불균일하게 식각될 수 있다. 그러나 본 실시예에 있어서, 더미 패턴(1182)이 절연층(170)의 개구부(OP)에 의해 노출되는 제1 전원 공급선(10)의 상면과 중첩하는 내측부(1182b)를 포함하기 때문에 주변 영역(PA) 내에서의 더미 패턴(1182)의 밀도가 증가하고, 이에 따라, 표시 영역(DA) 내에서의 화소 전극(181)의 밀도와 주변 영역(PA) 내에서의 더미 패턴(1182)의 밀도의 차이가 감소하기 때문에 화소 전극층(180)의 식각 균일도가 개선될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
<부호의 설명>
10: 제1 전원 공급선 20: 제2 전원 공급선
100: 기판 120: 액티브층
140: 게이트 전극 161: 소스 전극
162: 드레인 전극 170: 절연층
180: 화소 전극층 181: 화소 전극
182, 1182: 더미 패턴 200: 발광층
210: 대향 전극 DA: 표시 영역
EL: 발광 소자 OP: 개구부
PA: 주변 영역 PC: 화소 회로
PL: 구동 전압선 PX: 화소

Claims (19)

  1. 표시 영역 및 주변 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역에 배치되고, 화소 회로, 상기 화소 회로에 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 대향 전극을 포함하는 화소;
    상기 기판 상의 상기 주변 영역에 배치되고, 상기 화소에 전원 전압을 제공하는 전원 공급선;
    상기 화소 회로 및 상기 전원 공급선을 덮고, 상기 전원 공급선의 적어도 일부를 노출하는 개구부를 포함하는 절연층; 및
    상기 화소 전극과 동일한 물질을 포함하고, 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽를 덮는 더미 패턴을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 전원 공급선은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함하고,
    상기 더미 패턴은 상기 전원 공급선의 상기 제2 층과 전해질에서 갈바닉 반응을 일으키는 물질을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 더미 패턴은 은(Ag)을 포함하는, 표시 장치.
  4. 제2 항에 있어서,
    상기 전원 공급선의 상기 제2 층은 알루미늄(Al)을 포함하는, 표시 장치.
  5. 제2 항에 있어서,
    상기 더미 패턴은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함하고,
    상기 더미 패턴의 상기 제2 층은 상기 전원 공급선의 상기 제2 층과 전해질에서 갈바닉 반응을 일으키는 물질을 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 더미 패턴의 상기 제2 층은 은(Ag)을 포함하는, 표시 장치.
  7. 제2 항에 있어서,
    상기 더미 패턴은 상기 전원 공급선의 상기 제2 층의 측벽을 덮는, 표시 장치.
  8. 제2 항에 있어서,
    상기 전원 공급선의 상기 제1 층 및 상기 제3 층은 각각 상기 전원 공급선의 상기 제2 층의 하면 및 상면을 덮는, 표시 장치.
  9. 제1 항에 있어서,
    상기 절연층의 측벽은 상기 더미 패턴을 둘러싸는, 표시 장치.
  10. 제1 항에 있어서,
    상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상면의 일부를 덮는, 표시 장치.
  11. 제1 항에 있어서,
    상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상기 측벽과 중첩하는 외측부를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 더미 패턴은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 상면과 중첩하는 내측부를 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 더미 패턴의 상기 내측부는 상기 더미 패턴의 상기 외측부의 서로 다른 부분들을 연결하는 복수의 선들을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 더미 패턴의 상기 내측부의 상기 복수의 선들은 서로 나란한, 표시 장치.
  15. 제1 항에 있어서,
    상기 화소 회로는 액티브층, 상기 액티브층과 중첩하는 게이트 전극, 및 상기 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하고,
    상기 전원 공급선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 화소와 상기 전원 공급선을 연결하는 구동 전압선을 더 포함하고,
    상기 전원 공급선은 상기 구동 전압선에 전원을 공급하는, 표시 장치.
  17. 기판 상의 표시 영역에 화소 회로를 형성하는 단계;
    상기 기판 상의 주변 영역에 전원 공급선을 형성하는 단계;
    상기 화소 회로와 상기 전원 공급선 상에 상기 전원 공급선의 적어도 일부를 노출하는 개구부를 포함하는 절연층을 형성하는 단계;
    상기 절연층 상에 화소 전극층을 형성하는 단계;
    상기 화소 전극층을 식각하여 상기 화소 회로에 전기적으로 연결되는 화소 전극 및 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽를 덮는 더미 패턴을 동시에 형성하는 단계; 및
    상기 화소 전극 상에 발광층 및 대향 전극을 순차적으로 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 화소 전극층을 식각하는 단계는,
    상기 화소 전극층 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴이 형성된 상기 화소 전극층 상에 식각액을 제공하는 단계를 포함하고,
    상기 식각액은 상기 절연층의 상기 개구부에 의해 노출되는 상기 전원 공급선의 측벽과 접촉하지 않는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 전원 공급선은 제1 층, 상기 제1 층 상에 배치되는 제2 층, 및 상기 제2 층 상에 배치되는 제3 층을 포함하고,
    상기 화소 전극층은 상기 전원 공급선의 상기 제2 층과 상기 식각액에서 갈바닉 반응을 일으키는 물질을 포함하는, 표시 장치의 제조 방법.
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