KR100298915B1 - 반도체장치및그제조방법 - Google Patents
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Abstract
반도체장치에 있어서, 한 쌍의 확산영역이 실리콘 기판내에 위치한다. 여기에서, 확산영역은 소오스 및 드레인 영역으로서 작용한다. 이어서, 확산층 (내지 확산 영역) 사이의 실리콘 기판 상에 게이트 산화막이 형성된다. 그 게이트 산화막 상에 게이트 전극이 더 형성된다. 게다가, 다이아몬드 형상의 탄소층 (diamond-like carbon) 이 적어도 게이트 산화막을 피복하도록 실리콘 기판 상으로 형성된다. 이러한 구조에 의해서, 다이아몬드 형상의 탄소층은 수분이 게이트 산화막으로 확산하는 것을 방지한다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 MOSFET 의 층간절연막을 형성하는 방법에 관한 것이다.
MOSFET 에 바이어스 전압이 인가되면, 임계전압, 상호유도 및 온전류 (on-current) 가 시간에 따라 변한다. 이러한 현상은 일반적으로 핫캐리어 효과라고 불리며, 장치의 신뢰성을 감소시키는 원인이 된다.
최근에, 핫캐리어 효과는 장치의 게이트 길이가 1 ㎛ 보다 작은 경우에 종종 현저해진다. 이러한 핫캐리어 효과는 MOSFET 를 소형화하는데 가장 심각한 제약조건이 된다. 특히, 핫캐리어 효과로 인하여 게이트 산화막이 종종 파괴된다. 이러한 게이트 산화막의 파괴 현상은 최근에 트랜지스터를 소형화시키는데에 있어서 큰 문제가 되고 있으며, 이하에서 핫캐리어 열화 (hot carrier deterioration) 라고 불린다.
핫캐리어 효과는 주로 핫캐리어 열화의 원인이 되는 Si-H 결합에 의하여 초래된다. 특히, 수분 (H2O) 이 게이트 산화막으로 확산하여 Si-H 결합을 증가시킨다. 이러한 사실은 반도체 집적회로 기술에 관한 제 48 회 강연집 ( 질화막패시베이션으로 인한 핫캐리어 열화의 증가효과에 대한 수분 확산 모델) 에 개시되었다.
상술한 문제점을 해결하기 위하여, 실리콘 질화막 (SiN) 을 이용함으로써 LSI 로의 수분의 침투를 방지하기 위한 방법이 제안되었다. 이 경우에, 실리콘 질화막은 플라스틱 몰드 (plastic-mold) LSI 의 보호막으로서 수분에 대한 매우 작은 확산율을 갖는다.
반도체장치는 일반적으로 소자 격리용 실리콘 산화막 및 실리콘 기판내에 확산층 내지 확산 영역을 갖는데, 이하에서 제 1 종래 기술이라고 불린다. 또한, 게이트 산화막이 확산층 사이의 실리콘 기판상에 증착된다. 또한, 게이트 산화막 상에 게이트 전극이 위치한다. 더욱이, 스페이서 산화막이 게이트 전극의 양 측면에 위치한다.
이 경우에, 각각이 높은 녹는점을 갖는 금속 실리사이드층이 확산층의 표면 및 게이트 전극 상에 각각 형성된다. 최근에, 이러한 금속 실리사이드층은 종종 반도체장치를 소형화하는데 필수적이 되었다. 또한, 실리콘 산화막이 층간절연막으로서 실리콘 산화막, 확산층 및 게이트 전극을 피복하도록 증착된다.
더욱이, 금속 플러그가 실리사이드층에 이르도록 실리콘 산화막내에 형성된다. 또한, 금속 플러그의 상면에 배선 패턴이 형성된다. 이러한 상태에서, 실리사이드층이 금속 플러그를 통하여 배선 패턴에 전기적으로 접속된다. 마지막으로, 장치의 전면에 보호막으로서 실리콘 질화막을 피복하는다.
플라즈마 CVD 법에 의해 실리콘 질화막이 증착될 때, 이러한 실리콘 질화막은 많은 경우에 비교적 작은 수분 침투성을 갖는다. 그러나, 핫캐리어 열화에 대한 문제점은 제 1 종래 기술에서는 해결되지 않는다. 즉, 암모니아 및 실란 (silane, SiH4) 을 포함하고 있는 플라즈마 분위기에서 실리콘 질화막이 형성될 때, 활성 수소 라디칼 (hydrogen radical) 이 발생한다. 이러한 수소 라디칼은 게이트 산화막으로 확산되어 열화의 원인이 되는 Si-H 결합을 증가시킨다고 보고되어 왔다.
한편, 실리콘 산화막과 같은 층간절연막이 SOG (spin on glass) 막에 의해 형성되는 경우, 층간절연막은 통상적으로 약간의 수분을 함유하고 있다. 그러나, 상술한 바와 같이 실리콘 질화막은 비교적 작은 수분 투과성을 갖기 때문에, SiN (실리콘 질화물) 막은 수분을 거의 투과시키지 않는다. 결과적으로, 층간절연막에서의 수분은 포밍 가스 (forming gas) 중에서 최종적으로 열처리를 하는 동안 게이트 산화막 방향으로 주로 확산한다.
따라서, 수분이 게이트 산화막 및 스페이서 산화막으로 확산하는 경우, 수분에 의해 초래된 전자트랩 (즉, 수인성 트랩(trap)) 이 산화막내에 형성된다. 그 결과, 핫캐리어 내성이 크게 감소한다. 이러한 사실은 또한 상술한 반도체 집적회로 기술에 관한 제 48 회 강연집 ( 질화막 패시베이션으로 인한 핫캐리어 열화의 증가효과에 대한 수분 확산 모델, P.135-139)에 기재되었다.
이러한 문제를 피하기 위하여, 반도체장치에 대한 또다른 제안이 이루어져 왔다. 이 반도체장치에서는, 실리콘 질화막은 실리콘 산화막 (즉, 층간절연막) 아래에 위치한다. 여기에서, 이 반도체장치를 이하에서 제 2 종래 기술이라 한다.
이러한 구조로, 실리콘 질화막이 열분해 CVD 법을 이용하여 형성되는 경우, 실리콘 질화막을 형성하는 동안 활성 수소 라디칼의 생성이 방지되기 때문에 수분의 확산이 억제된다.
그러나, 암모니아 및 실란을 함유한 열분해에 필수적인 열처리 온도는 플라즈마 법의 증착 온도보다 높다. 결과적으로, 실리사이드층의 내열성이 문제가 된다. 즉, 고집적을 달성하기 위하여 확산층에 도핑된 불순물의 확산을 방지함으로써 숏채널 효과 (short channel effect) 가 억제되어야 한다.
확산층의 접합면이 실리사이드층과 접촉하는 경우, 결정결함에 의해 초래되는 누설전류가 증가하게 되고, 그 결과 트랜지스터의 스위칭 동작이 불가능해진다. 그러므로, 실리사이드층은 확산층의 얕은 접합에 따라 얇아져야 한다.
그러나, 실리콘 질화막의 증착 온도가 트랜지스터를 소형화하는데 필수적인 얇은 막의 실리사이드의 경우에 실리사이드의 내열성을 초과하는 경우, 실리사이드층은 불연속 막을 형성하게 된다. 그 결과, 분리가 일어나고 시이트저항은 크게 증가한다.
그러므로, 본 발명의 목적은 고집적이고 박막의 실리사이드층이 확산층의 표면 및 게이트 전극 상에 위치하는 경우에도 낮은 저항을 유지함으로써 핫캐리어 열화를 효과적으로 감소시킬 수 있는 반도체장치를 제공하는 것이다.
본 발명의 또다른 목적은 높은 신뢰성을 갖고 실리콘 산화막으로부터의 스트레스를 견딜 수 있는 반도체장치를 제공하는 것이다.
도 1 은 제 1 종래 기술을 도시하는 단면도.
도 2 는 제 2 종래 기술을 도시하는 단면도
도 3 은 핫캐리어 열화에 관한 현상을 도시하는 모식도.
도 4 는 본 발명의 제 1 실시예에 따른 반도체장치를 도시하는 단면도.
도 5a 내지 도 5c 는 제 1 실시예에 따른 반도체장치를 제조하는 단계를 도시하는 단면도.
도 6a 및 도 6b 는 제 1 실시예에 따른 반도체장치를 제조하는 나머지 단계를 도시하는 단면도.
도 7 은 본 발명의 제 2 실시예에 따른 반도체장치를 도시하는 단면도.
도 8 은 핫캐리어 수명의 측정 결과를 도시하는 그래프.
도 9 는 실리사이드층 저항의 측정 결과를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 실리콘 기판 102 : 실리콘 산화막
103 : 게이트 산화막 104 : 게이트 전극
105 : 스페이서 산화막 106 : 확산층
108 : 실리사이드층 109 : 실리콘 산화막
110 : 금속 플러그 111 : 배선 패턴
112 : 실리콘 질화막 (SiN 층) 113 : 탄소막 (탄소층)
본 발명에 따른 반도체장치에서, 한 쌍의 확산층이 실리콘 기판 내에 위치한다. 여기에서, 확산층은 소오스 및 드레인 영역으로서 작용한다. 또한, 확산층 사이의 실리콘 기판 상에 게이트 산화막이 형성된다. 더욱이, 게이트 전극이 게이트 산화막 상에 위치한다. 게다가, 다이아몬드 형상의 탄소층이 적어도 게이트 산화막을 피복하도록 실리콘 기판 위로 형성된다. 이러한 구조로, 다이아몬드 형상의 탄소층은 수분이 게이트 산화막으로 확산하는 것을 방지한다.
본 발명에 따르면, 수분을 통과시키지 않는 다이아몬드 형상의 탄소층이 확산층 및 기판상의 실리사이드층을 갖는 게이트 전극과 접촉하도록 형성된다. 결과적으로, Si-H 결합은 게이트 산화막이나 스페이서막에 형성되지 않는다. 또한, 그 다음의 열처리에서 수분이 층간절연막으로부터 게이트 산화막이나 스페이서막으로 확산하는 것이 방지된다. 그 결과, 핫캐리어 열화가 효과적으로 방지된다.
특히, 10 ㎚ 이하의 막두께를 갖는 게이트 산화막을 갖고 1 ㎛ 이하의 게이트 길이를 갖는 미세 MOSFET 에 사용되는 반도체장치에서 낮은 저항을 유지함으로써 핫캐리어 열화가 효과적으로 감소된다. 또한, 확산층 및 게이트 전극 상에 박막 실리사이드층이 형성되는 경우에도 고신뢰성을 갖는 반도체장치가 얻어질 수 있다.
또한, 반도체장치는 실리콘 산화층으로부터의 스트레스를 견디어 고신뢰성을실현할 수 있다.
도 1 및 도 2 를 참조하여, 본 발명을 더 잘 이해할 수 있도록 종래의 반도체장치를 먼저 설명한다. 이 반도체장치는 본 상세한 설명의 서두에서 언급한 종래의 반도체장치와 유사하다.
도 1 에 도시된 바와 같이, 소자 분리용 실리콘 산화막 (102) 이 제 1 종래 기술에서 실리콘 기판 (101) 상에 형성된다. 또한, 확산층 또는 확산 영역 (106) 이 실리콘 산화막 (102) 사이의 실리콘 기판 (101) 내에 형성된다. 확산층 (106) 은 소오스 및 드레인 영역으로서 각각 작용한다. 또한, 확산층 (106) 사이의 실리콘 기판 (101) 상에 게이트 산화막 (103) 이 형성된다. 게이트 전극 (104) 이 게이트 산화막 (103) 상에 형성된다. 더욱이, 게이트 전극 (104) 의 측면에 스페이서 산화막 (105) 이 위치한다.
이러한 경우에, 각각이 높은 녹는점을 갖는 금속 실리사이드층 (108) 이 확산층 (106) 의 표면 및 게이트 전극 (104) 상에 각각 형성된다. 최근에, 금속 실리사이드층 (108) 은 반도체장치를 소형화하는데 종종 필수적이 되고 있다.
더욱이, 실리콘 산화막 (102), 확산층 (106) 및 게이트 전극 (103) 를 피복하도록 실리콘 산화막 (109) 이 증착된다. 여기에서, 실리콘 산화막 (109) 은 일반적으로 층간절연막으로서 작용한다는 것에 주의해야 한다.
이러한 구조로, 금속 플러그 (110) 가 실리사이드층 (108) 에 이르도록 실리콘 산화막 (109) 에 형성된다. 또한, 배선 패턴 (111) 이 금속 플러그 (110) 의 상면에 형성된다. 이러한 조건에서, 실리사이드층 (108) 은 금속 플러그(110) 를 통하여 배선 패턴 (111) 에 전기적으로 접속된다. 마지막으로, 실리콘장치의 전면이 실리콘 질화막 (이하, SiN 막) (112) 으로 피복된다.
실리콘 질화막 (SiN 막) (112) 이 플라즈마 CVD 법에 의해 증착되는 경우, 결과적인 SiN 막 (112) 은 종종 비교적 작은 수분침투성을 갖는다. 이 경우에, SiN 막 (112) 이 암모니아 및 실란을 함유하는 플라즈마 분위기에서 형성될 때, 활성 수소 라디칼이 발생한다. 이 경우에, 수소 라디칼이 게이트 산화막 (103) 으로 확산한다. 결과적으로, Si-H 결합이 게이트 산화막 (103) 에서 증가하여 핫캐리어 열화의 원인이 된다.
따라서, 핫캐리어 열화에 대한 문제는 제 1 종래 기술에 의해서는 해결되지 않는다.
선택적으로, 도 1 에 도시된 실리콘 산화막 (109) 과 같은 층간절연막이 SOG (즉, spin on glass) 막으로 대체되는 경우, 층간절연막은 일반적으로 약간의 수분을 함유한다. 그러나, 상술한 바와 같이 SiN (112) 이 수분을 거의 통과시키지 않는다. 결과적으로, 층간절연막에 있는 수분은 도 3 에 도시된 바와 같이 포밍 가스 중에서 최종적인 열처리 동안에 게이트 산화막 (103) 방향으로 거의 확산한다.
특히, SiN 막 (112) 이 실리콘 기판 (101) 상으로 위치하는 경우, 도 3 의 우측에 도시된 바와 같이, 수분 (검정색 원으로 표시) 은 장치 영역으로 확산하고 SiN 막 (112) 방향으로는 확산하지 않는다. 이와는 반대로, 어떠한 SiN 층 (112) 도 실리콘 기판 (101) 상으로 위치하지 않는 경우, 도 3 의 좌측에 도시된바와 같이, 수분 (검정색 원으로 표시) 은 장치 영역으로는 거의 확산하지 않으며 거의 SiN 층 (112) 방향으로 확산해 나간다.
따라서, 수분이 게이트 산화막 (103) 및 스페이서 산화막 (105) 으로 확산하는 경우, 수분으로 인한 전자 트랩 (즉, 수인성 트랩) 이 게이트 산화막 (103) 및 스페이서 산화막 (105) 내에 형성된다. 그 결과, 핫캐리어 내성이 크게 감소한다.
상술한 문제점을 피하기 위하여, 도 2 를 참조하여, 제 2 종래 기술에 대한 반도체장치에 관하여 또다른 설명이 기재된다. 여기에서, 제 2 종래 기술은 실리콘 질화막 (SiN 막) (112) 이 실리콘 산화막 (109) 아래에 형성된다는 점을 제외하고는 제 1 종래 기술과 유사하다.
특히, 도 2 에 도시된 바와 같이, 소자 격리용 실리콘 산화막 (102) 은 제 2 종래 기술에서 실리콘 기판 (101) 에 형성된다. 또한, 실리콘 산화막 (102) 사이의 실리콘 기판 (101) 내에 확산층 (106) 이 형성된다. 확산층 (106) 은 소오스 및 드레인 영역으로서 각각 작용한다. 또한, 게이트 산화막 (103) 이 확산층 (106) 사이 및 실리콘 기판 (101) 상에 증착된다. 게이트 전극 (104) 은 게이트 산화막 (103) 상에 위치한다. 또한, 스페이서 산화막 (105) 이 게이트 전극 (104) 의 측면에 위치한다.
이 경우에, 각각이 높은 녹는점을 갖는 금속 실리사이드층 (108) 이 확산층 (106) 의 표면 및 게이트 전극 (104) 상에 각각 형성된다.
또한, 실리콘 산화막 (102), 확산층 (106) 및 게이트 전극 (103) 을 피복하도록 실리콘 질화막 (SiN 막) (102) 이 증착된다. 더욱이, 실리콘 산화막 (109) 이 실리콘 질화막 (112) 상에 증착된다.
이러한 구조로, 금속 플러그 (110) 가 실리사이드층 (108) 에 이르도록 실리콘 산화막 (109) 및 실리콘 질화막 (112) 에 형성된다. 또한, 배선 패턴 (111) 이 금속 플러그 (110) 의 표면 상에 형성된다. 이러한 조건하에서, 실리사이드층 (108) 은 금속 플러그 (110) 를 통하여 배선 패턴 (111) 에 전기적으로 접속된다.
이 경우에, 실리콘 질화막 (112) 이 열분해 (thermal decomposition) CVD 법을 이용하여 형성되는 경우, 실리콘 질화막 (SiN 막) 의 형성중에 활성 수소 라디칼의 생성이 방지되기 때문에 수분의 확산이 억제된다.
그러나, 암모니아 및 실란을 함유한 열분해에 필요한 열처리 온도는 플라즈마 법의 증착 온도보다 높다. 결과적으로, 실리사이드층 (108) 의 내열성이 문제가 된다. 즉, MOSFET 의 고집적을 달성하기 위하여 확산층 (106) 으로 도핑된 불순물의 확산을 방지함으로써 숏채널 효과가 억제되어야 한다.
확산층 (106) 의 접합면이 실리사이드층 (108) 과 접촉하는 경우, 결정 결함에 의해 초래된 누설전류가 증가하고, 그 결과 트랜지스터의 스위칭 동작이 불가능해진다. 그러므로, 실리사이드층 (108) 은 확산층 (106) 의 얕은 접합에 따라 얇아져야 한다.
그러나, 얇아진 실리사이드층 (108) 의 경우에 실리콘 질화막 (112) 의 증착 온도가 실리사이드층의 내열성을 초과하면, 실리사이드층 (108) 은 불연속 막을 형성하게 된다. 그 결과, 분리가 발생하고 시이트저항이 증가한다.
상술한 문제점을 고려하여, 본 발명은 고집적이고 박막 실리사이드층이 확산층 및 게이트 전극의 표면상에 위치하는 경우에도 낮은 저항을 유지함으로써 핫캐리어 열화를 효과적으로 감소시킬 수 있는 반도체장치를 제공한다.
(제 1 실시예)
도 4 를 참조하여, 본 발명의 제 1 실시예에 따른 반도체장치에 대한 설명이 기재된다.
도 4 에 도시된 바와 같이, 소자 분리용 실리콘 산화막 (102) 이 실리콘 기판 (101) 상에 형성된다. 또한, 확산층이나 확산 영역 (106) 이 실리콘 산화막 (102) 사이 및 실리콘 기판 (101) 내에 형성된다. 확산층 (106) 은 소오스 및 드레인 영역으로서 각각 작용한다. 또한, 게이트 산화막 (103) 이 확산층 (106) 사이 및 실리콘 기판 (101) 상에 증착된다. 게이트 전극 (104) 은 게이트 산화막 (103) 상에 위치한다. 또한, 게이트 전극 (104) 의 측면에 스페이서 산화막 (105) 이 형성된다.
이 경우에, 각각이 높은 녹는점을 갖는 금속 실리사이드층 (108) 이 확산층 (106) 의 표면 및 게이트 전극 (104) 상에 각각 형성된다. 최근에, 금속 실리사이드층 (108) 은 종종 상술한 바와 같이 반도체장치를 소형화하는데 필수적이 되고 있다.
더욱이, 다이아몬드 형상의 탄소막 (113) 이 실리콘 산화막 (102), 확산층 (106) 및 게이트 전극 (103) 를 피복하도록 실리콘 기판 (101) 상에 증착된다.여기에서, 다이아몬드 형상의 탄소층 (113) 은 수분이 게이트 산화막 (103) 로 확산하는 것을 방지하도록 작용한다. 또한, 실리콘 산화막 (109) 이 다이아몬드 형상의 탄소막 (113) 상에 증착된다. 이 경우에, 다이아몬드 형상의 탄소층 (113) 및 실리콘 산화막 (109) 은 각각 층간절연막으로서 작용한다.
이러한 구조로, 실리사이드층 (108) 에 이르도록 금속 플러그 (110) 가 실리콘 산화막 (109) 및 다이아몬드 형상의 탄소막 (113) 에 형성된다. 또한, 금속 플러그 (110) 의 상면에 배선 패턴 (111) 이 형성된다. 이러한 조건 하에서, 실리사이드층 (108) 은 금속 플러그 (110) 를 통하여 배선 패턴 (111) 에 전기적으로 접속된다.
이어서, 도 5a 내지 도 5c, 도 6a 및 도 6b 를 참조하여, 도 4 에 도시된 반도체장치를 제조하는 방법에 대한 설명이 기재된다.
도 5a 에 도시된 바와 같이, 소자 분리용 실리콘 산화막 (102) 이 공지된 LOCOS 법을 이용하여 실리콘 기판 (101) 상의 소정 영역에 형성된다. 이어서, 불순물 이온이 도핑되어 채널 스토퍼 (channel stopper) (도시되지 않음) 를 형성한다. 그 후에, 열 산화법을 이용하여 게이트 산화막 (103) 이 증착된다.
다음으로, 약 150 ㎚ 의 막두께를 갖는 폴리실리콘이 CVD (Chemical Vapor Deposition) 법을 이용하여 전면에 증착된다. 계속하여, 인 (phosphorus) 과 같은 불순물이 폴리실리콘으로 도핑된다. 이어서, 리소그라피 및 건식 식각을 이용하여 폴리실리콘이 소정의 형태로 패터닝된다. 다음으로, CVD 법을 이용하여 실리콘 산화막이 전면에 증착된다. 계속하여, 이방성 건식 식각을 이용하여게이트 전극 (104) 의 양 측면에 실리콘 산화막을 남기어 스페이서 산화막 (105) 을 형성한다. 이어서, 비소 및 보론과 같은 불순물을 실리콘 기판 (101) 으로 도핑한 후에, 800 ℃ 및 1000 ℃ 사이의 온도에서 열처리가 수행되어 도 5a 에 도시된 바와 같이 확산층 (106) 을 형성한다. 여기에서, 확산층 (106) 각각은 MOSFET 가 N 채널인 경우에는 비소를 함유하고 있는 한편, 확산층 (106) 각각은 MOSFET 가 P 채널인 경우에 보론을 함유한다. 이 경우에, 확산층은 트랜지스터의 소오스 및 드레인 영역으로서 작용한다.
그 후에, 도 5b 에 도시된 바와 같이, 금속을 사용하는 스퍼터링 (sputtering) 법을 이용하여 티타늄 (titanium) 막 (107) 이 전면에 약 50 ㎚ 의 두께로 증착된다. 계속하여, 상압 (normal pressure) 을 갖는 질소 분위기에서 600 ℃ 내지 650 ℃ 의 온도에서 30 초 내지 60 초간 열처리가 수행된다. 이 경우에, 통상적으로 램프 어닐장치 (lamp anneal apparatus) 가 열처리에 이용된다. 티타늄막은 열처리에 의하여 게이트 전극 (104) 의 노출된 표면 및 확산층 (106) 의 표면 상에서 실리사이드층이 된다. 결과적으로, 외부 표면의 티타늄이 티타늄 질화물로 변하는 동안 약 60 μΩ㎝ 의 전기적 비저항을 갖는 뛰어난 결정구조를 갖는 C49 구조의 실리사이드층이 형성된다.
이어서, 티타늄 질화물층을 제거하기 위하여 기판 (101) 은 암모니아 용액, 순수한 물 및 과 산화수소수를 함유한 혼합 용액에서 처리된다. 따라서, C49 구조의 실리사이드층 (108) 이 게이트 전극 (104) 및 확산층 (106) 의 표면 상에 자기정렬 방식으로 형성된다.
더욱이, 상술한 램프 어닐장치를 이용하여 상압 (normal pressure) 의 질소 분위기에서 약 85 ℃ 의 온도에서 약 60 초 동안 제 2 열처리가 수행된다. 이러한 공정에 의하여, C49 구조의 상술한 실리사이드층은 약 20 μΩ㎝ 의 전기적 비저항을 갖는 구조를 갖는 C54 구조의 실리사이드층 (108) 으로 변한다. 따라서, 도 5c 에 도시된 구조가 완성된다.
계속하여, 소오스 가스 내의 불소가 도 6a 에 도시된 바와 같이 플라즈마 CVD 법을 이용함으로써 C4F8가스를 이용하여 약 100 ℃ 의 기판 온도에서 50 W 의 바이어스를 기판 (101) 에 인가함에 의하여 분해되어 수분을 통과시키지 않는 다이아몬드 형상의 탄소층 (113) 을 증착한다. 이 경우에, 증착속도는 약 200 ㎚/min 와 같다. 여기에서, 플루오르카본에 기초한 가스가 C4F8대신에 소오스 가스로서 이용될 수도 있다. 선택적으로, 소오스 가스는 메탄 가스 등을 이용함으로써 희석될 수도 있다.
이어서, 도 6a 에 도시된 바와 같이, 실리콘 산화막 (109) 이 1 ㎛ 의 막두께로 증착된다. 다음으로, 확산층 (106) 표면의 실리사이드층 (108) 에 이르도록 콘택홀이 건식 식각법에 의해 실리콘 산화막 (109) 및 다이아몬드 형상의 탄소층 (113) 에 형성된다.
계속하여, 도 6b 에 도시된 바와 같이, 기상증착법이나 스퍼터링법을 이용하여 금속 플러그 (110) 가 콘택홀에 형성된다. 다음으로, 공지된 레지스트 패터닝 공정 및 식각 공정에 의해 배선층 (111) 이 형성된다.
따라서, 본 발명에 따른 반도체장치가 도 6b 에 도시된 바와 같이 완성된다.
이 경우에, 상술한 구조를 갖는 MOSFET 의 핫캐리어 수명이 측정되고 그 결과가 도 8 에 나타나 있다. 이 경우에, 도 8 에 도시된 바와 같이, 다른 실시예 및 비교예 중에서 핫캐리어 수명이 가장 길다.
더욱이, 0.1 ㎛ 및 0.4 ㎛ 사이의 실리사이드 선폭에 대하여 실리사이드층 (108) 의 저항을 측정한 결과가 도 9 에 나타나 있다. 도 9 에 도시된 바와 같이, 제 1 실시예의 실리사이드층 저항이 0.2 ㎛ 보다 작은 실리사이드 선폭에서 제 2 비교예보다 현저하게 낮다.
(제 2 실시예)
제 1 실시예에서, 다이아몬드 형상의 탄소층 (113) 은 실리사이드층 (108), 확산층 (106), 게이트 전극 (104) 및 실리콘 산화막 (102) 상에 직접 형성된다. 이와 대조적으로, 도 7 에 도시된 바와 같이, 제 2 실시예에서 실리콘을 과잉으로 함유하고 있는 실리콘 산화막 (114) 사이에 다이아몬드 형상의 탄소막 (113) 이 개입된다. 여기에서, 실리콘을 과잉으로 함유하고 있는 실리콘 산화막 (114) 을 이하에서 "실리콘 과잉 실리콘 산화막" 이라 부른다. 제 2 실시예에 따른 MOSFET 는 이점을 제외하고는 제 1 실시예와 유사하다.
이어서, 제 2 실시예에 따른 MOSFET 를 제조하기 위한 방법에 대해 설명한다.
우선, 제 1 실시예와 같이, 도 5a 내지 도 5c 에 도시된 단계를 이용하여 실리사이드층 (108) 이 형성된다.
다음으로, 실리콘 산화막 (102), 확산층 (106), 게이트 전극 (104) 및 스페이서 산화막 (105) 을 피복하도록 실리콘 과잉 실리콘 산화막 (114) 이 실리콘 기판 (101) 상으로 증착된다. 여기에서, 실란의 유입비는 산소의 유입비를 초과한다. 이 경우에, 실리콘 과잉 실리콘 산화막 (114) 은 실리콘 및 산소의 1:2 의 비율에 비하여 많은 실리콘을 함유하는 막구성을 갖는다.
이어서, 다이아몬드 형상의 탄소막 (113) 이 제 1 실시예에서와 같이 형성된다. 그 후에, 또다른 실리콘 과잉 실리콘 산화막 (114) 이 다이아몬드 형상의 탄소막 (113) 상에 증착된다. 여기에서, 실리콘 과잉 실리콘 산화막 (114) 은 또한 실리콘 및 산소의 1:2 비율에 비하여 많은 실리콘을 함유하는 막구성을 갖는다.
이어서, 실리콘 산화막 (109) 이 실리콘 과잉 실리콘 산화막 (114) 상에 형성된다. 따라서, 도 7 에 도시된 MOSFET 가 제 2 실시예에서 완료된다.
제 2 실시예에 따르면, 다이아몬드 형상의 탄소막 (113) 은 도 7 에 도시된 바와 같이 실리콘 과잉 실리콘 산화막 사이에 샌드위치된다. 결과적으로, 실리콘 산화막 (109) 과의 접착이 크게 향상된다. 즉, 접착은 다이아몬드 형상의 탄소층 (113) 및 실리콘 산화막 (SiO2) 사이에 형성되는 SiC 결합에 의해 향상된다. 접착을 향상시킴으로써 층간절연막은 상층의 실리콘 산화막 (109) 으로부터 초래된 스트레스에 견딜 수 있다.
이 경우에, 핫캐리어 수명 및 실리사이드층 저항을 각각 측정한 결과가 도 8 및 도 9 에 각각 나타내어진다. 제 2 실시예의 핫캐리어 수명이 제 1 실시예보다 짧지만, 도 8 에 도시된 바와 같이 이하의 비교예보다는 길다. 또한, 도 9 에 도시된 바와 같이, 실리사이드층 저항은 0.2 ㎛ 의 실리사이드 선폭에서 이하의 비교예보다 길다.
(제 1 비교예)
제 1 비교예는 도 1 에 있는 제 1 종래 기술에 대응한다.
도 1 에 도시된 바와 같이, 반도체장치는 다이아몬드 형상의 탄소막 (113) 없이 형성된다. 제 1 비교예에서, 금속 플러그 (110) 및 배선층 (111) 이 형성된 후, 실리콘 질화막 (SiN 막) 이 전면에 증착된다. 이 경우에, 핫캐리어 수명이 제 1 비교예에서 측정되어 그 결과가 도 8 에 나타나 있다. 제 1 비교예의 핫캐리어 수명은 도 8 에 도시된 바와 같이 제 1 및 제 2 실시예와 제 1 및 제 2 비교예 중에서 가장 짧다.
(제 2 비교예)
제 2 비교예는 도 2 의 제 2 종래기술에 대응한다.
도 2 에 도시된 바와 같이, 도 4 에 도시된 다이아몬드 형상의 탄소층 (113) 대신에 실리콘 질화막 (112) 이 약 50 ㎚ 의 막두께로 증착된다. 이 경우에, 실리콘 질화막 (112) 은 실란 가스 및 암모니아 가스를 이용하는 약 700 ℃ 의 열분위기에서 반응이 수행되는 열 CVD 법을 이용하여 형성된다. 실리사이드층 (108), 확산층 (106), 게이트 전극 (104) 및 실리콘 산화막 (102) 은 도 2 에 도시된 바와 같이 제 2 비교예에서 실리콘 질화막 (112) 으로 피복된다. 이점을 제외하고는 제 2 비교예는 제 1 실시예와 유사하다. 이 경우에, 제 2 비교예에서핫캐리어 수명 및 실리사이드층 저항이 측정되어 도 8 및 도 9 에 각각 나타나 있다.
제 2 비교예의 핫캐리어 수명은 도 8 에 도시된 바와 같이 제 1 및 제 2 실시예보다 짧다.
또한, 실리사이드층 저항은 도 9 에 도시된 바와 같이 제 2 비교예에서 실리사이드 선폭이 비교적 작아지면 (특히, 0.2 ㎛ 보다 작으면) 현저하게 증가한다.
상술한 본 발명에 따르면, 박막의 실리사이드층이 확산층의 표면 및 게이트 전극 상에 위치하는 경우에도 낮은 저항을 유지함으로써 핫캐리어 열화를 효과적으로 감소시킬 수 있고 실리콘 산화막으로부터의 스트레스를 극복할 수 있는 고신뢰성 및 고집적이 실현된 반도체장치가 제공된다.
Claims (26)
- 실리콘 기판을 갖는 반도체장치로서,상기 실리콘 기판내에 위치하고 소오스 및 드레인 영역으로서 작용하는 한 쌍의 확산 영역;상기 확산 영역 사이의 상기 실리콘 기판 상에 형성된 게이트 산화막;상기 게이트 산화막 상에 위치한 게이트 전극; 및적어도 상기 게이트 산화막을 피복하도록 상기 실리콘 기판 상으로 형성된 다이아몬드 형상의 탄소층을 구비하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 다이아몬드 형상의 탄소층은 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 다이아몬드 형상의 탄소층은 층간절연막으로서 작용하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 장치를 다른 장치로부터 전기적으로 격리하도록 상기 실리콘 기판 상에 위치한 제 1 실리콘 산화막; 및상기 확산 영역 및 상기 게이트 전극의 표면에 형성된 실리사이드층을 더 구비하고,상기 다이아몬드 형상의 탄소층은 상기 제 1 실리콘 산화막, 상기 확산 영역, 상기 게이트 전극 및 상기 실리사이드 층을 피복하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 다이아몬드 형상의 탄소층 상에 형성되고 수분을 함유한 제 2 실리콘 산화막을 더 구비하고,상기 다이아몬드 형상의 탄소층은 상기 제 2 실리콘 산화막내의 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치.
- 제 5 항에 있어서, 상기 제 2 실리콘 산화막은 층간절연막으로서 작용하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 게이트 전극의 양측면에 위치한 스페이서 산화막을 더 구비하고,상기 다이아몬드 형상의 탄소층이 상기 스페이서 산화막을 피복하는 것을 특징으로 하는 반도체장치.
- 실리콘 기판을 갖는 반도체장치로서,상기 실리콘 기판 상에 위치하고 상기 장치를 다른 장치로부터 전기적으로 격리하기 위한 제 1 실리콘 산화막;상기 제 1 실리콘 산화막 사이의 상기 실리콘 기판 내에 위치하고 소오스 및 드레인 영역으로서 작용하는 한 쌍의 확산 영역;상기 확산 영역 사이의 상기 실리콘 기판 상에 형성된 게이트 산화막;상기 게이트 산화막 상에 위치한 게이트 전극;실리콘을 과잉으로 함유하고 상기 제 1 실리콘 산화막, 상기 확산 영역, 상기 게이트 산화막 및 상기 게이트 전극을 피복하는 제 2 실리콘 산화막;상기 제 2 실리콘 산화막 상에 형성된 다이아몬드 형상의 탄소층;실리콘을 과잉으로 함유하고 상기 다이아몬드 형상의 탄소층 상에 형성된 제 3 실리콘 산화막; 및상기 제 3 실리콘 산화막 상에 형성된 제 4 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체장치.
- 제 8 항에 있어서, 상기 다이아몬드 형상의 탄소층은 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치.
- 제 8 항에 있어서, 상기 확산 영역 및 상기 게이트 전극의 표면 상에 형성된실리사이드층을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제 8 항에 있어서, 상기 제 4 실리콘 산화막은 수분을 함유하고,상기 다이아몬드 형상의 탄소층은 상기 제 4 실리콘 산화막 내의 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치.
- 제 8 항에 있어서, 상기 게이트 전극의 양측면에 위치하는 스페이서 산화막을 더 구비하는 것을 특징으로 하는 반도체장치.
- 실리콘 기판을 갖는 반도체장치를 제조하는 방법으로서,상기 실리콘 기판내에 한 쌍의 확산 영역을 형성하는 단계;상기 확산 영역 사이의 상기 실리콘 기판 상에 게이트 산화막을 증착하는 단계;상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및적어도 상기 게이트 산화막을 피복하도록 상기 실리콘 기판 상으로 다이아몬드 형상의 탄소층을 형성하는 단계를 구비하고,상기 다이아몬드 형상의 탄소층은 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 13 항에 있어서, 상기 다이아몬드 형상의 탄소층은 층간절연막으로서 작용하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 13 항에 있어서, 상기 다이아몬드 형상의 탄소층은 수분이 상기 다이아몬드 형상의 탄소층을 통과하지 못하도록 불소가 소오스 가스에서 분해되는 플라즈마 CVD 법에 의해 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 15 항에 있어서, 상기 다이아몬드 형상의 탄소층은 불소를 함유하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 13 항에 있어서, 상기 장치를 다른 장치로부터 전기적으로 격리시키도록 상기 실리콘 기판 상에 제 1 실리콘 산화막을 형성하는 단계; 및상기 확산 영역 및 상기 게이트 전극의 표면 상에 실리사이드층을 형성하는 단계를 더 구비하고,상기 다이아몬드 형상의 탄소층은 상기 제 1 실리콘 산화막, 상기 확산 영역, 상기 게이트 전극 및 상기 실리사이드층을 피복하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 13 항에 있어서, 상기 다이아몬드 형상의 탄소층 상에 수분을 함유한 제 2 실리콘 산화막을 형성하는 단계를 더 구비하고,상기 다이아몬드 형상의 탄소층은 상기 제 2 실리콘 산화막 내의 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 13 항에 있어서, 상기 게이트 전극의 양측면에 스페이서 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 실리콘 기판을 갖는 반도체장치를 제조하는 방법으로서,상기 장치를 다른 장치로부터 전기적으로 격리시키도록 상기 실리콘 기판 상에 제 1 실리콘 산화막을 형성하는 단계;상기 제 1 실리콘 산화막 사이의 상기 실리콘 기판 내에 한 쌍의 확산 영역을 형성하는 단계;상기 확산 영역 사이의 상기 실리콘 기판 상에 게이트 산화막을 증착하는 단계;상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;상기 제 1 실리콘 산화막, 상기 확산 영역, 상기 게이트 산화막 및 상기 게이트 전극을 피복하도록 실리콘을 과잉으로 함유한 제 2 실리콘 산화막을 형성하는 단계;상기 제 2 실리콘 산화막 상에 다이아몬드 형상의 탄소층을 형성하는 단계;상기 다이아몬드 형상의 탄소층 상에 실리콘을 과잉으로 함유한 제 3 실리콘 산화막을 형성하는 단계; 및상기 제 3 실리콘 산화막 상에 제 4 실리콘 산화막을 형성하는 단계를 구비하고,상기 다이아몬드 형상의 탄소층은 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기 확산층 및 상기 게이트 전극의 표면 상에 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기 제 4 실리콘 산화막은 수분을 함유하고,상기 다이아몬드 형상의 탄소층은 상기 제 4 실리콘 산화막 내의 수분이 상기 게이트 산화막으로 확산하는 것을 방지하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기 게이트 전극의 양측면에 스페이서 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 20 항에 있어서, 상기 다이아몬드 형상의 탄소층은 수분이 상기 다이아몬드 형상의 탄소층을 통과하지 못하도록 불소가 소오스 가스에 분해된 플라즈마 CVD 법에 의해 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 24 항에 있어서, 상기 다이아몬드 형상의 탄소층은 불소를 함유하는 것을 특징으로 하는 반도체장치 제조방법.
- 실리콘 기판 상에 층간절연막을 갖는 반도체장치로서,상기 층간절연막은 다이아몬드 형상의 탄소층에 의해 형성되는 것을 특징으로 하는 반도체장치.
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