JP4776801B2 - メモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）を用いた不揮発性メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁基板上に半導体薄膜、特にガラス基板上にシリコン薄膜を形成する技術の進展は目覚しい。従来、絶縁ゲート型電界効果トランジスタ（以下ＭＯＳ ＦＥＴと呼ぶ）は、単結晶半導体基板上に形成されてきた。一方、絶縁基板上に形成した半導体薄膜を活性層とするＭＯＳ ＦＥＴ（以下ＴＦＴとする）では、低寄生容量、高速動作、低消費電力及び製造コスト低減などが期待できる。それらの特徴を活かし、システムＬＳＩをガラス基板上に集積するシステムオングラスに多大の期待が寄せられている。このようなシステムオングラスの実現には、不揮発性メモリを半導体薄膜で製造することが必要不可欠である。
【０００３】
単結晶半導体基板上に形成する不揮発性メモリとしては、ＭＯＳ ＦＥＴの活性層−ゲート間に、電気的に孤立した電荷蓄積層（以下浮遊ゲートと呼ぶ）を形成した不揮発性メモリ素子（以下メモリＭＯＳ ＦＥＴと呼ぶ）により構成された不揮発性メモリが代表的である。メモリＭＯＳ ＦＥＴは、浮遊ゲートに保持された電荷量に応じてしきい値が変化するので、その値の大小により記憶状態の区別を行う。浮遊ゲートへの電荷の注入はトンネル電流、又はホットエレクトロンにより、電気的に行われる。また、浮遊ゲートからの電荷の引き抜きはトンネル電流により電気的に、または紫外線照射により行われる。
【０００４】
【発明が解決しようとする課題】
メモリＭＯＳ ＦＥＴにおいて、トンネル電流による電荷注入及び引き抜きは、活性層−浮遊ゲート間の第一の絶縁膜（以下トンネル酸化膜と呼ぶ）の一部の領域もしくは全領域を通して行われる。このため、低電圧動作及び短時間書き換えの観点からは、トンネル酸化膜が薄いことが要求される。一方、電荷保持の観点からは、低リーク電流であることが必要で、トンネル酸化膜が厚いことが要求される。このようにメモリＭＯＳ ＦＥＴのトンネル酸化膜には相異なる特性が要求され、非常に高品質の絶縁膜が求められる。
【０００５】
絶縁膜の形成法としては、ＣＶＤ装置による堆積、熱酸化等が挙げられる。このうち、熱酸化による形成法は、活性層−熱酸化膜界面の欠陥が少ない等、品質の優れた絶縁膜を得ることができる。従って、トンネル酸化膜には、熱酸化膜を用いることが望ましい。
【０００６】
しかし、通常のＴＦＴ製造工程において、半導体薄膜のエッチング工程により形成された活性層は、側端部は切り立った形状となる。そして、側端部が切り立った形状の活性層を熱酸化すると、側端部において、酸化膜が局所的に薄膜化したり、応力集中が起こるといった問題が知られている。
【０００７】
このようすを図２に示す。図２（Ａ）は活性層形成後の活性層断面で、２０１は絶縁表面を有する基板、２０２は活性層、２０３は活性層側端部、２０４は活性層側端部２０３の角（以下、活性層側端角部と呼ぶ）である。図２（Ｂ）は、熱酸化膜形成後の活性層断面で、２０５は熱酸化膜である。活性層側端角部２０４は熱酸化工程中に尖り、熱酸化膜２０５は局所的に薄膜化している。
【０００８】
このような酸化膜における局所的な薄膜化及び応力集中の問題は、二酸化シリコンの粘弾性モデルでのシミュレーションにより説明される。これについては、例えば文献（Ｓ．Ｉｓｏｍａｅ ａｎｄ Ｓ．Ａｏｋｉ，ＩＣＳＳＤＭ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ，５１７（１９８６），Ｒ．Ｂ．Ｍａｒｃｕｓ ａｎｄ Ｔ．Ｔ．Ｓｈｅｎｇ，Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｖｏｌ．１２９， ＰＰ．１２７８−１２８２ （１９８２））に詳しい記述がある。
【０００９】
このように、通常のＴＦＴ製造工程における活性層形成工程と、良質なトンネル酸化膜を得るための熱酸化工程とを用いてメモリＴＦＴを形成した場合には、活性層側端部におけるトンネル酸化膜の絶縁特性が著しく損なわれることになる。なお、ＴＦＴの活性層−ゲート間に、電気的に孤立した浮遊ゲートを形成した不揮発性メモリ素子をメモリＴＦＴと呼ぶ。
【００１０】
また、半導体活性層側端角部が尖った形状をしていると、制御ゲートに電圧を印加しない時でも、浮遊ゲートに蓄積された電荷が作る電界が、活性層側端角部周辺において集中するという問題がある。
【００１１】
これらの問題は、メモリＴＦＴにおいて、活性層側端角部を経由して、浮遊ゲートから活性層へ流れるリーク電流が増大することを意味し、電荷保持特性の低下につながる。なお、活性層側端部の熱酸化に起因するこれらの問題は、ＣＶＤ装置などにより酸化膜を成膜後、熱酸化工程を行う場合においても同様である。
【００１２】
本発明は、上記問題点を鑑みてなされたものであり、浮遊ゲートから活性層へのリーク電流を低減し、高い電荷保持能力を有する不揮発性メモリおよびその製造方法を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本明細書で開示する発明の構成は、半導体薄膜を利用して形成された活性層と、前記活性層に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された電荷蓄積層と、前記電荷蓄積層に積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリＴＦＴによって構成された不揮発性メモリであって、前記活性層の側端部のうち、少なくとも前記電荷蓄積層と前記第一の絶縁膜を介して重なっている部分の側端部はテーパ形状をしていることを特徴とする。
【００１４】
上記構成において、前記第一の絶縁膜は、熱酸化膜または熱酸化膜を含む積層膜であることが好ましい。
【００１５】
また、上記構成において、前記テーパ形状は、テーパ角度が２０°〜７０°であることが好ましい。
【００１６】
また、上記構成において、前記テーパ形状は、二段階以上の多段階テーパ形状または連続的に変化するテーパ形状であっても良い。
【００１７】
また、上記構成において、前記メモリＴＦＴは、絶縁表面を有する基板上に形成されていても良い。
【００１８】
また、上記構成において、前記メモリＴＦＴは、ＳＯＩ基板上に形成されていても良い。
【００１９】
また、上記構成からなる不揮発性メモリを記録媒体として電気機器に組み込むことが有効である。
【００２０】
また、他の発明の構成は、半導体薄膜を利用して形成された活性層と、前記活性層に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された電荷蓄積層と、前記電荷蓄積層に積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリＴＦＴによって構成される不揮発性メモリの製造方法であって、前記半導体薄膜をエッチングし島状半導体層を形成する第一の工程と、前記第一の工程において形成された島状半導体層を活性層とするメモリＴＦＴを形成する工程と、を少なくとも含み、前記第一の工程において形成された島状半導体層の側端部はテーパ形状を有することを特徴とする。
【００２１】
上記構成において、前記第一の絶縁膜は、熱酸化膜または熱酸化膜を含む積層膜であることが好ましい。
【００２２】
また、上記構成において、前記第一の工程は、島状半導体層の側端部をテーパ角度２０°〜７０°のテーパ形状に形成する工程を少なくとも含むことが好ましい。
【００２３】
また、上記構成において、前記第一の工程は、フォトレジストをテーパ状に形成する第二の工程と、前記半導体薄膜を異方性エッチングする第三の工程と、を少なくとも有していても良い。
【００２４】
また、上記構成において、前記第二の工程は、フォトレジストの側端部をテーパ角度２０°〜７０°のテーパ形状に形成することが好ましい。
【００２５】
また、上記構成において、前記第三の工程は、二段階以上の多段階エッチングする工程を少なくとも含んでいても良い。
【００２６】
また、上記構成において、前記第三の工程は、半導体薄膜とフォトレジストとの選択比を１／５〜２とすることが好ましい。
【００２７】
【発明の実施の形態】
本実施の形態では、本発明のメモリＴＦＴの代表的な素子構造について述べる。
【００２８】
図１（Ａ）は本発明の実施の形態に係わるスタック構造のＮ型メモリＴＦＴの平面図、図１（Ｂ）は、図１（Ａ）中のＡ−Ａ’線に沿う断面図、図１（Ｃ）は、図１（Ａ）中のＢ−Ｂ’線に沿う断面図、図１（Ｄ）は回路図である。
【００２９】
図１（Ａ）、（Ｂ）及び（Ｃ）において、絶縁表面を有する基板１０１上に、半導体薄膜を利用し、チャネル領域１０２、ソース領域１０３及びドレイン領域１０４が形成されている。チャネル領域１０２、ソース領域１０３及びドレイン領域１０４を合わせて活性層１０５と呼ぶ。ソース領域１０３及びドレイン領域１０４は、Ｎ型不純物領域であり、半導体薄膜に砒素（又はリン）を添加することで形成される。
【００３０】
活性層の上には第一の絶縁膜（トンネル酸化膜）１０６が積層されている。トンネル酸化膜１０６の上には電荷蓄積層（浮遊ゲート）１０７が形成されている。浮遊ゲート１０７の上には第二の絶縁膜１０８が積層されている。第二の絶縁膜１０８の上には制御ゲート１０９が形成されている。
【００３１】
本実施の形態では、活性層側端部１１０がテーパ形状をしていることが特徴である。なお、半導体薄膜のエッチング工程により形成された活性層において、エッチングにより形成された面と、活性層下面と、が作る角をテーパ角と呼び、その大きさをテーパ角度と呼ぶことにする。
【００３２】
本実施の形態では、テーパ角度を２０°〜７０°（好ましくは３０°〜６０°）とすることが好ましい。これにより、活性層側端角部１１１においても、トンネル酸化膜１０６は一様な厚さとなる。さらに、活性層側端角部１１１への電界集中も低減される。従って、制御ゲート１０９に電圧印加時及び浮遊ゲート１０７に電荷蓄積時において、浮遊ゲート１０７から活性層１０５へのリーク電流が低減され、電荷保持特性が向上する。その結果、トンネル膜厚を薄膜化することができ、低動作電圧化、低消費電力化が可能である。
【００３３】
ここで、本実施の形態における、活性層側端部１１０のテーパ形状は、図１（Ｂ）及び（Ｃ）に示したような一段階のテーパ形状（図３（Ａ）に再掲）の他にも、図３（Ｂ）に示すような、二段階のテーパ形状としても良い。また、三段階以上のテーパ形状や、図３（Ｃ）に示すような連続的に変化するテーパ形状としても良い。これらの断面は、図１（Ａ）中のＡ−Ａ’線に沿っている。なお、多段階のテーパ形状や、連続的に変化するテーパ形状とすることで、絶縁表面を有する基板３０１と、活性層と、の界面における活性層側端部３０７の尖りを防ぐことができる。
【００３４】
図３において、３０１は絶縁表面を有する基板、３０２はチャネル領域、３０３はトンネル酸化膜、３０４は浮遊ゲート、３０５は第二の絶縁膜、３０６は制御ゲート、３０７は活性層側端部である。
【００３５】
なお、本実施の形態ではＮ型メモリＴＦＴとしたが、Ｐ型メモリＴＦＴとすることも可能である。この場合は、ソース領域１０３及びドレイン領域１０４を、Ｐ型不純物領域とし、半導体薄膜にボロンを添加して形成すれば良い。
【００３６】
さらに、本実施の形態では、絶縁表面を有する基板上に形成した半導体薄膜を利用して、メモリＴＦＴを形成した例について示したが、ＳＯＩ基板上に形成したメモリＴＦＴでも良い。
【００３７】
また、本発明では、少なくとも、活性層と浮遊ゲートとがトンネル酸化膜を介して重なっている領域において、活性層側端部がテーパ形状となっていれば良い。これは、本発明の主旨が、活性層側端部における、浮遊ゲートから活性層へのリーク電流の低減だからである。
【００３８】
本発明におけるＮ型メモリＴＦＴの動作電圧の一例を、表１にまとめる。もちろん、表１の動作電圧は一例であって、動作電圧は表１の値に限定される必要はない。
【００３９】
【表１】
【００４０】
【実施例】
（実施例１）
本実施例では、実施の形態に示した構成からなるＮ型メモリＴＦＴの製造方法について説明する。
【００４１】
図４（Ａ）〜（Ｅ）は、それぞれ前記実施の形態に係わるＮ型メモリＴＦＴを主要な製造工程毎に示した断面図である。これらの断面は、図１（Ａ）中のＡ−Ａ’線に沿っている。
【００４２】
まず、図４（Ａ）に示すように、絶縁表面を有する基板４０１上に多結晶シリコン薄膜４０２を厚さ５０ｎｍで形成する。絶縁表面を有する基板４０１としては、石英基板、熱酸化膜を設けたシリコン基板、下地膜を設けたセラミックス基板等を用いることができる。本実施例では、石英基板を用いた。
【００４３】
多結晶シリコン薄膜４０２は、ＣＶＤ装置により直接成膜したものでも良いし、アモルファスシリコン薄膜を結晶化したものでも良い。また、アモルファスシリコンの結晶化はファーネスアニール、レーザーアニール、ランプアニールのいずれの手段によっても良い。さらに、シリコンの結晶化を助長する触媒元素を利用しても良い。
【００４４】
本実施例では、特開平７−１３０６５２号公報の実施例１に記載の技術を用いる。同公報ではアモルファスシリコン薄膜全面に触媒元素を含有した極薄膜をスピンコート法で形成し、触媒作用を利用してアモルファスシリコン薄膜を結晶化する技術が開示されている。
【００４５】
なお、上記触媒元素としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）から選ばれた一種または複数種の元素を用いることができる。
【００４６】
また、絶縁表面を有する基板４０１上に半導体薄膜を形成する代わりに、ＳＯＩ基板を用いても良い。
【００４７】
次に、活性層４０４の形成パターンに応じたフォトレジスト４０３を形成する。図４（Ａ）に示したように、フォトレジスト４０３の側端部はテーパ形状とする。このような形状にするには、通常のレジスト塗布後、露光装置の焦点を通常より１〜２μｍ程度シフトさせて露光し、その後現像すれば良い。また、通常の露光及び現像後、ベーク処理によりフォトレジスト４０３表面を熔融させても良い。なお、本実施例ではフォトレジスト４０３の側端部のテーパ角度は２０°〜７０°とすることが望ましい。このようにすると、後の活性層形成工程において、活性層側端部のテーパ形状が得やすくなる。
【００４８】
次に、図４（Ｂ）に示すように多結晶シリコン薄膜４０２を、フォトレジスト４０３をマスクとして異方性エッチングし、活性層４０４を形成する。
【００４９】
異方性エッチングでは、多結晶シリコン薄膜４０２とフォトレジスト４０３との選択比（多結晶シリコン薄膜のエッチング速度／フォトレジストのエッチング速度）が大きすぎなければ良く、１／５〜２とすれば良い。そうすることによって、フォトレジスト４０３のテーパ形状が反映され、活性層側端部４０５がテーパ形状にエッチングされる。本実施例ではＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガスをＣＦ4：Ｏ2＝１：１の条件で異方性エッチングを行った。このように、活性層側端部４０５をテーパ形状とすることで、後の熱酸化工程において、活性層４０４全面に一様な熱酸化膜を形成することができる。
【００５０】
なお、活性層側端部４０５のテーパ角度は２０°〜７０°（好ましくは３０°〜６０°）とすることが好ましい。活性層側端部４０５のテーパ形状は、フォトレジスト４０３の露光条件及びベーク条件により制御できる。また、異方性エッチング工程における多結晶シリコン薄膜４０２とフォトレジスト４０３との選択比条件によっても制御できる。実施者は、必要なテーパ角度に応じて、これらの条件を最適化すれば良い。
【００５１】
続いて、フォトレジスト４０３を除去する。この後、メモリＴＦＴ製造後のしきい値をノーマリオフ側にシフトさせるため、チャネルドープを行う。チャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層４０４に添加する。ボロンの濃度は１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。なお、Ｐ型メモリＴＦＴを製造する場合は、チャネルドープは特に必要無いが、必要な場合はＮ型不純物元素を添加すれば良い。
【００５２】
次に、図示しないが、活性層４０４上にオーバーラップ領域の形成パターンに応じたフォトレジストを形成する。このフォトレジストをマスクとして一導電性を付与する不純物元素の添加を行う。添加する不純物元素は、Ｐ型不純物元素（本実施例ではリン）を用いる。リンの濃度は１×１０19ａｔｏｍ／ｃｍ3〜１×１０22ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００５３】
本実施例におけるＮ型メモリＴＦＴの製造では、オーバーラップ領域を、浮遊ゲートへのホットエレクトロン注入効率向上、及び電荷引き抜き時の引き抜き領域、の目的で設けた。実施者は適宜、目的に応じて添加する不純物元素量を選べば良い。
【００５４】
以上のようにして、不純物元素の添加工程が終了したら、ファーネスアニール、レーザーアニール、ランプアニール等のうちいずれかの工程、もしくはそれらの工程を組み合わせた工程により、不純物元素の活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。本実施例では、８００℃窒素雰囲気中で１時間熱処理を行った。
【００５５】
次に、図４（Ｃ）に示すように、トンネル酸化膜４０６を形成する。本実施例では、減圧ＣＶＤ装置により二酸化シリコンを２０ｎｍ成膜した後、さらに酸素雰囲気中で熱酸化を行い、２０ｎｍの熱酸化膜を形成した。なお、トンネル酸化膜４０６は、熱酸化工程による単層であっても良いし、ＣＶＤ装置によって成膜したシリコンを含む酸化膜と熱酸化膜との積層構造であっても良い。また、熱酸化は、酸素雰囲気中で行っても良いし、ハロゲン元素を含ませた酸化性雰囲気で行っても良い。
【００５６】
本実施例では、活性層側端部４０５をテーパ形状としたため、活性層側端角部４０７においても一様なトンネル酸化膜４０６が形成される。
【００５７】
続いて、図４（Ｄ）に示すように、導電性薄膜４０８を成膜して、浮遊ゲート４１０の形成パターンに応じたフォトレジスト４０９を形成する。次いで、フォトレジスト４０９をマスクに用いて導電性薄膜４０８を異方性エッチングし、浮遊ゲート４１０を形成する。ここで、導電性薄膜４０８は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例では、タングステン薄膜を用いた。
【００５８】
続いて、図４（Ｅ）に示すように、第二の絶縁膜４１１を形成する。第二の絶縁膜４１１は、二酸化シリコン薄膜でも良いし、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常ＯＮＯ膜と呼ばれる積層膜でも良い。本実施例では二酸化シリコン薄膜を７０ｎｍ成膜した。
【００５９】
そして、導電性薄膜の成膜、制御ゲート４１２のパターンに応じたフォトレジスト形成、フォトレジストをマスクとした導電性薄膜のエッチング、を順に行い、制御ゲート４１２を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例ではタングステン薄膜を用いた。
【００６０】
この後、特に図示しないが、周知の製造方法にしたがって、図１（Ａ）におけるソース領域１０３及びドレイン領域１０４を形成する。さらに、層間絶縁膜、メタル配線コンタクトホール、メタル配線層を形成することで、本発明の第一の実施例に係わるＮ型メモリＴＦＴが完成する。
【００６１】
（実施例２）
本実施例では、活性層側端部を二段階以上の多段階テーパ形状に形成する製造方法を説明する。
【００６２】
絶縁表面を有する基板上に半導体薄膜を形成し、活性層パターンのフォトレジストを形成するまでの製造工程は、実施例１と同様である。続いて行う半導体薄膜のエッチング工程において、活性層側端を二段階のテーパ形状に形成する。なお、活性層側端部のテーパ角度は、上側のテーパ角度が小さく（好ましくは２０°〜５０°）、下側のテーパ角度が大きい（好ましくは４０°〜７０°）二段階のテーパ形状が好ましい。このようにすると、絶縁表面を有する基板と、活性層と、の界面における活性層側端部の尖りを防ぐことができる。
【００６３】
半導体薄膜のエッチング工程において、半導体薄膜とフォトレジストとの選択比を、工程前半と後半とで二段階的に変えれば、活性層側端部が二段階のテーパ形状に形成される。ここで、エッチング工程後半における半導体薄膜とフォトレジストとの選択比を、工程前半より小さくすれば、活性層側端部の上側のテーパ角度が下側より小さく形成される。具体的には、例えば、ＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガス雰囲気中で異方性エッチングを行う場合、Ｏ2ガス流量の割合を増せば良い。
【００６４】
このように、活性層側端部を上側のテーパ角度が小さく、下側のテーパ角度が大きい二段階のテーパ形状とすることで、均一な厚さのトンネル酸化膜を形成しやすくなり、電界集中も生じにくくなる。
【００６５】
また、半導体薄膜のエッチング工程において、半導体薄膜とフォトレジストとの選択比条件を、三段階以上、あるいは連続的に変えることで、活性層側端部は三段階以上のテーパ形状、あるいは連続的に変化するテーパ形状となる。
【００６６】
このような、三段階以上のテーパ形状、あるいは連続的に変化するテーパ形状は、フォトレジストと半導体薄膜との選択比が、次第に小さくなるエッチング条件に多段階的に、あるいは連続的に変えれば形成可能である。具体的には、例えば、ＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガス雰囲気中で異方性エッチングを行う場合、Ｏ2ガス流量の割合を多段階的に、あるいは連続的に増せば良い。
【００６７】
なお、活性層側端部のテーパ角度は、最上側のテーパ角度が最も小さく（好ましくは２０°〜４０°）、下の段にいくにつれテーパ角度は大きくなり、最下側のテーパ角度が最も大きい（好ましくは５０°〜７０°）三段階以上、あるいは連続的に変化するテーパ形状が好ましい。このようにすると、絶縁表面を有する基板と、活性層と、の界面における活性層側端部の尖りを防ぐことができる。
【００６８】
半導体薄膜のエッチング工程後は、トンネル酸化膜、浮遊ゲート、第二の絶縁膜、制御ゲート、ソース領域及びドレイン領域、層間絶縁膜、メタル配線コンタクトホール、メタル配線層を形成することで、本発明のメモリＴＦＴが完成する。これらの工程は実施例１に示した工程と同様の方法を用いることができる。
【００６９】
（実施例３）
本発明によるメモリＴＦＴは、不揮発性記憶素子を用いた公知のあらゆる回路構成に対して適用できる。本実施例では、本発明をＮＯＲ型フラッシュメモリに応用した場合について説明をする。
【００７０】
図５（Ａ）は、メモリＴＦＴがｍ行ｎ列（ｍ、ｎは各々１以上の整数）のマトリクス状に配列されたＮＯＲ型フラッシュメモリ回路の回路図である。なお、メモリＴＦＴは、Ｎ型またはＰ型いずれの導電型メモリＴＦＴでも良い。
【００７１】
図５（Ａ）において、Ｂ１で示されるビット線５０１には第１列に配置されているｍ個のメモリＴＦＴ５０２〜５０４が接続されている。また、ｍ個のメモリＴＦＴ５０２〜５０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線５０５〜５０７を制御ゲートとして利用する。同様に、Ｂｎで示されるビット線５０８には第ｎ列に配置されているｍ個のメモリＴＦＴ５０９〜５１１が接続されている。また、ｍ個のメモリＴＦＴ５０９〜５１１は各々ｍ個のワード線５０６〜５０７を制御ゲートとして利用する。そして、メモリＴＦＴ５０２〜５０４及び５０９〜５１１において、ビット線５０１あるいは５０８と接続しない側の端子は、Ｖｓで示されるソース線５１２と接続されている。
【００７２】
また、図５（Ａ）のＮＯＲ型フラッシュメモリ回路を構成するメモリセルアレイの上面図の一例を図５（Ｂ）に示す。図５（Ｂ）において、図５（Ａ）に対応する部分には同一参照符号を用いている。
【００７３】
図５（Ｂ）において、コンタクトホール５１３を介して、ソース領域５１４、ドレイン領域５１５は、各々ソース線５１２、ビット線５０１に電気的に接続されている。また、５１６は浮遊ゲートである。
【００７４】
このように本発明のメモリＴＦＴにより構成されたＮＯＲ型フラッシュメモリ回路の動作方法について説明する。ここでは、Ｎ型メモリＴＦＴにより構成された回路について説明するが、Ｐ型メモリＴＦＴにより構成された回路の場合も印加電圧を適宜読み替えれば応用できる。書き込みはホットエレクトロンによって行い、消去は浮遊ゲート−活性層間のトンネル電流により行う。なお、書き込みはビット毎書き込み、消去は一括消去について説明する。
【００７５】
本実施例において、”１”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されている状態を示し、しきい値電圧は６Ｖ以上とする。また、”０”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されていない状態を示し、しきい値電圧は０.５Ｖ〜３Ｖとする。
【００７６】
まず、ビット毎書き込みについて説明する。具体例として、図５においてメモリＴＦＴ５０２に”１”を書き込む場合を説明する。
【００７７】
まず、ソース線５１２をＧＮＤに接続する。次に、ビット線５０１に正電位（例えば８Ｖ）を印加して、ワード線５０５に正電位（例えば１２Ｖ）を印加する。その他の（ｎ−１）本のビット線及び（ｍ−１）本のワード線はＧＮＤに接続する。
【００７８】
その結果、メモリＴＦＴ５０２のドレイン領域近傍でホットエレクトロンが発生し、浮遊ゲート−活性層間の電界により、浮遊ゲートに電荷が注入され、”１”が書き込まれる。その他の（ｍ×ｎ−１）個のメモリＴＦＴには電荷は注入されない。
【００７９】
一括消去を行う場合は、まず、ソース線５１２をＧＮＤに接続する。次にｍ本のワード線５０５〜５０７を負電位（例えば−２０Ｖ）に接続する。また、ｎ本のビット線５０１、５０８を浮遊状態とする。その結果、ｍ×ｎ個のメモリＴＦＴ５０２〜５０４及び５０９〜５１１全てにおいて、浮遊ゲートからソース領域へトンネル電流が流れ、”０”の状態となる。
【００８０】
次に、読み出しについて説明する。具体例として、図５においてメモリＴＦＴ５０２の情報を読み出す方法を述べる。まず、ソース線５１２をＧＮＤに接続する。次に、ワード線５０５以外の（ｍ−１）本のワード線５０６、５０７をＧＮＤに接続する。これにより、ワード線５０５に接続されたｎ個のメモリＴＦＴ５０２、５０９以外のｎ×（ｍ−１）個のメモリＴＦＴ５０３、５０４、５１０、５１１がオフとなる。この状態で、ワード線５０５に５Ｖを印加して、ビット線５０１に微小な正電位（例えば１Ｖ）を印加する。メモリＴＦＴ５０２の状態が”１”ならば、メモリＴＦＴ５０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリＴＦＴ５０２の状態が”０”ならば、メモリＴＦＴ５０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリＴＦＴ５０２の情報が読み出せる。
【００８１】
なお、本実施例の回路構成は、実施例１または２に示した製造工程を用いて製造することが可能である。
【００８２】
（実施例４）
本実施例では、本発明によるメモリＴＦＴをＮＡＮＤ型フラッシュメモリに応用した場合について説明をする。
【００８３】
図６（Ａ）は、ｍ個（ｍは１以上の整数）のメモリＴＦＴと２つのＴＦＴとが直列に接続された回路が、ｎ列（ｎは１以上の整数）配置されたＮＡＮＤ型フラッシュメモリ回路の回路図である。なお、メモリＴＦＴ及びＴＦＴは、Ｎ型またはＰ型いずれの導電型メモリＴＦＴ及びＴＦＴでも良い。
【００８４】
図６（Ａ）において、第１列には選択ＴＦＴ６０１、ｍ個のメモリＴＦＴ６０２〜６０４、及び選択ＴＦＴ６０５が直列に接続されている。選択ＴＦＴ６０１及び６０５はＳＴ１及びＳＴ２で示される選択線６０６及び６０７を各々ゲート電極として利用する。また、ｍ個のメモリＴＦＴ６０２〜６０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線６０８〜６１０を制御ゲートとして利用する。同様に、第ｎ列には選択ＴＦＴ６１１、ｍ個のメモリＴＦＴ６１２〜６１４、及び選択ＴＦＴ６１５が直列に接続されている。選択ＴＦＴ６１１及び６１５は選択線６０６及び６０７を各々ゲート電極として利用する。また、ｍ個のメモリＴＦＴ６１２〜６１４は各々ｍ個のワード線６０８〜６１０を制御ゲートとして利用する。そして、選択ＴＦＴ６０１及び６１１において、メモリＴＦＴと接続しない側の端子は、各々Ｂ１及びＢｎで示されるビット線６１６及び６１７と接続されている。さらに、選択ＴＦＴ６０５及び６１５において、メモリＴＦＴと接続しない側の端子は、Ｖｓで示されるソース線６１８と接続されている。なお、全てのメモリＴＦＴ６０２〜６０４、及び６１２〜６１４のチャネル領域は、ボディ線６１９と電気的に接続されている。
【００８５】
また、図６（Ａ）のＮＡＮＤ型フラッシュメモリ回路を構成するメモリセルアレイの上面図の一例を図６（Ｂ）に示す。図６（Ｂ）において、図６（Ａ）に対応する部分には同一参照符号を用いている。
【００８６】
コンタクトホール６２０を介して、ソース領域６２１、ドレイン領域６２２は、各々ソース線６１８、ビット線６１６に電気的に接続されている。また、６２３はソース／ドレイン領域、６２４は浮遊ゲートである。ボディ端子６２５は、ソース領域６２１及びドレイン領域６２２と極性の異なる導電性を有する不純物を半導体薄膜に添加して形成する。
【００８７】
このように構成された本発明のメモリＴＦＴの動作方法について説明する。ここでは、Ｎ型のメモリＴＦＴ及びＴＦＴにより構成された回路について説明するが、Ｐ型のメモリＴＦＴ及びＴＦＴにより構成された回路の場合も印加電圧を適宜読み替えれば応用できる。本実施例では、書き込み及び消去は浮遊ゲート−活性層間のトンネル電流により行う。なお、書き込みは一行書き込み、消去は一括消去について説明する。
【００８８】
本実施例において、”１”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されている状態を示し、しきい値電圧は６Ｖ〜８Ｖとする。また、”０”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されていない状態を示し、しきい値電圧は２Ｖ以下とする。
【００８９】
まず、一行書き込みについて説明する。具体例として、図６においてワード線６０８に接続されたｎ個のメモリＴＦＴを取り上げ、メモリＴＦＴ６０２にのみ”１”を、その他の（ｎ−１）個のメモリＴＦＴ６１２には”０”を書き込む場合を説明する。なお、書き込み前は、全てのメモリＴＦＴが”０”の状態とする。
【００９０】
まず、ソース線６１８をＧＮＤに接続する。次に、ビット線６１６をＧＮＤに落とし、その他の（ｎ−１）本のビット線６１７に正電位（例えば１０Ｖ）を印加する。選択線６０６に正電位（例えば１２Ｖ）を印加して、ｎ個の選択ＴＦＴ６０１、６１１をオンにする。また、選択線６０７はＧＮＤに接続して、ｎ個の選択ＴＦＴ６０５、６１５をオフにする。次に、ワード線６０８に正電位（例えば２０Ｖ）を印加して、その他の（ｍ−１）本のワード線６０９、６１０には正電位（例えば１０Ｖ）を印加する。
【００９１】
その結果、ワード線６０８に接続されたｎ個のメモリＴＦＴのうち、メモリＴＦＴ６０２では、制御ゲート−活性層間に２０Ｖ程度の高電圧が印加され、浮遊ゲート−活性層間の電界によりトンネル電流が流れ、浮遊ゲートに電荷が注入される。従って、”１”の状態になる。一方、その他の（ｎ−１）個のメモリＴＦＴ６１２では、制御ゲート−活性層間に高々１０Ｖ程度の電圧が印加されるだけなので、浮遊ゲート−活性層間にトンネル電流は流れず、浮遊ゲートに電荷は注入されない。従って、”０”のままである。
【００９２】
また、ワード線６０８以外の（ｍ−１）本のワード線６０９、６１０に接続されたｎ×（ｍ−１）個のメモリＴＦＴでは、制御ゲート−活性層間に高々１０Ｖ程度の電圧が印加されるだけなので、浮遊ゲート−活性層間にトンネル電流は流れず、浮遊ゲートに電荷は注入されない。従って、”０”のままである。
【００９３】
一括消去を行う場合は、まず、ボディ線６１９をＧＮＤに接続する。次に、ソース線６１８及びｎ本全てのビット線６１６、６１７を浮遊状態にする。２×ｎ個の選択ＴＦＴ６０１、６０５、６１１及び６１５は、オンでもオフでも良い。次にｍ本全てのワード線６０８〜６１０に負電位（例えば−２０Ｖ）を印加する。その結果、ｍ×ｎ個全てのメモリＴＦＴ６０８〜６１０及び６１２〜６１４において、制御ゲート−活性層間に２０Ｖ程度の高電圧が印加され、浮遊ゲートからソース領域へトンネル電流が流れる。こうして、ｍ×ｎ個全てのメモリＴＦＴ６０８〜６１０及び６１２〜６１４が”０”の状態となる。
【００９４】
次に、読み出しについて説明する。具体例として、図６においてメモリＴＦＴ６０２の情報を読み出す方法を述べる。まず、ソース線６１８をＧＮＤに接続する。選択線６０６及び６０７に正電位（例えば３Ｖ）を印加して、２ｎ個の選択ＴＦＴ６０１、６０５、６１１及び６１５を全てオンにする。次に、ワード線６０８以外の（ｍ−１）本のワード線６０９、６１０に正電位（例えば８Ｖ）を印加して、これら（ｍ−１）本のワード線６０９、６１０に接続されたｎ×（ｍ−１）個のメモリＴＦＴ６０３、６０４、６１３及び６１４を全てオンにする。この状態で、ワード線６０８に４Ｖを印加して、ビット線６１６に微小な正電位（例えば１Ｖ）を印加する。メモリＴＦＴ６０２の状態が”１”ならば、メモリＴＦＴ６０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリＴＦＴ６０２の状態が”０”ならば、メモリＴＦＴ６０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリＴＦＴ６０２の情報が読み出せる。
【００９５】
実施例３に示した様なＮＯＲ型回路では、個々のメモリＴＦＴが直接ビット線及びソース線と接続しているので、浮遊ゲートへの電子の注入が精密にでき、読み出しも精密に行えるという利点がある。更に読み出し時間が、本実施例に示したＮＡＮＤ型に比べて早いという利点もある。
【００９６】
また、本実施例に示した様なＮＡＮＤ型回路では、読み出し時間が、実施例３に示したＮＯＲ型に比べて遅いが、集積度を大幅に向上させることができるという利点を有する。
【００９７】
なお、本実施例の回路構成は、実施例１または２に示した製造工程を用いて製造することが可能である。
【００９８】
（実施例５）
本実施例では、本発明のメモリＴＦＴをＳＯＩ基板上に集積したマイクロプロセッサに適用した場合について説明する。
【００９９】
図７に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア、フラッシュメモリ、ＲＡＭ、クロックコントローラー、キャッシュメモリ、キャッシュコントローラー、シリアルインターフェース、Ｉ／Ｏ（入出力）ポート等から構成される。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途に応じて多種多様な回路設計が行われる。
【０１００】
図７に示すマイクロプロセッサでは、ＣＰＵコア７０１、キャッシュメモリ７０２、クロックコントローラー７０３、キャッシュコントローラー７０５、シリアルインターフェース７０６、Ｉ／Ｏポート７０７をＣＭＯＳ回路で構成している。また、フラッシュメモリ７０４には本発明のメモリＴＦＴが用いられている。フラッシュメモリの回路構成としては、実施例３に示したＮＯＲ型、実施例４に示したＮＡＮＤ型及び他の公知の回路構成が利用できる。また、本実施例のマイクロプロセッサは、実施例１または２に示した製造工程を用いて製造することが可能である。
【０１０１】
（実施例６）
本発明のメモリＴＦＴは、絶縁表面を有する基板上に形成されたＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本発明のメモリＴＦＴにより構成される不揮発性メモリと、画素部と、画素部の駆動回路と、γ（ガンマ）補正回路と、を備えた電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）を示す。
【０１０２】
γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はＥＬ層の透過光強度との間に線形関係を作るための補正である。
【０１０３】
図８は、上記電気光学装置のブロック図であり、本発明のメモリＴＦＴにより構成される不揮発性メモリ８０２と、画素部８０５と、画素部の駆動回路であるゲート信号側駆動回路８０３およびソース信号側駆動回路８０４と、γ（ガンマ）補正回路８０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８０６を経由して送られてくる。不揮発性メモリ８０２は、実施例３または４に示した回路構成を用いることができる。
【０１０４】
また、本実施例の電気光学装置は、例えば実施例１または２の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いればよい。
【０１０５】
また、画素部８０５、画素部の駆動回路８０３、８０４、およびγ（ガンマ）補正回路８０１については、公知の回路構造を用いれば良い。
【０１０６】
本実施例の電気光学装置において、不揮発性メモリ８０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されている。γ補正回路８０１は、その補正データを参照して画像信号に対するγ補正を行う。
【０１０７】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１０８】
さらに、不揮発性メモリに複数の補正データを格納して、新たに制御回路を加えることにより、補正データに基づく複数の色調を自由に選択することも可能である。
【０１０９】
なお、不揮発性メモリ８０２にγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０１１０】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１１１】
（実施例７）
本発明のメモリＴＦＴにより構成された不揮発性メモリを具備する半導体装置であって、実施例５に示した半導体装置とは異なる例を、図９を用いて説明する。
【０１１２】
図９に、本実施例の電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）のブロック図を示す。本実施例の電気光学装置には、本発明のメモリＴＦＴにり構成される不揮発性メモリ９０３と、ＳＲＡＭ９０２と、画素部９０６と、画素部の駆動回路であるゲート信号側駆動回路９０４およびソース信号側駆動回路９０５と、メモリコントローラ回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０７を経由して送られてくる。
【０１１３】
本実施例におけるメモリコントローラ回路９０１とは、ＳＲＡＭ９０２および不揮発性メモリ９０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１１４】
ＳＲＡＭ９０２は高速なデータの書き込みを行うために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き換えが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。不揮発性メモリ９０２は、実施例３または４に示した回路構成を用いることができる。
【０１１５】
本実施例の電気光学装置は、例えば実施例１または２の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１１６】
また、ＳＲＡＭ９０２、画素部９０６、画素部の駆動回路９０４、９０５、およびメモリコントローラ回路９０１については、公知の回路構造を用いれば良い。
【０１１７】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ９０２に格納（記憶）され、その画像信号はメモリコントローラ回路９０１によって順次画素部９０６に入力され表示される。ＳＲＡＭ９０２には少なくとも画素部９０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路９０１により、必要に応じて、ＳＲＡＭ９０２に格納された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に格納された画像信号を画素部９０６へ入力し表示したりすることができる。
【０１１８】
なお、ＳＲＡＭ９０２および不揮発性メモリ９０３に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１１９】
本実施例の構成では、画素部９０６に表示された画像を常にＳＲＡＭ９０２に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ９０２に記憶された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行うことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行うことが可能となる。
【０１２０】
録画および再生可能な画像の情報量は、ＳＲＡＭ９０２と不揮発性メモリ９０３の記憶容量に依存する。少なくとも１フレーム分の画像信号を格納することにより、静止画の録画と再生が可能となる。さらに、数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ９０３のメモリ容量を増やすことができれば、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１２１】
【発明の効果】
以上詳述したように本発明によれば、活性層側端角部において、トンネル酸化膜が薄膜化することを避けられ、且つ電界集中も避けられるので、浮遊ゲートから活性層に流れるリーク電流を抑えられる。従って、電荷保持特性を高めることができる。また、電荷保持特性を保ったまま絶縁膜を更に薄くでき、更なる低電圧動作、短時間書き換え及び低消費電力化が可能となる。
【図面の簡単な説明】
【図１】図１（Ａ）は本発明の実施の形態に係わるＮ型メモリＴＦＴを示す平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ’線に沿う断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ’線に沿う断面図、図１（Ｄ）は回路図。
【図２】図２（Ａ）は従来のＴＦＴ製造工程における活性層形成時の活性層断面図、図２（Ｂ）は熱酸化膜形成時の活性層断面図。
【図３】図３（Ａ）は活性層側端部が一段階テーパ形状のメモリＴＦＴ断面図、図３（Ｂ）は活性層側端部が二段階テーパ形状のメモリＴＦＴ断面図、図３（Ｃ）は活性層側端部が連続的なテーパ形状のメモリＴＦＴ断面図、
【図４】実施例１におけるＮ型メモリＴＦＴの主要な製造工程を示す断面図。
【図５】図５（Ａ）は本発明のメモリＴＦＴを用いたＮＯＲ型フラッシュメモリの回路を示す図、図５（Ｂ）は図５（Ａ）の上面図。
【図６】図６（Ａ）は本発明のメモリＴＦＴを用いたＮＡＮＤ型フラッシュメモリの回路を示す図、図６（Ｂ）は図６（Ａ）の上面図。
【図７】本発明のメモリＴＦＴを用いた半導体回路を示す図。
【図８】本発明のメモリＴＦＴを用いた電気光学装置を示す図。
【図９】本発明のメモリＴＦＴを用いた電気光学装置を示す図。
【符号の説明】
１０１・・・絶縁表面を有する基板
１０２・・・チャネル領域
１０３・・・ソース領域
１０４・・・ドレイン領域
１０５・・・活性層
１０６・・・第一の絶縁膜
１０７・・・浮遊ゲート
１０８・・・第二の絶縁膜
１０９・・・制御ゲート
１１０・・・活性層側端部
１１１・・・活性層側端角部
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）を用いた不揮発性メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁基板上に半導体薄膜、特にガラス基板上にシリコン薄膜を形成する技術の進展は目覚しい。従来、絶縁ゲート型電界効果トランジスタ（以下ＭＯＳ ＦＥＴと呼ぶ）は、単結晶半導体基板上に形成されてきた。一方、絶縁基板上に形成した半導体薄膜を活性層とするＭＯＳ ＦＥＴ（以下ＴＦＴとする）では、低寄生容量、高速動作、低消費電力及び製造コスト低減などが期待できる。それらの特徴を活かし、システムＬＳＩをガラス基板上に集積するシステムオングラスに多大の期待が寄せられている。このようなシステムオングラスの実現には、不揮発性メモリを半導体薄膜で製造することが必要不可欠である。
【０００３】
単結晶半導体基板上に形成する不揮発性メモリとしては、ＭＯＳ ＦＥＴの活性層−ゲート間に、電気的に孤立した電荷蓄積層（以下浮遊ゲートと呼ぶ）を形成した不揮発性メモリ素子（以下メモリＭＯＳ ＦＥＴと呼ぶ）により構成された不揮発性メモリが代表的である。メモリＭＯＳ ＦＥＴは、浮遊ゲートに保持された電荷量に応じてしきい値が変化するので、その値の大小により記憶状態の区別を行う。浮遊ゲートへの電荷の注入はトンネル電流、又はホットエレクトロンにより、電気的に行われる。また、浮遊ゲートからの電荷の引き抜きはトンネル電流により電気的に、または紫外線照射により行われる。
【０００４】
【発明が解決しようとする課題】
メモリＭＯＳ ＦＥＴにおいて、トンネル電流による電荷注入及び引き抜きは、活性層−浮遊ゲート間の第一の絶縁膜（以下トンネル酸化膜と呼ぶ）の一部の領域もしくは全領域を通して行われる。このため、低電圧動作及び短時間書き換えの観点からは、トンネル酸化膜が薄いことが要求される。一方、電荷保持の観点からは、低リーク電流であることが必要で、トンネル酸化膜が厚いことが要求される。このようにメモリＭＯＳ ＦＥＴのトンネル酸化膜には相異なる特性が要求され、非常に高品質の絶縁膜が求められる。
【０００５】
絶縁膜の形成法としては、ＣＶＤ装置による堆積、熱酸化等が挙げられる。このうち、熱酸化による形成法は、活性層−熱酸化膜界面の欠陥が少ない等、品質の優れた絶縁膜を得ることができる。従って、トンネル酸化膜には、熱酸化膜を用いることが望ましい。
【０００６】
しかし、通常のＴＦＴ製造工程において、半導体薄膜のエッチング工程により形成された活性層は、側端部は切り立った形状となる。そして、側端部が切り立った形状の活性層を熱酸化すると、側端部において、酸化膜が局所的に薄膜化したり、応力集中が起こるといった問題が知られている。
【０００７】
このようすを図２に示す。図２（Ａ）は活性層形成後の活性層断面で、２０１は絶縁表面を有する基板、２０２は活性層、２０３は活性層側端部、２０４は活性層側端部２０３の角（以下、活性層側端角部と呼ぶ）である。図２（Ｂ）は、熱酸化膜形成後の活性層断面で、２０５は熱酸化膜である。活性層側端角部２０４は熱酸化工程中に尖り、熱酸化膜２０５は局所的に薄膜化している。
【０００８】
このような酸化膜における局所的な薄膜化及び応力集中の問題は、二酸化シリコンの粘弾性モデルでのシミュレーションにより説明される。これについては、例えば文献（Ｓ．Ｉｓｏｍａｅ ａｎｄ Ｓ．Ａｏｋｉ，ＩＣＳＳＤＭ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ，５１７（１９８６），Ｒ．Ｂ．Ｍａｒｃｕｓ ａｎｄ Ｔ．Ｔ．Ｓｈｅｎｇ，Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ Ｖｏｌ．１２９， ＰＰ．１２７８−１２８２ （１９８２））に詳しい記述がある。
【０００９】
このように、通常のＴＦＴ製造工程における活性層形成工程と、良質なトンネル酸化膜を得るための熱酸化工程とを用いてメモリＴＦＴを形成した場合には、活性層側端部におけるトンネル酸化膜の絶縁特性が著しく損なわれることになる。なお、ＴＦＴの活性層−ゲート間に、電気的に孤立した浮遊ゲートを形成した不揮発性メモリ素子をメモリＴＦＴと呼ぶ。
【００１０】
また、半導体活性層側端角部が尖った形状をしていると、制御ゲートに電圧を印加しない時でも、浮遊ゲートに蓄積された電荷が作る電界が、活性層側端角部周辺において集中するという問題がある。
【００１１】
これらの問題は、メモリＴＦＴにおいて、活性層側端角部を経由して、浮遊ゲートから活性層へ流れるリーク電流が増大することを意味し、電荷保持特性の低下につながる。なお、活性層側端部の熱酸化に起因するこれらの問題は、ＣＶＤ装置などにより酸化膜を成膜後、熱酸化工程を行う場合においても同様である。
【００１２】
本発明は、上記問題点を鑑みてなされたものであり、浮遊ゲートから活性層へのリーク電流を低減し、高い電荷保持能力を有する不揮発性メモリおよびその製造方法を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本明細書で開示する発明の構成は、半導体薄膜を利用して形成された活性層と、前記活性層に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された電荷蓄積層と、前記電荷蓄積層に積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリＴＦＴによって構成された不揮発性メモリであって、前記活性層の側端部のうち、少なくとも前記電荷蓄積層と前記第一の絶縁膜を介して重なっている部分の側端部はテーパ形状をしていることを特徴とする。
【００１４】
上記構成において、前記第一の絶縁膜は、熱酸化膜または熱酸化膜を含む積層膜であることが好ましい。
【００１５】
また、上記構成において、前記テーパ形状は、テーパ角度が２０°〜７０°であることが好ましい。
【００１６】
また、上記構成において、前記テーパ形状は、二段階以上の多段階テーパ形状または連続的に変化するテーパ形状であっても良い。
【００１７】
また、上記構成において、前記メモリＴＦＴは、絶縁表面を有する基板上に形成されていても良い。
【００１８】
また、上記構成において、前記メモリＴＦＴは、ＳＯＩ基板上に形成されていても良い。
【００１９】
また、上記構成からなる不揮発性メモリを記録媒体として電気機器に組み込むことが有効である。
【００２０】
また、他の発明の構成は、半導体薄膜を利用して形成された活性層と、前記活性層に積層された第一の絶縁膜と、前記第一の絶縁膜に積層された電荷蓄積層と、前記電荷蓄積層に積層された第二の絶縁膜と、前記第二の絶縁膜に積層された制御ゲートと、からなるメモリＴＦＴによって構成される不揮発性メモリの製造方法であって、前記半導体薄膜をエッチングし島状半導体層を形成する第一の工程と、前記第一の工程において形成された島状半導体層を活性層とするメモリＴＦＴを形成する工程と、を少なくとも含み、前記第一の工程において形成された島状半導体層の側端部はテーパ形状を有することを特徴とする。
【００２１】
上記構成において、前記第一の絶縁膜は、熱酸化膜または熱酸化膜を含む積層膜であることが好ましい。
【００２２】
また、上記構成において、前記第一の工程は、島状半導体層の側端部をテーパ角度２０°〜７０°のテーパ形状に形成する工程を少なくとも含むことが好ましい。
【００２３】
また、上記構成において、前記第一の工程は、フォトレジストをテーパ状に形成する第二の工程と、前記半導体薄膜を異方性エッチングする第三の工程と、を少なくとも有していても良い。
【００２４】
また、上記構成において、前記第二の工程は、フォトレジストの側端部をテーパ角度２０°〜７０°のテーパ形状に形成することが好ましい。
【００２５】
また、上記構成において、前記第三の工程は、二段階以上の多段階エッチングする工程を少なくとも含んでいても良い。
【００２６】
また、上記構成において、前記第三の工程は、半導体薄膜とフォトレジストとの選択比を１／５〜２とすることが好ましい。
【００２７】
【発明の実施の形態】
本実施の形態では、本発明のメモリＴＦＴの代表的な素子構造について述べる。
【００２８】
図１（Ａ）は本発明の実施の形態に係わるスタック構造のＮ型メモリＴＦＴの平面図、図１（Ｂ）は、図１（Ａ）中のＡ−Ａ’線に沿う断面図、図１（Ｃ）は、図１（Ａ）中のＢ−Ｂ’線に沿う断面図、図１（Ｄ）は回路図である。
【００２９】
図１（Ａ）、（Ｂ）及び（Ｃ）において、絶縁表面を有する基板１０１上に、半導体薄膜を利用し、チャネル領域１０２、ソース領域１０３及びドレイン領域１０４が形成されている。チャネル領域１０２、ソース領域１０３及びドレイン領域１０４を合わせて活性層１０５と呼ぶ。ソース領域１０３及びドレイン領域１０４は、Ｎ型不純物領域であり、半導体薄膜に砒素（又はリン）を添加することで形成される。
【００３０】
活性層の上には第一の絶縁膜（トンネル酸化膜）１０６が積層されている。トンネル酸化膜１０６の上には電荷蓄積層（浮遊ゲート）１０７が形成されている。浮遊ゲート１０７の上には第二の絶縁膜１０８が積層されている。第二の絶縁膜１０８の上には制御ゲート１０９が形成されている。
【００３１】
本実施の形態では、活性層側端部１１０がテーパ形状をしていることが特徴である。なお、半導体薄膜のエッチング工程により形成された活性層において、エッチングにより形成された面と、活性層下面と、が作る角をテーパ角と呼び、その大きさをテーパ角度と呼ぶことにする。
【００３２】
本実施の形態では、テーパ角度を２０°〜７０°（好ましくは３０°〜６０°）とすることが好ましい。これにより、活性層側端角部１１１においても、トンネル酸化膜１０６は一様な厚さとなる。さらに、活性層側端角部１１１への電界集中も低減される。従って、制御ゲート１０９に電圧印加時及び浮遊ゲート１０７に電荷蓄積時において、浮遊ゲート１０７から活性層１０５へのリーク電流が低減され、電荷保持特性が向上する。その結果、トンネル膜厚を薄膜化することができ、低動作電圧化、低消費電力化が可能である。
【００３３】
ここで、本実施の形態における、活性層側端部１１０のテーパ形状は、図１（Ｂ）及び（Ｃ）に示したような一段階のテーパ形状（図３（Ａ）に再掲）の他にも、図３（Ｂ）に示すような、二段階のテーパ形状としても良い。また、三段階以上のテーパ形状や、図３（Ｃ）に示すような連続的に変化するテーパ形状としても良い。これらの断面は、図１（Ａ）中のＡ−Ａ’線に沿っている。なお、多段階のテーパ形状や、連続的に変化するテーパ形状とすることで、絶縁表面を有する基板３０１と、活性層と、の界面における活性層側端部３０７の尖りを防ぐことができる。
【００３４】
図３において、３０１は絶縁表面を有する基板、３０２はチャネル領域、３０３はトンネル酸化膜、３０４は浮遊ゲート、３０５は第二の絶縁膜、３０６は制御ゲート、３０７は活性層側端部である。
【００３５】
なお、本実施の形態ではＮ型メモリＴＦＴとしたが、Ｐ型メモリＴＦＴとすることも可能である。この場合は、ソース領域１０３及びドレイン領域１０４を、Ｐ型不純物領域とし、半導体薄膜にボロンを添加して形成すれば良い。
【００３６】
さらに、本実施の形態では、絶縁表面を有する基板上に形成した半導体薄膜を利用して、メモリＴＦＴを形成した例について示したが、ＳＯＩ基板上に形成したメモリＴＦＴでも良い。
【００３７】
また、本発明では、少なくとも、活性層と浮遊ゲートとがトンネル酸化膜を介して重なっている領域において、活性層側端部がテーパ形状となっていれば良い。これは、本発明の主旨が、活性層側端部における、浮遊ゲートから活性層へのリーク電流の低減だからである。
【００３８】
本発明におけるＮ型メモリＴＦＴの動作電圧の一例を、表１にまとめる。もちろん、表１の動作電圧は一例であって、動作電圧は表１の値に限定される必要はない。
【００３９】
【表１】
【実施例】
（実施例１）
本実施例では、実施の形態に示した構成からなるＮ型メモリＴＦＴの製造方法について説明する。
【００４１】
図４（Ａ）〜（Ｅ）は、それぞれ前記実施の形態に係わるＮ型メモリＴＦＴを主要な製造工程毎に示した断面図である。これらの断面は、図１（Ａ）中のＡ−Ａ’線に沿っている。
【００４２】
まず、図４（Ａ）に示すように、絶縁表面を有する基板４０１上に多結晶シリコン薄膜４０２を厚さ５０ｎｍで形成する。絶縁表面を有する基板４０１としては、石英基板、熱酸化膜を設けたシリコン基板、下地膜を設けたセラミックス基板等を用いることができる。本実施例では、石英基板を用いた。
【００４３】
多結晶シリコン薄膜４０２は、ＣＶＤ装置により直接成膜したものでも良いし、アモルファスシリコン薄膜を結晶化したものでも良い。また、アモルファスシリコンの結晶化はファーネスアニール、レーザーアニール、ランプアニールのいずれの手段によっても良い。さらに、シリコンの結晶化を助長する触媒元素を利用しても良い。
【００４４】
本実施例では、特開平７−１３０６５２号公報の実施例１に記載の技術を用いる。同公報ではアモルファスシリコン薄膜全面に触媒元素を含有した極薄膜をスピンコート法で形成し、触媒作用を利用してアモルファスシリコン薄膜を結晶化する技術が開示されている。
【００４５】
なお、上記触媒元素としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）から選ばれた一種または複数種の元素を用いることができる。
【００４６】
また、絶縁表面を有する基板４０１上に半導体薄膜を形成する代わりに、ＳＯＩ基板を用いても良い。
【００４７】
次に、活性層４０４の形成パターンに応じたフォトレジスト４０３を形成する。図４（Ａ）に示したように、フォトレジスト４０３の側端部はテーパ形状とする。このような形状にするには、通常のレジスト塗布後、露光装置の焦点を通常より１〜２μｍ程度シフトさせて露光し、その後現像すれば良い。また、通常の露光及び現像後、ベーク処理によりフォトレジスト４０３表面を熔融させても良い。なお、本実施例ではフォトレジスト４０３の側端部のテーパ角度は２０°〜７０°とすることが望ましい。このようにすると、後の活性層形成工程において、活性層側端部のテーパ形状が得やすくなる。
【００４８】
次に、図４（Ｂ）に示すように多結晶シリコン薄膜４０２を、フォトレジスト４０３をマスクとして異方性エッチングし、活性層４０４を形成する。
【００４９】
異方性エッチングでは、多結晶シリコン薄膜４０２とフォトレジスト４０３との選択比（多結晶シリコン薄膜のエッチング速度／フォトレジストのエッチング速度）が大きすぎなければ良く、１／５〜２とすれば良い。そうすることによって、フォトレジスト４０３のテーパ形状が反映され、活性層側端部４０５がテーパ形状にエッチングされる。本実施例ではＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガスをＣＦ4：Ｏ2＝１：１の条件で異方性エッチングを行った。このように、活性層側端部４０５をテーパ形状とすることで、後の熱酸化工程において、活性層４０４全面に一様な熱酸化膜を形成することができる。
【００５０】
なお、活性層側端部４０５のテーパ角度は２０°〜７０°（好ましくは３０°〜６０°）とすることが好ましい。活性層側端部４０５のテーパ形状は、フォトレジスト４０３の露光条件及びベーク条件により制御できる。また、異方性エッチング工程における多結晶シリコン薄膜４０２とフォトレジスト４０３との選択比条件によっても制御できる。実施者は、必要なテーパ角度に応じて、これらの条件を最適化すれば良い。
【００５１】
続いて、フォトレジスト４０３を除去する。この後、メモリＴＦＴ製造後のしきい値をノーマリオフ側にシフトさせるため、チャネルドープを行う。チャネルドープはＰ型不純物元素（本実施例ではボロン）を活性層４０４に添加する。ボロンの濃度は１×１０17ａｔｏｍ／ｃｍ3〜１×１０19ａｔｏｍ／ｃｍ3となるように調節すれば良い。なお、Ｐ型メモリＴＦＴを製造する場合は、チャネルドープは特に必要無いが、必要な場合はＮ型不純物元素を添加すれば良い。
【００５２】
次に、図示しないが、活性層４０４上にオーバーラップ領域の形成パターンに応じたフォトレジストを形成する。このフォトレジストをマスクとして一導電性を付与する不純物元素の添加を行う。添加する不純物元素は、Ｐ型不純物元素（本実施例ではリン）を用いる。リンの濃度は１×１０19ａｔｏｍ／ｃｍ3〜１×１０22ａｔｏｍ／ｃｍ3となるように調節すれば良い。
【００５３】
本実施例におけるＮ型メモリＴＦＴの製造では、オーバーラップ領域を、浮遊ゲートへのホットエレクトロン注入効率向上、及び電荷引き抜き時の引き抜き領域、の目的で設けた。実施者は適宜、目的に応じて添加する不純物元素量を選べば良い。
【００５４】
以上のようにして、不純物元素の添加工程が終了したら、ファーネスアニール、レーザーアニール、ランプアニール等のうちいずれかの工程、もしくはそれらの工程を組み合わせた工程により、不純物元素の活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。本実施例では、８００℃窒素雰囲気中で１時間熱処理を行った。
【００５５】
次に、図４（Ｃ）に示すように、トンネル酸化膜４０６を形成する。本実施例では、減圧ＣＶＤ装置により二酸化シリコンを２０ｎｍ成膜した後、さらに酸素雰囲気中で熱酸化を行い、２０ｎｍの熱酸化膜を形成した。なお、トンネル酸化膜４０６は、熱酸化工程による単層であっても良いし、ＣＶＤ装置によって成膜したシリコンを含む酸化膜と熱酸化膜との積層構造であっても良い。また、熱酸化は、酸素雰囲気中で行っても良いし、ハロゲン元素を含ませた酸化性雰囲気で行っても良い。
【００５６】
本実施例では、活性層側端部４０５をテーパ形状としたため、活性層側端角部４０７においても一様なトンネル酸化膜４０６が形成される。
【００５７】
続いて、図４（Ｄ）に示すように、導電性薄膜４０８を成膜して、浮遊ゲート４１０の形成パターンに応じたフォトレジスト４０９を形成する。次いで、フォトレジスト４０９をマスクに用いて導電性薄膜４０８を異方性エッチングし、浮遊ゲート４１０を形成する。ここで、導電性薄膜４０８は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例では、タングステン薄膜を用いた。
【００５８】
続いて、図４（Ｅ）に示すように、第二の絶縁膜４１１を形成する。第二の絶縁膜４１１は、二酸化シリコン薄膜でも良いし、二酸化シリコン、窒化シリコン、二酸化シリコンを順次積層した、通常ＯＮＯ膜と呼ばれる積層膜でも良い。本実施例では二酸化シリコン薄膜を７０ｎｍ成膜した。
【００５９】
そして、導電性薄膜の成膜、制御ゲート４１２のパターンに応じたフォトレジスト形成、フォトレジストをマスクとした導電性薄膜のエッチング、を順に行い、制御ゲート４１２を形成する。ここで、導電性薄膜は、導電性多結晶シリコン薄膜、タングステン薄膜、アルミニウム薄膜、アルミニウムを主成分とする金属薄膜、または、これらの積層構造でも良い。本実施例ではタングステン薄膜を用いた。
【００６０】
この後、特に図示しないが、周知の製造方法にしたがって、図１（Ａ）におけるソース領域１０３及びドレイン領域１０４を形成する。さらに、層間絶縁膜、メタル配線コンタクトホール、メタル配線層を形成することで、本発明の第一の実施例に係わるＮ型メモリＴＦＴが完成する。
【００６１】
（実施例２）
本実施例では、活性層側端部を二段階以上の多段階テーパ形状に形成する製造方法を説明する。
【００６２】
絶縁表面を有する基板上に半導体薄膜を形成し、活性層パターンのフォトレジストを形成するまでの製造工程は、実施例１と同様である。続いて行う半導体薄膜のエッチング工程において、活性層側端を二段階のテーパ形状に形成する。なお、活性層側端部のテーパ角度は、上側のテーパ角度が小さく（好ましくは２０°〜５０°）、下側のテーパ角度が大きい（好ましくは４０°〜７０°）二段階のテーパ形状が好ましい。このようにすると、絶縁表面を有する基板と、活性層と、の界面における活性層側端部の尖りを防ぐことができる。
【００６３】
半導体薄膜のエッチング工程において、半導体薄膜とフォトレジストとの選択比を、工程前半と後半とで二段階的に変えれば、活性層側端部が二段階のテーパ形状に形成される。ここで、エッチング工程後半における半導体薄膜とフォトレジストとの選択比を、工程前半より小さくすれば、活性層側端部の上側のテーパ角度が下側より小さく形成される。具体的には、例えば、ＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガス雰囲気中で異方性エッチングを行う場合、Ｏ2ガス流量の割合を増せば良い。
【００６４】
このように、活性層側端部を上側のテーパ角度が小さく、下側のテーパ角度が大きい二段階のテーパ形状とすることで、均一な厚さのトンネル酸化膜を形成しやすくなり、電界集中も生じにくくなる。
【００６５】
また、半導体薄膜のエッチング工程において、半導体薄膜とフォトレジストとの選択比条件を、三段階以上、あるいは連続的に変えることで、活性層側端部は三段階以上のテーパ形状、あるいは連続的に変化するテーパ形状となる。
【００６６】
このような、三段階以上のテーパ形状、あるいは連続的に変化するテーパ形状は、フォトレジストと半導体薄膜との選択比が、次第に小さくなるエッチング条件に多段階的に、あるいは連続的に変えれば形成可能である。具体的には、例えば、ＲＩＥ装置を用い、ＣＦ4＋Ｏ2ガス雰囲気中で異方性エッチングを行う場合、Ｏ2ガス流量の割合を多段階的に、あるいは連続的に増せば良い。
【００６７】
なお、活性層側端部のテーパ角度は、最上側のテーパ角度が最も小さく（好ましくは２０°〜４０°）、下の段にいくにつれテーパ角度は大きくなり、最下側のテーパ角度が最も大きい（好ましくは５０°〜７０°）三段階以上、あるいは連続的に変化するテーパ形状が好ましい。このようにすると、絶縁表面を有する基板と、活性層と、の界面における活性層側端部の尖りを防ぐことができる。
【００６８】
半導体薄膜のエッチング工程後は、トンネル酸化膜、浮遊ゲート、第二の絶縁膜、制御ゲート、ソース領域及びドレイン領域、層間絶縁膜、メタル配線コンタクトホール、メタル配線層を形成することで、本発明のメモリＴＦＴが完成する。これらの工程は実施例１に示した工程と同様の方法を用いることができる。
【００６９】
（実施例３）
本発明によるメモリＴＦＴは、不揮発性記憶素子を用いた公知のあらゆる回路構成に対して適用できる。本実施例では、本発明をＮＯＲ型フラッシュメモリに応用した場合について説明をする。
【００７０】
図５（Ａ）は、メモリＴＦＴがｍ行ｎ列（ｍ、ｎは各々１以上の整数）のマトリクス状に配列されたＮＯＲ型フラッシュメモリ回路の回路図である。なお、メモリＴＦＴは、Ｎ型またはＰ型いずれの導電型メモリＴＦＴでも良い。
【００７１】
図５（Ａ）において、Ｂ１で示されるビット線５０１には第１列に配置されているｍ個のメモリＴＦＴ５０２〜５０４が接続されている。また、ｍ個のメモリＴＦＴ５０２〜５０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線５０５〜５０７を制御ゲートとして利用する。同様に、Ｂｎで示されるビット線５０８には第ｎ列に配置されているｍ個のメモリＴＦＴ５０９〜５１１が接続されている。また、ｍ個のメモリＴＦＴ５０９〜５１１は各々ｍ個のワード線５０６〜５０７を制御ゲートとして利用する。そして、メモリＴＦＴ５０２〜５０４及び５０９〜５１１において、ビット線５０１あるいは５０８と接続しない側の端子は、Ｖｓで示されるソース線５１２と接続されている。
【００７２】
また、図５（Ａ）のＮＯＲ型フラッシュメモリ回路を構成するメモリセルアレイの上面図の一例を図５（Ｂ）に示す。図５（Ｂ）において、図５（Ａ）に対応する部分には同一参照符号を用いている。
【００７３】
図５（Ｂ）において、コンタクトホール５１３を介して、ソース領域５１４、ドレイン領域５１５は、各々ソース線５１２、ビット線５０１に電気的に接続されている。また、５１６は浮遊ゲートである。
【００７４】
このように本発明のメモリＴＦＴにより構成されたＮＯＲ型フラッシュメモリ回路の動作方法について説明する。ここでは、Ｎ型メモリＴＦＴにより構成された回路について説明するが、Ｐ型メモリＴＦＴにより構成された回路の場合も印加電圧を適宜読み替えれば応用できる。書き込みはホットエレクトロンによって行い、消去は浮遊ゲート−活性層間のトンネル電流により行う。なお、書き込みはビット毎書き込み、消去は一括消去について説明する。
【００７５】
本実施例において、”１”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されている状態を示し、しきい値電圧は６Ｖ以上とする。また、”０”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されていない状態を示し、しきい値電圧は０.５Ｖ〜３Ｖとする。
【００７６】
まず、ビット毎書き込みについて説明する。具体例として、図５においてメモリＴＦＴ５０２に”１”を書き込む場合を説明する。
【００７７】
まず、ソース線５１２をＧＮＤに接続する。次に、ビット線５０１に正電位（例えば８Ｖ）を印加して、ワード線５０５に正電位（例えば１２Ｖ）を印加する。その他の（ｎ−１）本のビット線及び（ｍ−１）本のワード線はＧＮＤに接続する。
【００７８】
その結果、メモリＴＦＴ５０２のドレイン領域近傍でホットエレクトロンが発生し、浮遊ゲート−活性層間の電界により、浮遊ゲートに電荷が注入され、”１”が書き込まれる。その他の（ｍ×ｎ−１）個のメモリＴＦＴには電荷は注入されない。
【００７９】
一括消去を行う場合は、まず、ソース線５１２をＧＮＤに接続する。次にｍ本のワード線５０５〜５０７を負電位（例えば−２０Ｖ）に接続する。また、ｎ本のビット線５０１、５０８を浮遊状態とする。その結果、ｍ×ｎ個のメモリＴＦＴ５０２〜５０４及び５０９〜５１１全てにおいて、浮遊ゲートからソース領域へトンネル電流が流れ、”０”の状態となる。
【００８０】
次に、読み出しについて説明する。具体例として、図５においてメモリＴＦＴ５０２の情報を読み出す方法を述べる。まず、ソース線５１２をＧＮＤに接続する。次に、ワード線５０５以外の（ｍ−１）本のワード線５０６、５０７をＧＮＤに接続する。これにより、ワード線５０５に接続されたｎ個のメモリＴＦＴ５０２、５０９以外のｎ×（ｍ−１）個のメモリＴＦＴ５０３、５０４、５１０、５１１がオフとなる。この状態で、ワード線５０５に５Ｖを印加して、ビット線５０１に微小な正電位（例えば１Ｖ）を印加する。メモリＴＦＴ５０２の状態が”１”ならば、メモリＴＦＴ５０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリＴＦＴ５０２の状態が”０”ならば、メモリＴＦＴ５０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリＴＦＴ５０２の情報が読み出せる。
【００８１】
なお、本実施例の回路構成は、実施例１または２に示した製造工程を用いて製造することが可能である。
【００８２】
（実施例４）
本実施例では、本発明によるメモリＴＦＴをＮＡＮＤ型フラッシュメモリに応用した場合について説明をする。
【００８３】
図６（Ａ）は、ｍ個（ｍは１以上の整数）のメモリＴＦＴと２つのＴＦＴとが直列に接続された回路が、ｎ列（ｎは１以上の整数）配置されたＮＡＮＤ型フラッシュメモリ回路の回路図である。なお、メモリＴＦＴ及びＴＦＴは、Ｎ型またはＰ型いずれの導電型メモリＴＦＴ及びＴＦＴでも良い。
【００８４】
図６（Ａ）において、第１列には選択ＴＦＴ６０１、ｍ個のメモリＴＦＴ６０２〜６０４、及び選択ＴＦＴ６０５が直列に接続されている。選択ＴＦＴ６０１及び６０５はＳＴ１及びＳＴ２で示される選択線６０６及び６０７を各々ゲート電極として利用する。また、ｍ個のメモリＴＦＴ６０２〜６０４は各々Ｗ１〜Ｗｍで示されるｍ個のワード線６０８〜６１０を制御ゲートとして利用する。同様に、第ｎ列には選択ＴＦＴ６１１、ｍ個のメモリＴＦＴ６１２〜６１４、及び選択ＴＦＴ６１５が直列に接続されている。選択ＴＦＴ６１１及び６１５は選択線６０６及び６０７を各々ゲート電極として利用する。また、ｍ個のメモリＴＦＴ６１２〜６１４は各々ｍ個のワード線６０８〜６１０を制御ゲートとして利用する。そして、選択ＴＦＴ６０１及び６１１において、メモリＴＦＴと接続しない側の端子は、各々Ｂ１及びＢｎで示されるビット線６１６及び６１７と接続されている。さらに、選択ＴＦＴ６０５及び６１５において、メモリＴＦＴと接続しない側の端子は、Ｖｓで示されるソース線６１８と接続されている。なお、全てのメモリＴＦＴ６０２〜６０４、及び６１２〜６１４のチャネル領域は、ボディ線６１９と電気的に接続されている。
【００８５】
また、図６（Ａ）のＮＡＮＤ型フラッシュメモリ回路を構成するメモリセルアレイの上面図の一例を図６（Ｂ）に示す。図６（Ｂ）において、図６（Ａ）に対応する部分には同一参照符号を用いている。
【００８６】
コンタクトホール６２０を介して、ソース領域６２１、ドレイン領域６２２は、各々ソース線６１８、ビット線６１６に電気的に接続されている。また、６２３はソース／ドレイン領域、６２４は浮遊ゲートである。ボディ端子６２５は、ソース領域６２１及びドレイン領域６２２と極性の異なる導電性を有する不純物を半導体薄膜に添加して形成する。
【００８７】
このように構成された本発明のメモリＴＦＴの動作方法について説明する。ここでは、Ｎ型のメモリＴＦＴ及びＴＦＴにより構成された回路について説明するが、Ｐ型のメモリＴＦＴ及びＴＦＴにより構成された回路の場合も印加電圧を適宜読み替えれば応用できる。本実施例では、書き込み及び消去は浮遊ゲート−活性層間のトンネル電流により行う。なお、書き込みは一行書き込み、消去は一括消去について説明する。
【００８８】
本実施例において、”１”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されている状態を示し、しきい値電圧は６Ｖ〜８Ｖとする。また、”０”の状態とはメモリＴＦＴの浮遊ゲートに電荷が蓄積されていない状態を示し、しきい値電圧は２Ｖ以下とする。
【００８９】
まず、一行書き込みについて説明する。具体例として、図６においてワード線６０８に接続されたｎ個のメモリＴＦＴを取り上げ、メモリＴＦＴ６０２にのみ”１”を、その他の（ｎ−１）個のメモリＴＦＴ６１２には”０”を書き込む場合を説明する。なお、書き込み前は、全てのメモリＴＦＴが”０”の状態とする。
【００９０】
まず、ソース線６１８をＧＮＤに接続する。次に、ビット線６１６をＧＮＤに落とし、その他の（ｎ−１）本のビット線６１７に正電位（例えば１０Ｖ）を印加する。選択線６０６に正電位（例えば１２Ｖ）を印加して、ｎ個の選択ＴＦＴ６０１、６１１をオンにする。また、選択線６０７はＧＮＤに接続して、ｎ個の選択ＴＦＴ６０５、６１５をオフにする。次に、ワード線６０８に正電位（例えば２０Ｖ）を印加して、その他の（ｍ−１）本のワード線６０９、６１０には正電位（例えば１０Ｖ）を印加する。
【００９１】
その結果、ワード線６０８に接続されたｎ個のメモリＴＦＴのうち、メモリＴＦＴ６０２では、制御ゲート−活性層間に２０Ｖ程度の高電圧が印加され、浮遊ゲート−活性層間の電界によりトンネル電流が流れ、浮遊ゲートに電荷が注入される。従って、”１”の状態になる。一方、その他の（ｎ−１）個のメモリＴＦＴ６１２では、制御ゲート−活性層間に高々１０Ｖ程度の電圧が印加されるだけなので、浮遊ゲート−活性層間にトンネル電流は流れず、浮遊ゲートに電荷は注入されない。従って、”０”のままである。
【００９２】
また、ワード線６０８以外の（ｍ−１）本のワード線６０９、６１０に接続されたｎ×（ｍ−１）個のメモリＴＦＴでは、制御ゲート−活性層間に高々１０Ｖ程度の電圧が印加されるだけなので、浮遊ゲート−活性層間にトンネル電流は流れず、浮遊ゲートに電荷は注入されない。従って、”０”のままである。
【００９３】
一括消去を行う場合は、まず、ボディ線６１９をＧＮＤに接続する。次に、ソース線６１８及びｎ本全てのビット線６１６、６１７を浮遊状態にする。２×ｎ個の選択ＴＦＴ６０１、６０５、６１１及び６１５は、オンでもオフでも良い。次にｍ本全てのワード線６０８〜６１０に負電位（例えば−２０Ｖ）を印加する。その結果、ｍ×ｎ個全てのメモリＴＦＴ６０８〜６１０及び６１２〜６１４において、制御ゲート−活性層間に２０Ｖ程度の高電圧が印加され、浮遊ゲートからソース領域へトンネル電流が流れる。こうして、ｍ×ｎ個全てのメモリＴＦＴ６０８〜６１０及び６１２〜６１４が”０”の状態となる。
【００９４】
次に、読み出しについて説明する。具体例として、図６においてメモリＴＦＴ６０２の情報を読み出す方法を述べる。まず、ソース線６１８をＧＮＤに接続する。選択線６０６及び６０７に正電位（例えば３Ｖ）を印加して、２ｎ個の選択ＴＦＴ６０１、６０５、６１１及び６１５を全てオンにする。次に、ワード線６０８以外の（ｍ−１）本のワード線６０９、６１０に正電位（例えば８Ｖ）を印加して、これら（ｍ−１）本のワード線６０９、６１０に接続されたｎ×（ｍ−１）個のメモリＴＦＴ６０３、６０４、６１３及び６１４を全てオンにする。この状態で、ワード線６０８に４Ｖを印加して、ビット線６１６に微小な正電位（例えば１Ｖ）を印加する。メモリＴＦＴ６０２の状態が”１”ならば、メモリＴＦＴ６０２はオフとなり、ソース−ドレイン間に電流は流れない。しかし、メモリＴＦＴ６０２の状態が”０”ならば、メモリＴＦＴ６０２はオンとなり、ソース−ドレイン間に電流が流れる。このように、ソース−ドレイン間電流を検出することにより、メモリＴＦＴ６０２の情報が読み出せる。
【００９５】
実施例３に示した様なＮＯＲ型回路では、個々のメモリＴＦＴが直接ビット線及びソース線と接続しているので、浮遊ゲートへの電子の注入が精密にでき、読み出しも精密に行えるという利点がある。更に読み出し時間が、本実施例に示したＮＡＮＤ型に比べて早いという利点もある。
【００９６】
また、本実施例に示した様なＮＡＮＤ型回路では、読み出し時間が、実施例３に示したＮＯＲ型に比べて遅いが、集積度を大幅に向上させることができるという利点を有する。
【００９７】
なお、本実施例の回路構成は、実施例１または２に示した製造工程を用いて製造することが可能である。
【００９８】
（実施例５）
本実施例では、本発明のメモリＴＦＴをＳＯＩ基板上に集積したマイクロプロセッサに適用した場合について説明する。
【００９９】
図７に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア、フラッシュメモリ、ＲＡＭ、クロックコントローラー、キャッシュメモリ、キャッシュコントローラー、シリアルインターフェース、Ｉ／Ｏ（入出力）ポート等から構成される。勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途に応じて多種多様な回路設計が行われる。
【０１００】
図７に示すマイクロプロセッサでは、ＣＰＵコア７０１、キャッシュメモリ７０２、クロックコントローラー７０３、キャッシュコントローラー７０５、シリアルインターフェース７０６、Ｉ／Ｏポート７０７をＣＭＯＳ回路で構成している。また、フラッシュメモリ７０４には本発明のメモリＴＦＴが用いられている。フラッシュメモリの回路構成としては、実施例３に示したＮＯＲ型、実施例４に示したＮＡＮＤ型及び他の公知の回路構成が利用できる。また、本実施例のマイクロプロセッサは、実施例１または２に示した製造工程を用いて製造することが可能である。
【０１０１】
（実施例６）
本発明のメモリＴＦＴは、絶縁表面を有する基板上に形成されたＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本発明のメモリＴＦＴにより構成される不揮発性メモリと、画素部と、画素部の駆動回路と、γ（ガンマ）補正回路と、を備えた電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）を示す。
【０１０２】
γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はＥＬ層の透過光強度との間に線形関係を作るための補正である。
【０１０３】
図８は、上記電気光学装置のブロック図であり、本発明のメモリＴＦＴにより構成される不揮発性メモリ８０２と、画素部８０５と、画素部の駆動回路であるゲート信号側駆動回路８０３およびソース信号側駆動回路８０４と、γ（ガンマ）補正回路８０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８０６を経由して送られてくる。不揮発性メモリ８０２は、実施例３または４に示した回路構成を用いることができる。
【０１０４】
また、本実施例の電気光学装置は、例えば実施例１または２の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いればよい。
【０１０５】
また、画素部８０５、画素部の駆動回路８０３、８０４、およびγ（ガンマ）補正回路８０１については、公知の回路構造を用いれば良い。
【０１０６】
本実施例の電気光学装置において、不揮発性メモリ８０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されている。γ補正回路８０１は、その補正データを参照して画像信号に対するγ補正を行う。
【０１０７】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１０８】
さらに、不揮発性メモリに複数の補正データを格納して、新たに制御回路を加えることにより、補正データに基づく複数の色調を自由に選択することも可能である。
【０１０９】
なお、不揮発性メモリ８０２にγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０１１０】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１１１】
（実施例７）
本発明のメモリＴＦＴにより構成された不揮発性メモリを具備する半導体装置であって、実施例５に示した半導体装置とは異なる例を、図９を用いて説明する。
【０１１２】
図９に、本実施例の電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）のブロック図を示す。本実施例の電気光学装置には、本発明のメモリＴＦＴにり構成される不揮発性メモリ９０３と、ＳＲＡＭ９０２と、画素部９０６と、画素部の駆動回路であるゲート信号側駆動回路９０４およびソース信号側駆動回路９０５と、メモリコントローラ回路９０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）９０７を経由して送られてくる。
【０１１３】
本実施例におけるメモリコントローラ回路９０１とは、ＳＲＡＭ９０２および不揮発性メモリ９０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１１４】
ＳＲＡＭ９０２は高速なデータの書き込みを行うために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き換えが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。不揮発性メモリ９０２は、実施例３または４に示した回路構成を用いることができる。
【０１１５】
本実施例の電気光学装置は、例えば実施例１または２の製造方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１１６】
また、ＳＲＡＭ９０２、画素部９０６、画素部の駆動回路９０４、９０５、およびメモリコントローラ回路９０１については、公知の回路構造を用いれば良い。
【０１１７】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ９０２に格納（記憶）され、その画像信号はメモリコントローラ回路９０１によって順次画素部９０６に入力され表示される。ＳＲＡＭ９０２には少なくとも画素部９０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路９０１により、必要に応じて、ＳＲＡＭ９０２に格納された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に格納された画像信号を画素部９０６へ入力し表示したりすることができる。
【０１１８】
なお、ＳＲＡＭ９０２および不揮発性メモリ９０３に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１１９】
本実施例の構成では、画素部９０６に表示された画像を常にＳＲＡＭ９０２に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ９０２に記憶された画像信号を不揮発性メモリ９０３へ格納したり、不揮発性メモリ９０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行うことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行うことが可能となる。
【０１２０】
録画および再生可能な画像の情報量は、ＳＲＡＭ９０２と不揮発性メモリ９０３の記憶容量に依存する。少なくとも１フレーム分の画像信号を格納することにより、静止画の録画と再生が可能となる。さらに、数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ９０３のメモリ容量を増やすことができれば、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１２１】
【発明の効果】
以上詳述したように本発明によれば、活性層側端角部において、トンネル酸化膜が薄膜化することを避けられ、且つ電界集中も避けられるので、浮遊ゲートから活性層に流れるリーク電流を抑えられる。従って、電荷保持特性を高めることができる。また、電荷保持特性を保ったまま絶縁膜を更に薄くでき、更なる低電圧動作、短時間書き換え及び低消費電力化が可能となる。
【図面の簡単な説明】
【図１】図１（Ａ）は本発明の実施の形態に係わるＮ型メモリＴＦＴを示す平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ’線に沿う断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ’線に沿う断面図、図１（Ｄ）は回路図。
【図２】図２（Ａ）は従来のＴＦＴ製造工程における活性層形成時の活性層断面図、図２（Ｂ）は熱酸化膜形成時の活性層断面図。
【図３】図３（Ａ）は活性層側端部が一段階テーパ形状のメモリＴＦＴ断面図、図３（Ｂ）は活性層側端部が二段階テーパ形状のメモリＴＦＴ断面図、図３（Ｃ）は活性層側端部が連続的なテーパ形状のメモリＴＦＴ断面図、
【図４】実施例１におけるＮ型メモリＴＦＴの主要な製造工程を示す断面図。
【図５】図５（Ａ）は本発明のメモリＴＦＴを用いたＮＯＲ型フラッシュメモリの回路を示す図、図５（Ｂ）は図５（Ａ）の上面図。
【図６】図６（Ａ）は本発明のメモリＴＦＴを用いたＮＡＮＤ型フラッシュメモリの回路を示す図、図６（Ｂ）は図６（Ａ）の上面図。
【図７】本発明のメモリＴＦＴを用いた半導体回路を示す図。
【図８】本発明のメモリＴＦＴを用いた電気光学装置を示す図。
【図９】本発明のメモリＴＦＴを用いた電気光学装置を示す図。
【符号の説明】
１０１・・・絶縁表面を有する基板
１０２・・・チャネル領域
１０３・・・ソース領域
１０４・・・ドレイン領域
１０５・・・活性層
１０６・・・第一の絶縁膜
１０７・・・浮遊ゲート
１０８・・・第二の絶縁膜
１０９・・・制御ゲート
１１０・・・活性層側端部
１１１・・・活性層側端角部
Claims (1)
- 直線状の第１の島状半導体層と、前記第１の島状半導体層を覆う第１の熱酸化膜と、前記第１の熱酸化膜上に形成された第１の浮遊ゲートと、前記第１の浮遊ゲート上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の制御ゲートとを有する第１のメモリＴＦＴと、
直線状の第２の島状半導体層と、前記第２の島状半導体層を覆う第２の熱酸化膜と、前記第２の熱酸化膜上に形成された第２の浮遊ゲートと、前記第２の浮遊ゲート上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された前記第１の制御ゲートとを有する第２のメモリＴＦＴと、を有し、
前記第１の島状半導体層の端部のうち、少なくとも前記第１の浮遊ゲートと重なる部分の端部はテーパ形状を有し、
前記第２の島状半導体層の端部のうち、少なくとも前記第２の浮遊ゲートと重なる部分の端部はテーパ形状を有し、
前記第１の浮遊ゲート及び前記第２の浮遊ゲートは電気的に孤立しているとともに、前記第１の制御ゲートは前記第１の浮遊ゲート及び前記第２の浮遊ゲートと重なる位置に設けられており、
前記第１の制御ゲートは、前記第１の浮遊ゲートから前記第２の浮遊ゲートに向かって直線状に設けられており、
前記第１の浮遊ゲート、前記第１の制御ゲート、及び前記第２の浮遊ゲートは平行に配置されており、
前記第１の島状半導体層と、前記第１の島状半導体層を覆う第３の熱酸化膜と、前記第３の熱酸化膜上に形成された第３の浮遊ゲートと、前記第３の浮遊ゲート上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第２の制御ゲートとを有する第３のメモリＴＦＴを有し、
前記第１の島状半導体層は、前記第１の浮遊ゲート及び前記第３の浮遊ゲートと重なる位置に設けられており、
前記第１及び第３のメモリＴＦＴのチャネル形成領域にはボディ線が電気的に接続されており、
前記ボディ線は、前記第１及び第３のメモリＴＦＴのソース領域及びドレイン領域と極性の異なる導電性を有する不純物を半導体層に添加して形成されたものであり、
前記第１の島状半導体層及び前記第２の島状半導体層は、前記第１の制御ゲートと交差しており、
前記第１の島状半導体層及び前記第２の島状半導体層は平行に配置されており、
前記ボディ線は、前記第１の島状半導体層と前記第２の島状半導体層との間に配置されていることを特徴とするメモリ回路。
Priority Applications (4)
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