KR100271668B1

KR100271668B1 - 폴리 실리콘 박막 트랜지스터 제조방법

Info

Publication number: KR100271668B1
Application number: KR1019930005885A
Authority: KR
Inventors: 양명수
Original assignee: 구본준; 엘지.필립스 엘시디주식회사; 론 위라하디락사
Priority date: 1993-04-08
Filing date: 1993-04-08
Publication date: 2000-11-15

Abstract

본 발명은 폴리 실리콘 박막 트랜지스터 제조방법에 관한 것으로 일반적인 박막 트랜지스터 제조방법은 감광막을 마스크로 사용하여 오프셋이나 엘디디 구조를 형성할 경우, 재현성 있는 미세패턴의 가공이 불가능하고, 포토공정시 미스어라인(Misalign)에 의해 오프셋이나 엘디디 영역이 비대칭적으로 형성되어 소오스와 드레인이 바뀜에 따라 특성 변화가 일어나는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위하여 감광막을 마스크로 사용하지 않고 게이트전극을 테이퍼식각이나 노멀식각 방법으로 형성한후 이를 열산화하여 오프셋이나 엘디디 구조를 형성함으로써 소오스/ 드레인이 바뀌더라도 박막트랜지스터의 동작특성이 변화되지 않고, 또한 미세패턴가공이 가능하여 오프셋이나 엘디디영역을 줄일 수 있어 누설전류를 감소시키면서 온 전류의 감소를 줄여서 온전류/오프전류의 비를 증대시킬 수 있고, 마스크를 줄일 수 있어 제조공정을 단순화 할수 있게 되는 폴리실리콘 박막트랜지스터 제조방법을 제공하는 것이다.

Description

폴리 실리콘 박막 트랜지스터 제조방법

제1(a)도 내지 제1(d)도는 종래 엘디디(Lightly Doped Drain: LDD) 구조를 갖는 박막 트랜지스터 제조 공정도.

제2(a)도 내지 제2(c)도는 종래 오프셋(off-set) 구조를 갖는 박막트랜지스터 제조 공정도.

제3(a)도 내지 제3(d)도는 본 발명 엘디디(LDD) 구조를 갖는 폴리실리콘 박막트랜지스터 제조 공정도.

제4(a)도 내지 제4(d)도는 본 발명 오프셋(off-set) 구조를 갖는 폴리실리콘 박막 트랜지스터 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 투명절연기판 2 : 버퍼층

3 : 활성층 4,4′ : 게이트 절연막

5 : 게이트전극 6 : 저농도 불순물영역

7 : 감광막 8 : 소오스/드레인영역

9 : 층간 절연막 10 : 소오스/드레인전극

11 : 열산화막

본 발명은 폴리실리콘 박막 트랜지스터에 관한 것으로, 특히 누설전류(Leak Current)를 줄이기 위해서 폴리실리콘 전극을 테이퍼식각(Taper Etch) 및 노멀식각(Normal Etch) 법을 사용하여 엘디디구조와 오프셋 구조를 갖는 박막트랜지스터를 제조토록 하는 폴리실리콘 박막 트랜지스터 제조방법에 관한 것이다.

제1(a)도 내지 제1(d)도는 종래 엘디디 구조를 갖는 박막트랜지스터 제조공정도로서, 제1(a)도에 도시된 바와같이 투명절연기판(1)위에 버퍼층(2)을 증착한 후, 폴리실리콘을 형성한 다음 패터닝하여 활성층(3)을 형성한다.

이후 상기 활성층(3)위에 게이트 절연막(4)을 적층한 후 그 위에 금속막을 증착한 다음 패터닝하여 게이트전극(5)을 형성한다.

그 다음 제1(b)도에 도시된 바와같이 상기 게이트전극(5)을 마스크로 사용하여 이온주입법으로 저농도 불순물(n^-)을 주입하여 상기 활성층(3)내에 저농도 불순물 영역(6)을 형성하고, 제1(c)도와 같이 상기 게이트전극(5)위에 감광막(7)을 도포하여 엘디디영역 패턴을 형성한 다음 그 감광막(7)을 마스크로 사용하여 상기와 동일하게 이온주입법으로 고농도불순물(n⁺)을 상기 저농도 불순물영역(6)의 일부에 주입하여 소오스/드레인 영역(8)을 형성함으로써 엘디디(LDD)구조를 형성한다.

이후 제1(d)도와 같이 상기 게이트 전극(5)위에 층간 층간 절연막(9)을 도포한 후 오믹접촉을 위한 접촉홀(Contact hole)을 형성한 다음 그 층간 절연막(9)위에 금속막을 도포하고, 도포된 금속막을 패터닝하여 소오스-드레인전극(10)을 형성하여 엘디디 구조를 갖는 박막트랜지스터를 제조하였다.

한편, 제2(a)도 내지 제2(c)도는 종래 오프셋 구조를 갖는 박막트랜지스터 제조공정도로서 제2(a)도에 도시된 바와같이 투명절연기판(1)위에 버퍼층(2)을 증착한 후 그위에 폴리실리콘을 형성한 다음 패터닝하여 활성층(3)을 형성하고, 상기 활성층(3)위에 게이트절연막(4)을 적층한후 그위에 도전막을 증착한 다음 패터닝하여 게이트전극(5)을 형성한다.

이후, 제2(b)도에 도시된 바와같이 상기 게이트전극(5)위에 감광막(7)을 도포한후 오프셋영역을 패터닝하고, 패턴된 감광막(7)을 마스크로 사용하여 이온주입법으로 상기 활성층(3)내로 고농도불순물(n⁺)을 주입하여 소오스/드레인 영역(8) 형성함으로써 오프셋 구조를 형성한다.

이후 제2(c)도에 도시된 바와같이 상기 게이트전극(5)위에 층간 절연막(9)을 도포한후, 오믹접촉을 위한 접촉홀(Contact hole)을 형성하고, 그 층간 절연막(9)위에 금속막을 적층한후 패터닝하여 소오스-드레인전극(10)을 형성하여 오프셋 구조를 갖는 박막트랜지스터를 제조하였다.

이와같이 제조되는 종래 박막트랜지스터는 오프셋이나 엘디디구조를 사용하기 때문에 드레인전계(Electrical Field)을 줄일수 있어 일반적인 폴리실리콘 박막트랜지스터에 비해 누설전류를 감소시킬 수 있다.

즉, 상기한 종래 박막트랜지스터는 감광막(photo-resist)를 마스크로 해서 소오스/드레인 영역을 형성함으로써 누설전류를 줄일수 있었다.

그러나, 상기한 종래의 박막트랜지스터에서와 같이 감광막을 마스크로 사용해서 오프셋이나 엘디디구조를 실현할 경우 포토공정시 미스어라인(misalign)에 의해 오프셋이나 엘디디영역이 대칭적으로 형성되기 힘들며, 미세 패턴(2.0㎛이하)을 재현성 있게 형성하기 어려운 문제점으로 인하여, 박막트랜지스터 액정표시소자에서 스위칭소자로 폴리실리콘 박막트랜지스터를 사용할 경우 교류구동조건하에서 소오스, 드레인이 바뀌면서 동작하기 때문에 소오스, 드레인이 바뀌었을 때 특성의 차이가 나면 스위칭 소자로 적합하지 않으며, 또한 오프셋이나 엘디디 구조의 박막트랜지스터 동작특성은 드레인전계의 감소로 인한 누설전류의 감소가 이루어지나 부가적인 직렬(Series) 저항으로 인해 온전류(Ion)가 급격히 감소하기 때문에 가능한한 오프셋이나 엘디디 영역을 줄여서 온전류의 감소를 크게 줄이면서 누설전류를 감소시켜야 하는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위하여 폴리실리콘으로 형성된 게이트전극패턴을 형성할 때 테이퍼 식각(Taper Etch)이나 노멀식각(Normal Etch)을 한 후 열산화해서 이온주입법으로 소오스, 드레인영역을 형성하여 오프셋구조나 엘디디 구조를 형성함으로써 소오스-드레인이 바뀜에 따른 박막트랜지스터의 특성변화를 없애고, 재현성있는 미세 패턴(1.0∼0.5㎛이하)을 가공할 수 있어서, 오프셋이나 엘디디영역을 적게 형성할 수 있어 직렬저항을 감소시켜 온전류의 감소를 크게 줄이면서 누설전류를 줄일 수 있도록 하는 폴리실리콘 박막트랜지스터 제조방법을 창안한 것으로 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3(a)도 내지 제3(d)도는 본 발명 엘디디 구조를 갖는 폴리실리콘 박막 트랜지스터 제조공정도로서, 제3(a)도에 도시한 바와같이 투명절연기판(1)위에 버퍼층(2)을 증착한후 폴리실리콘을 형성한 다음 패터닝하여 활성층(3)을 형성한다. 여기서 상기 투명절연기판(1) 대신에 실리콘 웨이퍼를 사용할수도 있다.

이후, 제3(b)도에 도시한 바와같이, 상기 활성층(3)위에 실리콘 산화막인 SiO₂와 SiN_x층이 함께 적층된 SiO₂/SiN_x, SiN_x/SiO₂의 2층구조나 SiO₂/SiN_x/SiO₂, SiN_x/SiO₂/SiN_x등의 3층구조의 게이트절연막(4′)을 형성한후 그 게이트절연막(4′)위에 도핑된 폴리실리콘을 두껍게 증착한 다음 테이퍼 식각법을 이용하여 10∼70°의 패턴기울기를 갖는 게이트전극(5)을 형성한다.

다음 제3(c)도와 같이 패턴형성된 상기 게이트전극(5)을 초기에 증착한 두께의 반정도가 소비되도록 열산화하여 열산화막(11)을 형성한후, 형성된 열산화막(11)을 이용하여 이온주입법으로 상기 활성층(3)내에 고농도 불순물(n⁺)을 주입하여 저농도불순물층(6)과 소오스/드레인영역(8)을 동시에 형성하여 엘디디구조를 형성한다.

이후 제3(d)도에 도시한 바와같이 상기 열산화막(11)위에 층간 절연막(9)을 증착한후 상기 소오스/드레인 영역(8)에 금속을 접촉시키기 위해 접촉홀을 형성한다음 소오스-드레인전극(10)을 형성하여 폴리실리콘 박막트랜지스터를 제조한다.

한편, 제4(a)도 내지 제4(d)도는 본 발명 오프셋 구조를 갖는 폴리실리콘 박막트랜지스터 제조공정도로서, 제4(a)도에 도시한 바와같이 투명절연기판(1)위에 버퍼층(2)을 증착하고, 그 위에 폴리실리콘을 형성한후 패터닝하여 활성층(3)을 형성하는데 상기 투명절연기판(1) 대신에 실리콘 웨이퍼를 사용할 수있다.

이후 제4(b)도에 도시한 바와같이, 상기 활성층(3)위에 실리콘 산화막이 SiO₂나 SiN_x층이 함께 적층된 SiO₂/SiN_x, SiN_x/SiO₂구조인 2층구조나 SiO₂/SiN_x/SiO₂, SiN_x/SiO₂/SiN_x구조인 3층구조로 게이트절연막(4′)을 형성한후 상기 게이트절연막(4′)위에 도핑된 폴리실리콘을 두껍게 증착한 다음 노멀식각(Normal Etch)법을 이용하여 게이트전극(5)을 형성한다.

이후 제4(c)도에 도시한 바와같이 패턴 형성된 상기 게이트전극(5)을 초기에 증착한 두께의 반정도가 소비되도록 열산화하여 열산화막(11)을 형성한후 이온주입법으로 고농도 불순물(n⁺)을 주입하여 상기 활성층(3)내에 소오스/드레인 영역(8)을 형성하여 오프셋 구조를 형성한다.

이후 제4(d)도에 도시한 바와같이 상기 열산화막(11)위에 층간 절연막(9)을 증착한후 상기 소오스/드레인 영역(8)에 금속을 접촉시키기 위한 접촉홀을 형성한 다음 소오스-드레인 전극(10)을 형성하여 폴리실리콘 박막트랜지스터를 제조한다.

이와같이 제조되는 폴리실리콘 박막트랜지스터에 있어 게이트전극(2)을 열산화할 때 게이트절연막(4′)이 SiO₂인 경우는 활성층(3)이 같이 열산화되어 소오스/드레인 영역(8)이 없어지는 경우가 발생하게 된다.

따라서 상기에서와 같이 게이트절연막(4′)을 SiO₂와 SiN_x층이 함께 적층된 2층 또는 3층구조를 사용함으로써 열산화할시 게이트절연막(4′)이 차단층(blacking layer)로 작용할 수 있도록 하였다.

상기에서 설명한 바와 같이 본 발명은 감광막을 마스크로 쓰지않고 게이트전극을 열산화하여 오프셋이나 엘디디구조를 실현할 수 있어서, 포토공정에 의해 발생되는 미스어라인(misalign)에 의한 소오스/드레인이 바뀜에 따른 박막 트랜지스터 동작특성의 변화가 없고, 미세패턴(1.0∼0.5㎛)가공이 용이하여 오프셋이나 엘디디영역을 크게 줄일 수 있어 직렬저항 감소에 의해 온 전류의 감소가 크게 줄어들고, 오프전류도 감소되어 스위칭소자로 적합한 특성과 마스크가 필요없이 공정을 단순화 할 수 있는 효과가 있다.

Claims

투명절연기판(1)위에 버퍼층(2), 활성층(3), 게이트절연막(4′)을 순차적으로 형성하는 공정과, 상기 게이트절연막(4′)위에 폴리실리콘을 증착한 다음 테이퍼식각(Taper Etch)방법을 이용하여 게이트전극(5)을 형성한후 그 게이트 전극(5)을 열산화하여 열산화막(11)을 형성하는 공정과, 이온주입방법으로 고농도불순물(n⁺)을 주입하여 상기 열산화막(11)에 의해 저농도 불순물영역(6)과 고농도의 소오스/드레인 영역(8)을 동시에 형성시켜 엘디디구조를 형성하는 공정과, 층간 절연막(9)을 증착한후 접촉홀을 형성한 다음 소오스/드레인 전극(10)을 형성하는 공정으로 제조하는 것을 특징으로 하는 폴리 실리콘 박막트랜지스터 제조방법.
제1항에 있어서, 게이트전극(5)을 식각할 시 패턴기울기를 10∼70°로 형성함을 특징으로 하는 폴리 실리콘 박막트랜지스터 제조방법.
제1항에 있어서, 투명절연기판(1) 대신에 실리콘 웨이퍼를 사용할 수 있는 것을 특징으로 하는 폴리 실리콘 박막트랜지스터 제조방법.
제1항에 있어서, 게이트절연막(4′)을 SiO₂와 SiN_x가 함께 적층된 2층구조(SiO₂/SiNx, SiN_x/SiO₂)나 3층구조(SiO₂/SiN_x/SiO₂, SiN_x/SiO₂/SiN_x)로하여 사용함을 특징으로 하는 폴리실리콘 박막트랜지스터 제조방법.
투명절연기판(1)위에 버퍼층(2), 활성층(3), 게이트절연막(4′)을 순차적으로 형성하는 공정과, 상기 게이트절연막(4′)위에 폴리실리콘을 증착한 다음 노멀식각(Normal Etch)방법을 이용하여 게이트전극(5)을 형성한후 열산화하여 열산화막(11)을 형성하는 공정과, 이온주입방법으로 고농도 불순물(n⁺)을 주입하여 소오스/드레인 영역(8)을 형성함으로써 오프셋구조를 형성하는 공정과, 층간 절연막(9)을 증착한후 접촉홀을 형성한 다음 소오스/드레인 전극(10)을 형성하는 공정으로 제조하는 것을 특징으로 하는 폴리 실리콘 박막트랜지스터 제조방법.
제5항에 있어서, 투명절연기판(1) 대신에 실리콘 웨이퍼를 사용할 수 있는 것을 특징으로 하는 폴리실리콘 박막 트랜지스터 제조방법.
제5항에 있어서, 게이트절연막(4′)을 SiO₂와 SiN_x가 함께 적층된 2층구조(SiO₂/SiN_x, SiN_x/SiO₂)나 3층구조(SiO₂/SiN_x/SiO₂, SiN_x/SiO₂/SiN_x)로 하여 사용함을 특징으로 하는 폴리실리콘 박막 트랜지스터 제조방법.