KR20050045377A - Structure of metal wiring in semiconductor device - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 abstract description 16
- 239000010410 layer Substances 0.000 abstract description 9
- 239000011229 interlayer Substances 0.000 abstract description 8
- 238000000151 deposition Methods 0.000 description 11
- 238000001465 metallisation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명은 반도체 소자의 금속배선 구조에 관한 것으로, 금속배선이 없는 부분에는 더미 금속배선을 형성하고, 선폭이 넓은 금속배선은 다수의 홀 또는 트렌치를 형성하므로, 금속배선 형성을 위한 식각 공정시 패턴 밀도에 따른 식각 특성 차이를 감소시킬 수 있고, 선폭이 좁고 밀집된 금속배선들이 있는 부분과의 국부적 단차가 줄어 층간 절연막의 평탄화 특성을 개선시킬 수 있다. The present invention relates to a metal wiring structure of a semiconductor device, and since a dummy metal wiring is formed in a portion where there is no metal wiring, and a metal wiring having a wide line width forms a plurality of holes or trenches, a pattern during an etching process for forming metal wiring It is possible to reduce the difference in etching characteristics according to the density, and to reduce the level difference between portions having narrow line widths and dense metal interconnections, thereby improving planarization characteristics of the interlayer insulating layer.
Description
본 발명은 반도체 소자의 금속배선 구조에 관한 것으로, 특히 금속배선 형성을 위한 식각 공정시 패턴 밀도에 따른 식각 특성 차이를 감소시킬 수 있고, 층간 절연막 형성시 국부적 단차를 줄일 수 있는 반도체 소자의 금속배선 구조에 관한 것이다. The present invention relates to a metallization structure of a semiconductor device, and in particular, in the etching process for forming metallization, the difference in etching characteristics according to the pattern density can be reduced, and the metallization of the semiconductor device can reduce local steps when forming an interlayer insulating film. It's about structure.
반도체 소자에서 금속배선은 셀 영역 및 주변 영역과 같이 영역에 따라서 또는 소자 설계에 따라서 다양한 형태, 다양한 크기로 구현된다. 예를 들어, 선폭이 좁으면서 밀집되게 금속배선이 형성될 수 있고, 고립된 지역에 선폭이 넓은 금속배선이 형성될 수 있으며, 아예 금속배선이 지나가지 부분도 있다. 선폭이 좁고 밀집된 금속배선들이 있는 부분과 금속배선이 없는 부분과 선폭이 넓은 금속배선이 있는 부분이 공존하는 즉, 패턴 밀도가 다른 금속배선을 형성하는 종래 방법을 도 1을 참조하여 설명하면 다음과 같다.In semiconductor devices, metal wirings are implemented in various shapes and sizes according to regions or device designs such as cell regions and peripheral regions. For example, metal lines may be formed to be narrow and narrow in line width, metal lines having a wide line width may be formed in an isolated area, and metal lines may pass through at all. Referring to FIG. 1, a conventional method in which a portion having narrow line widths and dense metal lines, a portion having no metal line, and a portion having a wide line width coexist, that is, forming metal lines having different pattern densities will be described. same.
도 1을 참조하면, 웰, 소자 분리막, 트랜지스터 등 반도체 소자의 구성 요소들이 형성된 기판(11)이 제공된다. 이러한 기판(11) 상에 배선용 도전층을 증착하고, 포토리소그라피 공정 및 식각 공정을 실시하여, 선폭이 넓은 금속배선(12L)과 선폭이 좁고 밀집된 금속배선들(12-1, 12-2, 12-3 및 12-4)을 동시에 형성하며, 이러한 금속배선들(12L, 12-1, 12-2, 12-3 및 12-4)이 지나가지 않는 부분도 존재한다. 선폭이 넓은 금속배선(12L)은 도 3에 도시된 바와 같이, 하나의 큰 폭을 갖는 막대 패턴으로 형성된다. 이후, 금속배선들(12L, 12-1, 12-2, 12-3 및 12-4)을 포함한 전체 구조 상부에 제 1 절연막(13) 및 제 2 절연막(14)으로 이루어진 층간 절연막(134)을 형성한다. 제 1 절연막(13)은 갭 필링 특성이 우수하고 낮은 유전 상수 값을 갖는 물질 예를 들어, 유전율이 약 3.5인 FSG(Fluorinated Silicate Glass) 물질을 사용하고, 증착 방법은 갭 필링 능력이 우수한 고밀도 플라즈마(High Density Plasma; HDP) 증착 방식을 채택하고 있다. 제 2 절연막(14)은 플라즈마 증가형 화학기상증착(PECVD) 방식으로 TEOS(Tetra Ethylene Ortho Silicate) 물질을 증착하여 형성한다.Referring to FIG. 1, a substrate 11 on which components of a semiconductor device such as a well, an isolation layer, and a transistor are formed is provided. By depositing a conductive layer for wiring on the substrate 11 and performing a photolithography process and an etching process, the metal line 12L having a wide line width and the metal lines 12-1, 12-2 and 12 having a narrow line width are provided. -3 and 12-4 are formed at the same time, and there are also portions where these metal wires 12L, 12-1, 12-2, 12-3 and 12-4 do not pass. The wide wire width 12L is formed in a bar pattern having one large width as shown in FIG. 3. Thereafter, the interlayer insulating film 134 including the first insulating film 13 and the second insulating film 14 on the entire structure including the metal wires 12L, 12-1, 12-2, 12-3, and 12-4. To form. The first insulating layer 13 uses a material having excellent gap filling characteristics and a low dielectric constant value, for example, a Fluorinated Silicate Glass (FSG) material having a dielectric constant of about 3.5, and the deposition method has a high density plasma having excellent gap filling capability. (High Density Plasma; HDP) deposition method is adopted. The second insulating layer 14 is formed by depositing a TEOS (Tetra Ethylene Ortho Silicate) material by a plasma enhanced chemical vapor deposition (PECVD) method.
상기한 종래 방법으로 형성되는 금속배선 구조는 선폭이 좁고 밀집된 금속배선들(12-1, 12-2, 12-3 및 12-4)과 선폭이 넓은 금속배선(12L)과 이러한 금속배선들(12L, 12-1, 12-2, 12-3 및 12-4)이 없는 부분이 공존하는 구조이다. 이와 같이 패턴 밀도가 다른 금속배선 구조는 포토리소그라피 공정을 어렵게 하여 식각 공정 후 패턴 형상(pattern profile)이 불량해질 가능성이 높다. 또한, 밀집된 금속배선들(12-1, 12-2, 12-3 및 12-4)이 존재하기 때문에 갭 필링 능력이 우수한 고밀도 플라즈마 증착 방식을 채택하여 제 1 절연막(13)을 형성하는데, 고밀도 플라즈마 증착 특성상 선폭이 넓은 금속배선(12L) 부분과, 금속배선이 없거나 밀집된 금속배선들(12-1, 12-2, 12-3 및 12-4)이 있는 부분과는 국부적인 단차가 크게 발생한다. 이러한 상태에서 제 2 절연막(14)을 소자에 필요한 두께만큼 증착하면 표면 평탄화가 이루어지지 않기 때문에, 필요 이상으로 두껍게 증착하여 어느 정도 표면 평탄화를 이루고, 이후 에치-백(etch-back) 공정이나 화학적 기계적 연마(CMP) 공정을 실시하는 등의 추가 공정으로 표면 평탄화를 이룬다. 다시 말해서, 패턴 밀도에 따른 식각 특성의 차이에 의해 전체적으로 양호한 패턴 형상을 얻기 어려우며, 평탄화 공정의 균일도 저하, 공정 단가의 상승 및 공정시간의 지연을 감수해야 하는 등의 문제가 있다. The metal wiring structure formed by the above-described conventional method includes narrow metal wires 12-1, 12-2, 12-3, and 12-4, wide metal wires 12L, and such metal wires ( 12L, 12-1, 12-2, 12-3, and 12-4) free part coexists. As described above, the metallization structure having a different pattern density makes photolithography process difficult, and thus, a pattern profile is poor after the etching process. In addition, since the dense metal wirings 12-1, 12-2, 12-3, and 12-4 exist, the first insulating film 13 is formed by adopting a high density plasma deposition method having excellent gap filling capability. Due to the characteristics of plasma deposition, there is a large local step difference between the portion of the wide metal line 12L and the portion of the metal line 12-1, 12-2, 12-3, and 12-4 having no metal line or dense lines. do. In this state, if the second insulating film 14 is deposited to the thickness necessary for the device, the surface planarization is not performed. Therefore, the second insulating film 14 is thicker than necessary to achieve surface planarization to some extent, and then an etch-back process or chemical Surface planarization is achieved by additional processes such as mechanical polishing (CMP). In other words, it is difficult to obtain a good pattern shape as a whole due to the difference in etching characteristics depending on the pattern density, and there are problems such as a decrease in uniformity of the planarization process, an increase in process cost, and a delay in process time.
따라서, 본 발명은 금속배선 형성을 위한 식각 공정시 패턴 밀도에 따른 식각 특성 차이를 감소시켜 양호한 패턴 형상을 얻을 수 있고, 층간 절연막 형성시 국부적 단차를 줄여 평탄화 공정의 균일도을 향상시킬 수 있는 반도체 소자의 금속배선 구조를 제공함에 그 목적이 있다. Accordingly, the present invention can obtain a good pattern shape by reducing the difference in etching characteristics according to the pattern density in the etching process for forming the metal wiring, and to improve the uniformity of the planarization process by reducing the local step when forming the interlayer insulating film The purpose is to provide a metallization structure.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 금속배선 구조는 기판 상의 제 1 영역에 형성된 선폭이 좁고 밀집된 금속배선들; 기판에서 금속배선이 형성되지 않을 부분에 형성된 더미 금속배선; 및 기판 상의 제 2 영역에 형성된 다수의 홀이나 다수의 트렌치를 갖는 선폭이 넓은 금속배선을 포함한다.According to an aspect of the present invention, there is provided a metal wiring structure of a semiconductor device including narrow and dense metal wires formed in a first region on a substrate; Dummy metal wires formed on portions of the substrate where metal wires are not formed; And a wide metal line having a plurality of holes or a plurality of trenches formed in the second region on the substrate.
상기에서, 더미 금속배선은 가로와 세로의 길이중 어느 한쪽의 길이를 0.1 내지 100 ㎛로 설정하여 적어도 하나 이상의 패턴으로 형성하거나, 선폭이 좁고 밀집된 금속배선들과 유사한 패턴 구조로 형성한다. In the above, the dummy metal wiring is formed in at least one or more patterns by setting the length of one of the horizontal and vertical length to 0.1 to 100 ㎛, or formed in a pattern structure similar to the narrow and dense metal wiring.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
선폭이 좁고 밀집된 금속배선들이 있는 부분과 금속배선이 없는 부분과 선폭이 넓은 금속배선이 있는 부분이 공존하는 반도체 소자의 금속배선 구조 및 그 형성 방법을 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명의 실시예에 따른 반도체 소자의 금속배선 구조를 설명하기 위한 소자의 단면도이다.A metal wiring structure and a method of forming the semiconductor device in which a portion having a narrow line width and a portion having dense metal wiring, a portion having no metal wiring and a portion having a wide metal wiring coexist will be described with reference to FIG. 2. 2 is a cross-sectional view of a device for describing a metallization structure of a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 웰, 소자 분리막, 트랜지스터 등 반도체 소자의 구성 요소들이 형성된 기판(21)이 제공된다. 이러한 기판(21) 상에 배선용 도전층을 증착하고, 포토리소그라피 공정 및 식각 공정을 실시하여, 소자의 동작에 필요한 선폭이 넓은 금속배선(22L)과 선폭이 좁고 밀집된 금속배선들(22-1, 22-2, 22-3 및 22-4)을 형성하면서, 실재 소자에서는 금속배선이 형성되지 않는 부분에 더미 금속배선(220)을 형성한다. 더미 금속배선(220)은 가로와 세로의 길이중 어느 한쪽의 길이를 0.1 내지 100 ㎛로 설정하여 적어도 하나 이상의 패턴으로 형성하는데, 패턴의 개수는 형성될 부분의 면적 및 패턴의 크기에 의해 결정되며, 패턴의 크기 및 패턴간의 공간 거리는 금속 식각시의 패턴 밀도에 따른 식각 특성의 차이를 최대한 감소시키기 위해 선폭이 좁고 밀집된 금속배선들(22-1, 22-2, 22-3 및 22-4)과 유사한 패턴 구조로 형성하는 것이 바람직하다. 선폭이 넓은 금속배선(22L)은 도 4a에 도시된 바와 같이, 다수의 홀(H)을 갖는 구조로 형성하거나, 도 4b에 도시된 바와 같이, 다수의 트렌치(T)를 갖는 구조로 형성한다. 이후, 금속배선들(22L, 22-1, 22-2, 22-3 및 22-4) 및 더미 금속배선(220)을 포함한 전체 구조 상부에 제 1 절연막(23) 및 제 2 절연막(24)으로 이루어진 층간 절연막(234)을 형성한다. 제 1 절연막(23)은 갭 필링 특성이 우수하고 낮은 유전 상수 값을 갖는 물질 예를 들어, 유전율이 약 3.5인 FSG(Fluorinated Silicate Glass) 물질을 사용하고, 증착 방법은 갭 필링 능력이 우수한 고밀도 플라즈마(High Density Plasma; HDP) 증착 방식을 채택한다. 제 2 절연막(24)은 플라즈마 증가형 화학기상증착(PECVD) 방식으로 TEOS(Tetra Ethylene Ortho Silicate) 물질을 증착하여 형성한다. 층간 절연막(234)은 FSG 물질 및 TEOS 물질을 사용한 2중 구조뿐만 아니라, HDP 산화물 및 PECVD 산화물 또는 스핀 온(Spin On) 계열의 산화물을 2중 구조 또는 그 이상의 적층 구조로 형성할 수 있다.Referring to FIG. 2, a substrate 21 on which components of a semiconductor device, such as a well, an isolation layer, and a transistor, are formed is provided. By depositing a conductive layer for wiring on the substrate 21, and performing a photolithography process and an etching process, the wide metal line 22L and the narrow and tight line metal lines 22-1 necessary for the operation of the device are formed. While forming 22-2, 22-3 and 22-4, the dummy metal wiring 220 is formed in the part where a metal wiring is not formed in a real element. The dummy metal wires 220 are formed in at least one pattern by setting the length of one of the horizontal and vertical lengths to 0.1 to 100 μm, and the number of patterns is determined by the area of the portion to be formed and the size of the pattern. , The size of the pattern and the spacing between the patterns are narrow and dense metal wires 22-1, 22-2, 22-3 and 22-4 in order to minimize the difference in etching characteristics according to the pattern density during metal etching. It is desirable to form a pattern structure similar to the one below. The wide wire width 22L is formed as a structure having a plurality of holes H as shown in FIG. 4A, or as a structure having a plurality of trenches T as shown in FIG. 4B. . Then, the first insulating film 23 and the second insulating film 24 on the entire structure including the metal wirings 22L, 22-1, 22-2, 22-3, and 22-4 and the dummy metal wiring 220. An interlayer insulating film 234 is formed. The first insulating film 23 uses a material having excellent gap filling characteristics and a low dielectric constant value, for example, a Fluorinated Silicate Glass (FSG) material having a dielectric constant of about 3.5, and the deposition method has a high density plasma having excellent gap filling capability. High Density Plasma (HDP) deposition method is adopted. The second insulating layer 24 is formed by depositing a Tetra Ethylene Ortho Silicate (TEOS) material by a plasma enhanced chemical vapor deposition (PECVD) method. The interlayer insulating layer 234 may not only have a double structure using an FSG material and a TEOS material, but also a double structure of HDP oxide and PECVD oxide or a spin on-based oxide in a double structure or more.
상기한 본 발명의 실시예에 따라 형성되는 금속배선 구조는 선폭이 좁고 밀집된 금속배선들(22-1, 22-2, 22-3 및 22-4)과, 다수의 홀(H)이나 다수의 트렌치(T)를 갖는 선폭이 넓은 금속배선(22L)과, 적어도 하나 이상의 더미 금속배선(220)이 공존하는 구조이다. 이와 같이, 실재 소자에서 금속배선이 불필요한 부분에는 더미 금속배선(220)을 삽입하고, 선폭이 넓은 금속배선(12L)은 홀(H)이나 트렌치(T)를 파서 모든 위치에서 선폭이 좁고 밀집된 금속배선들(22-1, 22-2, 22-3 및 22-4)과 유사한 환경이 되도록 하므로, 포토리소그라피 공정 및 금속 식각 공정시 패턴 밀도에 따른 식각 특성의 차이가 감소하여 실재 소자의 동작에 사용되는 금속배선들(22L, 22-1, 22-2, 22-3 및 22-4)의 패턴 형상(pattern profile)이 양호하게된다. 또한, 밀집된 금속배선들(22-1, 22-2, 22-3 및 22-4)이 존재하기 때문에 갭 필링 능력이 우수한 고밀도 플라즈마 증착 방식을 채택하여 제 1 절연막(23)을 형성하더라도, 더미 금속배선(22L) 및 다수의 홀(H)이나 다수의 트렌치(T)를 갖는 선폭이 넓은 금속배선(22L)으로 인하여 모든 위치에서 국부적인 단차가 줄어들고, 이로 인하여 제 1 절연막(23) 상에 형성되는 제 2 절연막(24)은 두껍게 증착하지 않더라도 어느 정도 표면 평탄화가 이루어져, 평탄화 공정을 많이 하지 않아도 된다. 평탄화 공정은 CxHyFz (x, y, z는 0또는 자연수), Cl2, BCl3, SF6 등의 주기율표상의 할로겐 족의 원소를 포함하는 가스 및 N2, O2, He, Ar 등의 불활성 기체 원자 또는 분자 가스를 이용하여 에치-백(etch-back)한다.The metallization structure formed according to the embodiment of the present invention described above has a narrow line width and dense metallizations 22-1, 22-2, 22-3 and 22-4, and a plurality of holes H or a plurality of holes. The wide metal line 22L having the trench T and the at least one dummy metal line 220 coexist. As such, the dummy metal wiring 220 is inserted into a portion where the metal wiring is unnecessary in the real device, and the metal wiring 12L having a wide line width digs a hole H or a trench T so that the line width is narrow and dense at all positions. Since the environment is similar to that of the wirings 22-1, 22-2, 22-3, and 22-4, the difference in etching characteristics according to the pattern density in the photolithography process and the metal etching process is reduced, thereby reducing the difference in the operation of the actual device. The pattern profile of the metal wires 22L, 22-1, 22-2, 22-3 and 22-4 used is good. In addition, even when the first insulating film 23 is formed by adopting a high density plasma deposition method having excellent gap filling capability because the dense metal wirings 22-1, 22-2, 22-3, and 22-4 exist. Due to the wide metal wiring 22L having the metal wiring 22L and the plurality of holes H or the plurality of trenches T, the local step is reduced at all positions, thereby on the first insulating film 23. Even if the second insulating film 24 formed is not thickly deposited, the surface is flattened to some extent, and the planarization process does not have to be performed much. The planarization process is a gas containing an element of halogen group on the periodic table such as CxHyFz (x, y, z is 0 or natural number), Cl 2 , BCl 3 , SF 6 and inert gas such as N 2 , O 2 , He, Ar Etch back using atomic or molecular gas.
상술한 바와 같이, 본 발명은 금속배선 형성을 위한 식각 공정시 패턴 밀도에 따른 식각 특성 차이를 감소시켜 양호한 패턴 형상을 얻을 수 있고, 층간 절연막 형성시 국부적 단차를 줄여 평탄화 공정의 균일도을 향상시킬 수 있다.As described above, the present invention can obtain a good pattern shape by reducing the difference in etching characteristics according to the pattern density in the etching process for forming the metal wiring, it is possible to improve the uniformity of the planarization process by reducing the local step when forming the interlayer insulating film. .
도 1은 종래 반도체 소자의 금속배선 구조를 설명하기 위한 소자의 단면도;1 is a cross-sectional view of a device for explaining a metal wiring structure of a conventional semiconductor device;
도 2는 본 발명의 실시예에 따른 반도체 소자의 금속배선 구조를 설명하기 위한 소자의 단면도;2 is a cross-sectional view of a device for explaining a metallization structure of a semiconductor device according to an embodiment of the present invention;
도 3은 도 1의 선폭이 넓은 금속배선의 구조를 도시한 사시도; 및3 is a perspective view illustrating a structure of a metal wire having a wide line width in FIG. 1; And
도 4a 및 도 4b는 도 2의 선폭이 넓은 금속배선의 각기 다른 구조를 도시한 사시도이다. 4A and 4B are perspective views illustrating different structures of the wide metal wire of FIG. 2.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 기판11, 21: substrate
12-1 내지 12-4, 22-1 내지 22-4: 밀집된 금속배선12-1 to 12-4, 22-1 to 22-4: dense metal wiring
12L, 22L: 선폭이 넓은 금속배선 220: 더미 금속배선12L, 22L: wide metal wires 220: dummy metal wires
13, 23: 제 1 절연막 14, 24: 제 2 절연막13, 23: first insulating film 14, 24: second insulating film
134, 234: 층간 절연막 H: 홀134 and 234: interlayer insulating film H: hole
T: 트렌치 T: Trench
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030079429A KR20050045377A (en) | 2003-11-11 | 2003-11-11 | Structure of metal wiring in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030079429A KR20050045377A (en) | 2003-11-11 | 2003-11-11 | Structure of metal wiring in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050045377A true KR20050045377A (en) | 2005-05-17 |
Family
ID=37245074
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020030079429A KR20050045377A (en) | 2003-11-11 | 2003-11-11 | Structure of metal wiring in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050045377A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744265B1 (en) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | Method for manufacturing metal line and intermetal dielectric layer |
| KR101133513B1 (en) * | 2005-05-27 | 2012-04-05 | 매그나칩 반도체 유한회사 | Inter-metal layer dielectric formming method |
| KR20170057505A (en) * | 2015-11-16 | 2017-05-25 | 삼성디스플레이 주식회사 | Display device and mathod for manufacturing thereof |
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2003
- 2003-11-11 KR KR1020030079429A patent/KR20050045377A/en not_active Application Discontinuation
Cited By (3)
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| KR101133513B1 (en) * | 2005-05-27 | 2012-04-05 | 매그나칩 반도체 유한회사 | Inter-metal layer dielectric formming method |
| KR100744265B1 (en) * | 2005-12-28 | 2007-07-30 | 동부일렉트로닉스 주식회사 | Method for manufacturing metal line and intermetal dielectric layer |
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