KR0166823B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 균일한 비아홀 저항을 얻고 소자의 수율을 향상시키는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for obtaining a uniform via hole resistance and improving the yield of the device.
이와 같은 본 발명의 반도체 소자의 제조방법은 기판상에 일정한 크기를 갖는 복수개의 금속배선을 형성하는 공정과, 상기 기판과 금속배선상에 제1절연막을 형성하는 공정과, 상기 제1절연막상에 제2절연막을 형성하여 평탄화 시키는 공정과, 상기 금속배선상의 제1절연막과 제2절연막을 제거하여 비아홀을 형성하는 공정을 포함하여 이루어진 것이다.Such a method of manufacturing a semiconductor device of the present invention comprises the steps of forming a plurality of metal wirings having a predetermined size on a substrate, forming a first insulating film on the substrate and the metal wiring, and on the first insulating film Forming and planarizing the second insulating film; and forming a via hole by removing the first insulating film and the second insulating film on the metal wiring.
따라서, 균일한 비아홀의 저항을 얻을 수 있고 식각공정이 용이하며 소자의 수율을 향상시킬수 있다.Therefore, uniform via hole resistance can be obtained, the etching process is easy, and the yield of the device can be improved.
Description
제1도는 종래의 반도체 소자의 제조공정 단면도.1 is a cross-sectional view of a conventional semiconductor device manufacturing process.
제2도는 본 발며의 반도체 소자의 제조공정 단면도.2 is a cross-sectional view of the manufacturing process of the semiconductor device of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 금속배선1 substrate 2 metal wiring
3 : 제1절연막 4 : 제2절연막3: first insulating film 4: second insulating film
5 : 포토레지스트 6 : 비아홀5: photoresist 6: via hole
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 균일한 비아(Via)저항을 얻고 소자의 수율을 향상시키는데 적당하도록 한 반도체 소자의 제조방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device, which is suitable for obtaining a uniform via resistance and improving the yield of the device.
일반적으로 반도체 장치의 집적회로는 그 제조에 있어서 고품위 동작성능(High Circuit Performance)과 높은 집적도(High Density)를 요구한다.In general, integrated circuits of semiconductor devices require high circuit performance and high density in their fabrication.
이에 집적도가 증가하면서 이에 요구되는 보다 향상된 박막증착을 위해 기상화학증착(Chemical Vapor Deposition ; CVD) 기술이 빠른 속도로 진보되고 있다.As the degree of integration increases, chemical vapor deposition (CVD) technology is rapidly advancing for the improved thin film deposition required.
HDP(High Density Plasma) CVD는 최근에 개발된 기술로써 0.35㎛ 이하의 디자인 룰(Design Rule)을 갖는 응용주문형 집적회로(Application Specipic Integrated Circuit ; ASIC)나 DRAM 소자의 금속층간 절연막으로써 적합하다.HDP (High Density Plasma) CVD is a recently developed technology that is suitable as an Application Specipic Integrated Circuit (ASIC) with a Design Rule of 0.35㎛ or less or as an interlayer insulating film of a DRAM device.
이와 같은 HDP(High Density Plasma) CVD 산화막을 금속층간 절연막으로 사용한 경우 특이한 증착특성이 있다.When the HDP (High Density Plasma) CVD oxide film is used as the interlayer insulating film, there is a specific deposition characteristic.
즉, 하나의 챔버(Chamber)내에서 증착과 식각을 동시에 수행하면서 막을 증착시키는 특성으로 인해 금속층간 절연막 형성 이전에 하층금속 배선의 폭에 따라 산화막의 두께가 달라진다.That is, the thickness of the oxide film varies according to the width of the lower metal wiring before the interlayer insulating film is formed due to the property of depositing the film while simultaneously performing deposition and etching in one chamber.
금속배선의 폭이 증가함으로써 HDP CVD 산화막의 두께는 증가하다가 일정한 두께를 유지한다.As the width of the metal wiring increases, the thickness of the HDP CVD oxide film increases and maintains a constant thickness.
그러므로 비아홀(Via Hole) 형성시 식각할 산화막의 두께가 달라져 비아홀 저항이 불균일하게 되어 이를 해결하기 위해 여러가지 방법이 시도되고 있다.Therefore, since the thickness of the oxide layer to be etched during the formation of the via hole is changed, the via hole resistance becomes uneven, and various methods have been attempted to solve this problem.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional semiconductor device manufacturing method will be described with reference to the accompanying drawings.
제1도는 종래의 반도체 소자의 제조공정 단면도로써, 제1도(a)와 같이 기판(1)상에 복수개의 금속배선(2)을 형성하고, 상기 기판(1)과 금속배선(2)상에 제1절연막(3)을 형성한다.FIG. 1 is a cross-sectional view of a manufacturing process of a conventional semiconductor device. As shown in FIG. 1A, a plurality of metal wires 2 are formed on a substrate 1, and the substrate 1 and the metal wires 2 are formed on the substrate 1. The first insulating film 3 is formed on the substrate.
이때, 제1절연막(3)은 HDP CVD 산화막을 사용한다.At this time, the first insulating film 3 uses an HDP CVD oxide film.
HDP CVD 산화막은 상기 금속배선(2)의 폭에 따라 두께가 달라진다.The HDP CVD oxide film varies in thickness depending on the width of the metal wiring 2.
제1도(b)와 같이 상기 제1절연막(3)상에 제2절연막(4)을 형성한다.As shown in FIG. 1B, a second insulating film 4 is formed on the first insulating film 3.
이때, 제2절연막(4)은 PE-SiH4또는 PE-TEOS 산화막을 사용한다.In this case, the second insulating film 4 uses a PE-SiH 4 or PE-TEOS oxide film.
제1도(c)와 같이 SOG 에치백(Spin On Glass Etchback) 또는 포토레지스트 에치백(Photoresist Etchback) 공정을 사용하여 평탄화 시킨 다음 포토레지스트(5) 패턴을 형성한다.As shown in FIG. 1 (c), the semiconductor substrate is planarized using a SOG etch back or photoresist etchback process to form a photoresist 5 pattern.
제1도(d)와 같이 포토레지스터(5)를 마스크로 하여 포토에치 공정으로 비아홀(6)이 형성된다.As illustrated in FIG. 1D, the via hole 6 is formed by a photoetch process using the photoresist 5 as a mask.
그러나, 이와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, such a conventional method of manufacturing a semiconductor device has the following problems.
첫째, 금속배선의 레이아웃(Lay Out)이나 그 개념을 그대로 도입하는 경우 비아홀(Via Hole) 형성시 식각해야 할 산화막의 두께가 달라져 각각의 비아홀 마다 식각량이 달라지게 된다.First, when the layout (lay out) or the concept of the metal wiring is introduced as it is, the thickness of the oxide film to be etched when forming the via hole is changed, so that the etching amount is different for each via hole.
따라서 비아홀 식각공정이 쉽지 않다.Therefore, the via hole etching process is not easy.
둘째, 상기와 같이 각각의 비아홀 마다 과다 식각량이 달라지게 됨으로써 비아저항이 불균일 하게 되어 소자의 수율까지 감소시키는 단점이 있다.Second, as described above, the amount of excessive etching is different for each via hole, so that the via resistance becomes nonuniform, thereby reducing the yield of the device.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써 비아홀이 형성되는 부분의 금속배선 폭을 일정하게 하여 균일한 비아저항을 얻는데 그 목적이 있다.The present invention has been made in order to solve such a problem, and the object of the present invention is to obtain a uniform via resistance by making the metal wiring width of the portion where the via hole is formed constant.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판상에 일정한 크기를 갖는 복수개의 금속배선을 형성하는 공정과, 상기 기판과 금속배선상에 제1절연막을 형성하는 공정과, 상기 제1절연막상에 제2절연막을 형성하여 평탄화 시키는 공정과, 상기 금속배선상의 제1절연막과 제2절연막을 제거하여 비아홀을 형성하는 공정을 포함하여 이루어짐에 그 특징이 있다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a plurality of metal wirings having a predetermined size on a substrate, forming a first insulating film on the substrate and the metal wiring, And forming a second insulating film on the first insulating film to planarize the second insulating film, and forming a via hole by removing the first insulating film and the second insulating film on the metal wiring.
상기와 같은 본 발명의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the attached method of manufacturing a semiconductor device of the present invention as described above in more detail as follows.
제2도는 본 발명의 반도체 소자의 제조공정 단면도이다.2 is a cross-sectional view of the manufacturing process of the semiconductor device of the present invention.
제2도(a)와 같이 기판(1)상에 복수개의 금속배선(2)을 형성하고, 상기 기판(1)과 금속배선(2)상에 제1절연막(3)을 형성한다.As shown in FIG. 2A, a plurality of metal wires 2 are formed on the substrate 1, and a first insulating film 3 is formed on the substrate 1 and the metal wires 2.
이때, 제1절연막(3)은 HDP CVD 산화막을 사용하고 금속배선(2)의 크기는 디자인 룰(Design Rule)에 위배되지 않는 범위내에서 일정하게 한다.At this time, the first insulating film 3 uses an HDP CVD oxide film, and the size of the metal wiring 2 is made constant within a range that does not violate the design rule.
따라서, 일정한 크기의 금속배선(2)상에 형성되는 HDP CVD 산화막을 일정한 두께로 형성된다.Therefore, the HDP CVD oxide film formed on the metal wire 2 of constant size is formed to have a constant thickness.
제2도(b)와 같이 상기 제1절연막(3)상에 제2절연막(4)을 형성한다.As shown in FIG. 2B, a second insulating film 4 is formed on the first insulating film 3.
이때, 제2절연막(4)은 PE-SiH4또는 PE-TEOS 산화막 중에서 택일하여 사용한다.In this case, the second insulating film 4 is alternatively used among PE-SiH 4 or PE-TEOS oxide film.
제2도(c)와 같이 SOG 에치백(Spin On Glass Etchback) 또는 포토레지스트 에치백 공정을 사용하여 평탄화 시킨 다음 포토레지스트(5) 패턴을 형성한다.As shown in FIG. 2 (c), planarization is performed using a SOG etch back or photoresist etch back process to form a photoresist 5 pattern.
제2도(d)와 같이 포토레지스트(5)를 마스크로 하여 포토에치 공정으로 일정한 비아홀이 형성된다.As shown in FIG. 2D, a constant via hole is formed by a photoetch process using the photoresist 5 as a mask.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the manufacturing method of the semiconductor device of the present invention has the following effects.
첫째, 비아홀 형성시 식각해야 할 산화막 두께를 일정하게 함으로써 비아홀 식각공정을 용이하게 할 수 있다.First, the via hole etching process may be facilitated by making the thickness of the oxide film to be etched during the via hole formation constant.
둘째, 각각의 비아홀에 가해지는 과다 식각량이 일정하여 균일한 비아저항을 얻는다.Second, the excessive etching amount applied to each via hole is constant to obtain a uniform via resistance.
셋째, 균일한 비아저항을 얻음으로써 소자의 수율을 향상시킬수 있다.Third, the yield of the device can be improved by obtaining a uniform via resistance.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035411A KR0166823B1 (en) | 1995-10-13 | 1995-10-13 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035411A KR0166823B1 (en) | 1995-10-13 | 1995-10-13 | Semiconductor device manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0166823B1 true KR0166823B1 (en) | 1999-02-01 |
Family
ID=19430191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950035411A KR0166823B1 (en) | 1995-10-13 | 1995-10-13 | Semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0166823B1 (en) |
-
1995
- 1995-10-13 KR KR1019950035411A patent/KR0166823B1/en not_active IP Right Cessation
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