KR20050033484A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 소자가 차지하는 면적을 최소화하여 다수의 소자를 한정된 면적에 집적시킴으로써 센서 소자가 고출력 및 소형화할 수 있도록 하는 것이다. 본 발명에서는, 비정질 반도체막(대표적으로는 비정질 실리콘막)을 사용하는 센서 소자와, 땜납 리플로우 공정과 같은 실장 공정 시의 온도에 견딜 수 있는 플라스틱 막 기판 위에 활성층으로서 사용되는 결정 구조를 갖는 반도체막(대표적으로는 다결정 실리콘막)을 갖는 TFT를 포함하는 출력 증폭회로를 일체화시킴으로써 고출력화 및 소형화가 달성된다. 본 발명에 따르면, 구부림 응력에 견딜 수 있는 센서 소자가 얻어질 수 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 센서 소자와, 박막 트랜지스터(이하, "TFT"라 함)로 구성된 회로를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
여기서 반도체장치는 반도체 특성을 이용함으로써 기능할 수 있는 전반적인 장치를 가리킨다는 점에 유의해야 한다. 전기 광학장치와, 반도체회로와, 전자기기는 반도체장치에 포함된다.
종래, 고체 촬상소자로서, 단결정 실리콘 기판을 사용하는 센서소자와, 비정질 실리콘 막을 사용하는 센서 소자가 있다.
단결정 실리콘 기판을 사용한 센서소자의 특징은, 단결정 실리콘 기판 위에 출력 증폭회로를 제조하고, 이 출력 증폭회로를 센서소자와 일체화시킴으로써 고출력이 얻어질 수 있다는 점이다. 그러나, 파장감도 보정필터가 필요하기 때문에 패키징된 완성 부품의 형상이 간결하게 되지 않고, 단결정 실리콘 기판을 사용하는 센서소자의 특성이 폭넓게 변동한다고 하는 문제가 있다.
한편, 비정질 실리콘막을 사용하는 센서소자의 특징은, 이 센서소자의 파장감도가 인간의 눈에 가깝기 때문에, 적외선 차단필터 등의 보정필터가 필요하지 않다는 것이다. 그러나, 센서소자의 출력값은 증폭되지 않기 때문에 제한이 있다. 따라서, 센서소자의 출력값이 작기 때문에 다른 신호의 노이즈 등에 의해 영향을 받기 쉽다. 센서소자의 출력값은 센서소자의 면적 또는 두께와 같은 절대량에 의존한다. 그러므로, 비정질 실리콘막을 사용하는 센서소자의 출력값을 증가시키기 위하여, 비정질 실리콘막을 사용하는 센서소자의 면적을 증대시킬 필요가 있다.
비정질 실리콘막을 사용하는 센서소자에 연산증폭기를 외부적으로 구비함으로써 비정질 실리콘막을 사용하는 센서소자의 출력을 증폭하는 것이 가능하다. 그러나, 이 경우에 외부 부품수가 증가하여 센서 회로가 커진다고 하는 또 다른 문제가 있다.
비정질 실리콘막을 사용하는 센서소자의 광 감도는 단결정 실리콘 기판을 사용하는 센서소자의 10분의 1 이하이다. 그러므로, 비정질 실리콘막을 센서소자가 액정 프로젝터 등의 대면적을 필요로 하는 표시장치에 사용될 경우, 대면적 표시장치에서는 배선이 길어지기 때문에, 상기 표시장치는 노이즈의 영향을 받기가 쉽다. 따라서, 대형 표시장치에 비정질 실리콘막을 사용한 센서소자를 사용하기 위해서는 배선의 차폐가 필요하므로, 표시장치를 제조하는 비용은 상승한다.
본 발명자는 유리 기판 위에 센서소자와, TFT로 구성된 회로를 갖는 반도체장치에 관하여, 특허문헌 1 내지 4를 출원한 바 있다.
[특허문헌 1] 일본 특허공개 평성6-275808호
[특허문헌 2] 일본 특허공개 2001-320547호
[특허문헌 3] 일본 특허공개 2002-62856호
[특허문헌 4] 일본 특허공개 2002-176162호
본 발명의 목적은 센서소자가 보다 고출력화 및 소형화될 수 있도록 하기 위하여, 소자가 차지하는 면적을 축소하여 복수의 소자를 한정된 면적에 집적시키는 것이다.
단결정 실리콘 기판을 사용하는 센서소자와 비정질 실리콘막을 사용하는 센서소자는 소형 사이즈가 되면, 그 만큼 부품이 실장되는 영역이 작아진다. 따라서, 예를 들어, 납땜에 의해 부품이 실장될 때, 부품을 단단하게 고착시키는 것이 곤란하다. 부품이 고착되는 영역이 작고 센서소자의 경도(단결정 실리콘 기판 또는 유리 기판 등의 기계적 강도를 의미함)가 높은 경우에, 부품에 대해 구부림 응력(bending stress)이 가해지면, 응력이 충분히 완화되지 않으므로, 고착 강도와 기계적 응력이 균형을 잃게 되어 부품이 단단하게 고착되지 않을 수도 있다.
따라서, 본 발명의 목적은 또한 구부림 응력에 대해 높은 저항력을 갖는 센서소자를 제공하는 것이다.
본 발명에서는, 땜납 리플로우 처리 등의 실장 공정에서 온도에 견딜 수 있는 플라스틱 막 기판 위에 결정구조를 갖는 반도체막(대표적으로는 다결정 실리콘막)을 활성층으로 사용하는 TFT를 포함하는 출력 증폭회로와, 비정질 반도체막(대표적으로는 비정질 실리콘막)을 사용하는 센서소자를 일체화시킴으로써 고출력화 및 소형화가 달성된다. 또한, 광 센서소자가 센서 기판 위에서 증폭회로에 직접 접속되어 있기 때문에, 노이즈가 중첩되기 어렵다. 더불어, 본 발명은 구부림 응력에 대해 높은 저항력을 갖는 센서소자를 제공할 수 있다.
본 발명에 따르면, 한 쌍의 전극을 갖는 센서소자의 수광 영역에는, 제1전극이 수광 영역의 전체 면적과 중첩하도록 구비되는 것이 아니라, 수광 영역의 일부만 중첩하도록 구비된다. 그 결과, 보다 많은 광량이 광전 변환층에 흡수된다. 그러므로, 광전 변환층에 입사하는 거의 모든 광은 제1전극(투명전극)을 통과하지 않고, 층간 절연막, 기저 절연막 및, 막 기판만을 통과하여 광전 변환층에 도달한다. 제2전극은 센서소자의 수광 영역 전체에 걸쳐 구비됨을 유의해야 한다. 광전 변환층이 p형 반도체층 또는 n형 반도체층을 포함하는 다층 구조를 가지면, 광전 변환층은 p형 반도체층 또는 n형 반도체층으로서 기능한다. 그러나, p형 반도체층과 n형 반도체층은 제1전극으로도 또는 제2전극으로도 부르지 않는다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 광전 변환층 위의 제2전극을 구비한다. 증폭회로는 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 구비한다.
본 발명의 반도체장치는 광 센서로서 기능할 수 있다. 다이오드(포토다이오드)에 입사한 광은 광전 변환층에서 흡수되어 광 전하를 형성한다. 이 광에 의해 형성된 광 전하의 양은 광전 변환층에서 흡수된 광의 양에 의존한다. 광에 의해 형성된 광 전하는 TFT를 포함하는 회로에 의해 증폭되어 검출된다.
본 발명의 다이오드는 제1전극과 제2전극 사이에 광전 변환층이 끼워진 쇼트키(schottky) 다이오드이다. 광을 전기신호로 변환하는 광전 변환소자로서, 상기 다이오드 뿐만 아니라 PIN형 다이오드, PN형 다이오드, 애벌런치(avalanche) 다이오드 등이 사용될 수 있음에 유의해야 한다.
제1전극과 제2전극 사이에 끼워진 광전 변환층은 i형(진성) 반도체층, p형 반도체층 또는 n형 반도체층의 단층일 수도 있음에 유의해야 한다. 다른 방안으로서, 제1전극과 제2전극 사이에 끼워진 광전 변환층은 i형(진성) 반도체층과 n형 반도체층, i형(진성) 반도체층과 p형 반도체층, 또는 p형 반도체층과 n형 반도체층의 2층일 수도 있다.
PIN형 포토다이오드는 한 쌍의 전극과, p형 반도체층과, n형 반도체층과, p형 반도체층과 n형 반도체층 사이에 끼워진 i형(진성) 반도체층으로 구성된다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에서 부분적으로 접촉하는 p형 비정질 반도체층과, p형 비정질 반도체층 위에서 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에서 접촉하는 n형 비정질 반도체층과, n형 비정질 반도체층 위에서 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로서 사용하는 n채널 TFT를 구비한다.
또한, 비정질 반도체막 뿐만 아니라 미세 결정 반도체막 등의 결정 반도체막이 p형 반도체층과, n형 반도체층과, i형(진성) 반도체층으로서 사용될 수 있다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에 결정 반도체막을 포함하는 광전 변환층과, 광전 변환층 위에 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로서 사용하는 TFT를 구비한다.
불순물을 전달하는 n형 또는 p형의 밀도는 미세 결정 반도체막을 사용함으로써 증가될 수 있으므로, 막의 전기 저항은 감소될 수 있다.
p형 반도체층, n형 반도체층 및 i형(진성) 반도체층으로서, 감압 열 CVD법, 플라즈마 CVD법, 스퍼터링법 등에 의해 얻어지는 반도체 재료를 사용하는 것이 가능하다. 예를 들어, 실리콘 또는 실리콘 게르마늄 합금(Si1-xGex(X=0.0001 내지 0.02))이 사용될 수 있다.
본 명세서에서는, 50㎚보다 큰 입자 크기를 갖는 결정 입자를 포함하는 막은 결정 구조를 갖는 반도체막이라 한다. 보다 구체적으로, 대략 수㎚ 내지 50㎚ 범위의 입자 크기를 갖는 결정 입자를 포함하는 막은 결정 반도체막이라 한다. 대략 수㎚ 내지 50㎚ 범위의 크기를 갖는 결정 입자를 포함하는 비정질 반도체막도 결정 반도체막이라 한다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는, 캐소드측 위의 전극(제1전극)과, 캐소드측의 전극 위에 부분적으로 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 광전 변환층 위에 접촉하는 애노드측 위의 전극(제2전극)을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용하는 n채널 TFT를 구비한다. 광 센서소자와 증폭회로는 접착층을 거쳐 플라스틱 기판 위에 구비된다.
본 발명에서, 제1전극은 n채널 TFT의 소스 전극 또는 드레인 전극과 동일한 재료로 구성된다. 또한, 광전 변환층은 n채널 TFT의 층간 절연막 위에 접촉하도록 구비된다.
n채널 TFT 뿐만 아니라 p채널 TFT도 사용될 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는, 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 비정질 반도체층과, p형 비정질 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 비정질 반도체층과, n형 비정질 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 p채널 TFT를 구비한다.
PIN형 포토다이오드의 경우, p형 반도체층과, n형 반도체층과, i형(진성) 반도체층 중에서 p형 반도체층과 n형 반도체층은 결정 반도체막으로 형성할 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 결정 반도체층과, p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체층을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체층을 포함하는 광전 변환층 위에 접촉하는 n형 결정 반도체층과, n형 결정 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 n채널 TFT를 구비한다.
상기 구성에서, n채널 TFT 뿐만 아니라 p채널 TFT도 사용될 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는, 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 결정 반도체층과, p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 결정 반도체층과, n형 결정 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 p채널 TFT를 구비한다.
PIN형 포토다이오드의 경우, p형 반도체층과, n형 반도체층과, i형(진성) 반도체층 중에서 n형 반도체층만 결정 반도체막으로 형성할 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 비정질 반도체층과, p형 비정질 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 결정 반도체층과, n형 결정 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 n채널 TFT를 구비한다.
상기 구성에서, n채널 TFT 뿐만 아니라 p채널 TFT도 사용될 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는, 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 비정질 반도체층과, p형 비정질 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 결정 반도체층과, n형 결정 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 p채널 TFT를 구비한다.
PIN형 포토다이오드의 경우, p형 반도체층과, n형 반도체층과, i형(진성) 반도체층 중에서 p형 반도체층만 결정 반도체막으로 형성할 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 비정질 반도체층과, n형 비정질 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 n채널 TFT를 구비한다.
상기 구성에서, n채널 TFT 뿐만 아니라 p채널 TFT도 사용될 수 있다. 본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 개시한다. 광 센서소자는 제1전극과, 제1전극 위에 부분적으로 접촉하는 p형 결정 반도체층과, p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층 위에 접촉하는 n형 비정질 반도체층과, n형 비정질 반도체층 위에 접촉하는 제2전극을 구비한다. 증폭회로는 결정 구조를 갖는 반도체막을 활성층으로 사용한 p채널 TFT를 구비한다.
상기 각 구성에서, 광 센서소자와 증폭회로는 접착층을 통해 플라스틱 기판 위에 구비된다.
상기 각 구성에서, 플라스틱 기판을 갖는 칩의 외부단자는 2단자 구성이고, 종래의 단일 비정질 가시광선 센서와 마찬가지로 적은 핀 구성이며, 실장 위치에서 가시광선을 검출하는 것이 가능하다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 제조하는 방법을 개시한다. 상기 방법은, 증폭회로의 박막 트랜지스터의 소스 영역 또는 드레인 영역과 접속하는 소스 전극 또는 드레인 전극을 형성함과 동시에, 박막 트랜지스터의 층간 절연막 위에 접촉하는 제1전극을 형성하는 공정과, 제1전극 및 층간 절연막을 덮도록 제1도전형 결정 반도체막과, 비정질 반도체막과, 제2도전형 결정 반도체막을 순차적으로 적층하는 공정과, 제2도전형 결정 반도체막 위에 제2전극을 형성하는 공정과, 제2전극을 마스크로 사용하여 제1도전형 결정 반도체막과, 비정질 반도체막과, 제2도전형 결정 반도체막을 자기 정렬되게 에칭하는 공정을 포함한다.
상기 제조방법에서, 제1도전형 결정 반도체막과, 비정질 반도체막과, 제2도전형 결정 반도체막에 의해 형성되는 다층은 광전 변환층이다. 제1전극은 캐소드측 전극이고, 제2전극은 애노드측 전극이다.
상기 제조방법에 의해 얻어지는 반도체장치에서는, 상기 제2전극을 마스크로 사용하여 에칭함으로써, 제2전극의 단면과 상기 광전 변환층의 단면이 일치하게 된다.
본 발명에서는, 일본 특허공개 제2003-174153호에 기재된 박리 및 전사 기술을 이용함으로써, 센서소자와 증폭회로가 플라스틱 막 기판에 전사된다. 상기 특허 공개공보에 개시된 기술 뿐만 아니라 다른 기술(피박리 막을 건식 에칭 또는 습식 에칭에 의해 제거하는 박리 기술인, 일본 특개평 08-288522호, 일본 특개평 08-250745호 또는 일본 특개평 08-264796호에 개시된 기술 등)이 사용될 수도 있다.
본 발명은 광 센서소자와 증폭회로를 갖는 칩이 실장된 반도체장치를 제조하는 방법을 개시하며, 상기 제조방법은, 제1기판 위에 증폭회로와 광 센서소자를 포함하는 피박리층을 형성하는 공정과, 증폭회로와 광 센서소자를 포함하는 피박리층을 제1기판으로부터 박리하는 공정과, 증폭회로와 광 센서소자를 포함하는 피박리층을 제2기판에 전사하는 공정과, 제2기판을 분리하여 증폭회로와 광 센서소자를 포함하는 칩을 제조하는 공정과, 증폭회로와 광 센서소자를 포함하는 칩을 땜납 리플로우 처리에 의해 인쇄 회로기판에 실장하는 공정을 포함한다.
상기 구성에서, 증폭회로와 광 센서소자를 포함하는 피박리막을 제1기판으로부터 박리하여 제2기판에 전사하는 공정은, 피박리층 위에 용매에 녹는 유기 수지막을 도포하는 제1공정과, 유기 수지막에 제3기판을 제1의 양면 테이프에 의해 접착시켜서 피박리층과 유기 수지막이 제1기판과 제3기판 사이에 끼워지도록 하는 제2공정과, 제2의 양면 테이프에 의해 제4기판을 제1기판에 접착하는 제3공정과, 제4기판이 접착된 제1기판과, 피박리층을 물리적 수단 또는 에칭에 의해 분리하는 제4공정과, 제1의 접착재료에 의해 제2기판을 피박리층에 접착시켜서 피박리층이 제3기판과 제2기판 사이에 끼워지도록 하는 제5공정과, 제1의 양면 테이프로 접착된 피박리층과 제3기판을 분리하는 제6공정과, 피박리막과 제1의 양면 테이프를 분리하는 제7공정과, 유기 수지막을 제거하는 제8공정을 더 포함한다.
상기 제조방법에 있어서, 용매는 물 또는 알코올이다. 상기 제조방법에서, 제1기판은 유리 기판이고, 제3기판 및 제4기판은 석영기판 또는 금속기판이다. 또한, 상기 제조방법에서 제2기판은 플라스틱 막 기판이다.
본 발명은 어떠한 구조를 갖는 TFT에도 적용될 수 있다. 예를 들어, 본 발명은 상부 게이트형 TFT, 하부 게이트형(역방향 스태거형) TFT 또는 스태거형 TFT에 적용될 수 있다. 또한, TFT는 단일 게이트 구조 뿐만 아니라 복수의 채널형성 영역을 갖는 멀티 게이트 구조, 예를 들어 더블 게이트 구조를 가질수도 있다.
동일 기판 위에 가시광선 센서와, TFT를 포함하는 증폭회로를 일체로 형성함으로써, 비용의 삭감과, 박형화됨으로 인한 부품체적의 감소와, 부품 실장 면적의 축소와, 노이즈 중첩의 감소가 가능하다.
가시광선 센서가 비정질 실리콘막을 사용하여 형성되면, 적외선 차단필터가 더 이상 필요하지 않으며, 가시광선 센서 사이에서 출력값의 변동성이 축소된 가시광선 센서가 얻어질 수 있다. 또한, 동일 기판 위에 형성된 TFT를 포함하는 증폭회로는 출력전류의 증대와 변동성의 억제를 가능하게 한다. 또한, 증폭회로가 출력을 증폭시키므로, 수광영역은 축소될 수 있다. 그러므로, 장치가 소형화 및 경량화될 수 있고, 부품의 수는 감소될 수 있다.
플라스틱 막 기판을 사용함으로써 내충격성이 증가될 수 있고, 구부러지고 비틀릴 수 있는 가시광선 센서가 얻어질 수 있다. 또한, 가시광선 센서가 박형이기 때문에 곡면에 실장될 수 있다. 내열성이 높은 플라스틱 막 기판을 사용하면, 종래의 SMD 부품과 마찬가지로 가시광선 센서가 땜납 리플로우 공정에 의해 실장될 수도 있다.
이하, 본 발명의 최선의 실시형태에 대하여 설명한다.
도 1a는 본 발명의 광 센서 칩의 실장 단면도이다. 도 1a는 2단자를 갖는 가시광선 센서 칩(2.O㎜ ×1.5㎜)의 예를 도시한다. 도 1a에서, 참조번호 10은 막 기판을 나타내며, 참조번호 11은 접착층, 참조번호 12는 기저 절연막, 참조번호 13은 게이트 절연막이다. 수광되는 광은 막 기판(10), 접착층(11), 기저 절연막(12) 및, 게이트 절연막(13)을 통과하므로, 이들은 높은 투과율을 갖는 재료로 이루어지는 것이 바람직하다. 또한, 땜납 리플로우 처리 등의 실장 공정시의 온도(대략 250℃)에 견딜 수 있는 플라스틱 기판이 막 기판(10)으로서 사용된다. 예를 들어, 유리 전이 온도 Tg가 400℃ 이상인 HT 기판(Nippon Steel Chemical Co., Ltd에 의해 제조됨)이 막 기판(10)으로서 사용된다. 또한, HT기판은 높은 투과율(400㎚의 파장에 대해 90% 이상)과, 낮은 열팽창성(CTE < 48ppm)을 가진다.
PIN형 포토다이오드(25)는 제1전극(19)과, 제2전극(23)과, p형 반도체층(21p)과, n형 반도체층(21n)과, p형 반도체층과 n형 반도체층 사이에 끼워진 i형(진성) 반도체층(21i)을 가진다.
PIN형 포토다이오드(25)의 출력값을 증폭시키기 위하여 동일한 기판 위에 구비된 증폭회로는, n채널 TFT(30, 31)에 의해 형성되는 전류 미러회로를 가진다. 도 1a는 2개의 TFT만을 도시하고 있지만, 실제로는 출력값을 5배로 증가시키기 위하여, 2개의 n채널 TFT(30)(채널 사이즈 L/W = 8㎛/50㎛)와 10개의 n채널 TFT(31)(채널 사이즈 L/W = 8㎛/50㎛)가 구비된다. 이 실시예에서는, 출력값을 100배로 증가시키기 위하여, 1개의 n채널 TFT(30)와 100개의 n채널 TFT(31)가 구비된다.
도 1b는 2개의 단자를 갖는 가시광선 센서 칩의 등가 회로도이다. 도 1b는 n채널 TFT를 사용하는 등가 회로도이지만, p채널 TFT만 사용될 수도 있다.
p채널 TFT를 사용하는 경우, 등가 회로도는 도 12에 도시된 바와 같다. 도 12의 단자 전극(26, 53)은 도 1b에 도시된 것과 동일하고, 이들 단자 전극은 도 12에 도시된 바와 같이, 포토다이오드(1225)와 p채널 TFT(1230, 1231)에 각각 접속될 수도 있다. p채널 TFT를 사용하는 경우, p채널 TFT(1230)는 포토다이오드(1225)의 애노드측 전극에 전기적으로 접속된다. p채널 TFT(1230)와 접속되는 제2전극(애노드측 전극) 위에 n형 반도체층과, i형 반도체층과, p형 반도체층을 순차적으로 적층한 후에 제1전극(캐소드측 전극)을 형성함으로써 포토다이오드(1225)가 형성될 수 있다. 막의 적층 순서는 반대로 할 수도 있다. 이 경우, 제1전극(캐소드측 전극) 위에 p형 반도체층과, i형 반도체층과, n형 반도체층을 순차적으로 적층한 후에 p채널 TFT(1230)와 접속하는 제2전극(애노드측 전극)을 형성하고, 그 다음에 제1전극과 접속하는 캐소드측 단자 전극을 형성함으로써, 포토다이오드가 형성된다.
출력값을 더욱 증폭시키기 위하여, 증폭회로는 n채널 TFT 또는 p채널 TFT가 적절하게 조합된 연산증폭기를 가질 수도 있다. 그러나, 이 경우에 단자의 수는 5이다. 증폭회로가 연산 증폭기를 가지며, 레벨 시프터(level shifter)가 사용되면, 전원 수를 감소시킴으로써 단자의 수를 4로 감소시키는 것이 가능하다.
이 실시예는 n채널 TFT(30, 31)가 단일 게이트 구조를 갖는 상부 게이트형 TFT인 예를 도시하고 있지만, 더블 게이트 구조를 갖도록 하여 TFT 간의 온(ON) 전류의 변동성을 감소시킬 수도 있다. 또한, 오프(OFF) 전류값을 감소시키기 위하여, n채널 TFT(30, 31)가 저농도 드레인(LDD : Lightly Doped Drain) 구조를 가질 수도 있다. LDD구조는, 채널 형성 영역과, 고농도로 불순물 원소를 첨가하여 형성되는 소스 영역 또는 드레인 영역 사이에 저농도로 불순물 원소를 첨가한 LDD 영역으로 불리우는 영역이 구비된 구조이다. LDD 구조는 드레인 근처의 전계를 완화시켜서 핫-캐리어 주입에 의한 열화를 방지하는 유익한 효과를 가진다. 또한, 핫-캐리어에 의한 온(ON)-전류값의 열화를 방지하기 위하여, n채널 TFT(30, 31)가 GOLD(Gate-drain Overlapped LDD) 구조를 가질 수도 있다. 게이트 절연막을 통해 LDD 영역이 게이트 전극과 중첩하도록 배치된 구조인 GOLD 구조는, 드레인 근처의 전계를 완화하여 핫-캐리어 주입으로 인한 열화를 방지함에 있어서 LDD 구조보다도 더욱 유리한 효과가 있다. 따라서, GOLD 구조는 드레인 근처의 전계 강도를 완화시켜서 핫-캐리어 주입에 의한 열화를 방지함에 있어서 효과적이다.
배선(14)은 제1전극(19)에 접속되어 증폭회로의 TFT(30)의 채널 형성 영역에도 연장되므로, 배선은 게이트 전극으로도 작용한다.
배선(15)은 제2전극(23)과, TFT(31)의 드레인 전극 또는 소스 전극과 접속된다. 또한, 참조번호 16, 18은 무기 절연막을 나타내며, 참조번호 17은 도포법에 의해 형성되는 절연막을 나타내며, 참조번호 20은 접속 전극을 나타낸다. 수광되는 광은 무기 절연막(16, 18)과 도포법에 의해 형성되는 절연막(17)을 통과하기 때문에, 이들 막은 높은 투과율을 갖는 재료로 형성되는 것이 바람직하다. 도포법에 의해 형성되는 절연막 뿐만 아니라 CVD법에 의해 형성되는 무기 절연막도 절연막(17)으로서 사용될 수 있음에 유의해야 한다. CVD법에 의해 형성되는 무기 절연막이 절연막(17)으로서 사용되면, 고착 강도는 향상될 수 있다.
단자 전극(50)은 배선(14, 15)을 형성하는 공정과 동일한 공정으로 형성된다. 단자 전극(51)은 배선(19, 20)을 형성하는 공정과 동일한 공정으로 형성된다.
애노드측 단자 전극(26)은 제2전극(23)에 접속되고, 땜납(64)에 의해 인쇄 회로기판(60) 위의 전극(61)에 실장된다. 한편, 캐소드측 단자 전극(53)은 단자 전극(26)을 형성하는 공정과 동일한 공정으로 형성되며, 땜납(63)에 의해 인쇄 회로기판(60) 위의 전극(62)에 실장된다.
이하, 상기 구조를 얻기 위한 제조공정을 도 2a 내지 도 3c를 참조하여 설명한다. 유리 기판 위에 형성된 반도체소자는 박리 및 전사되어, 접착층(11)을 이용하여 막 기판(10)에 부착된다.
본 실시예는, 스퍼터링법에 의해 형성된 금속막(W, WN 또는 Mo 등)과 산화 실리콘막을 사용한 박리방법에 의해 반도체소자가 박리 및 전사되는 예를 나타낸다.
우선, 유리 기판(제1기판(70)) 위에 반도체 소자가 형성된다. 여기서, 유리 기판으로서 AN100이 사용된다. 그 다음, 스퍼터링법에 의해 유리 기판 위에 금속막(71), 여기에서는 텅스텐막(막 응력을 감소시키기 위한 막형성 조건 : Ar 유량 100 sccm, 막형성 압력 2Pa, 막형성 전력 4kW, 기판 온도 200℃, 막 두께 10㎚ ∼ 200㎚, 바람직하게는 50㎚ ∼ 75㎚)이 형성된다. 그 후, 대기에 접촉하지 않고, 기저 절연막(12)의 제1층이 되는 산화막, 여기서는 산화 실리콘막이 스퍼터링법에 의해 150㎚ ∼ 200㎚의 두께로 적층된다. 산화막의 두께는 금속막의 두께보다 2배 이상인 것이 바람직하다. 이들 막이 적층될 때, 금속막(71)과 산화 실리콘막의 사이에 비정질 산화 금속막(산화 텅스텐막)이 2㎚ ∼ 5㎚의 두께로 형성되는 것에 유의해야 한다. 이후의 박리 공정에서는, 텅스텐막 내부에서, 또는 산화 텅스텐막과 산화 실리콘막의 계면에서, 또는 산화 텅스텐막과 텅스텐막의 계면에서 분리가 발생한다. 텅스텐막 뿐만 아니라, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os 및 Ir로 구성된 그룹으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 이루어진 단층 또는 적층이 사용될 수 있다. 또한, 질화 티타늄, 질화 텅스텐, 질화 탄탈 또는 질화 몰리브덴 등의 질소를 포함하는 상기 단층 또는 적층도 사용될 수 있다.
스퍼터링법에 의해 기판 단면에 막이 형성되므로, 기판 단면에 형성된 텅스텐막, 산화 텅스텐막 및 산화 실리콘막은 SF6 가스와 He 가스를 사용한 건식 에칭과 02 애싱(ashing)에 의해 제거되는 것이 바람직하다는 것에 유의해야 한다.
다음으로, 기저 절연막(12)의 제2층이 되는 질산화 실리콘막은 PCVD 법에 의해 100㎚의 두께로 형성된다. 그 다음, 대기에 접촉하지 않으면서, 수소를 포함하는 비정질 실리콘막은 54㎚의 두께로 그 위에 적층된다. 질산화 실리콘막은 유리 기판으로부터 알칼리 금속 등의 불순물 확산을 방지하는 차단층인 것에 유의해야 한다.
다음으로, 상기 비정질 실리콘막은 공지된 방법(고체상 결정화법, 레이저 결정화법, 촉매 금속을 사용한 결정화법 등)에 의해 결정화되어서, 활성층으로서 사용되는 다결정 실리콘막이 형성된다. 본 실시예에서는, 촉매 금속을 사용한 결정화법에 의해 다결정 실리콘막이 얻어진다. 중량 환산으로 10ppm인 니켈을 포함하는 아세트산 니켈염 용액은 스피너(spinner)에 의해 상기 비정질 실리콘막에 도포된다. 다른 방법으로서, 스퍼터링법에 의해 니켈 원소가 상기 비정질 실리콘막의 전면에 살포될 수도 있다. 그 다음, 가열 처리를 행하여 비정질 실리콘막이 결정화되어, 결정 구조를 갖는 반도체막(여기서는 다결정 실리콘층)이 형성된다. 열처리(500℃에서 1시간) 한 후, 결정화를 위한 열처리(550℃에서 4시간)를 행하여 결정 구조를 갖는 실리콘막이 얻어진다.
비정질 실리콘막을 410℃ 이상으로 가열하여 다결정 실리콘막이 형성될 경우, 비정질 실리콘막은 수소를 포함하고 있으므로, 다결정 실리콘막을 형성함과 동시에 실리콘막으로부터 수소가 분리될 수 있다. 400℃ 이상의 온도에서 열처리를 행하면, 비정질 산화 금속막이 결정화되고, 결정 구조를 갖는 산화 금속막이 얻어질 수 있다. 그러므로, 410℃ 이상의 온도로 열처리가 수행되면, 결정 구조를 갖는 산화 금속막이 형성되고 수소가 분리된다. 410℃ 이상의 온도에서 열처리가 종료한 후, 비교적 작은 힘(예를 들어, 인간의 손, 노즐로부터 내뿜어지는 가스의 풍압 및 초음파)을 가함으로써, 산화 텅스텐막의 내부에서, 또는 산화 텅스텐막과 산화 실리콘막의 계면에서, 또는 산화 텅스텐막과 텅스텐막의 계면에서 분리가 발생한다. 결정구조를 갖는 산화 금속막을 얻을 정도로 충분히 높은 온도에서 열처리가 수행되면, 산화 금속막의 조성이 변화되고, 산화 금속막의 막 두께가 약간 얇아진다는 점에 유의해야 한다. 또한, 결정 구조를 갖는 산화 텅스텐막은 복수의 결정구조(WO2, WO3, WOx(2 <Ⅹ<3))를 가지며, 열처리에 의해 WO3 은 WO2 또는 WOx로 변화한다.
다음으로, 희석한 불산 등에 의해 결정 구조를 갖는 실리콘막 표면의 산화막을 제거한 후, 결정화율을 높이고 결정 입자 내에 남겨지는 결함을 보수하기 위하여, 대기 또는 산소 분위기 하에서 레이저광(ⅩeCl : 파장 308㎚)이 조사된다. 400㎚ 이하의 파장을 갖는 엑시머 레이저광, 또는 YAG 레이저의 제2고조파 또는 제3고조파가 사용된다. 레이저광이 광학계에 의해 100 ∼ 500mJ/㎠ 범위의 에너지 밀도를 갖도록 집광되고 오버랩율이 90 ∼ 95% 범위로 설정되도록, 대략 10 ∼ 1000Hz 범위의 펄스 반복 주파수를 갖는 펄스 레이저광이 조사되어 실리콘막의 표면에 주사된다. 본 실시예에서는, 펄스 반복 주파수가 30Hz이고, 에너지 밀도가 470 mJ/㎠이다. 대기 또는 산소 분위기 하에서 레이저 광이 조사되므로, 실리콘막의 표면에 산화막이 형성되는 것에 유의해야 한다. 본 실시예는 펄스 레이저를 사용한 예를 나타내고 있지만, 연속파 레이저가 사용될 수도 있다. 연속파 레이저가 사용되면, 연속파 고체상태 레이저를 사용하고 기본파의 제2고조파 내지 제4고조파를 적용하여 비정질 반도체막을 결정화시키는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본 파장 1064㎚)의 제2고조파(532㎚)나 제3고조파(355㎚)가 사용될 수 있다. 연속파 레이저를 사용할 경우에는, 연속파 YVO4 레이저로부터 출사된 레이저광이 을 비선형 광학소자에 의해 10W의 출력 전력을 갖는 고조파로 변환된다. 상기 고조파는 공진기 내에 YVO4 결정과 비선형 광학소자를 넣음으로써 얻어질 수 있다. 광학계를 통해 조사면 위에 사각형 형상 또는 타원 형상으로 레이저광을 성형하여, 상기 레이저광을 피처리 물체에 조사하는 것이 바람직하다. 이 때, 대략 0.01 ∼ 100MW/㎠(바람직하게는 0.1 ∼ 10MW/㎠) 범위의 에너지 밀도가 필요하다. 그 다음, 대략 10 ∼ 2000㎝/s 범위의 속도로 레이저광에 대하여 반도체막을 이동시키면서 레이저광이 반도체막에 조사될 수도 있다.
다음으로, 상기 레이저 조사에 의해 형성된 산화막에 부가하여, 오존수를 사용하여 120초 동안 표면을 처리하여 산화막이 추가로 형성된다. 이와 같이 형성된 전체적으로 1 내지 5㎚의 두께를 갖는 산화막은 장벽층으로서 작용한다. 이 장벽층은 결정화시에 첨가된 니켈을 산화막으로부터 제거하기 위해 형성된다. 본 실시예에서는 오존수를 사용하여 장벽층이 형성되지만, 본 발명은 이것에 한정되지 않는다. 산소 분위기 하에서 자외선의 조사에 의해 결정 구조를 갖는 반도체막의 표면을 산화시키는 방법, 또는 산소 플라즈마 처리에 의해 결정 구조를 갖는 반도체막의 표면을 산화시키는 방법, 또는 플라즈마 CVD법, 또는 스퍼터링법, 또는 증착법에 따라 대략 1 ∼ 10㎚의 두께로 산화막을 적층함으로써 장벽층이 형성될 수도 있다. 장벽층을 형성하기 전에, 레이저 조사에 의해 형성된 산화막은 제거될 수도 있다.
다음으로, 게터링 사이트(gettering site)가 되는 아르곤 원소를 포함하는 비정질 실리콘막은 스퍼터링법에 의해 10㎚ ∼ 400㎚의 두께로 장벽층 위에 형성된다. 본 실시예에서는, 아르곤 원소를 포함하는 비정질 실리콘막이 실리콘 타겟을 이용하여 아르곤을 포함한 분위기 하에서 100㎚의 두께로 형성된다. 플라즈마 CVD법을 사용하는 경우, 모노실란과 아르곤의 유량비(SiH4 : Ar)가 1:99이고, 막 형성 압력이 6.665Pa(0.05Torr)이며, RF 파워 밀도가 0.087W/㎠이며, 막 형성 온도는 350℃인 조건하에서 아르곤 원소를 포함하는 비정질 실리콘막이 형성된다.
그 다음, 650℃의 온도를 갖는 퍼니스(furnace)에서 3분간 열처리를 시행하여 게터링이 수행된다. 따라서, 결정 구조를 갖는 반도체막 중의 니켈 농도는 감소된다. 퍼니스 뿐만 아니라 램프 어닐링 장치가 사용될 수도 있다.
다음으로, 장벽층을 에칭 스톱퍼로 사용하여, 게터링 사이트인 아르곤 원소를 포함하는 비정질 실리콘막을 선택적으로 제거한 후, 상기 장벽층은 희석한 불산에 의해 선택적으로 제거된다. 게터링 처리시에 니켈은 산소의 농도가 높은 영역으로 이동하기 쉬운 경향이 있으므로, 산화막을 포함하는 장벽층을 게터링 후에 제거하는 것이 바람직하다는 점에 유의해야 한다.
반도체막이 촉매 원소를 이용하여 결정화되지 않을 경우에는, 장벽층의 형성, 게터링 사이트의 형성, 게터링을 위한 가열, 게터링 사이트의 제거, 장벽층의 제거 등의 공정은 필요하지 않다.
다음으로, 얻어진 결정구조를 갖는 실리콘막(다결정 실리콘막이라고도 함)의 표면에 오존수를 이용하여 얇은 산화막이 형성된 후, 제1의 포토 마스크가 사용되어 레지스트 마스크가 형성되고, 에칭 처리가 수행되어 아일랜드(island) 형상의 반도체층이 형성된다. 아일랜드 형상의 반도체층을 형성한 후, 레지스트 마스크는 제거된다.
다음으로, 필요하다면, TFT의 임계치를 제어하기 위해서 소량의 불순물 원소(붕소 또는 인)가 첨가된다. 여기서는, 디보란(B2H6)이 플라즈마로 여기되어 질량 분리없이 아일랜드 형상의 반도체층에 첨가되도록 이온 도핑법이 수행된다.
그 다음, 실리콘막의 표면을 세정함과 동시에 불산을 포함하는 에칭액으로 산화막을 제거한 후, 게이트 절연막(13)이 되는 실리콘을 주성분으로 하는 절연막이 형성된다. 플라즈마 CVD법에 의해 115㎚의 두께로 질산화 실리콘막(조성비 Si = 32%, 0 = 59%, N = 7%, H = 2%)이 형성된다.
다음으로, 게이트 절연막 위에 금속막을 형성한 후, 제2의 포토마스크가 형성되고, 금속막이 패터닝되어 제2의 포토마스크를 이용하여 게이트 전극, 배선(14, 15) 및 단자 전극(50)이 형성된다. 그 다음, 활성층을 도핑하여 TFT의 소스 영역 또는 드레인 영역이 형성된다.
CVD법에 의해 산화 실리콘막을 포함하는 제1의 층간 절연막(도면에는 도시하지 않음)이 50㎚ 두께로 형성된 후, 각각의 반도체층에 첨가된 불순물 원소를 활성화시키기 위한 공정이 수행된다. 이 활성화 공정은, 램프 광원을 사용한 급속 열처리법(RTA법), 또는 YAG 레이저나 엑시머 레이저가 뒷면으로부터 조사되는 방법, 또는 로를 사용한 열처리, 또는 이들 방법 중 어느 하나와 조합한 방법에 의해 수행될 수도 있다.
다음으로, 수소를 포함하는 질산화 실리콘막으로 이루어진 제2의 층간 절연막(16)이 형성된 후, 열처리(300 ∼ 550℃에서 1 ∼ 12시간)가 수행되어 반도체층을 수소화시킨다. 이 공정은 제1의 층간 절연막(16)에 포함되는 수소를 이용하여 반도체층의 댕글링 본드(dangling bond)를 종단하는 공정이다. 산화 실리콘막을 포함하는 절연막(13)의 존재에 관계없이 반도체층은 수소화될 수 있다.
다음으로, 제2의 층간 절연막(16) 위에 절연 재료로 이루어진 제3의 층간 절연막(17)이 형성된다. 도포법에 의해 형성된 유기 절연막 또는 CVD법에 의해 형성된 무기 절연막이 제3의 층간 절연막(17)으로서 사용될 수 있다. 본 실시예에서는, 두께 0.8㎛의 아크릴 수지막이 형성된다.
다음으로, 제3의 층간 절연막(17) 위에 스퍼터링법에 의해 250㎚ ∼ 350㎚의 두께로 무기 절연 재료로 이루어진 제4의 층간 절연막(18)이 형성된다. 제3의 층간 절연막으로서 무기 절연막이 형성되면, 제4의 층간 절연막(18)은 필요하지 않다는 점에 유의해야 한다.
다음으로, 제3의 포토마스크를 이용하여 레지스트 마스크가 형성되고, 층간 절연막(16, 17, 18)과 게이트 절연막(13)을 선택적으로 에칭하여 콘택홀이 형성된다. 그 다음에, 레지스트 마스크는 제거된다.
다음으로, 금속막을 적층한 후, 제4의 포토마스크를 이용하여 레지스트 마스크가 형성된다. 금속 적층막을 선택적으로 에칭함으로써, 제1전극(19), 접속 전극(20), 단자 전극(51), TFT의 소스 전극 또는 드레인 전극이 형성된다. 그 다음에, 레지스트 마스크는 제거된다. 금속 적층막은 100㎚ 두께의 Ti막과, 350㎚ 두께의 Si를 미량으로 포함하는 Al막과, 100㎚ 두께의 Ti막을 포함하는 3층 구조인 점에 유의해야 한다.
이상의 공정에 따르면, 다결정 실리콘막을 활성층으로 사용하는 상부 게이트형 TFT(30, 31)가 제조될 수 있고, 도 2a에 도시된 구조가 얻어진다.
다음으로, 광전 변환층으로서 p형 반도체층과, i형(진성) 반도체층과, n형 반도체층이 제1전극 위에 순차적으로 적층된다.
p형 반도체층으로서, PCVD법을 사용하여 전극 간격 32㎜, 막 형성 압력 266Pa, RF파워 550W로 하고, SiH4(유량 4sccm)와, B2H6(유량 20sccm)와, H2(유량 773sccm)를 원료 가스로 하는 조건 하에서 막 두께 50㎚의 p형 비정질 실리콘막이 형성된다.
또한, i형(진성) 반도체층으로서, PCVD법을 사용하여 전극 간격 36㎜, 막 형성 압력 133Pa, RF파워 50W ∼ 88W로 하고, SiH4(유량 100sccm)와, H2(유량 1000sccm)를 원료 가스로 하는 조건 하에서 막 두께 600㎚의 i형 비정질 실리콘막이 형성된다.
또한, n형 반도체층으로서, PCVD법을 사용하여 전극 간격 36㎜, 막 형성 압력 133Pa, RF파워 300W로 하고, SiH4(유량 5sccm)과, PH3(유량 30sccm)과, H2 (유량 950sccm)을 원료 가스로 하는 조건 하에서 막 두께 70㎚의 n형 비정질 실리콘막이 형성된다.
광전 변환층을 형성하기 전에, 층간 절연막(18)과의 밀착성을 향상시키기 위한 처리 예를 들어, Ar 플라즈마 처리나 CF4 플라즈마 처리가 수행될 수도 있다.
다음으로, 금속막, 여기에서는 100㎚ 두께를 갖는 Ti막을 형성한 후, 제5의 포토마스크가 사용되어 레지스트 마스크를 형성한다. 그 다음, Ti막이 에칭되어 제2전극(23)을 형성한다. 건식에칭 또는 습식에칭의 어느 쪽이나 사용될 수 있으며, 에칭액(NH40H : H202 : H20 = 2 : 5 : 2)을 이용하여 에칭이 수행된다. 여기서, 1개의 광 센서의 제2전극(23)의 면적은 1.57㎟이고, 이 면적은 수광 면적과 거의 동등하다. 그 다음, 레지스트 마스크는 제거된다.
다음으로, 제6의 포토마스크가 사용되어 레지스트 마스크를 형성하고, 비정질 실리콘막의 적층된 층을 선택적으로 에칭함으로써 광전 변환층(21p, 21i, 21n)이 형성된다. 건식에칭 또는 습식에칭의 어느 쪽이나 사용될 수 있으며, 여기서는, 에칭 가스로서 SF6(유량 20sccm)과 He(유량 20sccm)을 사용한 건식에칭이 수행된다. 건식에칭에서는 SF6 뿐만 아니라 NF3도 사용될 수 있다. 그 다음에, 레지스트 마스크는 제거된다.
이상의 공정은, 도 2b에 도시된 바와 같이, 제1전극(19)과, 비정질 실리콘막을 포함하는 광전 변환층(21p, 21i, 21n)과, 제2전극(23)을 갖는 포토다이오드를 형성한다.
다음으로, 절연막으로서, 포토다이오드의 전면에 걸쳐 1 내지 30㎛ 범위의 두께로 봉입 수지(24)가 형성된다. 여기서는, 1.6㎛의 두께를 갖는 아크릴 수지막이 절연막으로서 형성된다. 다른 방안으로서, 도포법에 의해 얻어지는 알킬 그룹을 포함하는 SiOx막, 예를 들어, 실리카 유리(silica glass), 알킬 실록산(siloxane) 중합체, 알킬 실세스퀵산(silsesquixane) 중합체, 또는 실세스퀴옥산(silsesquioxane) 수소화물 중합체와 같은 SiOx막으로 이루어진 절연막이 사용될 수도 있다. 실록산 중합체의 예로서, Toray, Inc에 의해 제조된 도포용 절연재료인 PSB-K1 또는 PSB-K31과, Catalysts & Chemicals Industries Co., Ltd에 의해 제조된 도표용 절연재료인 ZRS-5PH가 주어진다. 절연막이 알킬 그룹을 포함하는 SiOx막으로 이루어지면, 실장 강도가 향상될 수 있다. 그 다음, 제7의 포토마스크가 사용되어 레지스트 마스크를 형성하고, 유기 절연막을 선택적으로 에칭함으로써 콘택홀이 형성된다. 그 다음에, 레지스트 마스크는 제거된다.
본 실시예는 포토리소그래피 기술에 따라 수지막을 패터닝함으로써 봉입 수지를 형성하는 예를 보여주고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 봉입 수지는 스크린 인쇄법에 의해 형성될 수도 있다. 다른 방안으로서, CVD법에 의해 형성된 무기 절연막이 봉입층으로서 사용될 수도 있다.
다음으로, 금속 마스크를 사용한 스퍼터링법에 의해 단자 전극(26, 53)이 형성된다. 단자 전극(26, 53)은 Ti막과, Ni막과, Au막을 적층함으로써 형성된다. 도 5는 금속 마스크를 사용한 스퍼터링법에 의하여 유리 기판 위에 형성된 Ti막과, Ni막과, Au막의 적층막의 고착강도를 평가한 결과를 도시한다. 0.3㎜, 0.5㎜ 또는 0.7㎜의 폭을 갖는 구멍을 지닌 금속 마스크를 사용하여 한 쌍의 전극 패턴이 형성된다. 마스크 아래의 편평하게 적층된 재료의 양을 고려하면, 단자 전극(26)과 단자 전극(53)의 간격은 0.3㎜ 이상인 것이 바람직하다. 도 5에서 종축은 고착 강도, 횡축은 전극 쌍의 면적의 합을 나타낸다. 도 5로부터 알 수 있는 바와 같이, 샘플들은 5N 이상의 고착 강도를 가지고 있으므로, 각 샘플은 단자 전극으로서 충분한 고착 강도를 가지고 있다는 점을 알 수 있다.
또한, 본 실시예는 금속 마스크를 사용한 스퍼터링법에 의해 단자 전극이 형성되는 예를 보여주고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, Ni 페이스트(paste)를 사용한 스크린 인쇄법에 의해 단자 전극이 형성될 수도 있다.
이상의 공정에 따르면, 땜납 접속이 가능한 단자 전극(26, 53)이 형성되고, 도 2c에 도시된 구조가 얻어진다. 7장의 포토마스크와 1장의 금속 마스크 즉, 합계 8장의 마스크는 광 센서와 증폭회로를 제조할 수 있다.
다음으로, 물 또는 알코올에 녹을 수 있는 접착 재료가 전면에 도포되어 소성된다. 이 접착 재료는 예를 들어, 에폭시, 아크릴 또는 실리콘 등의 조성을 가질 수도 있다. 여기서는, 스핀 코팅에 의해 수용성 수지(Toagosei Co., Ltd에 의해 제조된 VL-WSHLlO)로 이루어진 막(74)이 30㎛ 두께로 도포되고, 막(74)을 임시로 경화시키기 위하여 2분간 노광된다. 그 다음, 상기 막은 UV 광에 의해 뒷면으로부터 2.5분, 표면으로부터 10분, 합계 12.5분간 노광되어, 완전히 경화된다. 이 수용성 수지막은 평탄화막으로서 기능한다. 따라서, 나중의 공정에서 기판이 접합될 때, 평탄화막의 표면과 기판 면이 거의 평행하게 되도록 접착될 수 있다. 이 수용성 수지막이 없으면, 압착될 때에 전극이나 TFT에 의한 요철이 생길 수도 있다.
나중의 박리 단계를 용이하게 수행하기 위하여, 금속막(71)과 금속 산화막 간의 밀착성, 또는 금속 산화막과 산화막 간의 밀착성은 부분적으로 저하된다. 밀착성을 부분적으로 저하시키기 위해서는, 박리하려고 하는 영역의 가장자리를 따라 금속 산화막에 레이저광이 부분적으로 조사되거나, 금속 산화막의 일부 또는 계면의 일부분에 손상을 주기 위하여, 박리하려고 하는 영역의 가장자리를 따라 외부로부터 국소적으로 압력이 가해진다. 구체적으로, 다이아몬드 펜과 같은 단단한 바늘을 수직으로 꽉 눌러서 하중을 가면서 움직일 수도 있다. 스크라이버 장치를 사용하여, 압력을 가하면서 0.1㎜ ∼ 2㎜ 범위로 단단한 바늘을 움직이는 것이 바람직하다. 따라서, 박리 단계 전에 박리가 발생하기 쉬울 것 같은 부분 즉, 트리거(trigger)를 형성하는 것이 중요하다. 밀착성을 선택적(부분적)으로 미리 저하시킴으로써, 박리불량이 방지되고 수율이 증가될 수 있다.
다음으로, 양면 테이프(73)를 사용하여 수용성 수지로 이루어진 막(74)에 제2기판(72)을 붙인다. 또한, 양면 테이프(75)를 사용하여 제1기판(70)에 제3기판(76)을 붙인다. 제3기판(76)은 나중의 박리 단계에서 제1기판(70)이 파손되는 것을 막는다. 제2기판(72)과 제3기판(76)은 제1기판(70)보다도 강성이 높은 석영 기판 또는 반도체 기판인 것이 바람직하다. 양면 테이프 뿐만 아니라 접착 재료가 사용될 수도 있다. 예를 들어, 자외선 조사에 의해 박리되는 접착 재료가 사용될 수도 있다.
다음으로, 금속막(71)이 형성된 제1기판(70)은 밀착성을 부분적으로 저하시킨 영역 측으로부터 물리적 수단에 의해 박리된다. 비교적 작은 힘(예를 들어, 인간의 손, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등)에 의해 박리될 수 있다. 이에 따라, 산화 실리콘층(12) 위에 형성된 피박리막은 제1기판(70)으로부터 분리될 수 있다. 도 3a는 박리 후의 상태를 도시한다.
박리한 후, WO2는 모두 제1기판에 잔존하고, WO3의 1/3은 제1기판에 잔존하며, WO3의 2/3는 피박리층에 잔존한다. 박리는 산화 텅스텐막의 내부 특히, WO2와 WOx와의 경계, 또는 WO2와 WO3와의 경계로부터 생기기 쉽다. 산화 텅스텐막은 피박리층에 부분적으로 잔존하지만, 산화 텅스텐막은 투명하기 때문에 반드시 제거할 필요는 없다. 본 실시예에서는 제거된다.
이렇게 하여, 유리 기판 위에서만 얻을 수 있을 것 같은 전기 특성, 대표적으로는 전계효과 이동도가 높은 TFT를 포함하는 회로가 그대로 막 기판 위에 전사될 수 있다.
다음으로, 접착 재료(11)에 의해 제4기판(10)과 산화물층(12)(및 피박리층)이 접착된다(도 3b). 산화물층(12)(및 피박리층)과 제4기판을 접착시키는 접착 재료(11)는 제2기판(72)과 피박리층을 접착시키는 양면 테이프(73)보다 더 높은 밀착성을 갖는 것이 필요하다.
접착 재료(11)로서는, 반응경화형 접착제, 열경화형 접착제, 자외선경화형 접착제 등의 광경화형 접착제, 혐기형(anaerobic) 접착제 등이 있다.
다음으로, 양면 테이프(73)로부터 제2기판(72)이 분리된다. 그 다음에, 양면 테이프(73)는 박리된다. 또한, 물을 이용하여 수용성 수지(74)를 용해시킴으로써 수용성 수지(74)가 제거된다(도 3c).
이상의 공정에 따르면, 플라스틱 기판(10)에 전사된 TFT로 이루어진 증폭회로와 광 센서소자가 얻어질 수 있다.
다음으로, CO2 레이저나 다이서(dicer)에 의해 절단함으로써 복수의 광 센서 칩이 분리된다. 광 센서소자가 설치된 기판은 막 기판이므로, 비교적 용이하게 절단될 수 있다. 1장의 대면적 기판(예를 들어, 600㎜ ×720㎜의 크기)으로부터 대량의 광 센서 칩(각각 2㎜ ×1.5㎜의 크기)이 제조될 수 있다.
도 4a는 1개의 광 센서 칩(2㎜ ×1.5㎜)의 단면도이고, 도 4b는 그 배면도, 도 4c는 그 평면도이다. 도 4d는 위에서 관찰된 광 센서 칩의 외관을 보여주는 사진이다. 도 1a 내지 도 3c에서 도시된 바와 동일한 참조 번호가 도 4a 내지 도 4d의 동일한 부품에 대해 사용되고 있다.
도 4a에서, 기판(10)과, 접착층(11)과, 소자 형성영역(400)과, 전극(26, 53)의 전체 두께는 0.25 ±0.05㎜이다. 또한, 도 4b에서, 단자 전극(26, 53)의 각각은 0.6㎜ ×1.1㎜의 크기를 가지며, 전극 간격은 0.4㎜이다. 도 4c에서, 수광부(401)의 면적은 캐소드 전극의 면적과 거의 동등하고, 1.57㎟이다. 증폭회로부(402)는 약 100개의 TFT를 가진다.
최종적으로, 얻어지는 광 센서 칩은 인쇄 회로기판(60)에 실장된다. 단자 전극(26, 53)을 전극(61, 62)과 접속하기 위하여, 스크린 인쇄법 등에 의해 인쇄 회로기판(60)의 전극(61, 62) 위에 땜납이 미리 형성된다. 땜납과 단자 전극이 접속된 후, 땜납 리플로우 처리가 수행되어 광 센서 칩을 인쇄 회로기판(60)에 실장한다. 땜납 리플로우 처리는 불활성가스 분위기 하에서 255℃ ∼ 265℃ 범위의 온도로 약 10초간 수행된다. 그러므로, 기판(10)은 적어도 이 땜납 리플로우 처리에서 260℃ 이상의 온도에 견딜 수 있는 막 기판인 것이 바람직하다. 기판(10)으로서 사용되는 HT기판은, 대략 수㎚의 직경을 갖는 무기 입자가 유기 폴리머 매트릭스에 확산된 재료로 이루어진 시트 형상을 갖는 플라스틱 기판이다. HT기판은 400℃ 이상의 유리 전이온도 Tg를 가지며, 땜납 리플로우 처리에 대해 충분한 내구력을 갖는다. 또한, 땜납 뿐만 아니라 금속(금, 은 등)으로 이루어진 범프, 또는 도전성 수지로 이루어진 범프가 사용될 수 있다. 또한, 환경 문제를 고려하여 무연 땜납을 사용할 수도 있다.
도 1a는 이상의 공정을 거쳐서 실장된 광 센서 칩을 도시한 것이다.
도 6은 광 센서의 조도특성을 도시한 그래프이다. 도 6에서, 종축은 광전류의 양 IL(㎂), 횡축은 조도 Ev(lx)를 나타내고 있다. 도 6에 도시된 본 발명의 광 센서(출력값을 100배로 하는 증폭회로가 구비된 회로일체형 광 센서)에서는, 10 룩스(lux)의 조도에서 약 10㎂의 광 전류가 얻어질 수 있다.
도 11은 출력값을 10배로 하는 증폭회로가 구비된 회로일체형 광 센서의 전기 특성(I-V 특성)을 도시한 것이다. 출력값을 10배로 하기 위하여, 2개의 n채널 TFT(30)(채널 사이즈 L/W = 8㎛/50㎛)와, 20개의 n채널 TFT(31)(채널 사이즈 L/W = 8㎛/50㎛)가 설치된다. 증폭회로가 상이한 배율을 가질 때, 출력값은 그 배율에 따라 변함으로, 증폭회로가 (10배) 기능하고 있는 것을 알 수 있다. 도 11에서, 횡축에 표시한 전압은 회로도(도 1b)에서 TFT측에 접속되어 있는 전원 전위에 해당하고, 광 센서의 제1전극 측의 전위는 0(V)에 해당한다. 종축에 표시한 전류값은 광 센서의 출력인 것에 유의해야 한다.
이상의 구성을 갖는 본 발명에 대해 아래의 실시예에서 상세하게 설명한다.
[실시예 1]
본 실시예는 최선의 실시형태로 도시한 것과 일부 상이한 제조 공정을 도 7a 및 도 7b를 참조하여 설명한 것이다. 도 7a 및 도 7b에서 제2전극을 제외한 동일한 부품에 대해서는 도 1a 내지 도 3c와 동일한 참조 번호가 사용되고 있음에 유의해야 한다.
우선, 최선의 실시형태에 따라 광전 변환층을 형성하고, 나중에 제2전극이 되는 금속막을 형성하는 공정까지 수행된다.
본 실시예에서는, 마스크와 공정의 수를 감소시키기 위하여, Ti로 이루어진 제2전극(723)을 형성한 후, 에칭 가스가 교체되고, 제2전극(723)을 형성하기 위해 사용된 레지스트 마스크(722)를 이용하여 비정질 실리콘막을 포함하는 광전 변환층이 자기 정렬되게 에칭된다. 이 공정의 단면도는 도 7a에 도시되어 있다.
광전 변환층이 패터닝될 때, 제1전극(19)의 상부 표면은 Ti이므로, 제1전극(19)은 에칭 스토퍼로서 기능하고, 절연막(18)도 에칭 스토퍼로서 기능한다.
다음으로, 레지스트 마스크(722)가 제거되고, 봉입 수지(24)가 형성된다. 그 다음에, 콘택홀을 형성한 후, 최선의 실시형태와 마찬가지로 단자 전극(26, 53)이 형성된다(도 7b).
이후의 공정은 최선의 실시형태와 동일하므로, 여기에서는 그 설명을 생략한다.
이렇게 하여, 6장의 포토 마스크와 1장의 금속 마스크 즉, 합계 7장의 마스크가 광 센서와 증폭회로를 제조할 수 있다.
이들은 자기 정렬되게 형성되므로, 최선의 실시형태에 비해 제2전극의 면적이 약간 확대될 수 있다.
본 실시예는 최선의 실시형태와 조합될 수 있다.
[실시예 2]
본 실시예는 최선의 실시형태에서 도시한 것과 제2전극 패턴이 상이한 제조 공정에 대해 도 8a 및 도 8b를 참조하여 도시한 것이다. 제2전극 패턴을 제외하고는 도 8a 및 도 8b에서 동일한 부품에 대해서는 도 1a 내지 도 3c와 동일한 참조 번호가 사용되고 있다. 도 8a 및 도 8b는 증폭회로를 도시하고 있지 않지만, 최선의 실시형태와 마찬가지로 증폭회로가 형성된다.
우선, 최선의 실시형태에 따라 광전 변환층을 형성하고, 나중에 제2전극이 되는 금속막을 형성하는 공정까지 수행된다.
본 실시예에서는 마스크와 공정의 수를 감소시키기 위하여, Ti로 이루어진 제2전극(823)을 형성한 후, 에칭 가스가 교체되고, 제2전극(823)을 형성하기 위해 사용된 레지스트 마스크(822)를 이용하여 비정질 실리콘막을 포함하는 광전 변환층이 자기 정렬되게 에칭된다. 도 8a는 이 공정의 단면도를 도시한 것이다.
제2전극(823)은 제1전극(19)을 완전히 덮도록 한 패턴 형상을 가진다. 제2전극(823)과 자기 정렬되게 형성된 광전 변환층도 제1전극(19)을 완전히 덮도록 한 패턴 형상을 가진다.
다음으로, 레지스트 마스크(822)가 제거되고, 봉입 수지(24)가 형성된다. 최선의 실시형태와 마찬가지로, 콘택홀을 형성한 후, 단자 전극(26, 53)이 형성된다(도 8b).
이후의 공정은 최선의 실시형태와 동일하므로, 여기에서는 그 설명을 생략한다.
이렇게 하여, 최선의 실시형태에 비해 제2전극의 면적은 확대될 수 있다.
6장의 포토 마스크와 1장의 금속 마스크 즉, 합계 7장의 마스크는 광 센서와 증폭회로를 제조할 수 있다.
본 실시예는 최선의 실시형태와 자유롭게 조합될 수 있다.
[실시예 3]
n채널 TFT만을 사용하는 증폭회로의 예를 도시한 상기 실시예에 비해, 본 실시예는 복수의 n채널 TFT와, p채널 TFT를 사용한 연산증폭기의 예를 나타낸 것이다.
우선, 최선의 실시형태와 마찬가지로, 제1의 포토마스크를 이용하여 레지스트 마스크를 형성하고, 에칭이 수행되어 아일랜드 형상의 반도체층이 형성된다. 이 단계에서, 아일랜드 형상의 반도체층은 유리 기판의 텅스텐막과 기저 절연막(912) 위에 형성된다.
다음으로, 필요하면 TFT의 임계치를 제어하기 위하여 미량의 불순물원소(붕소 또는 인)가 도핑된다. 여기서, 디보란(B2H6)이 플라즈마로 여기되어 질량분리하지 않고 아일랜드 형상의 반도체층에 첨가되도록 이온 도핑법이 수행된다.
다음으로, 불산을 포함하는 에칭액에 의해 산화막을 제거함과 동시에, 실리콘막의 표면은 세정된다. 그 후, 게이트 절연막(913)이 되는 실리콘을 주성분으로 하는 절연막이 형성된다.
다음으로, 게이트 절연막 위에 20 ∼ 100㎚ 두께의 제1도전막과, 100 ∼ 400㎚ 두께의 제2도전막이 형성된다. 본 실시예에서는, 게이트 절연막(913) 위에 50㎚ 두께의 질화 탄탈막과, 370㎚ 두께의 텅스텐막이 순차적으로 적층되고, 이하에 나타낸 순서에 따라 패터닝함으로써 각 게이트 전극과 각 배선이 형성된다.
제1도전막과 제2도전막은 Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료나 화합물재료로 형성된다. 또한, 제1도전막과 제2도전막으로서, 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금이 사용될 수 있다. 또한, 도전막은 2층 구조로 형성될 수 있을 뿐만 아니라, 50㎚ 두께의 텅스텐막과, 500㎚ 두께의 알루미늄 및 실리콘 합금(Al-Si)막과, 30㎚ 두께의 질화 티타늄막을 순차적으로 적층한 3층 구조로 형성될 수도 있다. 상기 3층 구조에서는, 제1도전막인 텅스텐막 대신에 질화 텅스텐막이 사용될 수도 있고, 제2도전막인 Al-Si 합금막 대신에 알루미늄 및 티타늄의 합금막(Al-Ti)이 사용될 수도 있으며, 제3도전막인 질화 티타늄막 대신에 티타늄막이 사용될 수도 있다. 또한, 도전막은 단층 구조를 가질 수도 있다.
제1도전막 및 제2도전막을 에칭(제1의 에칭 처리 및 제2의 에칭 처리)하기 위하여 ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법이 사용될 수도 있다. ICP 에칭법을 사용하고, 에칭 조건(코일 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절하게 조절함으로써 원하는 테이퍼(tapered) 형상으로 막을 에칭할 수 있다. 레지스트 마스크를 형성한 후, 에칭용 가스로서 CF4와 Cl2와 O2가 각각 가스 유량비 25/25/10(sccm)으로 사용되고, 1Pa의 압력으로 코일 전극에 700W의 RF(13.56MHz) 전력이 인가되는 제1의 에칭 조건 하에서 에칭 처리가 수행된다. 기판측(시료 스테이지)에도 150W의 RF(13.56MHz) 전력이 인가되고, 실질적으로 음의 자기 바이어스 전압이 가해진다. 기판측의 전극은 12.5㎝ ×12.5㎝의 크기를 갖는 것에 유의해야 한다. 코일 전극(여기서는 코일이 설치된 석영 원판을 의미함)은 25㎝의 직경을 갖는 원판이다. 제1의 에칭 조건 하에서 W막이 에칭되고, 그 단부는 테이퍼 형상으로 만들어진다. 다음으로, 레지스트 마스크를 제거하지 않고 제2의 에칭 조건 하에서 에칭 처리가 수행된다. 제2의 에칭 조건에서는, 에칭용 가스로서 CF4와 Cl2가 각각 가스 유량비 30/30(sccm)으로 사용되고, 1Pa의 압력으로 코일 전극에 500W의 RF(13.56MHz)를 인가함으로써 플라즈마가 생성된다. 그 다음, 약 30초 동안 에칭 처리가 수행된다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz)전력이 인가됨으로써, 실질적으로 음의 자기 바이어스 전압이 가해진다. CF4와 Cl2의 혼합 가스를 이용하는 제2의 에칭 조건 하에서는, W막과 TaN막이 모두 동일한 정도로 에칭된다. 제1의 에칭 조건과 제2의 에칭 조건은 제1의 에칭 처리로 불리워지는 것에 유의해야 한다.
다음으로, 레지스트 마스크를 제거하지 않고 제2의 에칭 처리가 수행된다. 에칭용 가스로서 CF4와 Cl2가 각각 가스 유량비 30/30(sccm)으로 사용되고, 1Pa의 압력으로 코일 전극에 500W의 RF(13.56MHz)전력을 인가함으로써 플라즈마가 생성되는 제3의 에칭 조건 하에서 에칭 처리가 수행된다. 에칭은 약 60초 동안 수행된다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz)전력이 인가됨으로써, 실질적으로 음의 자기 바이어스 전압이 가해진다. 그 후, 레지스트 마스크를 제거하지 않고, 에칭용 가스로서 CF4와 Cl2와 O2가 각각 가스 유량비 20/20/20(sccm)으로 사용되고, 1Pa의 압력으로 코일 전극에 500W의 RF(13.56MHz)전력을 인가함으로써 플라즈마가 생성되는 제4의 에칭 조건 하에서 에칭이 수행된다. 에칭은 약 20초 동안 수행된다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz)전력이 인가되며, 실질적으로 음의 자기 바이어스 전압이 가해진다. 제3의 에칭 조건과 제4의 에칭 조건은 제2의 에칭 처리로 불리워지는 것에 유의해야 한다. 이 단계에서 제1도전층(945a, 946a)을 하부층으로 갖고, 제2도전층(945b, 946b)을 상부층으로 갖는 게이트 전극과, 배선(914, 915)과, 단자 전극(도면에 도시하지 않음)이 형성된다.
다음으로, 레지스트 마스크를 제거한 후, 게이트 전극을 마스크로 사용하여 전면에 도핑하는 제1의 도핑 처리가 수행된다. 제1의 도핑 처리는 이온 도핑법, 혹은 이온 주입법에 의해 수행될 수도 있다. 이온 도핑법은, 도스량이 1.5 ×1013ions/㎠이고, 가속 전압이 50 ∼ 100keV인 조건 하에서 수행된다. n형을 부여하는 불순물 원소로서, 대표적으로 인(P) 또는 비소(As)가 사용된다. 자기 정렬되도록 제1의 불순물영역(n－－영역)이 형성된다.
다음으로, 구동회로의 p채널 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 근처의 영역을 보호하기 위하여 레지스트 마스크가 새롭게 형성된다.
다음으로, 상기 레지스트 마스크를 사용하여, 선택적으로 제2의 도핑 처리를 수행한다. 제2의 도핑 처리에서는, 게이트 전극의 일부와 중첩하는 불순물영역(n－ 영역)(941, 942)과, 고농도 불순물영역(943, 944)이 형성된다. 제2의 도핑 처리는 이온 도핑법, 혹은 이온 주입법에 의해 수행될 수도 있다. 본 실시예에서는, 포스핀(PH3)을 수소로 희석하여 그 농도가 5%로 된 가스의 유량이 40sccm이고, 도즈량이 3 ×1015ions/㎠이며, 가속 전압이 65keV인 조건 하에서 이온 도핑법이 사용된다. 이 경우, 레지스트 마스크와 제2도전층은 n형을 부여하는 불순물원소에 대해 마스크로 됨으로써, 제2의 불순물영역(941, 942)이 형성된다. 제2의 불순물영역에는 1 ×1016 ∼ 1×1017/㎤ 범위의 농도로 n형을 부여하는 불순물원소가 첨가된다. 제2의 불순물영역과 동일한 농도를 갖는 영역은 n－ 영역으로도 불리운다. 제3의 불순물영역(943, 944)에는 1 ×1020 ∼ 1 ×1021/㎤ 범위의 농도로 n형을 부여하는 불순물원소가 첨가된다. 본 실시예에서는, 제3의 불순물영역과 동일한 농도를 갖는 영역이 n+ 영역으로도 불리운다.
다음으로, 레지스트 마스크를 제거한 후, 레지스트 마스크가 새롭게 형성되어 제3의 도핑 처리가 수행된다. 제3의 도핑 처리는, p채널 TFT를 형성하는 반도체층에 p형의 도전성을 부여하는 불순물원소가 첨가된 제4의 불순물영역(948, 949)을 형성한다.
제4의 불순물영역(948, 949)에는 1 ×1020 ∼ 1 ×1021/㎤ 범위의 농도로 p형을 부여하는 불순물원소가 첨가되는 점에 유의해야 한다. 제4의 불순물영역(948, 949)은 앞의 공정에서 인(P)이 첨가된 영역(n－－ 영역)이지만, p형을 부여하는 불순물원소의 농도가 n형을 부여하는 불순물원소에 비해 1.5 ∼ 3배 높으므로, 그 도전성은 p형이라는 점에 유의해야 한다. 제4의 불순물영역과 동일한 농도를 갖는 영역은 p+영역으로도 불리운다.
이상의 공정은 각 반도체층이 n형 또는 p형의 도전성을 갖는 불순물영역을 형성한다.
다음으로, 거의 전면을 덮는 절연막(도시하지 않음)이 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 50㎚ 두께를 갖는 산화 실리콘막이 형성된다. 상기 절연막은 산화 실리콘막으로 한정되지 않으며, 실리콘을 포함하는 다른 절연막이 단층 또는 적층 구조로 사용될 수도 있다.
다음으로, 각 반도체층에 첨가된 불순물원소를 활성화시키기 위한 공정이 수행된다.
다음으로, 질화 실리콘막을 포함하는 제1의 층간 절연막(916)이 형성되고, 열처리(300 ∼ 550℃ 범위의 온도에서 1 ∼ 12시간)가 수행되어 반도체층을 수소화한다. 이 공정은 제1의 층간 절연막(916)에 포함되는 수소를 이용하여 반도체층의 댕글링 본드를 종단시키기 위한 것이다.
다음으로, 제1의 층간 절연막(916) 위에 유기절연물 재료로 이루어진 제2의 층간 절연막(917)이 형성된다. 본 실시예에서는 도포법에 의해 1.6㎛ 두께의 아크릴 수지로 이루어진 제2의 층간 절연막(917)이 형성되고, 스퍼터링법에 의해 300㎚ 두께의 질화 실리콘막으로 이루어진 제3의 층간 절연막(918)이 그 위에 형성된다.
다음으로, 층간절연막(916 내지 918)을 선택적으로 에칭하여 콘택홀을 형성한다. 구체적으로, 소스 배선 또는 드레인 전극으로 되는 전극(950 내지 953)과, 접속 전극(923)과, 제1전극(919) 등이 형성된다. 본 실시예에서 이들 전극과 배선은 Ti막(두께 100㎚)과, 실리콘을 포함하는 Al막(두께 350㎚)과, Ti막(두께 50㎚)의 적층된 층을 패터닝함으로써 형성된다.
이상 설명된 바와 같이, n채널 TFT와, p채널 TFT와, 제1전극(919)이 제조될 수 있다.
n채널 TFT는 활성층인 채널 형성 영역(940)과, 저농도 불순물영역(941, 942)과, 고농도 불순물영역(943, 944)을 가진다. 또한, 2층 구조를 갖는 게이트 전극(945a, 945b)은 게이트 절연막(913)을 거쳐서 채널 형성 영역(940)과 중첩한다. 또한, 게이트 전극(945b)보다도 폭이 넓은 게이트 전극(945b)은 저농도 불순물영역과 중첩하여, GOLD 구조로 된다. 고농도 불순물영역(943, 944)은 소스 영역 또는 드레인 영역이며, 참조 번호 950, 951은 소스 전극 또는 드레인 전극을 나타낸다.
p채널 TFT는 활성층인 채널 형성 영역(947)과, 소스 영역 또는 드레인 영역(948, 949)을 가진다. 또한, 2층 구조를 갖는 게이트 전극(946a, 946b)은 게이트 절연막(913)을 거쳐서 채널 형성 영역(947)과 중첩한다. 참조 번호 952, 953은 소스 전극 또는 드레인 전극을 나타낸다.
이렇게 해서 얻어진 n채널 TFT와 p채널 TFT를 적절히 조합함으로써, 연산 증폭기가 형성될 수 있다. 연산 증폭기를 형성할 경우, 고전위 전원 VDD과, 저전위 전원 VSS 외에 VBB라는 전원이 필요하므로, 단자의 수는 5개이다. 그러므로, 레벨 시프트 회로를 형성하는 것이 바람직하다. 레벨 시프트 회로는 전원의 수를 4개로 감소시킬 수 있다. 센서 칩에서는, 칩 상의 4개의 지점에 접속 전극단자를 형성하고, 인쇄 기판 등의 위에 그것을 실장하는 것이 강도의 측면에서 바람직하다. 변동을 감소시키기 위하여, 귀환 저항을 설치하여 포토다이오드의 출력 전류를 전압으로 변환하고, 그 전압은 출력 단자로부터의 전압 출력으로서 추출될 수도 있다.
본 실시예는 증폭회로로서 연산 증폭기를 설명하고 있지만, 증폭회로는 연산 증폭기에 한정되지 않는다.
그 다음, 본 발명의 최선의 실시형태에 따라 광전 변환층(924p, 924i, 924n)과, 제2전극(925)과, 봉입 수지(926)와, 단자 전극(927)이 형성되고, 박리되어 막 기판(910)에 이들 소자들을 전사한다. 막 기판(910)은 접착층(911)에 의해 접착된다. 전사한 후, 막 기판이 분리되고, 광 센서 칩이 형성되어 적절히 실장될 수도 있다.
본 실시예는 최선의 실시형태, 실시예 1, 또는 실시예 2와 자유롭게 조합될 수 있다.
[실시예 4]
본 발명에 의해 제조되는 광 센서 칩을 내장함으로써 다양한 전자기기가 제조될 수 있다. 전자기기로는, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 프로젝터, 네비게이션 시스템, 음향 재생시스템(카 오디오, 오디오 콤포넌트 등), 노트북 PC, 게임 기기, 단말 장치(모바일 컴퓨터, 모바일 전화, 모바일 게임기, 전자서적 등), 기록 매체를 구비한 화상 재생장치(구체적으로는 DVD(Digital Versatile Disc)등의 기록 매체를 재생하고, 그 화상을 표시하기 위한 장치) 등이 있다.
본 실시예는 본 발명의 광 센서가 모바일 전화나 PDA로 대표되는 단말 장치에 내장되는 예를 도시한 것이다.
최근, 모바일 전화와 PDA 등의 정보기기가 다양한 컬러를 사용하여 표시하기 시작하고 그 동화상의 품질이 향상되었기 때문에, 백라이트 등 조명 램프의 소비전력이 증가하는 경향에 있다. 한편, 표시 품질을 떨어뜨리지 않고 소비전력을 감소시키도록 요청되고 있다. 결국, 소비전력을 감소시키기 위해서는, 단말 장치가 사용되는 환경의 조도를 검출함으로써 표시 장치의 휘도가 제어되거나, 키 스위치의 조명이 제어된다.
도 10a는 본체(2001), 샤시(2002), 표시부(2003), 조작 키(2004), 음성 출력부(2005), 음성 입력부(2006), 광 센서(2007, 2008) 등을 포함하는 모바일 전화이다. 본 발명은 광 센서(2007, 2008)에 적용될 수 있다. 광 센서 2007에 의해 얻어지는 조도에 따라 표시부(2003)의 휘도가 제어되며, 광 센서 2008에 의해 얻어지는 조도에 따라 키 스위치(2004)의 조명이 제어된다. 따라서, 모바일 전화의 소비전력은 감소될 수 있다.
디지털 카메라나 디지털 비디오 카메라 등의 촬영 장치의 경우, 광학 파인더의 접안부(시야 창) 근처에 가시광선을 검출하기 위한 센서가 설치되어, 촬영자가 광학 파인더를 들여다보는지 아닌지를 검출한다. 예를 들어, 파인더 접안부에 촬영자가 근접하면, 촬영자의 그림자가 접안부와 그 근처를 덮어서 가린다. 그러므로, 센서에 의한 수광량의 변화는 상기 검출에 사용된다.
도 10b는 본체(2101), 표시부(2102), 화상 수신부(2103), 조작키(2104), 외부 접속 포트(2105), 셔터(2106), 파인더(2107), 광 센서(2108) 등을 포함하는 디지털 카메라이다. 본 발명은 광 센서(2108)에 적용될 수 있다. 파인더(2107) 근처에 설치된 광 센서(2108)에 의한 수광량의 변화에 의해 촬영자가 광학 파인더를 들여다보는지 아닌지 검출된다. 촬영자가 광학 파인더를 들여다보고 있을 경우에는, 표시부(2102)가 오프되어 소비전력이 감소될 수 있다.
프로젝터의 컨버전스를 조정하기 위하여 본 발명의 광 센서소자가 사용될 수 있다.
본 실시예는 최선의 실시형태, 실시예 1, 실시예 2 및 실시예 3과 자유롭게 조합될 수 있다.
단결정 실리콘 기판은 그 크기에 한계가 있고 대량 생산에도 한계가 있다. 그러나, 본 발명에 따라 단결정 실리콘 기판보다 저렴한 유리 기판 또는 플라스틱 기판이 사용되면, 기판의 크기가 확대될 수 있다. 예를 들어, 기판은, 320㎜ ×400㎜, 370㎜ ×470㎜, 550㎜ ×650㎜, 600㎜ ×720㎜, 680㎜ ×880㎜, 1000㎜ ×1200㎜, 1100㎜ ×1250㎜, 또는 1150㎜ ×1300㎜의 크기를 가질 수 있다. 대면적 기판에서는, 대량 생산이 확대되고, 1개 당 제조 비용이 감소될 수 있다.
이상 설명된 바에 따르면, 센서소자가 보다 고출력화 및 소형화될 수 있도록 하기 위하여, 소자가 차지하는 면적을 축소하여 복수의 소자를 한정된 면적에 집적시키는 것이 가능하다.
도 1은 본 발명의 광 센서의 단면도(a) 및 회로도(b)이고,
도 2는 광 센서장치의 제조공정을 도시하는 단면도이고,
도 3은 광 센서장치의 제조공정을 도시하는 단면도이고,
도 4는 본 발명의 광 센서의 단면도(a), 배면도(b), 정면도(c) 및 사진(d)이고,
도 5는 단자전극의 고착 강도를 도시하는 그래프이고,
도 6은 조도 특성을 도시하는 그래프이고,
도 7은 실시예 1에 설명된 광 센서의 제조공정을 도시하는 단면도이고,
도 8은 실시예 2에 설명된 광 센서의 제조공정을 도시하는 단면도이고,
도 9는 실시예 3에 설명된 광 센서의 제조공정을 도시하는 단면도이고,
도 10은 전자기기를 도시하는 도면이고,
도 11은 출력값을 10배로 하는 증폭회로를 갖는 회로일체형 광 센서의 전기 특성(I-V 특성)을 도시하는 그래프이고,
도 12는 본 발명의 광 센서의 또 다른 예를 도시하는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 막 기판 11 : 접착층
19 : 제1전극 23 : 제2전극

Claims (12)

  1. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 상기 광전 변환층 위에 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  2. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 결정 반도체막을 포함하는 광전 변환층과, 상기 광전 변환층 위의 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  3. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 부분적으로 접촉하는 p형 비정질 반도체층과, 상기 p형 비정질 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 상기 광전 변환층 위에 접촉하는 n형 비정질 반도체층과, 상기 n형 비정질 반도체층 위에 접촉하는 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  4. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 부분적으로 접촉하는 p형 결정 반도체층과, 상기 p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 상기 광전 변환층 위에 접촉하는 n형 결정 반도체층과, 상기 n형 결정 반도체층 위에 접촉하는 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  5. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 부분적으로 접촉하는 p형 비정질 반도체층과, 상기 p형 비정질 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 상기 광전 변환층 위에 접촉하는 n형 결정 반도체층과, 상기 n형 결정 반도체층 위에 접촉하는 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  6. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치에 있어서,
    상기 광 센서소자는, 제1전극과, 상기 제1전극 위에 부분적으로 접촉하는 p형 결정 반도체층과, 상기 p형 결정 반도체층 위에 접촉하는 비정질 구조를 갖는 반도체막을 포함하는 광전 변환층과, 비정질 구조를 갖는 반도체막을 포함하는 상기 광전 변환층 위에 접촉하는 n형 비정질 반도체층과, 상기 n형 비정질 반도체층 위에 접촉하는 제2전극을 구비하며,
    상기 증폭회로는, 활성층으로서 사용되는 결정 구조를 지닌 반도체막을 갖는 TFT를 포함하는 것을 특징으로 하는 반도체장치.
  7. 광 센서소자와 증폭회로를 갖는 칩을 구비한 반도체장치의 제조방법에 있어서,
    상기 증폭회로에서 박막 트랜지스터의 소스 또는 드레인 영역에 접속되는 소스 또는 드레인 전극을 형성함과 동시에, 박막 트랜지스터 위의 층간 절연막에 제1전극을 형성하는 공정과,
    상기 제1전극 및 상기 층간 절연막 위에 제1의 도전성 결정 반도체막과, 비정질 반도체막과, 제2의 도전성 결정 반도체막을 적층하는 공정과,
    상기 제2의 도전성 결정 반도체막 위에 제2전극을 형성하는 공정과,
    상기 제2전극을 마스크로 사용하여, 상기 제1의 도전성 결정 반도체막과, 상기 비정질 반도체막과, 상기 제2의 도전성 결정 반도체막을 자기 정렬되도록 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 광 센서소자와 상기 증폭회로는 접착층을 거쳐 플라스틱 기판 위에 구비되는 것을 특징으로 하는 반도체장치.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 칩의 외부 단자는 2단자 구조를 갖는 것을 특징으로 하는 반도체장치.
  10. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체장치는 비디오 카메라, 디지털 카메라, 고글형 표시장치, 개인용 컴퓨터, 또는 모바일 단말장치인 것을 특징으로 하는 반도체장치.
  11. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 TFT는 n채널 TFT인 것을 특징으로 하는 반도체장치.
  12. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 TFT는 p채널 TFT인 것을 특징으로 하는 반도체장치.
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