JPH0936340A

JPH0936340A - 薄膜半導体装置

Info

Publication number: JPH0936340A
Application number: JP7180277A
Authority: JP
Inventors: Yasumasa Miyamoto; 育昌宮本; Atsushi Sakurai; 淳櫻井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1995-07-17
Filing date: 1995-07-17
Publication date: 1997-02-07

Abstract

(57)【要約】【課題】製造コストが低く、且つ、性能の優れた薄膜半
導体装置を提供する。【解決手段】絶縁性基板１上に形成された、受光層８が
上下一対の電極６，９で挟まれて成る受光素子１１０
と、受光素子１１０を環状に取り巻くゲート電極５、及
びゲート電極５の下部に形成された半導体膜１６ａを有
する能動素子１２０とを備え、半導体膜１６ａが、ゲー
ト電極５をマスクとして不純物が拡散された、ゲート電
極５より内側の、下部電極６と接する第１の不純物拡散
層３ａ、及びゲート電極５より外側の、第２の不純物拡
散層３ｂと、ゲート電極５により不純物の拡散を免れ
た、ゲート電極５直下の動作層２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一基板上に受光
素子と能動素子とが形成された薄膜半導体装置に関す
る。

【０００２】

【従来の技術】従来、一次元ラインセンサ、二次元セン
サ等の密着型イメージセンサとして、水素化非晶質シリ
コン（ａ−Ｓｉ：Ｈ）薄膜トランジスタ（ＴＦＴ）等の
能動素子と、ａ−Ｓｉ：Ｈフォトダイオード（ＰＤ）等
の受光素子とを組み合わせた薄膜半導体装置が広く用い
られている。

【０００３】この薄膜半導体装置は、通常のガラス基板
上に形成することが可能なため材料費の点で有利である
が、更にその製造コストを低減させると共に、この薄膜
半導体装置の性能、特に解像度を一層向上させるための
研究が鋭意続けられている。この薄膜半導体装置を製造
するには、他の処理工程に比べて１回当たりの処理コス
トが著しく高いフォトリソグラフィ法を複数回使用する
必要があり、コスト低減上のネックとなっている。

【０００４】従って、薄膜半導体装置の製造コストを低
減するためにはフォトリソグラフィ法の使用回数を減少
させる必要がある。そこで、フォトリソグラフィ法の使
用回数を減少させる方法として、例えば、特開昭６４−
５０５５８号公報には、次のような構造のイメージセン
サ及びその製造方法が開示されている。

【０００５】図２７は、上記公報に示された従来のイメ
ージセンサの縦断面図である。図２７に示すように、こ
のイメージセンサ２００には、同一の絶縁性基板１上に
順スタガ型のＴＦＴ領域２１と、ＰＤ領域２２とが組み
合わされて形成されている。このように組み合わされた
ＴＦＴ領域２１及びＰＤ領域２２が絶縁性基板上に複数
組配列され、更に、これら複数組のＴＦＴ領域２１及び
ＰＤ領域２２を接続するゲート配線マトリクス２３及び
データ配線マトリクス２４が備えられて１台のイメージ
センサ装置が構成されている。

【０００６】ＴＦＴ領域２１は、絶縁性基板１上に形成
されたｐ型ａ−Ｓｉ：Ｈ層２６と、ａ−Ｓｉ：Ｈ層２７
と、ｎ型ａ−Ｓｉ：Ｈ層２８と、個別電極３１と、絶縁
膜３０と、ゲート電極５とから構成されている。ＰＤ領
域２２は、絶縁性基板１上に形成された下部電極６と、
ｐ型ａ−Ｓｉ：Ｈ層２６と、ａ−Ｓｉ：Ｈ層２７と、ｎ
型ａ−Ｓｉ：Ｈ層２８と、透明電極９と、絶縁膜３０と
から構成されている。

【０００７】このｐ型ａ−Ｓｉ：Ｈ層２６、ａ−Ｓｉ：
Ｈ層２７、及びｎ型ａ−Ｓｉ：Ｈ層２８の３層がそれぞ
れ、Ｐ層、Ｉ層、及びＮ層と呼ばれる、いわゆるＰＩＮ
型のＰＤを構成している。このイメージセンサ２００に
は、これらＴＦＴ領域２１及びＰＤ領域２２以外に、配
線下部電極２５及び配線上部電極２９から成るゲート配
線マトリクス２３と、個別電極３１に接続する配線上部
電極２９とが備えられている。

【０００８】これらＴＦＴ領域２１、ＰＤ領域２２、ゲ
ート配線マトリクス２３、及びデータ配線マトリクス２
４の全ての領域を覆うようにパシベーション膜１４が形
成されている。このように構成されたイメージセンサ２
００の動作について説明する。所定のバイアスが印加さ
れた、ｐ型ａ−Ｓｉ：Ｈ層２６、ａ−Ｓｉ：Ｈ層２７、
及びｎ型ａ−Ｓｉ：Ｈ層２８より成るＰＩＮ層に上方か
ら光が照射されると、このＰＩＮ層を挟む透明電極９と
下部電極６との間に、光電効果による電圧が発生し、そ
の電圧がＴＦＴ領域２１に転送され、ＴＦＴ領域２１で
増幅されてゲート配線マトリクス２３及びデータ配線マ
トリクス２４を経て出力される。

【０００９】次に、このイメージセンサ２００の製造方
法について説明する。図２８〜図３１は、図２７に示し
たイメージセンサ２００の製造方法の主要工程図であ
る。先ず、絶縁性基板１上に導電膜を着膜し、フォトリ
ソグラフィ法を用いてその導電膜をパターニングして、
図２８に示すように、ゲート配線マトリクス２３（図２
７参照）用の配線下部電極２５及びＰＤ領域２２（図２
７参照）用の下部電極６を形成する。

【００１０】次に、絶縁性基板１全面にｐ型ａ−Ｓｉ：
Ｈ層２６、ａ−Ｓｉ：Ｈ層２７、ｎ型ａ−Ｓｉ：Ｈ層２
８、及び透明導電膜を順次堆積し、フォトリソグラフィ
法により透明導電膜とｎ型ａ−Ｓｉ：Ｈ層２８とをパタ
ーニングして、図２９に示すように、ＰＤ領域２２（図
２７参照）の上部電極となる透明電極９と、データ配線
マトリクス（図２７参照）用の個別電極３１とを形成す
る。

【００１１】次に、絶縁性基板１全面に絶縁膜３０を堆
積し、フォトリソグラフィ法により絶縁膜３０をパター
ニングして、図３０に示すように、ゲート配線マトリク
ス２３の配線上部電極２９（図２７参照）用のコンタク
トホール３８とデータ配線マトリクス２４の配線上部電
極２９（図２７参照）用のコンタクトホール３９との双
方を形成する。

【００１２】次に、絶縁性基板１全面に導電膜を堆積
し、フォトリソグラフィ法によりその導電膜をパターニ
ングして、図３１に示すように、ＴＦＴ領域２１（図２
７参照）用のゲート電極５と、ゲート配線マトリクス２
３（図２７参照）用及びデータ配線マトリクス２４（図
２７参照）用の配線上部電極２９とを形成する。更に、
絶縁性基板１全面にパシベーション膜１４を着膜するこ
とにより、図２７に示すイメージセンサ２００が完成す
る。

【００１３】上記の製造方法によれば、それまでは６〜
９回程度であったフォトリソグラフィ法の使用回数を、
４回という少ない使用回数まで減少させることができる
ので、製造コストの点では大幅に改善することができ
る。

【００１４】

【発明が解決しようとする課題】しかしながら、こうし
て製造されたイメージセンサ２００（図２７参照）のＴ
ＦＴは、ゲート電極５と、ソース・ドレイン領域、即ち
ｎ型ａ−Ｓｉ：Ｈ層２８とが自己整合的に形成されてお
らず、ゲート電極５と、ソース・ドレイン領域とが互い
にオーバーラップした構造として形成されている。ゲー
ト電極とソース・ドレイン領域とがオーバーラップして
いると、この両者間に寄生容量が発生し、更に、アライ
メントずれにより複数のＴＦＴ間で寄生容量がばらつく
ためＴＦＴの動作速度が遅延するという問題が発生する
ことがある。また、ゲート電極とソース・ドレイン領域
とがオーバーラップしていると、フィードスルーにより
実効ゲート電圧が低下しＰＤからの電荷転送が不良とな
り残像が発生し易い。

【００１５】また、上記の製造方法においては、フォト
リソグラフィ法の使用回数を減少させるためにＴＦＴ領
域２１とＰＤ領域２２とを共通のＰＩＮ層上に形成して
いるので、ＴＦＴ領域２１とＰＤ領域２２との間にリー
ク電流が発生し、画像の階調を十分確保することができ
なくなるという問題を生じ易い。本発明は、上記の事情
に鑑み、製造コストが低く、且つ、性能の優れた薄膜半
導体装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成する本
発明の薄膜半導体装置は、絶縁性基板上に形成された、
受光層が上下一対の電極で挟まれて成る受光素子と、そ
の受光素子を環状に取り巻くゲート電極、及びそのゲー
ト電極の下部に形成された半導体膜を有する能動素子と
を備え、上記半導体膜が、上記ゲート電極をマスクとし
て不純物が拡散された、上記ゲート電極より内側の、上
記一対の電極のうちの下部電極と接する第１の不純物拡
散層、及び上記ゲート電極より外側の、上記受光素子を
取り巻く第２の不純物拡散層と、上記ゲート電極により
不純物の拡散を免れた、そのゲート電極直下の動作層と
を有することを特徴とする。

【００１７】

【発明の実施の形態】本発明の薄膜半導体装置は、上記
のように、ゲート電極をマスクとして第１及び第２の不
純物拡散層に不純物が拡散されたものである。即ち、ゲ
ート電極と、第１及び第２の不純物拡散層、即ちソース
・ドレイン領域とが自己整合的に形成されている。その
結果、ゲート電極とソース・ドレイン領域との間の寄生
容量は極めて僅かであり、また、複数のＴＦＴについて
の寄生容量のばらつきも極めて小さいため、ＴＦＴの動
作速度の遅延が防止される。また、ゲート電極とソース
・ドレイン領域とが自己整合的に形成されているため、
フィードスルーの発生が防止され、ＰＤからの電荷転送
が不良となることがなく、残像の発生が防止される。

【００１８】また、上記のように、受光素子を環状に取
り巻いて能動素子のゲート電極が形成されており、その
ゲート電極の下部に形成された半導体膜は、第１の不純
物拡散層と第２の不純物拡散層とが動作層によって平面
的に完全に分離されているため、第１の不純物拡散層と
第２の不純物拡散層との間、即ちソース・ドレイン領域
相互間のリーク電流が防止される。また、上記のよう
に、受光素子（ＰＤ）と能動素子（ＴＦＴ）とが絶縁性
基板上に別々に形成されているため、ＴＦＴとＰＤとの
間のリーク電流が小さい。このようにリーク電流が減少
することにより、画像の階調を十分確保することができ
る。

【００１９】更に、本発明の薄膜半導体装置は上記のよ
うに構成されているので、後述のように、フォトリソグ
ラフィ法の使用回数を、例えば４回で済ますこともでき
る。このように、本発明によれば、前述の引例公報と同
様、低コストで薄膜半導体装置を製造することが可能で
あり、しかも、性能のより優れた薄膜半導体装置を得る
ことができる。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の薄膜半導体装置の第
１の実施例の平面図、図２は、図１の矢印Ａ−Ａ’方向
から見た縦断面図である。図１及び図２に示すように、
本発明の第１の実施例の薄膜半導体装置１００は、ガラ
ス等の絶縁部材から成る絶縁性基板１上に、平面形状が
方形に形成された、ＰＤとして作動する受光素子１１０
と、受光素子１１０を取り巻く環状に形成された、ＴＦ
Ｔとして作動する能動素子１２０とが組み合わされて形
成されている。このように組み合わされた受光素子１１
０及び能動素子１２０が絶縁性基板１上に複数組配列さ
れて１台のイメージセンサ装置が構成される。

【００２１】受光素子１１０は、絶縁性基板１上に形成
された上下一対の電極、即ち透明電極９及び下部電極６
と、これら一対の電極で挟まれた受光層８及びオーミッ
ク層７とから構成されている。更に、受光素子１１０に
は、透明電極９にバイアス電圧を印加するためのバイア
ス配線１３が備えられている。能動素子１２０は、絶縁
性基板１上に形成されたａ−Ｓｉ：Ｈの半導体膜１６ａ
と、半導体膜１６ａ上に形成されたゲート絶縁膜４と、
ゲート絶縁膜４上に形成されたゲート電極５とから構成
されている。

【００２２】能動素子１２０の半導体膜１６ａは、ゲー
ト電極５をマスクとして半導体膜１６ａ中に不純物が拡
散された、ゲート電極５より内側の第１の不純物拡散層
３ａ、及びゲート電極５より外側の第２の不純物拡散層
３ｂと、ゲート電極５によりマスクされて不純物の拡散
を免れた、ゲート電極５直下の動作層２とから成る。動
作層の両側の２つの不純物拡散層３ａ，３ｂはＴＦＴの
ソース・ドレイン領域として作動する。

【００２３】このように形成された能動素子１２０を上
方から見ると、図１に示すように、ゲート電極５とゲー
ト電極５を挟む不純物拡散層３ａ，３ｂ（それぞれの一
部がゲート絶縁膜４の蔭に隠れている）とが、ストライ
プ状に受光素子１１０を取り巻いている。図２に示すよ
うに、ゲート絶縁膜４の、半導体膜１６ａと接する底面
の幅Ｗ１は、半導体膜１６ａ全体の幅Ｗ２より狭く形成
されており、第１の不純物拡散層３ａの、ゲート絶縁膜
４に覆われていない周縁部３ｅの上に、受光素子１１０
の下部電極６の周縁部６ｅが重なって接している。その
結果、受光素子１１０の下部電極６と能動素子１２０の
不純物拡散層３ａとが電気的に接続されている。

【００２４】更に、能動素子１２０には不純物拡散層３
ｂと接続するソース・ドレイン配線１１と、ゲート電極
５と接続するゲート配線１２とが備えられている。この
ように形成された受光素子１１０と能動素子１２０の上
には層間絶縁膜１０が被覆され、更にその上にはパシベ
ーション層１４が被覆されて薄膜半導体装置１００が構
成されている。

【００２５】このような薄膜半導体装置１００に、上方
から光が照射されると、受光素子１１０の受光層８とオ
ーミック層７を挟む透明電極９及び下部電極６の間に光
電効果による電圧が発生し、その電圧は能動素子１２０
に転送され、能動素子１２０で増幅されてソース・ドレ
イン配線１１及びゲート配線１２を経て出力される。こ
のように構成された本実施例の薄膜半導体装置１００で
は、能動素子１２０の不純物拡散層３ａ，３ｂはゲート
電極５をマスクとして不純物が拡散されて自己整合的に
形成されているため、ゲート電極５と不純物拡散層３
ａ，３ｂとはオーバーラップしないので、この両者間に
は寄生容量が発生せず、また、ゲート電極５と不純物拡
散層３ａ，３ｂとの間にアライメントのずれが無いの
で、複数のＴＦＴの寄生容量どうしのばらつきが小さく
なる。そのため、ＴＦＴの動作速度の遅延が生じたり、
残像が発生したりすることが防止される。

【００２６】また、能動素子１２０のソース領域または
ドレイン領域として作動する、不純物拡散層３ａと不純
物拡散層３ｂは、環状に形成された動作層２の内側と外
側にそれぞれ形成されているため、ソース領域とドレイ
ン領域は平面的に完全に分離されている。そのため、ソ
ース領域とドレイン領域との間にはリーク電流は生じな
い。また、本実施例の薄膜半導体装置１００の能動素子
１２０と受光素子１１０は、前述の特開昭６４−５０５
５８号公報（図２７参照）のように、ＴＦＴとＰＤとが
共通の半導体層上に形成されてはおらず、能動素子１２
０と受光素子１１０は絶縁性基板１上に別々に形成され
ているため、能動素子１２０と受光素子１１０との間の
リーク電流も少ない。このようにリーク電流の少い薄膜
半導体装置を例えばイメージセンサに応用した場合、従
来より残像が少なく、画像の階調が十分に確保できるイ
メージセンサを得ることができる。

【００２７】次に、上記第１の実施例の薄膜半導体装置
１００の製造方法について説明する。図３〜図８は、本
発明の薄膜半導体装置の第１の実施例の製造方法の主要
工程図である。先ず、絶縁性基板１上に、プラズマＣＶ
Ｄ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法によりａ−Ｓｉを約５０ｎｍ堆積して半導体膜１
６を形成し、次に、プラズマＣＶＤ法により酸化シリコ
ンを約１００ｎｍ堆積して絶縁膜４ａを形成し、更に、
スパッタリング法によりＴａを約３００ｎｍ着膜して導
電膜１７を形成する。

【００２８】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図３に示すように、レジスト層１５を
形成する。レジスト層１５は、図２の不純物拡散層３
ａ、動作層２、及び不純物拡散層３ｂのそれぞれの幅を
合計した幅Ｗ２を有し、中央に方形の空所を有する広幅
の環状に形成する。

【００２９】次に、ドライエッチング法により、導電膜
１７、絶縁膜４ａ、及び半導体膜１６のうちの、レジス
ト層１５に覆われていない部分の導電膜１７、絶縁膜４
ａ、及び半導体膜１６を除去することにより、レジスト
層１５と同一の平面形状を有する、半導体膜１６ａ、ゲ
ート絶縁膜４、及び導電膜１７を形成する。次に、ウエ
ットエッチング法により、導電膜１７のエッチング速度
をゲート絶縁膜４のエッチング速度よりも高くして、導
電膜１７とゲート絶縁膜４をサイドエッチングする。こ
うすることにより、半導体膜１６ａ上に半導体膜１６ａ
の幅Ｗ２より狭い幅Ｗ１を有するゲート絶縁膜４が形成
され、更にそのゲート絶縁膜４上にゲート絶縁膜４より
幅の狭いゲート電極５が形成される。ここで、導電膜１
７のサイドエッチングの深さにより、ゲート電極５の幅
が決定され、この幅が、次の工程で形成される動作層２
（図４参照）の幅を決定することとなる。

【００３０】次に、レジスト層１５を剥離し、イオンド
ーピング法により、ゲート電極５をマスクとして上方よ
り半導体膜１６ａにＰ等の不純物イオンを導入すること
により、図４に示すように、一対の不純物拡散層３ａ，
３ｂを形成する。それと同時に、マスクであるゲート電
極５の直下には、不純物の拡散を免れた動作層２が形成
される。

【００３１】このように、ゲート電極５をマスクとして
不純物イオンを導入して不純物拡散層３ａ，３ｂを自己
整合的に形成することにより、ゲート電極５と不純物拡
散層３ａ，３ｂとのオーバーラップを殆ど無くすことが
でき、オーバーラップに起因する寄生容量の発生及び複
数のＴＦＴの寄生容量どうしのばらつきを大幅に低減す
ることができる。

【００３２】次に、図５に示すように、スパッタリング
法により絶縁性基板１の全面にＴｉ膜６ａを約２００ｎ
ｍ着膜し、次に、プラズマＣＶＤ法によりｎ＋ａ−Ｓ
ｉ：Ｈ層７ａとａ−Ｓｉ：Ｈ層８ａを堆積し、更に、ス
パッタリング法により透明導電膜１８を着膜する。次
に、図６に示すように、フォトリソグラフィ法を用い
て、透明導電膜１８、ａ−Ｓｉ：Ｈ層８ａ、ｎ＋ａ−Ｓ
ｉ：Ｈ層７ａ、及びＴｉ膜６ａをエッチングして、透明
電極９、受光層８、オーミック層７、及び下部電極６に
パターニングする。

【００３３】この工程においては、下部電極６の周縁部
６ｅが不純物拡散層３ａの周縁部３ｅの上に重なるよう
に下部電極６がパターニングされる。次に、図７に示す
ように、酸化シリコンを絶縁性基板１の全面に約１μｍ
堆積して層間絶縁膜１０を形成する。次に、フォトリソ
グラフィ法によりゲート配線用のコンタクトホール３
５、ソース・ドレイン配線用のコンタクトホール３６、
及びバイアス配線用のコンタクトホール３７を形成し、
スパッタリング法により約１μｍのＡｌ−Ｃｕを着膜
し、フォトリソグラフィ法によりパターニングして、図
８に示すように、ソース・ドレイン配線１１、ゲート配
線１２、及びバイアス配線１３を形成する。

【００３４】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積してパシべーシ
ョン膜１４を形成することにより、図１及び図２に示す
薄膜半導体装置１００が完成する。本実施例において
は、フォトリソグラフィ法は４回しか使用されないの
で、薄膜半導体装置１００を低コストで製造することが
できる。

【００３５】なお、薄膜半導体装置の製造方法は上記の
例に限定されるものではない。例えば、半導体膜１６ａ
の堆積はプラズマＣＶＤ法に限定されるものではなく、
ＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃ
ａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＥＣＲ
（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎ
ａｎｃｅ）−ＣＶＤ法、スパッタリング法、蒸着法等の
方法を用いることができる。

【００３６】また、半導体膜１６の材質は、ａ−Ｓｉ：
Ｈに限定されるものではなく、例えば多結晶シリコンや
微結晶シリコン等を用いてもよい。また、ａ−Ｓｉをエ
キシマレーザやＡｒレーザ、電子線、赤外線ランプ等に
よりアニールして半導体膜としてもよい。また、ゲート
絶縁膜４等の絶縁膜は、酸化シリコンの他、例えば窒化
シリコン、酸化窒化シリコン、ＳＯＧ等でもよい。ま
た、絶縁膜の成膜方法としては、ＬＰＣＶＤ法、ＥＣＲ
−ＣＶＤ法、スパッタリング法、蒸着法、スピンコート
法等、使用材料に適した処理方法を用いることができ
る。

【００３７】また、ゲート電極５用の導電材料として
は、Ｔｉ、Ｗ、Ｃｒ、Ｍｏ、Ａｌ、Ｃｕ等の金属材料、
およびそれらの合金材料、及びそれらの珪化材料等でも
よい。また、導電材料の着膜方法としては、その使用材
料に適した処理方法を用いることができる。また、能動
素子１２０の半導体膜１６ａへの不純物の導入にはプラ
ズマ処理、イオン注入等、いずれの方法を用いてもよ
い。

【００３８】また、半導体膜１６ａへの不純物導入の際
に、不純物の導入深さを制御し、オフセット領域及び低
濃度不純物領域をゲート電極５に覆われずにゲート絶縁
膜４に覆われている半導体膜に形成することにより、オ
フセットＴＦＴもしくはＬＤＤ（ＬｉｇｈｔｌｙＤｏ
ｐｅｄＤｒａｉｎ）ＴＦＴを形成してもよい。特に、
能動素子１２０の半導体膜１６ａとして多結晶シリコン
を用いる場合は、このような構造のＴＦＴとすることに
よりリーク電流を更に低減することができるのでこのよ
うな構造とすることが好ましい。

【００３９】また、受光素子１１０は、ａ−Ｓｉ：Ｈの
みを用いたショットキー型のＰＤに限定されるものでは
なく、従来広く用いられているようなｐ型ａ−Ｓｉ：
Ｈ、ａ−Ｓｉ：Ｈ、ｎ型ａ−Ｓｉ：Ｈを積層したＰＩＮ
型のＰＤでもよく、その他の積層型のＰＤでもよい。ま
た、ＰＤと他の素子とが積層されたものでもよい。ま
た、ゲート配線１２、ソース・ドレイン配線１１を、絶
縁性基板１上に能動素子１２０とほぼ同一の形状に形成
し、これらを互いに接続することによって配線マトリク
スを形成するようにしてもよい。

【００４０】図９は、上記第１の実施例の薄膜半導体装
置の平面形状の変形例を示す平面図である。上記の第１
の実施例においては、図１に示すように薄膜半導体装置
の受光素子１１０は方形の平面形状に形成され、能動素
子１２０は受光素子１１０を取り巻く方形の環状の平面
形状に形成されているが、受光素子１１０及び能動素子
１２０の平面形状は方形のみに限定されるものではな
く、円形でも、楕円形でも、あるいは多角形でもよい。
また、図１に示すような形状以外に、レイアウト設計上
もしくは製造工程上の事情に応じて、図９（ａ）〜図９
（ｃ）に示すように、種々の形状に形成することができ
る。

【００４１】図９（ａ）は、受光素子の透明電極９が円
形で、それを取り巻く能動素子の不純物拡散層３ａ，３
ｂ、ゲート絶縁膜４、及びゲート電極５が円環状に形成
された例を示しているが、これらの平面形状は楕円形の
環状に形成されてもよい。また、図９（ｂ）に示すよう
に、隣り合う２つの円環状の不純物拡散層３ｂどうしが
互いに接合された形状に形成してもよい。また、図９
（ｂ）では、２つの能動素子のゲート電極５は互いに分
離されているが、ゲート電極５のサイドエッチング条件
を調整することにより２つのゲート電極５どうしが直接
接合された形状に形成してもよい。

【００４２】また、図９（ｃ）に示すように、能動素子
の外側の不純物拡散層３ｂから側方に張り出した引出し
領域３ｃを設け、引出し領域３ｃとソース・ドレイン配
線１１とをコンタクトさせる構造としてもよい。次に、
本発明の第２の実施例について説明する。図１０は、本
発明の薄膜半導体装置の第２の実施例の縦断面図であ
る。なお、この第２の実施例の薄膜半導体装置は、前記
の第１の実施例の平面図（図１）と同様の平面形状を有
しているため、平面図については、図１を参照して説明
する。

【００４３】図１０及び図１に示すように、薄膜半導体
装置１００は、中央に形成された受光素子１１０と受光
素子１１０を取り巻く環状に形成された能動素子１２０
とから構成されている。受光素子１１０は、絶縁性基板
１上に形成された上下一対の電極、即ち透明電極９及び
下部電極６と、これら一対の電極で挟まれた受光層８及
びオーミック層７とから構成されている。更に、受光素
子１１０には透明電極９にバイアス電圧を印加するため
のバイアス配線１３が備えられている。

【００４４】能動素子１２０は、絶縁性基板１上に形成
された遮光膜１９と、その遮光膜１９上に形成されたバ
ッファ層２０と、バッファ層２０上に形成されたａ−Ｓ
ｉ：Ｈの半導体膜１６ａと、半導体膜１６ａ上に形成さ
れた半導体膜１６ａの幅Ｗ２よりも狭い幅Ｗ１を有する
ゲート絶縁膜４と、ゲート絶縁膜４上に形成されたゲー
ト絶縁膜４より狭い幅を有するゲート電極５とから構成
されている。

【００４５】能動素子１２０の半導体膜１６ａは、ゲー
ト電極５をマスクとして半導体膜１６ａ中に不純物が拡
散された、ゲート電極５より内側の第１の不純物拡散層
３ａ、及びゲート電極５より外側の第２の不純物拡散層
３ｂと、ゲート電極５によりマスクされて不純物の拡散
を免れた、ゲート電極５直下の動作層２とから成る。動
作層の両側の２つの不純物拡散層３ａ，３ｂはＴＦＴの
ソース・ドレイン領域として作動する。

【００４６】このように形成された能動素子１２０を上
方から見ると、図１に示すように、ゲート電極５とゲー
ト電極５を挟む不純物拡散層３ａ，３ｂ（それぞれの一
部がゲート絶縁膜４の蔭に隠れている）とが、ストライ
プ状に受光素子１１０を取り巻いている。図１０に示す
ように、ゲート絶縁膜４の、半導体膜１６ａと接する底
面の幅Ｗ１は、半導体膜１６ａ全体の幅Ｗ２より狭く形
成されており、第１の不純物拡散層３ａの、ゲート絶縁
膜４に覆われていない周縁部３ｅの上に、受光素子１１
０の下部電極６の周縁部６ｅが重なって接している。そ
の結果、受光素子１１０の下部電極６と能動素子１２０
の不純物拡散層３ａとが電気的に接続されている。

【００４７】更に、能動素子１２０には不純物拡散層３
ｂと接続するソース・ドレイン配線１１と、ゲート電極
５と接続するゲート配線１２とが備えられている。この
ように形成された受光素子１１０と能動素子１２０の上
には層間絶縁膜１０が被覆され、更にその上にはパシベ
ーション層１４が被覆されて薄膜半導体装置１００が構
成されている。

【００４８】このように構成された本実施例の薄膜半導
体装置１００では、第１の実施例におけると同様、ゲー
ト電極５と不純物拡散層３ａ，３ｂとが自己整合的に形
成されているため、ゲート電極５と不純物拡散層３ａ，
３ｂとの間には寄生容量が発生せず、また、複数のＴＦ
Ｔ間の寄生容量のばらつきも発生しない。従って、ＴＦ
Ｔの動作速度の遅延が生じたり、残像が発生したりする
ことが防止される。

【００４９】また、第１の実施例におけると同様、ＴＦ
Ｔのソース領域またはドレイン領域とが平面的に完全に
分離されているため、ソース領域とドレイン領域との間
にリーク電流が流れることがない。また、ＴＦＴとＰＤ
とが独立に形成されているので、ＴＦＴとＰＤとの間の
リーク電流も少なくなる。このようにリーク電流の少な
い薄膜半導体装置１００を、例えばイメージセンサに応
用した場合、従来より残像が少なく、画像の階調が十分
に確保できるイメージセンサを得ることができる。

【００５０】その上に、本実施例の薄膜半導体装置１０
０には、能動素子１２０の半導体膜１６ａの下部に遮光
膜１９及びバッファ層２０が形成されているので、動作
層２の光劣化やリーク電流の増大を防ぐことができ、更
に信頼性の高いイメージセンサを得ることができる。次
に、上記第２の実施例の薄膜半導体装置の製造方法につ
いて説明する。

【００５１】図１１〜図１６は、本発明の第２の実施例
の薄膜半導体装置の製造方法の主要工程図である。先
ず、絶縁性基板１上に、スパッタリング法によりＴａを
約１００ｎｍ堆積し遮光膜１９を形成し、次に、プラズ
マＣＶＤ法により酸化シリコンを約１００ｎｍ堆積しバ
ッファ層２０を形成し、次に、プラズマＣＶＤ法により
ａ−Ｓｉを約５０ｎｍ堆積し半導体膜１６を形成し、更
に、プラズマＣＶＤ法により酸化シリコンを約１００ｎ
ｍ堆積し絶縁膜４ａを形成し、更に、スパッタリング法
によりＴａを約３００ｎｍ着膜して導電膜１７を形成す
る。

【００５２】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図１１に示すように、レジスト層１５
を形成する。レジスト層１５の平面形状は、図１０の不
純物拡散層３ａの内側の輪郭線から不純物拡散層３ｂの
外側の輪郭線までの幅１６ｗを有する広幅の環状に形成
する。

【００５３】次に、ドライエッチング法により、導電膜
１７、絶縁膜４ａ、及び半導体膜１６のうちの、レジス
ト層１５で覆われていない部分の導電膜１７、絶縁膜４
ａ、及び半導体膜１６を除去し、レジスト層１５と同一
の平面形状を有する、半導体膜１６ａ、ゲート絶縁膜
４、及び導電膜１７を形成する。次に、ウエットエッチ
ング法により、導電膜１７のエッチング速度をゲート絶
縁膜４のエッチング速度よりも高くして導電膜１７とゲ
ート絶縁膜４をサイドエッチングする。こうすることに
より、半導体膜１６ａ上に半導体膜１６ａの幅Ｗ２より
狭い幅Ｗ１を有するゲート絶縁膜４が形成され、更にそ
のゲート絶縁膜４上にゲート絶縁膜４より幅の狭いゲー
ト電極５が形成される。ここで、導電膜１７のサイドエ
ッチングの深さにより、ゲート電極５の幅が決定され、
この幅が、次の工程で形成される動作層２（図１２参
照）の幅を決定することとなる。

【００５４】次に、レジスト層１５を剥離し、イオンド
ーピング法により、ゲート電極５をマスクとして上方よ
り半導体膜１６ａにＰ等の不純物イオンを導入すること
により、図１２に示すように、一対の不純物拡散層３
ａ，３ｂを形成する。それと同時に、マスクであるゲー
ト電極５の直下には不純物の拡散を免れた動作層２が形
成される。

【００５５】このように、ゲート電極５をマスクとして
不純物イオンを導入して不純物拡散層３ａ，３ｂを自己
整合的に形成することにより、ゲート電極５と不純物拡
散層３ａ，３ｂとのオーバーラップを殆ど無くすことが
でき、オーバーラップに起因する寄生容量の発生及び複
数のＴＦＴの寄生容量どうしのばらつきを大幅に低減す
ることができる。

【００５６】次に、図１３に示すように、スパッタリン
グ法により絶縁性基板１の全面にＴｉ膜６ａを約２００
ｎｍ着膜し、次に、プラズマＣＶＤ法によりｎ＋ａ−Ｓ
ｉ：Ｈ層７ａとａ−Ｓｉ：Ｈ層８ａを堆積し、更に、ス
パッタリング法により透明導電膜１８を着膜する。次
に、図１４に示すように、フォトリソグラフィ法を用い
て、透明導電膜１８、ａ−Ｓｉ：Ｈ層８ａ、ｎ＋ａ−Ｓ
ｉ：Ｈ層７ａ、及びＴｉ膜６ａをエッチングして、透明
電極９、受光層８、オーミック層７、及び下部電極６に
パターニングする。

【００５７】この工程においては、下部電極６の周縁部
６ｅが不純物拡散層３ａの周縁部３ｅの上に重なるよう
に下部電極６がパターニングされる。次に、図１５に示
すように、酸化シリコンを絶縁性基板１の全面に約１μ
ｍ堆積して層間絶縁膜１０を形成する。次に、フォトリ
ソグラフィ法によりゲート配線用のコンタクトホール３
５、ソース・ドレイン配線用のコンタクトホール３６、
及びバイアス配線用のコンタクトホール３７を形成し、
スパッタリング法により約１μｍのＡｌ−Ｃｕを着膜
し、フォトリソグラフィ法によりパターニングして、図
１６に示すように、ソース・ドレイン配線１１、ゲート
配線１２、及びバイアス配線１３を形成する。

【００５８】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積して、パシべー
ション膜１４を形成することにより、図１０に示す薄膜
半導体装置１００が完成する。本実施例においては、フ
ォトリソグラフィ法は４回しか使用されないので、薄膜
半導体装置１００を低コストで製造することができる。

【００５９】次に、本発明の第３の実施例について説明
する。図１７は、本発明の薄膜半導体装置の第３の実施
例の平面図、図１８は、図１７の矢印Ａ−Ａ’方向から
見た縦断面図である。図１７及び図１８に示すように、
薄膜半導体装置１００は、方形に形成された、ＰＤとし
て作動する受光素子１１０を中心として、受光素子１１
０を取り巻く環状に形成された、ＴＦＴとして作動する
能動素子１２０と、更に能動素子１２０を取り巻く環状
に形成された、各素子領域を電気的に分離するための素
子分離領域１３０とから構成されている。

【００６０】これらの受光素子１１０、能動素子１２
０、及び素子分離領域１３０は、ガラス等の絶縁部材か
ら成る絶縁性基板１上に形成されている。能動素子１２
０は、絶縁性基板１上に形成されたａ−Ｓｉ：Ｈから成
る半導体膜１６ａと、半導体膜１６ａ上に形成されたゲ
ート絶縁膜４と、ゲート絶縁膜４上に形成されたゲート
電極５とから成るＴＦＴとして形成されている。

【００６１】半導体膜１６ａは絶縁性基板１上の全面に
形成されており、能動素子１２０の領域の半導体膜１６
ａは、動作層２と不純物拡散領域３ａと不純物拡散領域
３ｂの３つの領域から成る。不純物拡散層３ａ，３ｂ
は、ゲート電極５をマスクとして半導体膜１６ａ中に不
純物が拡散されて自己整合的に形成され、ＴＦＴのソー
ス・ドレイン領域として作動する。また、ゲート電極５
直下の半導体膜１６ａは、ゲート電極５によりマスクさ
れて不純物の拡散を免れた結果、ＴＦＴの動作層２とし
て形成されている。更に、能動素子１２０には不純物拡
散層３ｂと接続するソース・ドレイン配線１１と、ゲー
ト電極５と接続するゲート配線１２とが備えられてい
る。

【００６２】受光素子１１０は、上記不純物拡散層３ａ
上に形成された上下一対の電極、即ち透明電極９及び下
部電極６と、これら一対の電極で挟まれた受光層８及び
オーミック層７とを備えている。更に、受光素子１１０
には透明電極９にバイアス電圧を印加するためのバイア
ス配線１３が備えられている。図１８に示すように、ゲ
ート絶縁膜４の、半導体膜１６ａと接する底面の幅Ｗ１
は、動作層２の幅Ｗ３より広く形成されている。不純物
拡散層３ａのうち、ゲート絶縁膜４に覆われていない領
域上に受光素子１１０の下部電極６が形成されており、
その結果、受光素子１１０の下部電極６と能動素子１２
０の不純物拡散層３ａとが電気的に接続されている。

【００６３】素子分離領域１３０は、絶縁性基板１上に
形成された半導体膜１６ａと、この半導体膜１６ａ上に
形成された素子分離絶縁膜４３と、この素子分離絶縁膜
４３の上に形成された素子分離電極４４とから成る。素
子分離領域１３０の半導体膜１６ａは、不純物拡散層３
ｂと、高抵抗領域４１と、低抵抗領域４２との３つの領
域から成る。

【００６４】このうち不純物拡散層３ｂは上記の能動素
子１２０の不純物拡散層３ａ，３ｂの形成工程におい
て、素子分離電極４４をマスクとして半導体膜１６ａに
不純物が拡散される際に同時に形成される。それと共
に、素子分離電極４４の直下には素子分離電極４４によ
りマスクされて不純物の拡散を免れた結果、高抵抗領域
４１が形成される。

【００６５】更に、これら受光素子１１０、能動素子１
２０、及び素子分離領域１３０を覆うように層間絶縁膜
１０、及びパシベーション膜１４が形成されて、薄膜半
導体装置１００が構成される。なお、第３の実施例で
は、図１７に示すように、受光素子１１０、能動素子１
２０、及び素子分離領域１３０はそれぞれ方形の平面形
状に形成されているが、これら各素子、及び各領域の平
面形状は方形のみに限定されるものではなく、例えば円
形、楕円形、または多角形等どのような平面形状でもよ
い。

【００６６】このように、前記第１の実施例におけると
同様、ゲート電極５と不純物拡散層３ａ，３ｂとが自己
整合的に形成されているため、ゲート電極５と不純物拡
散層３ａ，３ｂとの間に寄生容量の発生及び複数のＴＦ
Ｔの寄生容量どうしのばらつきも発生しない。従って、
ＴＦＴの動作速度の遅延が生じたり、残像が発生したり
することが防止される。

【００６７】また、第１の実施例におけると同様、ＴＦ
Ｔのソース領域とドレイン領域とが平面的に完全に分離
されているため、ソース領域とドレイン領域との間にリ
ーク電流が流れることがない。また、素子分離電極４４
にゼロバイアスを印加し、高抵抗領域４１をゼロバイア
ス状態に保つことにより、不純物拡散層３ｂから高抵抗
領域４１を介して低抵抗領域４２に流れ込むリーク電流
を更に低減させることができる。また、ＴＦＴを動作さ
せるためのバイアスと逆のバイアスを素子分離電極４４
に印加し、素子分離領域１３０を強いオフ状態にするこ
とによりリーク電流を抑えることも可能である。

【００６８】このようにリーク電流の少ない薄膜半導体
装置を、例えばイメージセンサに応用した場合、従来の
イメージセンサより残像が少なく、画像の階調が十分に
確保できるイメージセンサを得ることができる。また、
本実施例の薄膜半導体装置１００では、不純物拡散層３
ｂの外側に高抵抗領域４１が形成されているため、隣り
合う能動素子１２０どうしが完全に分離されている。こ
のような高抵抗領域４１が設けられているため、第１及
び第２の実施例のように、フォトリソグラフィ法により
半導体膜１６をパターニングする（図３〜図４及び図１
１〜図１２）ことにより隣り合う能動素子１２０どうし
を分離する必要がなくなり、フォトリソグラフィ法の使
用回数を減少させることができる。

【００６９】次に、本発明の第３の実施例の薄膜半導体
装置の製造方法について説明する。図１９〜図２６は、
第３の実施例の薄膜半導体装置の製造方法の主要工程の
縦断面図または平面図である。先ず、絶縁性基板１上に
プラズマＣＶＤ法によりａ−Ｓｉを約５０ｎｍ堆積して
半導体膜１６を形成し、次に、プラズマＣＶＤ法により
酸化シリコンを約１００ｎｍ堆積して絶縁膜４ａを形成
し、更に、スパッタリング法によりＴａを約３００ｎｍ
着膜して導電膜１７を形成する。

【００７０】次に、絶縁性基板１全面にレジスト膜を形
成した後、フォトリソグラフィ法によりレジスト膜をパ
ターニングして、図１９及び図２０に示すように、レジ
スト層１５ａ，１５ｂを形成する。なお、図１９は、図
２０の矢印Ａ−Ａ’方向から見た断面図である。レジス
ト層１５ａ，１５ｂは、図２０に示すように、内側の環
（レジスト層１５ａ）と外側の環（レジスト層１５ｂ）
とから成る２重の環状の平面形状に形成される。なお、
外側のレジスト層１５ｂはその環の一部が環の外側に延
びて図示しない他の素子のレジスト層１５ｂに接続する
形状に形成される。

【００７１】次に、ウエットエッチング法により、導電
膜１７のエッチング速度を絶縁膜４ａのエッチング速度
よりも高くして導電膜１７と絶縁膜４ａをサイドエッチ
ングする。こうすることにより、内側のレジスト層１５
ａ直下の半導体膜１６上にレジスト層１５ａと同じ幅の
ゲート絶縁膜４が形成され、更にそのゲート絶縁膜４上
にゲート絶縁膜４より幅の狭いゲート電極５が形成され
る。一方、外側のレジスト層１５ｂ直下の半導体膜１６
上にはレジスト層１５ｂと同じ幅の素子分離絶縁膜４３
が形成され、更にその素子分離絶縁膜４３上に素子分離
絶縁膜４３より幅の狭い環状の素子分離電極４４が形成
される。なお、素子分離絶縁膜４３及び素子分離電極４
４は、上記のレジスト層１５ｂと同様、その環の一部が
環の外側に延びて図示しない他の素子の素子分離電極４
４に接続する形状に形成される。

【００７２】次に、図２１に示すように、レジスト層１
５ａ，１５ｂを剥離した後、イオンドーピング法によ
り、ゲート電極５及び素子分離電極４４をマスクとして
上方より半導体膜１６にＰ等の不純物イオンを導入する
ことにより、図２２に示すように、不純物拡散層３ａ、
不純物拡散層３ｂ、及び低抵抗領域４２を形成する。そ
れと共に、マスクであるゲート電極５及び素子分離電極
４４の直下には不純物の拡散を免れた動作層２及び高抵
抗領域４１がそれぞれ形成される。次に、図２３に示す
ように、スパッタリング法によりＴｉを約２００ｎｍ着
膜しＴｉ膜６ａを形成し、次に、プラズマＣＶＤ法によ
りｎ＋ａ−Ｓｉ：Ｈ層７ａ、及びａ−Ｓｉ：Ｈ層８ａを
堆積し、更にスパッタリング法により透明導電膜１８を
着膜する。

【００７３】次に、図２４に示すように、フォトリソグ
ラフィ法を用いて、透明導電膜１８、ａ−Ｓｉ：Ｈ層
８、ｎ＋ａ−Ｓｉ：Ｈ層７、及びＴｉ膜６ａをエッチン
グして、透明電極９、受光層８、オーミック層７、及び
下部電極６にをパターニングする。次に、図２５に示す
ように、酸化シリコンを絶縁性基板１の全面に約１μｍ
堆積して層間絶縁膜１０を形成する。

【００７４】次に、フォトリソグラフィ法によりゲート
配線用のコンタクトホール３５、ソース・ドレイン配線
用のコンタクトホール３６、及びバイアス配線用のコン
タクトホール３７を形成し、スパッタリング法により約
１μｍのＡｌ−Ｃｕを着膜し、フォトリソグラフィ法に
よりパターニングして、図２６に示すように、ソース・
ドレイン配線１１、ゲート配線１２、及びバイアス配線
１３を形成する。

【００７５】更に、プラズマＣＶＤ法により酸化シリコ
ンを絶縁性基板１の全面に約１μｍ堆積してパシべーシ
ョン膜１４を形成することにより、図１８に示す薄膜半
導体装置１００が完成する。上記の第３の実施例の製造
方法においては、フォトリソグラフィ法は４回しか使用
されないので、薄膜半導体装置１００を低コストで製造
することができる。

【００７６】

【発明の効果】以上説明したように、本発明の薄膜半導
体装置によれば、製造コストが低く、且つ、性能の優れ
た薄膜半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の薄膜半導体装置の第１の実施例の平面
図である。

【図２】図１の矢印Ａ−Ａ’方向から見た縦断面図であ
る。

【図３】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図４】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図５】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図６】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図７】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図８】本発明の薄膜半導体装置の第１の実施例の製造
方法の主要工程図である。

【図９】本発明の第１の実施例の薄膜半導体装置の平面
形状の変形例を示す平面図である。

【図１０】本発明の薄膜半導体装置の第２の実施例の縦
断面図である。

【図１１】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１２】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１３】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１４】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１５】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１６】本発明の第２の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図１７】本発明の第３の実施例の薄膜半導体装置の平
面図である。

【図１８】図１７の矢印Ａ−Ａ’方向から見た縦断面図
である。

【図１９】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程の平面図である。

【図２０】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２１】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２２】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２３】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２４】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２５】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２６】本発明の第３の実施例の薄膜半導体装置の製
造方法の主要工程図である。

【図２７】従来のイメージセンサの縦断面図の一例であ
る。

【図２８】従来のイメージセンサの製造方法の主要工程
図である。

【図２９】従来のイメージセンサの製造方法の主要工程
図である。

【図３０】従来のイメージセンサの製造方法の主要工程
図である。

【図３１】従来のイメージセンサの製造方法の主要工程
図である。

【符号の説明】１絶縁性基板２動作層３，３ａ，３ｂ不純物拡散層３ｅ周縁部４ゲート絶縁膜４ａ絶縁膜５ゲート電極６下部電極６ａＴｉ膜６ｅ周縁部７オーミック層７ａｎ＋ａ−Ｓｉ：Ｈ層８受光層８ａａ−Ｓｉ：Ｈ層９透明電極１０層間絶縁膜１１ソース・ドレイン配線１２ゲート配線１３バイアス配線１４パシベーション膜１５，１５ａ，１５ｂレジスト層１６，１６ａ半導体膜１７導電膜１８透明導電膜１９遮光膜２０バッファ層２１ＴＦＴ領域２２ＰＤ領域２３ゲート配線マトリクス２４データ配線マトリクス２５配線下部電極２６ｐ型ａ−Ｓｉ：Ｈ層２７ａ−Ｓｉ：Ｈ層２８ｎ型ａ−Ｓｉ：Ｈ層２９配線上部電極３０絶縁膜３１個別電極３２導電膜３３絶縁膜３４透明導電膜３５，３６，３７，３８，３９コンタクトホール４１高抵抗領域４２低抵抗領域４３素子分離絶縁膜４４素子分離電極１００薄膜半導体装置１１０受光素子１２０能動素子１３０素子分離領域２００イメージセンサ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 31/10 ＡＧ

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成された、受光層が上
下一対の電極で挟まれて成る受光素子と、該受光素子を環状に取り巻くゲート電極、及び該ゲート
電極の下部に形成された半導体膜を有する能動素子とを
備え、該半導体膜が、前記ゲート電極をマスクとして不純物が
拡散された、前記ゲート電極より内側の、前記一対の電
極のうちの下部電極と接する第１の不純物拡散層、及び
前記ゲート電極より外側の、前記受光素子を取り巻く第
２の不純物拡散層と、前記ゲート電極により不純物の拡
散を免れた、該ゲート電極直下の動作層とを有すること
を特徴とする薄膜半導体装置。