KR20050031440A - 다중위상 합성 리플전압 발생기 및 이를 구비한 리플 조정기 - Google Patents

다중위상 합성 리플전압 발생기 및 이를 구비한 리플 조정기 Download PDF

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Abstract

마스터 클럭신호, 시퀀스 로직 및 각각의 상에 대한 리플 조정기를 발생하는 마스터 클럭 회로를 포함하는 다중위상 DC-DC 조정기용의 다중위상 합성 리플전압 발생기가 개시된다. DC-DC 조정기는 출력전압을 발생하기 위하여 출력 인덕터를 통해 상 노드를 거쳐 입력 전압을 전환하도록 각각 상응하는 PWM 신호에 반응하는 복수의 전환 회로들을 포함한다. 시퀀스 로직은 마스터 클럭신호에 기초하여 연속적인 순서로 각각의 PWM 신호를 설정한다. 각각의 리플 발생기는 상호 컨덕턴스 증폭기, 리플 캐패시터, 및 비교기를 포함한다. 상호컨덕턴스 증폭기는 상응하는 출력 인덕터에 연결된 입력과 상응하는 리플 캐패시터에 연결된 출력을 가진다. 비교기는 리플 캐패시터에 연결된 제 1 입력, 에러전압을 수신하는 제 2 입력 및 상응하는 PWM 신호를 재설정하기 위해 시퀀스 로직에 연결된 출력을 가진다.

Description

다중위상 합성 리플전압 발생기 및 이를 구비한 리플 조정기{Synchronization of multiphase synthetic ripple voltage regulator}
본 출원은 출원중이고 공동소유인 09/06/2002 출원의 미국 특허출원 제 10/236,787호의 일부계속출원(CIP)인 출원중이고 공동소유인 09/29/2003 출원의 미국특허출원 제 10/673,684호의 일부계속출원(CIP)으로, 양자의 내용은 본 명세서중에 모든 의도와 목적들을 위해 참고로 포함되었다.
본 발명은 일반적으로 전원공급회로들에 대한 것으로, 특히 다중위상의 DC-DC 합성 리플 조정기의 전환 작동을 제어하기 위해 인공 혹은 합성의 리플 파형을 발생하는 복수의 합성 리플 발생기를 동기화하기 위한 장치에 대한 것이다.
집적회로용 전원은 통상 하나 이상의 직류(DC) 전원에 의해 공급된다. 여러 적용예에서 회로는 사용가능한 공급 전압(휴대형 전지에 의한 구동장치에서와 같은 낮은 전류 소비가 필요한 예컨대 수 볼트 이하 수준의 비교적 낮은 )과는 상이한 복수의 조정된 전압을 요구할 수 있다. 더우기, 많은 사용예에서 부하전류는 상당한 수준의 크기에 걸쳐 변화할 수 있다. 이러한 필요를 해결하기 위하여 히스테리시스 혹은 '뱅-뱅' 조정기와 같은 펄스 혹은 리플에 기초한 조정기를 채용함이 통상적이다.
이러한 리플에 기초한 DC-DC 전압 조정기는 비교적 간단한 제어장치를 채용하고 부하 변동에 신속한 반응을 제공한다. 리플전압 조정기의 전환은 비동기적인 데, 이는 전환 엣지의 직접 제어가 필요한 사용예에서 효과적이다.
이러한 목적으로 리플 조정기는 통상적으로 게이트 드라이브 회로와 각각 상부 FETs 혹은 MOSFETs 등과 같은 한쌍의 전자적인 전원 전환장치의 제어 혹은 게이트 드라이브 입력에 연결된 게이트 드라이브 회로를 제어하는 히스테리시스 비교기 등을 사용한다. 게이트 드라이브 회로는 이 기술분야의 잘 알려진 펄스폭변조(PWM) 전환 파형에 따라 전환장치를 제어가능하게 전환 혹은 온(on), 오프(off) 작동시킨다.
이러한 히스테리시스 혹은 '뱅-뱅' 조정기에서 히스테리시스 비교기에 의해 발생된 출력 PWM 신호 파형은 출력전압이 기준전압에서 비교기의 내부 히스테리시스 전압을 감한 전압 아래로 저하하면 제 1 상태로 이동(하이로 이동)하고 출력전압이 기준전압에 히스테리시스 전압을 더한 전압을 넘는 경우는 비교기의 PWM 출력이 제 2 싱태로 이동(로우로 이동)한다. 부하가 적용되거나 증가하면 출력전압은 기준전압 아래로 저하하고, 이에 반응하여 비교기는 게이트 드라이브를 트리거시켜 상부 전환장치를 작동시킨다. 조정기는 비동기적이므로 게이트 드라이브 제어신호는 대부분의 고정된 주파수의 PWM 제어 설계의 경우와 같이 동기화 클럭을 기다리지 않는다.
이러한 형태의 리플 조정기에서 주요한 문제로는 큰 리플전압, DC 전압의 정확성, 및 전환 주파수이다. 히스테리시스 비교기가 직접 리플전압의 크기를 결정하므로 히스테리시스 전압을 작게 하면 전원 전환 효율을 증가시킬 것인 데, 이는 히스테리시스가 작을수록 전환 주파수가 증가하기 때문이다. 리플파 형상의 함수인 DC 출력전압을 제어하기 위하여 출력 리플전압의 최상부(피크)와 최하부(밸리)가 조정된다. 출력전압의 DC값은 PWM 이득 인자의 함수이다. 출력 전압의 파 형상 또한 작은 부하에서 변화하는 데, 출력 인덕터를 흐르는 전류가 불연속적으로 되면 비교적 긴 저전압 기간 사이에 비교적 짧은 '스파이크'를 발생한다. 리플전압 파 형상이 입력 라인 및 부하의 상태에 따라 변화하므로 확실한 DC 조정을 유지하는 것이 어렵다.
더우기, 캐패시터 기술의 발전에 따라 리플파 형상이 변화한다. 특히, 세라믹 캐패시터 기술의 현재 상태는 세라믹 캐패시터의 등가 직렬 저항 혹은 ESR(출력전압 파형의 선형 혹은 삼각형 파 형상을 발생하는)을 매우 낮은 값으로 되게 할 수 있었다. 그러나, ESR의 매우 낮은 값에서는 출력전압의 리플 형상이 삼각형에서 비선형 형상(e.g., 포물선 혹은 사인 곡선)으로 변화한다. 이것에 의해 출력전압은 히스테리시스 문턱을 넘어 더 높은 피크-투-피크 리플을 발생한다. 따라서, DC-DC 조정기에서 출력전압 리플을 저하시키기 위해 이루어진 개선이 실제로는 리플전압 조정기에 사용시 증가된 리플을 발생할 수 있다.
여기에 참고로 기재된 제 1의 종래기술은 합성 리플전압 발생기를 포함하는 합성 리플 조정기를 개시한다. 설명되는 바와 같이, 발생기는 출력 인덕터를 통해 리플전류를 효과적으로 복제하는 보조적인 혹은 "합성" 리플전압을 발생한다. 조정기는 이 합성적으로 발생된 리플전압을 조정기의 전환을 제어하는 펄스폭변조(PWM) 신호를 발생하기 위해 히스테리시스 비교기의 토글링을 제어하기 위해 사용한다. 비한정적인 적용예에서, 상호 컨덕턴스(transconductance) 증폭기(=직류전압 전류변환기)는 인덕터의 상 노드 전압을 검출하며 리플 캐패시터에 인덕터 전압표시 전류를 공급하며, 이것이 합성 리플전압을 발생한다. 리플 조정에 복제된 인덕터 전류를 사용함으로써 낮은 출력 리플, 입력전압 피드포워드, 및 간략화된 보상이 이루어진다.
참고로 여기에 기술된 제 2의 종래기술은 상부 및 하부 문턱 전압에 연결된 히스테리시스 비교기를 채용하는 다중위상 리플전압 조정기를 개시한다. 여기에 기술된 바와 같이, 히스테리시스 비교기는 출력전압과 입력전압 혹은 지상과의 사이의 차이에 기초하여 전류가 공급된 캐패시터에 걸쳐 발생된 마스터 리플전압 파형을 검출한다. 히스테리시스 비교기의 출력은 그 상태가 합성 리플전압 조정기의 각각의 부품의 수명을 결정하는 PWM 래치에 연속적으로 연결된 마스터 클럭신호를 발생한다. 각각의 PWM 래치는 선택된 마스터 클럭신호에 의해 초기화되고 각각의 상의 합성 전압을 검출하는 관련 상의 전압 비교기에 의해 종료되는 제 1 상태를 가진다. 본 발명의 개시는 다중위상 합성 리플전압 조정기의 개선 및/혹은 변화에 관련된다.
본 발명의 일 실시예에 따른 다중위상 DC-DC 조정기용의 다중위상 합성 리플전압 발생기는, 마스터 클럭신호를 발생하는 마스터 클럭 회로, 시퀀스 로직 및 각각의 상 혹은 채널용 리플 조정기를 포함한다. 다중위상 DC-DC 조정기는 출력노드에서 출력전압을 집합적으로 발생하기 위하여 상응하는 출력 인덕터를 통해 상응하는 상 노드를 거쳐 하나 이상의 입력전압을 전환하도록 각각 상응하는 펄스폭변조(PWM) 신호에 반응하는 복수의 전환 회로를 포함한다. 시퀀스 로직은 마스터 클럭신호에 기초하여 연속적인 순서로 각각의 PWM 신호를 설정한다. 각각의 리플 발생기는 상호 컨덕턴스 증폭기, 리플 캐패시터, 및 비교기를 포함한다. 상호 컨덕턴스 증폭기는 상응하는 출력 인덕터에 연결되는 입력과 상응하는 리플 캐패시터에 연결되는 출력을 가진다. 비교기는 리플 캐패시터에 연결되는 제 1 입력, 에러전압을 수신하는 제 2 입력, 및 상응하는 PWM 신호를 재설정하기 위해 시퀀스 로직에 연결되는 출력을 가진다.
각각의 상의 상호컨덕턴스 증폭기는 상응하는 상 노드에 연결하기 위한 비역전 입력과 출력노드 혹은 기준전압에 연결하기 위한 역전 입력을 가지는 구조로 구성될 수 있다. 리플 캐패시터는 상호컨덕턴스 증폭기의 출력에 연결된 제 1 단부와 출력노드에 연결하거나 접지된 제 2 단부를 가진다. 리플 저항기는 리플 캐패시터에 연결될 수 있고, 전압 소스에 바이어스되거나 출력노드를 통해 출력전압에 연결된다.
일 실시예에서, 하나의 입력전압이 사용되고 마스터 클럭회로는 마스터 리플 캐패시터, 마스터 상호컨덕턴스 증폭기 회로, 및 히스테리시스 비교기 회로를 포함한다. 마스터 상호컨덕턴스 증폭기 회로는 마스터 리플 캐패시터에 연결된 출력과 마스터 클럭신호에 의해 제어되는 제 1 및 제 2 상태들을 가진다. 제 1 상태는 입력전압과 출력전압 사이의 전압차에 기초하여 마스터 리플 캐패시터를 충전하기 위해 제공되며 제 2 상태는 출력전압에 기초하여 마스터 리플 캐패시터를 방전하기 위해 제공된다. 히스테리시스 비교기 회로는 마스터 리플 캐패시터의 전압을 에러전압과 비교하도록 연결된 입력과 마스터 클럭신호를 제공하는 출력을 가진다.
마스터 상호컨덕턴스 증폭기 회로는 제 1 및 제 2 상호컨덕턴스 증폭기들과 스위치 회로를 포함할 수 있다. 이 경우, 제 1 마스터 상호컨덕턴스 증폭기는 입력전압을 수신하는 제 1 입력, 출력전압을 수신하는 제 2 입력 및 출력을 가진다. 제 2 마스터 상호컨덕턴스 증폭기는 접지된 제 1 입력, 출력전압을 수신하는 제 2 입력 및 출력을 가진다. 스위치 회로는 제 1 마스터 상호컨덕턴스 증폭기의 출력에 연결된 제 1 단자, 제 2 마스터 상호컨덕턴스 증폭기의 출력에 연결된 제 2 단자, 마스터 리플 캐패시터에 연결된 공통단자, 및 공통단자를 스위치 회로의 제 1 및 제 2 단자들중 선택된 어느 하나에 연결하도록 마스터 클럭신호를 표시하는 신호를 수신하는 제어 입력을 가진다.
히스테리시스 비교기 회로는 제 1 및 제 2 비교기들과 전압 소스 및 설정-재설정 장치를 포함할 수 있다. 전압 소스는 에러 전압에 대해 오프셋 전압을 제공한다. 제 1 비교기는 마스터 리플 캐패시터에 연결되는 제 1 입력과 에러전압을 수신하는 제 2 입력과 출력을 가진다. 제 2 비교기는 오프셋 전압을 수신하는 제 1 입력과 마스터 리플 캐패시터에 연결된 제 2 입력과, 출력을 가진다. 설정-재설정 장치는 제 1 비교기의 출력에 연결된 제 1 입력, 제 2 비교기의 출력에 연결된 제 2 입력, 및 마스터 클럭신호를 제공하는 출력을 가진다.
다른 실시예에서, 마스터 클럭 회로는 마스터 리플 캐패시터, 마스터 상호컨덕턴스 증폭기, 전압 소스, 비교기, 원셧(one-shot)장치 및 스위치를 포함한다. 마스터 상호컨덕턴스 증폭기는 출력전압 혹은 기준전압을 수신하는 입력과 마스터 리플 캐패시터에 연결된 출력을 가진다. 전압 소스는 에러 전압에 대해 오프셋 전압을 제공한다. 비교기는 마스터 리플 캐패시터에 연결된 제 1 입력, 오프셋 전압을 수신하는 제 2 입력, 및 출력을 가진다. 원셧장치는 비교기의 출력에 연결된 입력과 마스터 클럭신호를 제공하는 출력을 가진다. 스위치는 에러전압을 수신하도록 연결된 제 1 단자, 마스터 리플 캐패시터에 연결된 제 2 입력, 및 마스터 클럭신호를 수신하는 제어 입력을 가진다.
본 발명의 일 실시예에 따른 다중위상 합성 리플 조정기는 복수의 전환 회로들, 복수의 출력 인덕터들, 에러 증폭기, 히스테리시스 비교기 클럭 회로, 시퀀스 로직 및 각각의 상에 대한 리플 발생기를 포함한다. 각각의 전환 회로는 상응하는 PWM 신호에 기초하여 상응하는 상 노드를 상응하는 입력전압의 대향하는 극들에 교대로연결한다. 각각의 출력 인덕터는 조정된 출력전압을 발생하는 상응하는 상 노드와 출력노드 사이에 연결된다. 에러 증폭기는 기준전압에 비교된 조정된 출력전압에 기초하여 에러전압을 발생한다. 히스테리시스 비교기 클럭회로는 출력전압과 에러신호에 반응하여 마스터 클럭신호를 발생한다. 시퀀스 로직은 마스터 클럭신호에 기초하여 각각의 PWM 신호를 연속된 순서로 초기화한다. 각각의 리플 발생기는 상호컨덕턴스 증폭기, 리플 캐패시터, 및 비교기를 포함한다. 상호컨덕턴스 증폭기는 상응하는 상 노드에 연결하기 위한 입력과 상응하는 리플 캐패시터에 연결된 출력을 가진다. 비교기는 리플 캐패시터에 연결된 제 1 입력과 에러 전압을 수신하는 제 2 입력과 상응하는 PWM 신호를 종료시키기 위해 시퀀스 로직에 연결되는 출력을 가진다.
본 발명의 이점들, 특징들, 및 효과는 이하의 설명과 첨부도면과 관련하여 더욱 잘 이해될 것이다.
이하의 설명은 특정 적용과 그에 필요한 범위에서 제공된 본 발명의 내용을 이 기술분야의 보통의 지식을 가진 자가 실시하고 이용할 수 있도록 이루어진다.
그러나, 이 기술분야의 보통의 지식을 가진 자들은 양호한 실시예를 다양하게 변형하는 것이 용이할 것이며, 여기에서 설명된 기본적인 원리는 다른 실시예들에도 적용될 수 있다. 따라서, 본 발명은 여기에 도시되고 설명된 특정 실시예에 한정되어서는 안되며, 여기 설명된 원리와 신규한 사항들과 일치하는 가장 넓은 범위에 미칠 것이다.
도 1은 일예로서의 실시예에 따른 다중위상 합성 리플전압 조정기(100)의 간략화된 개략적인 블럭도이다. 다중위상 조정기(100)는, 조정기(100)용의 N 채널들을 형성하는 각각의 N 게이트 드라이버들(GD1, GD2, --- GDN)에 N개의 PWM 신호들(PWM1, PWM2, --- PWMN)을 제공하는 펄스폭변조(PWM) 제어기 혹은 다중위상 합성 리플전압 발생기(101)를 포함한다. N은 1 보다 큰 양의 정수이며, N이 2이면 2상인 경우를 나타낸다. 제 1 채널의 경우, 한 쌍의 전자적인 전원전환장치 혹은 스위치들(Q11 및 Q12)의 작동과 정지를 제어하는 제 1 게이트 드라이버(GD1)에 PWM1 신호가 제공된다. 특히, 게이트 드라이버(GD1)는 상부(혹은 하이측) 스위치(Q11)의 제어단자(e. g., 게이트)에 제공된 상부 게이트 전환신호(UG1) 및 하부(혹은 로우측) 스위치(Q12)의 제어단자에 제공된 하부게이트 전환신호(LG1)을 발생한다. 도시된 특정 회로에서, 스위치들(Q11, Q12)은 드레인 소스 전류 통로가 한 쌍의 입력 전원공급 단자들 사이에 연결된 N-채널 금속산화물 반도체 전계효과 트랜지스터(MOSFETs)로 도시된다. 도시된 회로에서, 입력 전원공급 단자는 접지된(GND) 입력전압(VIN1)을 발생한다. 다른 종류의 전자적인 전환장치들이 생각될 수 있다. 스위치(Q12)의 드레인은 출력 인덕터(L1)의 일 단부에 연결된 상노드(VPHASE)에서 스위치(Q11)의 소스에 연결된다. 인덕터(L1)의 타 단부는 출력신호(V0)를 발생하는 공통 출력노드(V0)에 연결된다. 인덕터가 발생하는 신호와 노드는 여기에서 다르게 표시되지 않는 한, 동일한 명칭으로 사용된다.
조정기(100)의 잔여 채널들(2-N)은 제 1 채널과 실질적으로 동일한 방식으로 구성된다. 지상으로 연결된 입력전압 단자들(VIN2 혹은 VINN) 사이의 상노드(VPHASE2혹은VPHASEN)에서 같이 연결된 스위치들(Q11, Q12)(혹은 QN1, QN2)을 구동하기 위해 신호들(UG2 및 LG2)(UGN 및 LGN)을 제공하는 게이트 드라이버(GD2혹은 GDN)에는 PWM2(혹은 PWMN) 신호가 제공된다. 일 실시예에서, 입력전압들(VIN1-VINN)은 동일한 전압 수준이며, 다른 실시예에서 하나 이상의 상들이 상이한 입력전압 수준을 인가받을 수 있다. 상노드(Vphase2)(혹은 VPHASEN)는 출력 인덕터(L2 혹은 LN)을 통해 V0에 연결된다. V0 노드는 모두 전원공급 레일( e. g., GND)에 연결된 부하저장 캐패시터(105) 및 부하(107)에 연결된다. VIN 및 VO 신호들은 다중위상 합성 리플전압 발생기(101)로 피드백된다. 다중위상 조정기(100)의 다중위상 혹은 채널들은 VO 신호를 발생하기 위해 병렬로 연결된다. 다중위상 조정기(100)에서 각각의 채널은 독립적인 상 노드와 출력 인덕터를 가진다. 각각의 채널의 각각의 상 노드(VPHASE1 -VPHASEN)는 VIN와 지상 혹은 0V의 사이에서 효과적으로 전환하는 크고 신속한 변화를 보이나 V0 신호를 나타내는 출력 노드는 비교적 안정되게 유지된다. 이와 같이, 각각의 인덕터(L1-LN)는 작동중에 비교적 큰 삼각 형상의 리플전류 신호를 발생한다.
도 2는 2상 조정기용의 다중위상 조정기(100)를 구성하도록 다중위상 합성 리플전압 발생기(101)로 사용될 수 있는 본 발명의 일예로서의 실시예에 따른 다중위상 합성 리플전압 발생기(200)의 간략화된 개략적인 회로도이다. 다중위상 합성 리플전압 발생기(101)의 설계와 기능 및 그 리플 발생기는 소망하는 대로 어떤 수의 상들로도 용이하게 확대될 수 있음은 이하의 설명으로부터 용이하게 이해될 것이다. 2상을 가지는 예가 도면 및 관련 설명의 복잡성을 감소시키기 위해 감소된 복잡성을 가지는 다중위상의 예로서 2상의 적용예가 도시되었다.
다중위상 합성 리플전압 발생기(101)는 출력들이 SR 플립-플롭(230)의 세트(S)-리셋(R) 입력에 각각 연결된 상부 및 하부 문턱 비교기들(210, 220)로 형성된 '마스터' 비교기를 포함한다. 비교기(210)의 역전(-) 입력(211)은 상부 문턱전압(Vupper)을 수신하도록 연결되며, 비교기(220)의 비역전(+) 입력(221)은 상부 문턱전압(Vupper) 보다 소정의 오프셋(△/2) 만큼 작은 하부 문턱전압(Vlower)을 수신하도록 연결된다. Vupper 신호는 비역전(+) 입력에서 기준전압(VREF)을 수신하고 역전(-) 입력에서 출력신호(V0)를 수신하는 에러 증폭기(103)에 의해 발생된 기준 혹은 '에러' 신호이다. 비교기(210)의 비역전(+) 입력(212)과 비교기(220)의 역전(-) 입력(222)은 제어된 스위치(240)의 공통 단자(241)에 연결되고, 또한 접지된 리플 캐패시터(245)에 연결된다. 스위치(240)는 플립-플롭(230)의 비역전 Q 출력에 의해 제어된다.
스위치(240)의 제 1 입력단자(242)는 상호컨덕턴스 증폭기(250)의 출력에 연결되고 스위치(240)의 제 2 입력단자(243)는 상호컨덕턴스 증폭기(260)의 출력에 연결된다. 상호컨덕턴스 증폭기(250)는 입력전압(VIN)을 수신하도록 연결된 비역전(+) 입력(251)을 가지며, 그 역전(-) 입력(252)은 출력전압(V0)을 수신하도록 연결된다. 입력전압(VIN1-VINN)은 각각 VIN으로 나타내진 바와 같이 동일한 전압 수준을 가진다. 상호컨덕턴스 증폭기(250)는 그 입력들 사이의 차이에 비례하는, 즉 VIN - V0에 비례하는 출력전류를 발생한다. 상호컨덕턴스 증폭기(260)는 그 입력들 사이의 차이에 비례하는, 즉 0 - V0 혹은 -V0에 비례하는 출력전류를 발생한다.
플립-플롭(230)의 역전 혹은 QBAR 출력은 시퀀스 로직회로(270)에 연결된다. 카은터로 구성될 수 있는 시퀀스 로직회로(270)는 발생되는 상의 수에 상응하는 N 출력을 가진다. 본 발명의 2상을 가지는 실시예에서 시퀀스 로직회로(270)는 SET/RESET 플립-플롭(280)의 SET 입력에 연결된 제 1 출력(271)과 SET/RESET 플립-플롭(290)의 SET 입력에 연결된 제 2 출력(272)을 가진다. 이러한 목적으로 시퀀스 로직(270)은 2상 적용예의 플립-플롭 혹은 2상 이상의 예에서의 시프트 저항기로서 형성될 수 있다. 플립-플롭(280)의 RESET 입력은 비교기(300)의 출력에 연결되고, 플립-플롭(290)의 RESET 입력은 비교기(310)의 출력에 연결된다.
비교기들(300, 310)의 비역전(+) 입력들(301, 311)은 각각 상부 문턱전압(Vupper)을 수신하도록 연결된다. 비교기(300)의 역전(-) 입력(302)은 제 1 상 상호 컨덕턴스 증폭기(320)의 출력에 의해 캐패시터(305)에 공급된 전류의 결과 리플 캐패시터(305)에 걸쳐 발생한 제 1 상 리플전압 신호를 수신하도록 연결된다. 비교기(310)의 역전(-) 입력(312)은 제 2 상 상호컨덕턴스 증폭기(330)의 출력에 의해 캐패시터(315)에 공급된 전류의 결과 리플 캐패시터(315)에 걸쳐 발생한 제 2 상 리플전압 신호를 수신하도록 연결된다. 캐패시터들(245, 305, 315)은 CRIP 라고 도시한 '리플' 캐패시터들이다.
상호컨덕턴스 증폭기(320)는 VPHASE1노드에 연결된 비역전(+) 입력과 출력전압(V0)을 수신하도록 연결된 역전(-) 입력을 가진다. VPHASE1노드는 플립-플롭(280)의 출력에 제공된 PWM1 신호에 따라 제어가능하게 게이트되는 전압( VPHASE1)을 발생한다. 이와 같이, 상호컨덕턴스 증폭기(320)는 VPHASE1 - V0 의 합에 비례하는 전압을 가지는 제 1 상 리플신호를 발생한다. 유사하게, 상호컨덕턴스 증폭기(330)는 VPHASE2 노드에 연결된 비역전(+) 입력과 출력전압(V0)을 수신하도록 연결된 역전(-) 입력을 가진다. VPHASE2노드는 플립-플롭(290)의 출력에 제공된 PWM2 신호에 따라 제어가능하게 게이트되는 전압( VPHASE2)을 발생한다. 이와 같이, 상호컨덕턴스 증폭기(330)는 VPHASE2 - V0 의 합에 비례하는 전압을 가지는 제 2 상 리플신호를 발생한다.
2상 시스템용의 다중위상 합성 리플전압 발생기(101)를 채용한 다중위상 조정기(100)의 작동이 도 3의 타이밍도와 관련하여 용이하게 이해될 것이다. 마스터 리플신호가 상부 및 하부 문턱전압(Vupper, Vlower)과 관련하여 각각 톱니 형태를 가지는 상부 위에 도시된다. 각각 상부 문턱전압(Vupper)에 대해 톱니 행태를 나타내고 마스터 리플 신호와 동기된 제 1 상 리플신호와 제 2 상 리플신호가 중간에 집합적으로 도시된다. 상부 문턱전압(Vupper)의 두 예는 동일한 전압 수준의 동일한 신호이나 제 1 상 리플 신호와 제 2 상 리플신호의 관계를 더욱 명확하게 예시하기 위하여 반복 도시하였다. 플립-플롭(230)의 QBAR 출력에서의 마스터 clk 신호와 플립-플롭들(280, 290)의 Q 출력들에서 발생된 PWM1 및 PWM2 신호들이 바닥에 도시되어 있다.
마스터 리플신호는 처음에는 시감(t0)에서 감소하여 하부 문턱전압(Vlower)을 교차하는 것으로 도시된다. 시간(t0)에 이르는 간격 동안, 스위치(240)의 공통 단자(241)는 입력단자(243)에 연결되어 지상(0V) - V0 혹은 단순히 -V0에 비례하는 전류가 캐패시터(245)에 인가되어 마스터 리플 신호는 처음에는 감소한다. 마스터 리플신호가 하부 문턱전압(Vlower)을 교차하면, 비교기(220)는 이어지는 시간(t1)에서 트립되어 플립-플롭(230)을 재설정한다. 시간(t0)에서 시간(t1) 사이의 잠복은 2차 회로 효과에 기인한다. 플립-플롭(230)이 재설정되면 QBAR 출력은 마스터 클럭신호가 하이임을 가정하고, 시퀀스 로직(270)은 PWM1 출력 플립-플롭(280)의 설정 입력에 대해 출력(271)이 하이임을 가정한다. 플립-플롭(280)은 약 시간(t1)에서 PWM1 신호가 하이임을 가정하여 반응한다.
한편, 플립-플롭(230)의 Q출력은 로우(low)로 이동하여 스위치(240)의 입력(242)을 단자(241)에 연결시키므로 상호 컨덕턴스 증폭기(250)의 출력이 히스테리시스 비교기들(210, 220)에 의해 검출된다. 시간(t1)에서 시작하는 시간 간격 동안 상호 컨덕턴스 증폭기(250)는 그 출력들 사이의 차이에 비례하는, 즉 VIN- V0에 비례하는 출력전류를 발생한다. 이 전류는 캐패시터(245)를 충전하기 위해 인가되어 시간(t1)에서부터 시작하여 마스터 리플신호는 증가한다. 마침내, 마스터 리플신호가 Vupper을 넘으면 비교기(210)를 트립시켜 이어지는 시간(t2)에서 플립-플롭(280)을 설정하는 데, 이 시간에는 플립-플롭의 QBAR 출력이 마스터 클럭신호를 낮게 당긴다. 마스터 클럭신호는 플립-플롭(230)이 비교기(220)에 의해 재차 재설정되기까지 낮게 머무른다.
플립-플롭(230)이 설정되면, Q 출력이 스위치(240)로 하여금 그 입력을 공통단자(241)에 연결시켜 -V0에 비례하는 음의 전류가 다시 상호 컨덕턴스 증폭기(260)에 의해 캐패시터(245)에 공급되어 시간(t2)에서 캐패시터(245)에 걸리는 마스터 리플신호가 감소하게 한다. 마침내, 이어지는 시간(t4)에서 마스터 리플신호는 재차 하부 문턱전압(Vlower)을 교차하므로 비교기(220)는 재차 트립되어 플립-플롭(230)을 재설정한다. 톱니 파형과 같은 마스터 리플 신호를 발생하도록 이러한 방식으로 작동이 반복된다.
마스터 리플 및 마스터 클럭신호의 주파수는 입력 및 출력전압(VIN 및 VOUT)과 Vupper 및 Vlower의 상대 전압에 의해 제어된다. VIN을 증가시키면 상호컨덕턴스 증폭기(250)에 의해 캐패시터(245)에 공급된 전류 크기(VIN - V0)를 증가시켜 마스터 리플 신호가 Vupper에 도달하는 시간을 감소시킨다. 반대로, 출력전압(V0)을 감소시키면 상호컨덕턴스 증폭기(250)에 의해 공급된 전류 크기(VIN - V0)를 증가시킬 뿐만이 아니라 마스터 리플 신호가 하부 문턱전압(Vlower)에 도달하는데 필요한 시간을 증가시키는 데 효과적인 상호컨덕턴스 증폭기(260)에 의해 공급된 음의 전류 크기를 감소시킨다.
PWM1 신호가 하이인 것으로 가정하면 제 1 상 리플 신호는 시간(t0)에서 시간(t1)까지 처음에는 감소한다. PWM1 신호가 하이로 이동하면 게이트 드라이버(GD1)의 작동에 의해 VPHASE1 신호는 하이로 구동되어 상호컨덕턴스 증폭기(320)는 VPHASE1 - V0에 비례하는 전류를 캐패시터(305)에 충전하기 시작하여 제 1 상 리플 신호가 시간(t2)에서 시작하여 증가한다. 마침내 제 1 상 리플신호가 Vupper을 넘으면 비교기(300)를 트립시켜 플립-플롭(280)을 재설정시키고 이는 시간(t3)에서 PWM1 신호를 낮게 당긴다. 마스터 클럭신호에 반응하여 시퀀스 로직(270)에 의해 이어지는 시간(t7)에서 플립-플롭(280)이 재차 설정되기까지 PWM1 신호는 낮게 유지된다. 시간 간격 동안(t3-t7) 상호컨덕턴스 증폭기(320)가 캐패시터(305)에 음의 전류(입력 - V0에 기초하여)를 인가하므로 제 1 상 리플신호는 시간(t7)의 PWM1 신호의 다음 사이클까지 선형으로 감소한다.
제 2 상 리플 신호는 상호컨덕턴스 증폭기(330) 및 캐패시터(315)에 의해 제 1 상 리플 신호와 유사하게 발생되나, 서로에 대해 두 신호들이 180° 위상의 차가 발생하는 점이 다르다. 도시된 바와 같이, 예컨대 마스터 클럭신호는 시간(t1, t4, t7 등)에서 하이로 이동하고 PWM1 신호는 시간(t1, t7) 및 그 후의 마스터 클럭신호의 다른 펄스마다 하이로 이동하며, PWM2 신호는 시간(t4) 및 그 후의 마스터 클럭신호의 다른 펄스마다 하이로 이동한다. 제 1 상 리플 신호는 PWM1 신호의 가정에 반응하여 VPHASE1 - V0에 기초하여 상부 문턱전압(Vupper)에 도달하기까지 증가하여 비교기(300)로 하여금 플립-플롭(280)을 재설정시키고 PWM1 신호를 취소시키며, 이어서 PWM1 신호가 낮은 동안 제 1 상 리플신호는 재차 하이로 이동하기까지 - V0에 기초하여 선형으로 감소한다. 동일하게, 제 2 상 리플 신호는 PWM2 신호의 가정에 반응하여 VPHASE2 - V0에 기초하여 상부 문턱전압(Vupper)에 도달하기까지 증가하여 비교기(310)로 하여금 플립-플롭(290)을 재설정시키고 PWM2 신호를 취소시키며, 이어서 PWM2 신호가 낮은 동안 제 2 상 리플신호는 재차 하이로 이동하기까지 - V0에 기초하여 감소한다.
시퀀스 로직(270)은 2상 적용예의 마스터 클럭신호의 이어지는 다음 사이클에 이르러 그 출력들(271, 272)의 설정치를 유지한다. 추가적인 혹은 N 상의 경우, 시퀀스 로직(270)은 이 기술분야의 통상의 지식을 가진 자라면 이해할 수 있는 바와 같은 마스터 클럭신호의 연속적인 사이클에 따라 돌아가며 일정 시점에 한 번씩 모든 상들을 관통하여 순환한다.
도 4는 다중위상 조정기(100)를 2상 조정기용으로 구성하기 위하여 다중위상 합성 리플전압 발생기(101)로 사용될 수 있는 본 발명의 일예로서의 다른 실시예에 따른 다중위상 합성 리플전압 발생기(400)의 간략화된 개략적인 회로도이다. 다중위상 합성 리플전압 발생기(400)는 다중위상 합성 리플전압 발생기(200)와 실질적으로 유사한 데, 유사한 부품들에는 동일한 부호가 표시되었다. 그러나, 이 경우 리플 캐패시터들(245, 305, 315)은 접지되기 보다 출력전압(V0)에 연결된다. 다중위상 합성 리플전압 발생기(400)에 의하면, 리플 캐패시터들을 통해 V0에 다른 피드백 연결부를 포함시킴으로써 V0의 변화에 더욱 신속하게 반응할 수 있게 된다. 더욱 신속한 반응은 다중위상 조정기(100)의 안정성을 희생하면서 제공될 가능성이 있다. 또한, 2 상의 경우만이 설명되었으나 상의 수는 제한되지 않는다.
도 5는 2상 조정기로 다중위상 조정기(100)를 구성하기 위해 다중위상 합성 리플전압 발생기(101)로 사용될 수 있는 본 발명의 다른 예로서의 실시예에 따른 다중위상 합성 리플전압 발생기(500)의 간략화된 개략적인 회로도이다. 다중위상 합성 리플전압 발생기(500)는 다중위상 합성 리플전압 발생기(200)와 실질적으로 유사한 데, 유사한 부품들에는 동일한 부호가 표시되었다. 그러나, 이 경우 상호컨덕턴스 증폭기(320, 330)의 역전 입력들은 V0에 연결되기 보다 VREF에 연결된다. 다중위상 합성 리플전압 발생기(200)에서 V0에 연결함으로써 일정한 구조에서 회로의 안정성을 감소시킴으로써 V0의 변화에 더욱 신속하게 반응할 수 있게 된다. VREF가 상수이고 변화하지 않으므로 상호컨덕턴스 증폭기(320, 330)의 입력에서의 V0 피드백 반응 특성은 제거된다.
도 6은 2상 조정기로 다중위상 조정기(100)를 구성하기 위해 다중위상 합성 리플전압 발생기(101)로 사용될 수 있는 본 발명의 또 다른 예로서의 실시예에 따른 다중위상 합성 리플전압 발생기(600)의 간략화된 개략적인 회로도이다. 다중위상 합성 리플전압 발생기(600)는 다중위상 합성 리플전압 발생기(200)와 실질적으로 유사한 데, 유사한 부품들에는 동일한 부호가 표시되었다. 이 경우, 제 1 리플 저항기(RRIP1)는 상호컨덕턴스 증폭기(320)의 출력에 연결된 일 단부와 전압 소스(601)의 양의 단자에 연결된 다른 단부를 가지며, 음의 단자는 접지시키고 있다. 전압 소스(601)는 다중위상 합성 리플전압 발생기(101)의 전압공급에 대체로 기초하는 전압수준을 가지는 중간공급 전압(VMID)을 발생한다. 다중위상 합성 리플전압 발생기(101)의 공급전압이 5V인 실시예에서, VMID는 대략 1.5V이다. 또한, 제 2 리플 저항기(RRIP2)는 상호컨덕턴스 증폭기(330)의 출력에 연결된 일 단부와 전압 소스(603)의 양의 단자에 연결된 다른 단부를 가지며, 음의 단자는 접지시키고 있다. 전압 소스(603) 또한 중간공급 전압(VMID)을 제공한다.
각각의 출력 인덕터들(L1-LN)에 걸리는 전압은 적어도 부분적으로 내부 DCRs에 기인하여 상응하는 리플 캐패시터를 연속적으로 공급할 수 있었을 DC 전압 수준을 포함하므로 각각의 리플 캐패시터의 전압은 시간을 두고 상승할 수 있다. 2상의 경우, 충전의 축적(build-up)을 보상 혹은 방지하기 위하여 리플 저항기들(RRIP1, RRIP2)은 각각 적절한 속도로 리플 캐패시터들(305, 315)을 방전시킨다. 특정 실시예에서는 또한 캐패시터들(305, 315)의 전압은 너무 높거나 낮아질 수 있으므로 비교적 큰 저항기들(RRIP1/RRIP2)을 통해 중간공급 전압(VMID)에 접속된다. 유사한 리플 저항기와 전압 소스가 각각의 채널에 제공되어 유사한 방식으로 연결된다. 각각의 채널용 리플 캐패시터와 리플 저항기의 RC 시간상수는 그 채널용 다중위상 조정기(100)의 변환함수에서 '제로'를 발생한다. 이 제로의 효과는 각각의 조정 회로를 안정화하기 위하여 구체적인 부품치를 선택하는 데 고려된다.
도 7은 2상 조정기로 다중위상 조정기(100)를 구성하기 위해 다중위상 합성 리플전압 발생기(101)로 사용될 수 있는 본 발명의 또 다른 예로서의 실시예에 따른 다중위상 합성 리플전압 발생기(700)의 간략화된 개략적인 회로도이다. 다중위상 합성 리플전압 발생기(700)는 다중위상 합성 리플전압 발생기(600)와 실질적으로 유사한 데, 유사한 부품들에는 동일한 부호가 표시되었다. 이 경우, 리플 저항기들(RRIP1, RRIP2)는 VMID에 연결되기 보다 V0출력신호에 연결된다. 이 실시예는 VMID에 별도로 전압을 공급할 필요를 제거하며 여러구조에서 V0의 변화에 대한 더 나은 보상을 제공한다.
도 8은 이 기술분야의 통상의 지식을 가진 자들이 알 수 있는 바와 같은 다중위상 합성 리플전압 발생기(200 및 300 - 700)의 하나 이상의 변형이 여러가지로 조합되어 적용될 수 있음을 예시하는 다중위상 합성 리플전압 발생기(700)의 개략적인 회로도이다. 유사한 부품들은 또한 동일한 부호가 표시된다. 예시된 바와 같이, 상호컨덕턴스 증폭기(320, 330)의 역전 입력들은 VREF 혹은 V0에 연결되고, 리플 캐패시터들(305, 315)은 V0, 혹은 GND에 접지되고, 임의적으로 리플 저항기들(RRIP1/RRIP2)이 포함되어 VMID, V0, VREF를 포함하는 일정한 선택된 전압 수준에 연결된다. 이와 같이, 상기 설명한 여러 변형들의 일정한 조합이 고려될 수 있다.
도 9는 리플 캐패시터(245)에 걸쳐 발생된 마스터 리플과 마스터 클럭신호를 발생하기 위한 다른 방법을 예시하는 마스터 클럭 회로(900)의 개략적인 회로도이다. 상호컨덕턴스 증폭기(901)는 V0 혹은 VREF의 선택된 하나를 수신하도록 연결된 비역전 입력과 접지된 역전 입력을 가진다. 상호 컨덕턴스 증폭기(901)의 출력은 접지된(혹은 V0에 연결된) 캐패시터(245)에 연결되고 비교기(80)의 역전 입력 및 통상 개방된 하나의 극을 가지는 싱글스로우(SPST) 스위치(SW)의 일 단자에 연결된다. 스위치(SW)의 다른 단자는 Vupper 신호를 수신한다. 비교기(80)의 비역전 입력은 Vlower 신호를 수신하며, 출력은 원셧(82)의 입력에 연결된다. 원셧(82)의 출력은 스위치(SW)의 제어입력에 제공되는 마스터 클럭신호를 발생한다.
작동시 SW는 처음에는 개방되어 캐패시터(245)를 Vupper로부터 분리한다. 캐패시터(245)는 VREF 혹은 V0에 비례하는 전류에 의해 연속적으로 방전된다. 캐패시터(245)에 걸리는 전압이 하부 문턱전압(Vlower) 이하로 저하하거나 교차하는 경우, 비교기(80)의 출력이 하이로 이동하여 마스터 클럭신호의 펄스를 발생하기 위하여 원셧(82)을 작동시킨다. 마스터 클럭신호가 하이로 이동하면 스위치(SW)를 닫으므로 캐패시터(245)에 걸리는 전압은 Vupper의 값으로 신속하게 리셋된다. 원셧(82)이 비교적 단시간이 지난 후에 마스터 클럭신호를 로우에 리셋시키므로 스위치(SW)는 재차 개방되어 상호컨덕턴스 증폭기(901)로 하여금 캐패시터(245)를 방전시키게 한다.
본 발명이 특정의 양호한 실시예와 관련하여 상당히 상세하게 설명되었으나 다른 실시예들과 변경이 가능하며 고려될 수 있다. 이 기술분야의 통상의 지식을 가진 자들은 첨부의 청구범위에 의해 한정된 본 발명의 범위와 사상으로부터 벗어남이 없이 본 발명과 동일한 목적을 제공하기 위해 다른 구조물을 고안하고 변형하기 위한 기초로서 개시된 개념과 구체적인 실시예를 용이하게 이용할 수 있음을 이해할 것이다.
도 1은 본 발명의 일예로서의 실시예에 따른 다중위상 합성 리플전압 조정기의 간략화된 개략적인 블럭도;
도 2는 2상 조정기용의 도 1의 다중위상 조정기의 다중위상 합성 리플전압 발생기로 사용될 수 있는 본 발명의 일예로서의 실시예에 따른 다중위상 합성 리플전압 발생기의 간략화된 개략적인 회로도;
도 3은 2상 시스템용으로 도 2의 다중위상 합성 리플전압 발생기를 채용한 도 1의 다중위상 조정기의 작동을 예시하는 타이밍도;
도 4는 리플 캐패시터들이 출력전압에 연결되는 2상 조정기용의 도 1의 다중위상 조정기의 다중위상 합성 리플전압 발생기로 사용될 수 있는 본 발명의 일예로서의 다른 실시예에 따른 다중위상 합성 리플전압 발생기의 간략화된 개략적인 회로도;
도 5는 각 상의 상호 컨덕턴스 증폭기들의 입력들이 기준전압을 수신하는 2상 조정기용의 도 1의 다중위상 조정기의 다중위상 합성 리플전압 발생기로 사용될 수 있는 본 발명의 일예로서의 실시예에 따른 다중위상 합성 리플전압 발생기의 간략화된 개략적인 회로도;
도 6은 전압 소스에 바이어스된 리플 저항기들을 포함하는 2상 조정기용의 도 1의 다중위상 조정기의 다중위상 합성 리플전압 발생기로 사용될 수 있는 본 발명의 일예로서의 또 다른 실시예에 따른 다중위상 합성 리플전압 발생기의 간략화된 개략적인 회로도;
도 7은 출력전압에 연결된 리플 저항기들을 포함하는 2상 조정기용의 도 1의 다중위상 조정기의 다중위상 합성 리플전압 발생기로 사용될 수 있는 본 발명의 일예로서의 또 다른 실시예에 따른 다중위상 합성 리플전압 발생기의 간략화된 개략적인 회로도;
도 8은 이 기술분야의 통상의 지식을 가진자들이 알 수 있는 바와 같은 도 2 및 도 3 내지 도 7의 다중위상 합성 리플전압 발생기의 하나 이상의 변형이 여러가지로 조합되어 적용될 수 있음을 예시하는 다중위상 합성 리플전압 발생기의 개략적인 회로도;
도 9는 리플 캐패시터에 걸쳐 발생된 마스터 리플과 마스터 클럭신호를 발생하기 위한 다른 방법을 예시하는 마스터 클럭 회로의 개략적인 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명>
100 : 조정기, 200, 400 - 700 : 리플전압 발생기
210, 220, 300 : 비교기, 230, 280, 290 : 플립-플롭
240 : 스위치, 250, 260 : 증폭기
270 : 시퀀스 로직, 305, 315 : 캐패시터

Claims (20)

  1. 출력노드에서 출력전압을 발생하기 위하여 복수의 출력 인덕터들중 상응하는 하나의 출력인덕터를 통하여 복수의 상노드들중 상응하는 하나의 상 노드를 거쳐 하나 이상의 입력전압을 전환하도록 복수의 펄스폭변조(PWM) 신호들중 상응하는 신호에 각각 반응하는 복수의 전환회로를 포함하는 다중위상 합성 리플전압 발생기로서:
    마스터 클럭신호를 발생하는 마스터 클럭회로;
    상기 마스터 클럭신호에 기초하여 연속적인 순서로 복수의 펄스폭변조(PWM)신호들중의 각각의 상응하는 신호를 설정하는 시퀀스 로직; 및,
    복수의 리플 발생기를 구비하며;
    각각의 리플 발생기는, 출력 인덕터들중의 상응하는 하나와 연결되는 입력과 출력을 가지는 상호 컨덕턴스 증폭기;
    상기 상호 컨덕턴스 증폭시의 출력에 연결된 리플 캐패시터; 및,
    상기 리프 캐패시터에 연결된 제 1 입력, 에러 전압을 수신하도록 연결된 제 2 입력, 그리고 복수의 PWM 신호들중 상응하는 하나를 리셋하기 위해 상기 시퀀스 로직에 연결되는 출력을 가지는 비교기를 포함하여 이루어지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  2. 제 1 항에 있어서, 상기 상호컨덕턴스 증폭기는 복수의 상 노드들중의 상응하는 하나에 연결하기 위한 비역전 입력과 출력노드에 연결하기 위한 역전 입력을 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  3. 제 1 항에 있어서, 상기 상호컨덕턴스 증폭기는 복수의 상 노드들중의 상응하는 하나에 연결하기 위한 비역전 입력과 기준전압에 연결하기 위한 역전 입력을 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  4. 제 1 항에 있어서, 상기 리플 캐패시터는 상기 상호컨덕턴스 증폭기의 출력에 연결된 제 1 단부 및 출력노드에 연결되는 제 2 단부를 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  5. 제 1 항에 있어서, 상기 리플 캐패시터는 상기 상호컨덕턴스 증폭기의 출력에 연결된 제 1 단부 및 접지되는 제 2 단부를 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  6. 제 1 항에 있어서, 복수의 리플 발생기들은 각각 상기 리플 캐패시터에 연결된 리플 저항기를 포함하는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  7. 제 6 항에 있어서, 상기 리플 저항기는 상기 리플 캐패시터에 연결된 제 1 단부와 출력노드에 연결된 제 2 단부를 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  8. 제 6 항에 있어서, 복수의 리플 발생기들은 각각 접지된 전압 소스를 구비하고, 상기 리플 저항기는 상기 리플 캐패시터에 연결된 제 1 단부와 전압소스에 연결된 제 2 단부를 가지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  9. 제 1 항에 있어서, 하나 이상의 입력전압은 각각 하나만의 입력전압을 포함하고;
    상기 마스터 클럭회로는, 마스터 리플 캐패시터;
    입력전압과 출력전압 사이의 전압 차이에 기초하여 상기 마스터 리플 캐패시터를 충전하는 제 1 상태와 출력전압에 기초하여 상기 마스터 리플 캐패시터를 방전하는 제 2 상태의 상기 마스터 클럭신호에 의해 제어되는 두가지 상태를 가지고 상기 마스터 리플 캐패시터에 연결된 출력을 가지는 마스터 상호컨덕턴스 증폭기 회로; 및,
    상기 마스터 리플 캐패시터의 전압을 에러전압과 비교하도록 연결된 입력과 상기 마스터 클럭신호를 제공하는 출력을 가지는 히스테리시스 비교기 회로를 포함하여 이루어지는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  10. 제 9 항에 있어서, 상기 마스터 상호컨덕턴스 증폭기 회로는,
    입력전압을 수신하기 위한 제 1 입력과 출력전압을 수신하는 제 2 입력 및 출력을 가지는 제 1 마스터 상호컨덕턴스 증폭기;
    접지된 제 1 입력과 출력전압을 수신하는 제 2 입력 및 출력을 가지는 제 2 마스터 상호컨덕턴스 증폭기; 및,
    상기 제 1 마스터 상호컨덕턴스 증폭기의 출력에 연결된제 1 단자와, 상기 제 2 마스터 상호컨덕턴스 증폭기의 출력에 연결된 제 2 단자, 상기 마스터 리플 캐패시터에 연결된 공통단자, 및 상기 제 1 및 제 2 단자들중 선택된 하나에 상기 공통단자를 연결하기 위해 상기 마스터 클럭신호를 표시하는 신호를 수신하는 제어입력을 가지는 전환회로를 포함하여 이루어지는 것을 특징으로 하는 다중위상 합성 리플잡 발생기.
  11. 제 9 항에 있어서, 상기 히스테리시스 비교기 회로는,
    상기 마스터 리플 캐패시터에 연결되는 제 1 입력과 상기 에러전압을 수신하는 제 2 입력 및 출력을 가지는 제 1 비교기;
    상기 에러전압에 대해 오프셋 전압을 제공하는 전압 소스;
    상기 오프셋 전압을 수신하는 제 1 입력과 상기 마스터 리플 캐패시터에 연결된 제 2 입력 및, 출력을 가지는 제 2 비교기;
    상기 제 1 비교기의 출력에 연결된 제 1 입력과 상기 제 2 비교기의 출력에 연결된 제 2 입력, 및 상기 마스터 클럭신호를 제공하는 출력을 가지는 설정-재설정 장치를 포함하는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  12. 제 1 항에 있어서, 상기 마스터 클럭 회로는,
    마스터 리플 캐패시터;
    출력전압을 수신하는 입력과 상기 마스터 리플 캐패시터에 연결된 출력을 가지는 마스터 상호컨덕턴스 증폭기;
    상기 에러전압에 대해 오프셋 전압을 제공하는 전압 소스;
    상기 마스터 리플 캐패시터에 연결된 제 1 입력, 상기 오프셋 전압을 수신하는 제 2 입력, 및 출력을 가지는 비교기;
    상기 비교기의 출력에 연결된 입력과 상기 마스터 클럭신호를 제공하는 출력을 가지는 원셧 장치; 및,
    상기 에러전압을 수신하도록 연결된 제 1 단자, 상기 마스터 리플 캐패시터에 연결된 제 2 단자, 및 상기 마스터 클럭신호를 수신하는 제어 입력을 가지는 스위치를 포함하는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  13. 제 1 항에 있어서, 상기 마스터 클럭회로는,
    마스터 리플 캐패시터;
    기준전압을 수신하는 입력과 상기 마스터 리플 캐패시터에 연결된 출력을 가지는 마스터 상호컨덕턴스 증폭기;
    상기 에러전압에 대해 오프셋 전압을 제공하는 전압 소스;
    상기 마스터 리플 캐패시터에 연결된 제 1 입력, 상기 오프셋 전압을 수신하는 제 2 입력, 및 출력을 가지는 비교기;
    상기 비교기의 출력에 연결된 입력과 상기 마스터 클럭신호를 제공하는 출력을 가지는 원셧장치; 및,
    상기 에러전압을 수신하도록 연결된 제 1 단자, 상기 마스터 리플 캐패시터에 연결된 제 2 단자, 및 상기 마스터 클럭신호를 수신하는 제어입력을 가지는 스위치를 포함하는 것을 특징으로 하는 다중위상 합성 리플전압 발생기.
  14. 출력노드에서 출력전압을 발생하기 위하여 복수의 출력 인덕터들중 상응하는 하나의 출력인덕터를 통하여 복수의 상노드들중 상응하는 하나의 상 노드를 거쳐 입력전압을 전환하도록 복수의 펄스폭변조(PWM) 신호들중 상응하는 하나의 신호에 각각 반응하는 복수의 전환회로를 포함하는 다중위상 DC-DC 조정기의 상들을 제어하기 위한 다중위상 합성 리플전압의 발생방법으로서:
    에러전압을 제공하기 위하여 출력전압을 기준전압과 비교하는 단계;
    출력전압의 수준을 설정하기 위해 사용된 출력전압과 기준전압중의 선택된 하나에 기초하여 램프전압을 발생하는 단계;
    에러전압과 램프전압의 비교에 기초하여 마스터 클럭신호를 발생하는 단계;
    마스터 클럭신호에 기초하여 연속적인 순서로 복수의 PWM 신호들중 각각을 초기화하는 단계;
    출력 인덕터들중 상응하는 하나의 인덕터에 흐르는 전류를 각각 표시하는 복수의 리플전압을 발생하는 단계; 및,
    에러 전압과 비교된 상응하는 리플전압에 기초하여 각각의 PWM 신호를 재설정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  15. 제 14 항에 있어서, 상기 복수의 리플전압 발생단계는,
    각각의 출력 인덕터에 인가된 전압을 감지하는 단계;
    각각의 감지된 전압을 감지전류로 변환하는 단계; 및,
    상응하는 용량성 장치를 감지 전류로 충전하는 단계를 포함하는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  16. 제 15항에 있어서, 상기 전압 감지단계는 상응하는 상 노드와 기준전압 사이의 전압을 감지하는 것을 포함하는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  17. 제 15 항에 있어서, 상기 용량성 장치를 충전하는 단계는 상기 용량성 장치를 출력전압에 연결하는 것을 포함하는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  18. 제 15 항에 있어서, 상응하는 리플 저항장치를 상기 상응하는 용량성 장치에 연결하는 단계를 더 포함하는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  19. 제 18 항에 있어서, 상응하는 리플 저항장치를 출력전압, 기준전압, 및 중간의 전압 소스중 선택된 하나에 바이어스시키는 단계를 더 포함하는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
  20. 제 14 항에 있어서, 상기 램프전압 발생단계는 출력전압과 기준전압중의 선택된 하나를 전류로 변환하는 것을 포함하며;
    마스터 클럭신호 발생단계는,
    용량성 장치를 전류로 방전하는 단계;
    에러전압에 대해 오프셋 전압을 제공하는 단계;
    용량성 장치의 전압을 오프셋 전압과 비교하는 단계;
    용량성 장치의 전압이 오프셋 전압 수준으로 저하하면 마스터 클럭신호를 제 1 로직수준으로 이동시키는 단계;
    마스터 클럭신호가 제 1 로직수준으로 이동시 상기 용량성 장치를 에러전압 수준으로 충전하기 위하여 상기 용량성 장치를 에러전압에 연결하는 단계;
    용량성 장치의 전압이 에러전압 수준에 도달시 마스터 클럭신호를 제 2 로직수준으로 이동시키는 단계; 및,
    마스터 클럭신호가 제 1 로직수준으로 이동시 에러전압으로부터 용량성 장치를 분리시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 복수의 합성 리플전압 발생방법.
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