KR101434056B1 - 위상 변환 회로 및 그를 포함하는 역률 보상 회로 - Google Patents

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Abstract

본 발명은 위상 변환 회로 및 그를 포함하는 역률 보상 회로에 관한 것이다. 본 발명에 따르면, 복수의 스위치 소자에 의해 커패시터를 충전 또는 방전하고, 상기 커패시터의 전압을 소정의 기준 전압과 비교하는 스위치 회로부, 및 상기 스위치 회로부의 출력에 기초하여 기준 클럭 신호를 생성하는 클럭 생성부를 포함하고, 상기 스위치 회로부는 역률 보상 회로의 주 회로와 서브 회로 각각에 포함되는 인덕터의 전류에 기초하여 상기 복수의 스위치 소자를 턴-온 또는 턴-오프함으로써 상기 커패시터의 전압 극성을 결정하는 위상 변환 회로를 제안한다.

Description

위상 변환 회로 및 그를 포함하는 역률 보상 회로{PHASE SHIFT CIRCUIT AND POWER FACTOR CORRECTION CIRCUIT INCLUDING THE SAME}
본 발명은 역률 보상 회로에 포함되는 주 회로와 서브 회로를 동작시키는 스위치의 구동 신호 간 위상차를 조절하여 입출력의 잡음 성분(EMI, Electro Magnetic Interference)을 최소화할 수 있는 위상 변환 회로 및 그를 포함하는 역률 보상 회로에 관한 것이다.
최근 전기전자 분야에서는, 전자 기기의 전원 라인에 대한 영향 및 다른 기기와의 간섭을 최소화하기 위해 전자 기기의 입력단에서 발생하는 고조파 성분을 제거할 수 있는 방법에 대한 연구가 활발하게 진행되고 있다. 고조파 성분을 제거할 수 있는 효율적인 방법으로 역률 보상 회로(PFC, Power Factor Correction)가 적용될 수 있는데, 역률 보상 회로는 스위치의 포함 여부에 따라 패시브 방식과 액티브 방식으로 구분할 수 있다. 패시브 방식은 폼 팩터가 크고 효과가 크지 않은 단점이 있으며, 따라서 최근에는 액티브 방식의 역률 보상 회로가 널리 사용되는 추세이다.
액티브 방식의 역률 보상 회로 중에서 두 개 이상의 동일한 역률 보상 회로를 서로 병렬 연결하여 사용하는 인터리빙(interleaving) 방식은, 서로 병렬 연결된 복수의 회로를 동작시키는 신호의 위상차에 따라 그 특성이 좌우된다. 예를 들어, 2개의 서로 동일한 역률 보상 회로를 마스터-슬레이브(Master-Slave) 방식으로 병렬 연결한 경우를 가정하면, 두 회로에 각각 포함된 스위치를 동작시키는 구동 신호가 서로 180도의 위상차를 가지는 경우, 입출력 신호의 잡음 성분을 최소화할 수 있다. 만약, 주 회로와 서브 회로 각각에 대한 구동 신호의 위상차가 180도에서 어긋나게 되면, 입력 전류의 리플(ripple) 성분이 증가하게 되고, 그에 따라 잡음 성분도 증가한다.
인터리빙 방식의 역률 보상 회로에서, 각 회로에 포함된 스위치 소자의 위상차를 원하는 수치로 유지하기 위해 다양한 형태의 위상 변환 회로가 제안된 바 있다. 그러나, 종래에 제안된 위상 변환 회로는, 회로 내에 포함된 전류원을 선택함에 있어서 그 조건이 제한되거나, 정확하게 원하는 만큼의 위상차를 만들어내기 곤란한 문제가 있었다.
인용발명1은 인터리브 스위칭 컨버터와 그 제어 장치 및 방법에 관한 것으로, 인터리브 방식으로 전원을 스위칭해서 제어 신호를 생성하고, 원하는 수치 - 180도 - 의 위상차를 유지하는 방법을 개시하고 있다. 인용발명2는 위상 변환 및 동기 회로에 관한 것으로, 인터리브 방식의 역률 보상 회로에서 각 스위치 소자의 제어 신호 간 싱크를 조절하는 내용을 개시하고 있다. 그러나, 인용발명1, 2 모두 위상차를 제어하는 회로 내에서 커패시터의 전압 극성을 변화시키고, 그에 따라 원하는 위상차로 스위치를 동작시키는 내용은 개시하고 있지 않다.
한국공개특허공보 KR 10-2009-0088227 유럽공개특허공보 EP 2086095 A1
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 역률 보상 회로에 포함되는 주 회로와 서브 회로 각각의 스위치를 원하는 위상차로 제어한다. 소정의 전압을 기준으로 양(+) 또는 음(-)의 방향으로 변화하는 커패시터의 전압 극성에 따라 주 회로와 서브 회로의 스위치를 동작시키는 구동 신호의 위상차를 제어함으로써, PVT 변화 및 공정 상의 미스매치 등에 따른 위상차를 줄일 수 있다.
본 발명의 제1 기술적인 측면에 따르면, 서로 인터리브드 방식으로 병렬 연결되어 각각 전원을 스위칭하여 역률을 보정하는 주 회로와 서브 회로를 갖는 역률 보상 회로에 이용되는 위상 변환 회로에 있어서, 복수의 스위치 소자에 의해 커패시터를 충전 또는 방전하고, 상기 커패시터의 전압을 소정의 기준 전압과 비교하는 스위치 회로부, 및 상기 스위치 회로부의 출력에 기초하여 기준 클럭 신호를 생성하는 클럭 생성부를 포함하고, 상기 스위치 회로부는 상기 역률 보상 회로의 상기 주 회로와 상기 서브 회로 각각에 포함되는 인덕터의 전류에 기초하여 상기 복수의 스위치 소자를 턴-온 또는 턴-오프함으로써 상기 커패시터의 전압 극성을 결정하는 위상 변환 회로를 제안한다.
또한, 상기 복수의 스위치 소자는 서로 다른 동작 타이밍을 갖는 제1 스위치 그룹 및 제2 스위치 그룹을 포함하고, 상기 제1 스위치 그룹이 턴-온될 때와, 상기 제2 스위치 그룹이 턴-온될 때 상기 커패시터 전압은 서로 다른 극성을 갖는 위상 변환 회로를 제안한다.
또한, 상기 스위치 회로부는, 상기 커패시터에 전하를 공급하기 위한 하나 이상의 전류원, 및 상기 기준 전압과 동일한 레벨의 전압을 생성하는 하나 이상의 전압원을 포함하는 위상 변환 회로를 제안한다.
또한, 상기 주 회로와 서브 회로 각각에 포함되는 인덕터의 전류를 검출하는 검출 회로부를 더 포함하고, 상기 스위치 회로부는 상기 검출 회로부의 출력에 기초하여 상기 복수의 스위치 소자의 동작을 결정하는 위상 변환 회로를 제안한다.
또한, 상기 클럭 생성부는, 상기 주 회로에 포함되는 인덕터의 전류에 대응하는 전압 펄스 신호와 180도의 위상차를 갖도록 상기 기준 클럭 신호를 생성하는 위상 변환 회로를 제안한다.
또한, 상기 검출 회로부는, 영점 교차 방법을 이용하여 상기 인덕터의 전류를 검출하는 위상 변환 회로를 제안한다.
또한, 상기 서브 회로에 포함되는 인덕터의 전류에 대응하는 전압 신호와, 상기 기준 클럭 신호에 기초하여 제어 신호를 생성하는 제어 회로부를 더 포함하고, 상기 제어 회로부는 상기 상기 서브 회로에 포함되는 인덕터의 전류에 대응하는 전압 신호와, 상기 기준 클럭 신호의 위상차를 이용하여 상기 제어 신호의 레벨을 결정하는 위상 변환 회로를 제안한다.
한편, 본 발명의 제2 기술적인 측면에 따르면, 서로 인터리브드 방식으로 병렬 연결되어 각각 전원을 스위칭하여 역률을 보정하는 주 회로와 서브 회로를 갖는 역률 보상 회로에 있어서, 상기 주 회로와 상기 서브 회로 각각에 포함되는 인덕터의 전류를 검출하여 전압 펄스 신호를 생성하는 검출 회로부, 상기 전압 펄스 신호에 기초하여 제어 신호를 생성하는 제어부, 및 상기 제어 신호와 상기 전압 펄스 신호에 기초하여 상기 주 회로와 상기 서브 회로 각각에 포함되는 스위치의 동작을 결정하는 구동 회로부를 포함하고, 상기 제어부는, 상기 주 회로에 포함되는 스위치와 상기 서브 회로에 포함되는 스위치 각각을 동작시키는 구동 신호가, 사전에 설정된 위상차를 갖도록 상기 제어 신호를 생성하는 역률 보상 회로를 제안한다.
또한, 상기 제어부는, 복수의 스위치 소자에 의해 충전 또는 방전되는 커패시터와, 상기 커패시터의 전압을 이용하여 기준 클럭 신호를 생성하는 클럭 생성 회로를 포함하는 위상 변환 회로, 및 상기 기준 클럭 신호와 상기 전압 펄스 신호에 기초하여 상기 제어 신호의 레벨을 결정하는 제어 신호 생성 회로를 포함하고, 상기 복수의 스위치 소자 각각은 상기 전압 펄스 신호에 의해 턴-온 또는 턴-오프되어 상기 커패시터의 전압 극성을 결정하는 역률 보상 회로를 제안한다.
또한, 상기 제어 신호 생성 회로는, 상기 기준 클럭 신호와 상기 전압 펄스 신호의 위상 차로부터 상기 제어 신호의 레벨을 결정하는 역률 보상 회로를 제안한다.
또한, 상기 제어 신호 생성 회로는, 상기 서브 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호의 위상이 상기 기준 클럭 신호의 위상보다 빠르면, 상기 제어 신호의 레벨을 높이고, 상기 서브 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호의 위상이 상기 기준 클럭 신호의 위상보다 느리면, 상기 제어 신호의 레벨을 낮추는 역률 보상 회로를 제안한다.
또한, 상기 클럭 생성 회로는, 상기 주 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호와 180도의 위상차를 갖도록 상기 기준 클럭 신호를 생성하는 역률 보상 회로를 제안한다.
또한, 상기 검출 회로부는, 영점 교차 방법을 이용하여 상기 전압 펄스 신호를 생성하는 역률 보상 회로를 제안한다.
또한, 상기 구동 회로부는, 상기 제어 신호로부터 고정된 기울기를 갖는 제1 램프 신호와 가변 기울기를 갖는 제2 램프 신호를 생성하는 램프 생성부, 상기 제1 램프 신호 및 상기 제2 램프 신호를 소정의 기준 신호와 비교하는 비교 회로부, 및 상기 비교 회로부의 출력 및 상기 전압 펄스 신호에 기초하여 상기 주 회로와 상기 서브 회로 각각에 포함되는 스위치에 대한 구동 신호를 생성하는 플립-플롭(Flip-Flop)을 포함하는 역률 보상 회로를 제안한다.
또한, 상기 비교 회로부는, 상기 주 회로 및 상기 서브 회로 중 적어도 하나의 출력 신호를 밴드 갭 레퍼런스(BGR) 신호와 비교하여 상기 기준 신호를 생성하는 역률 보상 회로를 제안한다.
본 발명에 따르면, 인터리빙 방식의 역률 보상 회로에 포함되는 스위치 소자의 위상차를 360/n (n은 병렬로 연결되는 역률 보상 회로의 개수) 의 값이 되도록 정확하게 제어할 수 있는 위상 변환 회로를 제안한다. 따라서, 역률 보상 회로의 입력 전류에 포함된 리플 성분을 줄이고, 전자기적 잡음 성분(EMI)을 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 역률 보상 회로를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 실시예에 따른 위상 변환 회로의 예시를 나타낸 회로도이다.
도 3은 도 2에 도시한 위상 변환 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 4는 본 발명의 다른 실시예에 따른 위상 변환 회로의 예시를 간단하게 나타낸 도이다.
도 5는 본 발명의 실시예에 따른 역률 보상 회로의 예시를 나타낸 회로도이다.
도 6은 도 5에 도시한 역률 보상 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 역률 보상 회로를 간단하게 나타낸 회로도이다.
도 1을 참조하면, 본 실시예에 따른 역률 보상 회로(PFC, 100)는, 교류 전원을 입력받아 정류하는 정류부(110), 인덕터 L1, L2, 저항 RL, 커패시터 C1OUT을 포함하며 인덕터 L1, L2는 서로 병렬로 연결되는 역률 보상부(120), 및 서로 병렬로 연결된 회로의 동작을 제어하는 스위치부(130)를 포함할 수 있다. 스위치부(130)는 인덕터 L1과 L2에 흐르는 전류를 제어할 수 있으며, 스위치 소자 S1, S2는 각각 게이트 구동 신호 GDA와 GDB에 의해 턴-온 또는 턴-오프된다.
도 1에는 편의상 저항 RL, 커패시터 C1OUT을 하나씩 도시하였으나, 인덕터 L1, L2와 마찬가지로 저항과 커패시터도 서로 병렬 연결되는 2개의 소자로 분할할 수 있다. 즉, 도 1에 도시한 역률 보상 회로(100)는 2개의 동일한 회로가 서로 마스터-슬레이브(Master-Slave) 방식으로 병렬 연결된 인터리빙(interleaving) 역률 보상 회로라 할 수 있다. 이때 각 회로의 동작을 제어하는 게이트 구동 신호 GDA와 GDB가 360/2만큼, 즉 180도의 위상차를 가질 때 입력 전류 Iin의 리플 성분을 최소화하고 잡음 성분을 줄일 수 있다.
입력 전류 Iin의 리플 성분과 잡음 성분을 최소화하기 위해, 역률 보상 회로(100)는 게이트 구동 신호 GDA와 GDB를 생성하는 제어부에 위상 변환 회로(Phase Shifter)를 포함할 수 있다. 위상 변환 회로는 게이트 구동 신호 GDA와 GDB의 위상차가 180도를 유지할 수 있도록 하며, 상기와 같은 목적을 달성하기 위해 인덕터 L1, L2에 각각 흐르는 전류를 검출하고 전압으로 변환하여 입력받을 수 있다. 이하, 도 2 내지 도 6을 참조하여 게이트 구동 신호 GDA와 GDB 사이의 위상차를 원하는 수치로 설정할 수 있는 회로 구성 및 그 동작 방법에 대해 설명한다.
도 2는 본 발명의 실시예에 따른 위상 변환 회로의 예시를 나타낸 회로도이다.
도 2를 참조하면, 본 실시예에 따른 위상 변환 회로(200)는, 하나 이상의 전원과 복수의 스위치 소자, 커패시터, 비교기 등을 포함하는 스위치 회로부(210, 215) 및 기준 클럭 신호 ΦHP를 생성하는 클럭 생성부(220)를 포함할 수 있다. 우선 도 2 및 도 3에서는 위상 변환 회로(200)의 동작에 대해서 설명하며, 위상 변환 회로(200)가 출력하는 기준 클럭 신호 ΦHP로부터 게이트 구동 신호 GDA와 GDB의 위상차를 조절하는 회로 및 방법에 대해서는 도 4 및 도 5를 참조하여 후술하기로 한다.
도 2에서 스위치 회로부(210, 215)에 포함되는 복수의 스위치 소자는, 제1 제어 신호 Φ1에 의해 온/오프가 제어되는 제1 스위치 그룹과, 제2 제어 신호 Φ2에 의해 온/오프가 제어되는 제2 스위치 그룹으로 나눌 수 있다. 제1, 제2 제어 신호 Φ1, Φ2는 역률 보상 회로(100)의 인덕터 L1, L2에 흐르는 전류에 의해 생성되는 신호이다. 예를 들어, 인덕터 L1, L2에 흐르는 전류를 검출하고, 검출한 전류가 0이 되는 시점에서 펄스가 발생하는 전압 펄스 신호 VDT1, VDT2를 생성한다. 전압 펄스 신호 VDT1, VDT2의 동작에 따라 제1, 제2 제어 신호 Φ1, Φ2의 레벨이 결정되고, 그에 따라 제1 스위치 그룹과 제2 스위치 그룹의 온/오프가 결정된다.
스위치 회로부(210)에 포함되는 비교기는 커패시터 C1의 전압에 대응하는 전압 신호 VRT1을 기준 전압 VDC와 비교하여 출력 신호를 내보낸다. 도 2에 도시된 바와 같이, 스위치 회로부(210, 215)는 2개가 구비될 수 있으며, 각 스위치 회로부(210, 215)의 출력은 클럭 생성부(220)에 포함되는 AND 게이트에 입력 신호로 인가된다. AND 게이트는 각 스위치 회로부(210, 215)의 출력 신호를, 제1, 제2 제어 신호 Φ1, Φ2와 비교하고, 그 결과는 VDT1과 함께 RS 플립플롭(Flip-Flop)에 인가되어 기준 클럭 신호 ΦHP를 생성하는 데에 이용된다.
이하, 도 2에 도시한 위상 변환 회로(200)의 자세한 동작을 도 3의 타이밍 다이어그램을 참조하여 함께 설명한다.
도 3을 참조하면, 소정의 주기를 갖는 게이트 구동 신호 GDA가 도시되어 있다. 이하, 설명의 편의를 위해 게이트 구동 신호 GDA에 의해 동작하는 역률 보상 회로를 마스터 방식의 주 회로, 게이트 구동 신호 GDB에 의해 동작하는 역률 보상 회로를 슬레이브 방식의 서브 회로로 가정한다. 주 회로의 동작을 제어하는 게이트 구동 신호 GDA는 슬레이브 방식의 서브 회로 동작과 무관하게 프리-러닝(free-running) 동작을 수행할 수 있다.
우선, 게이트 구동 신호 GDA가 하이(HIGH) 레벨을 갖는 구간에서, 교류 입력 신호에 따른 입력 전류 Iin에 의해 인덕터 L1의 전류 IL1이 점점 증가한다. 이때, 제1 제어 신호 Φ1가 하이 레벨을 갖게 되어 제1 스위치 그룹이 턴-온되면, 커패시터 C1의 전압 VRT1은 기준 전압 VDC를 기점으로 전류원 I1에 의해 충전된다.
따라서, 커패시터 C1의 전압 VRT1이 기준 전압 VDC보다 크므로, 제1 스위치 회로부(210)의 비교기는 하이 레벨의 출력 신호를 내보낸다. 반면, 제1 스위치 회로부(210)와 반대로 동작하는 제2 스위치 회로부(215)는 로우 레벨의 출력 신호를 내보낸다. 결국, 클럭 생성부에 포함된 2개의 AND 게이트는 모두 로우 레벨의 신호를 출력하게 되고, 결국 기준 클럭 신호 ΦHP는 로우 레벨을 갖게 된다.
커패시터 C1의 전압 VRT1이 기준 전압 VDC보다 큰 값을 유지하는 동안, 도 3에 도시한 바와 같이 제2 스위치 회로부(215)에 포함된 커패시터 C2(미도시)의 전압 VRT2가 기준 전압 VDC까지 상승하면, 제2 스위치 회로부(215)는 하이 레벨의 출력 신호를 내보낸다. 이때, 제1 제어 신호 Φ1은 여전히 하이 레벨을 유지하고 있는 상태이기 때문에, 클럭 생성부(220)에서 하단에 도시된 AND 게이트는 하이 레벨의 신호를 출력하게 되고, 결국 기준 클럭 신호 ΦHP는 하이 레벨로 트리거된다.
이후, 게이트 구동 신호 GDA가 로우(LOW) 레벨로 바뀌고 인덕터 L1의 전류 IL1이 감소하여 0에 이르게 되면, VDT1에 다시 펄스가 발생하여 제1 제어 신호 Φ1는 로우 레벨로 바뀌고, 제2 제어 신호 Φ2는 하이 레벨로 바뀐다. 따라서, 스위치 회로부(210, 215)에서 커패시터 C1의 전압 극성이 반대로 바뀌게 되고, 전류원 I1과 I2가 동시에 커패시터 C1에 전류 2I를 공급하게 된다.
결국, VDT1의 펄스가 생성되었을 때, 커패시터 C1의 전압 VRT1은 순간적으로 극성이 바뀌게 되고 매우 빠른 속도로 - 이상적으로는 이전에 주기에 대비하였을 때 2배의 기울기로 - 증가하여 VDC와 같아지게 된다. 반면, VDT2는 이전 주기의 VDT1과 같은 추세를 보이며, 기준 전압 VDC부터 완만하게 증가한다. VDT1의 펄스가 생성되는 타이밍에서, VRT1은 기준 전압 VDC보다 작은 값으로 극성이 바뀌기 때문에, 제1 스위치 회로부(210)는 로우 레벨의 신호를 출력한다. 또한, 제2 스위치 회로부(215)는 지속적으로 하이 레벨의 신호를 출력한다.
VDT1에 다시 펄스가 발생하면, 앞서 설명한 바와 같이 제1 제어 신호 Φ1는 로우 레벨로 바뀌고, 제2 제어 신호 Φ2는 하이 레벨로 바뀌기 때문에, 클럭 생성부(220)의 AND 게이트는 모두 로우 레벨의 신호를 출력한다. 따라서, RS 플립플롭의 출력 신호 역시 모두 로우 레벨을 갖게 되고, 기준 클럭 신호 ΦHP는 하이 레벨에서 로우 레벨로 트리거된다.
커패시터 C1의 전압 VRT1이 전류원 I1, I2로부터 동시에 전류를 공급받아 빠르게 증가하여 기준 전압 VDC에 이르게 되면, 제1 스위치 회로부(210)의 비교기가 다시 하이 레벨의 신호를 출력하게 되어 클럭 생성부(220)의 위쪽 AND 게이트가 하이 레벨의 신호를 출력하게 된다. 따라서, 상단 RS 플립플롭의 출력 신호가 하이 레벨로 트리거되고, 기준 클럭 신호 ΦHP는 로우 레벨에서 하이 레벨로 트리거된다. 이와 같은 동작을 반복하여 본 발명에 따른 위상 변환 회로(200)는 기준 클럭 신호 ΦHP를 생성한다.
도 2에는 도시되지 않았으나, 기준 클럭 신호 ΦHP는 위상 변환 회로(200)와 연결된 제어 회로부로 전달된다. 제어 회로부는 기준 클럭 신호 ΦHP와, 인덕터 L1, L2로부터 검출한 전류에 대응하는 전압 펄스 신호 VDT1, VDT2를 이용하여 소정의 제어 신호를 생성할 수 있다. 제어 회로부에 의해 생성되는 제어 신호는 전압 신호 형태일 수 있으며, 그 레벨은 기준 클럭 신호 ΦHP와 전압 펄스 신호 VDT2에 의해 결정될 수 있다. 이하, 도 4를 참조하여 설명한다.
도 4는 앞서 설명한 제어 회로부를 포함하는 위상 변환 회로를 간단하게 나타낸 도이다.
도 4를 참조하면, 도 2에 설명한 스위치 회로부(210, 215)와 클럭 생성부(220)가 인덕터 L1에 흐르는 전류에 대응하는 전압 펄스 신호 VDT1을 입력받아 기준 클럭 신호 ΦHP를 생성한다. 기준 클럭 신호 ΦHP는 제어 회로부(410)로 전달되며, 제어 회로부(410)는 기준 클럭 신호 ΦHP와, 인덕터 L2에 흐르는 전류에 대응하는 전압 펄스 신호 VDT2를 이용하여 제어 신호 VCTRL을 생성한다.
제어 회로부(410)는 기준 클럭 신호 ΦHP와 기준 전압 VDD, 또는 전압 펄스 신호 VDT2와 기준 전압 VDD를 입력받는 2개의 D 플립플롭과 하나의 AND 게이트, 그리고 전류원과 스위치 등으로 구성될 수 있다. 물론, 도 4에 도시한 회로는 하나의 예시일 뿐이며, 반드시 이와 같은 형태로 한정되는 것은 아니다.
제어 회로부(410)가 출력하는 제어 신호 VCTRL의 레벨은 D 플립플롭의 출력 신호 ΦUP와 ΦDN에 의해 결정되고, D 플립플롭의 출력 신호는 전압 펄스 신호 VDT2와 기준 클럭 신호 ΦHP에 의해 결정된다. 제어 회로부(410)의 동작에 대해서는, 도 5의 역률 보상 회로 및 도 6의 타이밍 다이어그램을 함께 참조하여 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 역률 보상 회로의 예시를 나타낸 회로도이다.
도 5를 참조하면, 본 실시예에 따른 역률 보상 회로(500)의 전체적인 구성은 도 1에 도시한 역률 보상 회로(100)와 유사하다. 2개의 역률 보상 회로가 서로 병렬로 연결된 인터리빙(interleaving) 구조이며, 각 역률 보상 회로의 동작을 제어하는 스위치 S1, S2는 게이트 구동 신호 GDA와 GDB에 의해 턴-온 또는 턴-오프된다. 설명의 편의를 위해, 인덕터 L1과 스위치 S1을 포함하는 역률 보상 회로를 주 회로, 인덕터 L2와 스위치 S2를 포함하는 역률 보상 회로를 서브 회로로 가정한다. 즉, 인덕터 L1과 스위치 S1을 포함하는 주 회로는 서브 회로의 동작과 무관하게 프리러닝으로 동작한다.
인덕터 L1와 L2의 전류는 영점 교차 방식으로 검출되고 전압 펄스 신호 VDT1과 VDT2가 생성된다. 인덕터 전류로부터 생성된 전압 펄스 신호 VDT1과 VDT2는 제어부(510)로 전달되고, 제어부(510)는 제어 신호 VCTRL을 출력한다. 제어 신호 VCTRL은 도 4에서 설명한 출력 제어 신호와 같은 의미로 이해될 수 있으며, 즉, 제어부(510)는 위상 변환 회로를 포함할 수 있다. 제어 신호 VCTRL은 램프 생성부(520)로 전달되며, 램프 생성부(520)는 제1 램프 신호 VR1과 제2 램프 신호 VR2을 생성할 수 있다.
제1 램프 신호 VR1과 제2 램프 신호 VR2는 소정의 기울기를 갖는 신호로서, 일례로, 제1 램프 신호 VR1는 고정된 기울기를 갖고, 제2 램프 신호 VR2는 가변 기울기를 가질 수 있다. 이때, 제2 램프 신호 VR2의 기울기는 제어 신호 VCTRL의 레벨에 따라 결정될 수 있다.
제1 램프 신호 VR1과 제2 램프 신호 VR2는 비교기(530, 535)에 입력되어 기준 신호 VCOMP와 비교된다. 기준 신호 VCOMP는 역률 보상 회로의 출력 전압과 밴드 갭 레퍼런스(BGR) 신호를 비교하여 얻은 신호이다. 주 회로의 동작에 있어서, VCOMP와 제1 램프 신호 VR1을 비교하고, 그 대소 관계에 따라 게이트 구동 신호 GDA가 결정된다. 게이트 구동 신호 GDA가 로우 레벨이 되어 스위치 S1이 턴-오프되면, 인덕터 L1에 흐르는 전류가 감소한다. 인덕터 L1의 전류가 0까지 감소하게 되면, 전류 검출부(505)에 의해 전압 펄스 신호 VDT1에 펄스가 발생하게 되고, RS 플립플롭(540)은 하이 레벨의 출력 신호를 내보낸다. 이와 같이, 주 회로는 서브 회로의 동작과 무관하게 프리러닝 동작을 하게 된다.
반면, 서브 회로의 동작을 결정하는 게이트 구동 신호 GDB는 가변 기울기를 갖는 램프 신호 VR2에 의해 결정된다. VR2는 제어 신호 VCTRL의 레벨에 따라 결정되고, VCTRL의 레벨은 제어부(510)에 포함되는 위상 변환 회로가 출력하는 기준 클럭 신호 ΦHP에 의해 조절된다. 또한, 기준 클럭 신호 ΦHP는 주 회로의 인덕터 L1에 흐르는 전류에 따른 전압 펄스 신호 VDT1으로부터 결정되므로, 결국 서브 회로의 동작은 주 회로에 의해 영향을 받게 된다. 이하, 서브 회로의 동작 및 게이트 구동 신호 GDB의 위상을 조절하는 동작을 도 6의 타이밍 다이어그램을 참조하여 설명한다.
도 6은 도 5에 도시한 역률 보상 회로의 동작을 설명하기 위한 타이밍 다이어그램이다. 우선, 제어부(510)의 위상 변환 회로는, 도 2 내지 도 4에서 설명한 바와 같이, 주 회로의 인덕터 L1에 흐르는 전류로부터 결정되는 전압 펄스 신호 VDT1을 입력 신호로 받는다. 또한, 도 3의 타이밍 다이어그램에 나타낸 바와 같이, 기준 클럭 신호 ΦHP의 위상은 전압 펄스 신호 VDT1와 180도의 차이를 갖는다. 따라서, 전압 펄스 신호 VDT2가 로우 레벨에서 하이 레벨로 라이징(rising) 되는 시점이, 기준 클럭 신호 ΦHP의 라이징 시점과 일치하도록 게이트 구동 신호 GDB를 제어하면, 입력 전류의 리플 성분과 잡음 등을 최소화할 수 있다.
우선, 기준 클럭 신호 ΦHP보다 전압 펄스 신호 VDT2의 위상이 빠른 경우를 가정하자. 도 4에 도시한 제어 회로부(410)를 참조하면, D 플립플롭의 출력 신호에서 ΦDN은 로우 레벨을, ΦUP은 하이 레벨을 갖게 된다. 따라서, 전류원 IUP로부터 전류가 공급되므로 제어 신호 VCTRL의 레벨은 상승하고, 램프 생성부(520)는 제2 램프 신호 VR2의 기울기를 낮춘다. 즉, 제2 램프 신호 VR2는 더욱 느리게 증가하는 추세를 나타낸다.
제2 램프 신호 VR2가 느리게 증가하므로, 제2 램프 신호 VR2를 기준 신호 VCOMP와 비교하는 비교기(535)는 오랫동안 로우 레벨의 신호를 내보내게 되고, 결과적으로 게이트 구동 신호 GDB가 하이 레벨을 오랫동안 유지하게 되어 스위치 S2의 턴-온 시간이 길어진다. 따라서, 도 6의 타이밍 다이어그램에 도시된 바와 같이 다음 주기에서 기준 클럭 신호 ΦHP와 전압 펄스 신호 VDT2의 라이징 시점은 가까워지고, 이와 같은 과정을 여러 번 반복하게 되면 두 신호의 라이징 시점이 결국 일치하게 된다.
반대로, 기준 클럭 신호 ΦHP보다 전압 펄스 신호 VDT2의 위상이 느리면, 앞서 설명한 경우와 반대로 제어 회로부(410)의 D 플립플롭 출력 신호에서 ΦDN은 하이 레벨을, ΦUP은 로우 레벨을 갖는다. 따라서, 제어 신호 VCTRL의 레벨이 감소하고, 제2 램프 신호 VR2의 기울기가 증가하게 되어 스위치 S2의 턴-온 시간이 짧아진다. 이와 같은 동작을 여러 번 반복함으로써, 두 신호의 라이징 시점을 일치시킬 수 있다.
도 1 내지 도 6을 참조하여 설명한, 본 실시예에 따른 위상 변환 회로에서는 서로 동일한 크기의 전류를 출력하는 전류원이 스위치 회로부(210, 215)에 포함된다. 따라서, 전류원의 매칭 특성이 우수하고, 램프 신호의 초기값 설정을 위한 별도의 상태가 필요하지 않으므로 PVT 조건 변화 및 공정상의 미스매치에 따른 위상차를 줄일 수 있다. 또한, 본 실시예에 따른 위상 변환 회로는, 역률 보상 회로는 물론 스위칭 신호의 주기를 바탕으로 스위칭 주기의 몇 %까지 진행되었는지 그 시점을 예측하고자 하는 기술 등에도 폭넓게 적용이 가능하다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
200 : 위상 변환 회로
210, 215 : 스위치 회로부
220 : 클럭 생성부

Claims (15)

  1. 서로 인터리브드 방식으로 병렬 연결되어 각각 전원을 스위칭하여 역률을 보정하는 주 회로와 서브 회로를 갖는 역률 보상 회로에 이용되는 위상 변환 회로에 있어서,
    복수의 스위치 소자에 의해 커패시터를 충전 또는 방전하고, 상기 커패시터의 전압을 소정의 기준 전압과 비교하는 스위치 회로부; 및
    상기 스위치 회로부의 출력에 기초하여 기준 클럭 신호를 생성하는 클럭 생성부; 를 포함하고,
    상기 스위치 회로부는 상기 역률 보상 회로의 상기 주 회로와 상기 서브 회로 각각에 포함되는 인덕터의 전류에 기초하여 상기 복수의 스위치 소자를 턴-온 또는 턴-오프함으로써 상기 커패시터의 전압 극성을 결정하며,
    상기 복수의 스위치 소자는 서로 다른 동작 타이밍을 갖는 제1 스위치 그룹 및 제2 스위치 그룹을 포함하고,
    상기 제1 스위치 그룹이 턴-온될 때와, 상기 제2 스위치 그룹이 턴-온될 때 상기 커패시터 전압은 서로 다른 극성을 갖는 위상 변환 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 스위치 회로부는,
    상기 커패시터에 전하를 공급하기 위한 하나 이상의 전류원; 및
    상기 기준 전압과 동일한 레벨의 전압을 생성하는 하나 이상의 전압원; 을 포함하는 위상 변환 회로.
  4. 제1항에 있어서,
    상기 주 회로와 서브 회로 각각에 포함되는 인덕터의 전류를 검출하는 검출 회로부; 를 더 포함하고,
    상기 스위치 회로부는 상기 검출 회로부의 출력에 기초하여 상기 복수의 스위치 소자의 동작을 결정하는 위상 변환 회로.
  5. 제4항에 있어서, 상기 클럭 생성부는,
    상기 주 회로에 포함되는 인덕터의 전류에 대응하는 전압 펄스 신호와 180도의 위상차를 갖도록 상기 기준 클럭 신호를 생성하는 위상 변환 회로.
  6. 제4항에 있어서, 상기 검출 회로부는,
    영점 교차 방법을 이용하여 상기 인덕터의 전류를 검출하는 위상 변환 회로.
  7. 제1항에 있어서,
    상기 서브 회로에 포함되는 인덕터의 전류에 대응하는 전압 신호와, 상기 기준 클럭 신호에 기초하여 제어 신호를 생성하는 제어 회로부; 를 더 포함하고,
    상기 제어 회로부는 상기 상기 서브 회로에 포함되는 인덕터의 전류에 대응하는 전압 신호와, 상기 기준 클럭 신호의 위상차를 이용하여 상기 제어 신호의 레벨을 결정하는 위상 변환 회로.
  8. 서로 인터리브드 방식으로 병렬 연결되어 각각 전원을 스위칭하여 역률을 보정하는 주 회로와 서브 회로를 갖는 역률 보상 회로에 있어서,
    상기 주 회로와 상기 서브 회로 각각에 포함되는 인덕터의 전류를 검출하여 전압 펄스 신호를 생성하는 검출 회로부;
    상기 전압 펄스 신호에 기초하여 제어 신호를 생성하는 제어부; 및
    상기 제어 신호와 상기 전압 펄스 신호에 기초하여 상기 주 회로와 상기 서브 회로 각각에 포함되는 스위치의 동작을 결정하는 구동 회로부; 를 포함하고,
    상기 제어부는, 상기 주 회로에 포함되는 스위치와 상기 서브 회로에 포함되는 스위치 각각을 동작시키는 구동 신호가, 사전에 설정된 위상차를 갖도록 상기 제어 신호를 생성하며,
    상기 제어부는,
    복수의 스위치 소자에 의해 충전 또는 방전되는 커패시터와, 상기 커패시터의 전압을 이용하여 기준 클럭 신호를 생성하는 클럭 생성 회로를 포함하는 위상 변환 회로; 및
    상기 기준 클럭 신호와 상기 전압 펄스 신호에 기초하여 상기 제어 신호의 레벨을 결정하는 제어 신호 생성 회로; 를 포함하고,
    상기 복수의 스위치 소자 각각은 상기 전압 펄스 신호에 의해 턴-온 또는 턴-오프되어 상기 커패시터의 전압 극성을 결정하는 역률 보상 회로.
  9. 삭제
  10. 제8항에 있어서, 상기 제어 신호 생성 회로는,
    상기 기준 클럭 신호와 상기 전압 펄스 신호의 위상 차로부터 상기 제어 신호의 레벨을 결정하는 역률 보상 회로.
  11. 제10항에 있어서, 상기 제어 신호 생성 회로는,
    상기 서브 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호의 위상이 상기 기준 클럭 신호의 위상보다 빠르면, 상기 제어 신호의 레벨을 높이고,
    상기 서브 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호의 위상이 상기 기준 클럭 신호의 위상보다 느리면, 상기 제어 신호의 레벨을 낮추는 역률 보상 회로.
  12. 제8항에 있어서, 상기 클럭 생성 회로는,
    상기 주 회로에 포함되는 인덕터의 전류로부터 생성되는 전압 펄스 신호와 180도의 위상차를 갖도록 상기 기준 클럭 신호를 생성하는 역률 보상 회로.
  13. 제8항에 있어서, 상기 검출 회로부는,
    영점 교차 방법을 이용하여 상기 전압 펄스 신호를 생성하는 역률 보상 회로.
  14. 제8항에 있어서, 상기 구동 회로부는,
    상기 제어 신호로부터 고정된 기울기를 갖는 제1 램프 신호와 가변 기울기를 갖는 제2 램프 신호를 생성하는 램프 생성부;
    상기 제1 램프 신호 및 상기 제2 램프 신호를 소정의 기준 신호와 비교하는 비교 회로부; 및
    상기 비교 회로부의 출력 및 상기 전압 펄스 신호에 기초하여 상기 주 회로와 상기 서브 회로 각각에 포함되는 스위치에 대한 구동 신호를 생성하는 플립-플롭(Flip-Flop); 을 포함하는 역률 보상 회로.
  15. 제14항에 있어서, 상기 비교 회로부는,
    상기 주 회로 및 상기 서브 회로 중 적어도 하나의 출력 신호를 밴드 갭 레퍼런스(BGR) 신호와 비교하여 상기 기준 신호를 생성하는 역률 보상 회로.
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