KR20050005553A - 내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브 - Google Patents

내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브 Download PDF

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KR20050005553A KR10-2004-7019922A KR20047019922A KR20050005553A KR 20050005553 A KR20050005553 A KR 20050005553A KR 20047019922 A KR20047019922 A KR 20047019922A KR 20050005553 A KR20050005553 A KR 20050005553A
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Abstract

컴퓨터 시스템은 프로세서(104)를 다수의 동기식 동적 랜덤 액세스 메모리("SDRAM") 장치들(140a 내지 140c)에 결합시키는 메모리 허브(130)를 포함한다. 이 메모리 허브(130)는 프로세서(104)에 결합되는 프로세서 인터페이스(150) 및 각 SDRAM 장치들(140a 내지 140c)에 결합되는 다수의 메모리 인터페이스들(170a 내지 170c)을 포함한다. 프로세서 인터페이스(150)는 스위치(160)에 의해 메모리 인터페이스들(170a 내지 170c)에 결합된다. 각 메모리 인터페이스들(170a 내지 170c)은 메모리 제어기(180), 캐쉬 메모리(184), 및 예측 유닛(190)을 포함한다. 캐쉬 메모리(184)는 각 SDRAM 장치(140a 내지 140c)로부터 최근 판독되거나 이에 기록되는 데이터를 저장하여, 그 후 상기 캐쉬 메모리가 상대적으로 거의 지연됨이 없이 프로세서(104)에 의해 판독될 수 있도록 한다. 예측 유닛(190)은 어드레스로부터 데이터를 프리페치(prefetch)하며, 상기 어드레스로부터의 판독 액세스는 사전에 액세스된 어드레스를 기초로 한다.

Description

내부 캐쉬 및/또는 메모리 액세스 예측을 지닌 메모리 허브{MEMORY HUB WITH INTERNAL CACHE AND/OR MEMORY ACCESS PREDICTION}
컴퓨터 시스템들은 동적 랜덤 액세스 메모리("SDRAM") 장치들과 같은 메모리 장치들을 사용하여, 프로세서에 의해 액세스되는 명령들 및 데이터를 저장한다. 전형적인 컴퓨터 시스템에서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해 시스템 메모리와 통신한다. 이 프로세서는 판독 명령과 같은 명령 및 데이터 또는 명령들을 판독하여야 하는 장소를 지정하는 어드레스를 발부한다. 메모리 제어기는 상기 명령 및 어드레스를 사용하여, 적절한 명령 신호들뿐만 아니라 시스템 메모리에 인가되는 행과 열 어드레스들을 발생시킨다. 이 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리와 프로세서 사이에서 전송된다. 메모리 제어기는 종종, 시스템 제어기의 일부분이며, 이는 또한 프로세서 버스를 PCI 버스와 같은 확장 버스에 결합시키는 버스 브리지 회로를 포함한다.
메모리 장치들의 동작 속도가 꾸준히 증가되어 왔지만, 이와 같은 동작 속도의 증가는 프로세서들의 동작 속도의 증가와 보조를 맞추지 못하였다. 프로세서들을 메모리 장치들에 결합시키는 메모리 제어기들의 동작 속도의 증가가 훨씬 느리다. 상대적으로 저속의 메모리 제어기들 및 메모리 장치들은 프로세서 및 메모리 장치들 사이의 통신 대역폭을 제한한다.
프로세서들 및 메모리 장치들 사이의 제한된 대역폭 이외에도, 컴퓨터 시스템들의 수행성능은 또한, 시스템 메모리 장치들로부터 데이터를 판독하는데 걸리는 시간을 증가시키는 지연 문제들(latency problems)로 인해 제한된다. 특히, 메모리 장치 판독 명령이 비동기식 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 결합될 때, 판독 데이터는 여러 클럭 주기들의 지연 후에만 SDRAM 장치로부터 출력된다. 그러므로, SDRAM 장치들이 고속의 데이터 속도(high data rate)로 버스트 데이터를 동기적으로 출력할 수 있지만, 데이터를 제공하는 초기의 지연은 상기 SDRAM 장치들을 사용하는 컴퓨터 시스템의 동작 속도를 상당히 느리게 할 수 있다.
메모리 지연 문제를 경감시키는 한 가지 방식은 메모리 허브를 통해 프로세서에 결합되는 다수의 메모리 장치들을 사용하는 것이다. 상기 아키텍쳐를 사용하는 컴퓨터 시스템들은 보다 높은 대역폭을 가질 수 있는데, 그 이유는 프로세서가 한 메모리 장치에 액세스하는 동안 또 다른 메모리 장치가 이전 메모리 액세스에 응답할 수 있기 때문이다. 예를 들어, 프로세서는 기록 데이터를 시스템 내의 메모리 장치들 중 한 장치에 출력하는 동안 시스템 내의 또 다른 메모리 장치가 판독 데이터를 프로세서에 제공할 준비를 한다. 그러나, 메모리 허브들을 사용하는 컴퓨터 시스템이 우수한 수행성능을 제공할 수 있지만, 그럼에도 불구하고 이들 시스템들은 종종 최적의 속도로 동작하지 못한다. 이와 같은 컴퓨터 시스템들이 최적의 속도로 동작하지 못하는 이유들 중 한 가지는, 모든 제어, 어드레스 및 데이터 신호들이 공통 메모리 허브 회로를 통과하여만 하므로, 종래의 메모리 허브들은 근본적으로 단일 채널 시스템들이기 때문이다. 따라서, 메모리 허브 회로가 한 메모리 장치와 통신으로 바쁠 때, 또 다른 메모리 장치와 통신하지 못한다. 게다가, 메모리 허브들을 사용하는 컴퓨터 시스템들이 보다 큰 메모리 대역폭을 제공할 수 있지만, 이들 시스템들은 상술된 유형의 지연 문제들을 여전히 겪게된다. 특히, 프로세서가 한 메모리 장치와 통신하는 동안 다른 메모리 장치가 데이터를 전송하도록 준비될 수 있지만, 또 다른 메모리 장치로부터의 데이터가 사용될 수 있기 전 때때로 한 메모리 장치로부터 데이터를 수신하는 것을 때때로 필요로 한다. 또 다른 메모리 장치로부터 수신되는 데이터가 사용될 수 있기 전 데이터가 한 메모리 장치로부터 수신되어야만 하는 경우, 지연 문제는 상기 컴퓨터 시스템들의 동작 속도를 계속해서 느리게 한다.
그러므로, 메모리 허브 아키텍쳐의 장점들을 제공하면서 또한 상기 시스템들에서 통상적인 상기 지연 문제들을 경감시켜 고 대역폭 및 저 지연을 지닌 메모리 장치들을 제공하는 컴퓨터 아키텍쳐를 필요로 한다.
본 발명은 컴퓨터 시스템에 관한 것이며, 특히, 프로세서 또는 다른 메모리 액세스 장치에 여러 메모리 장치들을 결합시키는 메모리 허브(memory hub)를 지닌 컴퓨터 시스템에 관한 것이다.
도 1은 메모리 허브가 시스템 제어기에 포함되는 본 발명의 일 실시예를 따른 컴퓨터 시스템의 블록도.
도 2는 메모리 허브가 메모리 모듈에 포함되는 본 발명의 또 다른 실시예를 따른 컴퓨터 시스템의 블록도.
도 3은 도 1 및 도 2의 컴퓨터 시스템들에 사용되는 메모리 허브의 블록도.
컴퓨터 시스템에 사용될 수 있는 메모리 허브는 프로세서 또는 다른 메모리 액세스 장치에 결합되는 메모리 액세스 장치 인터페이스 및 각각의 메모리 장치에 각각 결합되는 다수의 메모리 인터페이스들을 포함한다. 각 메모리 인터페이스들은메모리 제어기 및 본 발명의 한 양상을 따른 메모리 캐쉬를 포함한다. 메모리 인터페이스들 각각은 스위치에 의해 메모리 액세스 장치 인터페이스에 결합된다. 동작시, 메모리 인터페이스들 중 한 인터페이스에 결합되는 메모리 장치로부터 판독 또는 이에 기록되는 데이터는 메모리 인터페이스를 위한 캐쉬 메모리에 저장된다. 다음 메모리 판독 요청에 응답하여, 캐쉬 메모리는 메모리 판독 요청에 상응하는 데이터가 캐쉬 메모리에 저장되는지 여부를 결정하기 위하여 검사된다. 캐쉬 히트(cache hit)의 경우에, 요청된 데이터는 캐쉬 메모리로부터 제공된다. 그렇지 않다면, 요청된 데이터는 메모리 장치에 의해 제공된다. 본 발명의 또 다른 양상을 따르면, 각각의 메모리 인터페이스는 메모리 제어기 및 예측 유닛(prediction unit)을 포함한다. 예측 유닛은 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측한다. 그 후, 예측 유닛은 각각의 메모리 인터페이스 내의 메모리 제어기가 예측된 어드레스로부터 데이터를 판독하도록 한다. 메모리 허브는 물리적으로, 시스템 제어기, 메모리 모듈, 또는 컴퓨터 시스템 또는 메모리 장치들을 사용하는 다른 전자 시스템의 어떤 다른 구성요소 내에 포함될 수 있다.
본 발명의 일 실시예를 따른 컴퓨터 시스템(100)이 도 1에 도시되어 있다. 컴퓨터 시스템(100)은 특정 계산들 또는 작업들을 수행하는 특정 소프트웨어를 실행하는 것과 같은 각종 계산 기능들을 수행하기 위한 프로세서(104)를 포함한다. 프로세서(104)는 어드레스 버스, 제어 버스 및 데이터 버스를 통상적으로 포함하는 프로세서 버스(108)를 포함한다. 게다가, 컴퓨터 시스템(100)은 시스템 제어기(110)를 통해 프로세서(104)에 결합되는, 키보드 또는 마우스와 같은, 하나 이상의 입력 장치들(108)을 포함하여, 운영자(operator)가 컴퓨터 시스템(100)과 인터페이스하도록 한다. 전형적으로, 컴퓨터 시스템(100)은 또한, 시스템 제어기(110)를 통해 프로세서(104)에 결합되는 하나 이상의 출력 장치들(114)을 포함하는데, 이와 같은 출력 장치들은 전형적으로 프린터 또는 비디오 단말기이다. 하나 이상의 데이터 저장 장치들(120)은 또한, 통상적으로 시스템 제어기(110)를 통해 프로세서(104)에 결합되어, 상기 프로세서(104)가 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장 또는 검색하도록 한다. 전형적인 저장 장치들(120)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 콤팩트 디스크 판독-전용 메모리들(CD-ROM들)을 포함한다. 상기 프로세서(104)는 또한, 통상적으로 캐쉬 메모리(124)에 결합되는데, 상기 메모리는 일반적으로 정적 랜덤 액세스 메모리("SRAM")이다.
시스템 제어기(110)는 또한 여러 시스템 메모리 장치들(140a 내지 140d)을 제어하기 위한 메모리 허브(130)를 포함하는데, 이들 메모리 장치들 각각은 동기식동적 랜덤 액세스 메모리("SDRAM")일 수 있다. 메모리 허브(130)는 프로세서(104)로 하여금 각각의 시스템 메모리 장치들(140a 내지 140d)과 데이터를 기록 및 판독하도록 한다. 메모리 허브(130)는 버스 시스템(142)을 통해 각각의 시스템 메모리 장치들(140a 내지 140d)과 결합되는데, 상기 버스 시스템은 통상적으로 제어 버스, 어드레스 버스 및 데이터 버스를 포함한다.
도 1에 도시된 바와 같이 메모리 허브(130)가 프로세서(104)에 결합되어 있지만, 상기 메모리 허브(130)는 또한 컴퓨터 시스템 칩셋(도시되지 않음) 내의 다른 구성요소들에 결합될 수 있고, 다른 장치들(도시되지 않음)이 종래 기술에 널리 공지된 바와 같이 직접 메모리 동작시 시스템 메모리 장치들(140a 내지 140d)로부터 데이터를 기록 및 판독하도록 할 수 있다는 것을 이해할 것이다. 또한, 메모리 허브(130)는 물리적으로 시스템 제어기(110) 이외의 전자 시스템의 구성요소들의 일부분으로서 포함될 수 있다. 예를 들어, 도 2에 도시된 컴퓨터 시스템(144)은 도 1의 컴퓨터 시스템(100)에서 사용되는 상기 구성요소들 대부분을 사용한다. 간결성 관점에서, 이와 같은 공통 구성요소들에는 동일한 참조 번호들이 병기되고 이들의 동작에 대해 중복 설명하지 않을 것이다. 컴퓨터 시스템(144)은 메모리 허브(130)가 시스템 제어기(110)에 포함되지 않았다는 점에서 도 1에 도시된 컴퓨터 시스템(100)과 상이하다. 대신, 시스템 제어기(110)는 이중 인-라인 메모리 모듈들("DIMM들")과 같은 다수의 메모리 모듈들(146)에 결합된다. 각각의 메모리 모듈들(146)은 메모리 허브(130) 및 다수의 메모리 장치들(148)을 포함하는데, 이는 SDRAM 또는 어떤 다른 유형의 메모리 장치일 수 있다. 메모리 허브(130)는 근본적으로 도 1과관련하여 상기한 바와 동일한 방식으로 동작하여, 메모리 모듈들(146)에 저장된 데이터를 캐쉬한다.
도 1 및 도 2가 시스템 제어기(110) 및 메모리 모듈들(146) 각각에 포함되는 메모리 허브(130)를 도시하지만, 메모리 허브(130)는 독립형 유닛일 수 있으며, 또는 컴퓨터 시스템 또는 메모리 장치들을 사용하는 다른 시스템의 다른 구성요소들에 포함될 수 있다는 것을 이해할 것이다.
도 3에 도시된 바와 같이 메모리 허브(130)의 일 실시예는 메모리 허브(130)가 프로세서(104) 및 세 개의 메모리 장치들(140a 내지 140c)에 결합되어 있는데, 상기 메모리 장치들은 도 3에 도시된 예에서 SDRAM 장치들이다. 메모리 허브(130)는 프로세서(104)와 메모리 허브(130) 사이의 접속부에 결합된 다른 장치들이 존재하지 않는 지점간 장치(point-to-point arrangement) 내의 프로세서(104)에 결합되어 도시된다. 이 유형의 상호접속부는 상대적으로 낮은 커패시턴스, 신호들을 반사시키는 상대적으로 적은 라인 불연속성들 및 상대적으로 짧은 신호 경로들을 포함한 여러 가지 이유들로 프로세서(104)와 메모리 허브(130) 사이에 보다 양호한 신호 결합을 제공한다. 그러나, 멀티-드롭 상호접속부가 대안적으로 사용되어, 다른 장치들(도시되지 않음)이 프로세서(104)와 메모리 허브(130) 사이의 상호접속부에 결합될 수 있다.
메모리 허브(130)는 종래 기술에 널리 공지된 바와 같이, 다수의 버스 및 신호 라인들을 통해 프로세서(104)에 결합되는 프로세서 인터페이스(150)를 포함한다. 단일 양방향 데이터 버스가 대안적으로 스위치(160) 내의 프로세서 인터페이스(150) 간의 두 방향들에서 데이터를 결합하도록 제공될 수 있지만, 프로세서 인터페이스(150)는 기록 데이터 버스(154) 및 판독 데이터 버스(156)를 포함하여 다수의 버스 및 신호 라인들을 통해 스위치(160)에 결합된다. 프로세서 인터페이스(150)는 또한, 요청 라인(164) 및 스누프 라인(snoop line; 168)을 통해 스위치(160)에 결합된다. 스누프 라인(168)을 통해 스위치(160)로부터 프로세서 인터페이스(150)에 결합되는 스누프 신호는 이하에 더욱 상세히 후술되는 바와 같이 캐쉬 무모순(cache consistency)을 유지하도록 사용된다. 요청 라인(164)을 통해 프로세서 인터페이스(150)로부터 스위치(160)에 결합되는 요청 신호는 요청에 대응하는 정보를 스위치(160)에 제공하여 스위치(160)를 통해 데이터를 전송한다. 그러나, 프로세서 인터페이스(150)는 도 3에 도시된 바와 다른 보다 많거나 적은 수의 버스들 및 신호 라인들 또는 버스들 및 신호 라인들로 스위치(160)에 결합될 수 있다는 것을 이해할 것이다.
스위치(160)는 또한 시스템 메모리 장치들(140a 내지 140c) 각각에 결합되는 3개의 메모리 인터페이스들(170a 내지 170c)에 결합된다. 각 시스템 메모리 장치(140a 내지 140c)에 분리되고 독립적인 메모리 인터페이스(170a 내지 170c)를 제공함으로써, 메모리 허브(130)는 전형적으로 단일 채널 메모리 아키텍쳐들로 인해 발생되는 버스 또는 메모리 뱅크 충돌들을 피한다. 스위치(160)는 기록 데이터 버스(174), 판독 데이터 버스(176) 및 요청 라인(178)을 포함한 다수의 버스 및 신호 라인들을 통해 각 메모리 인터페이스에 결합된다. 그러나, 단일 양방향 데이터 버스는 대안적으로, 분리된 기록 데이터 버스(174) 및 판독 데이터 버스(176) 대신에사용될 수 있다는 것을 이해할 것이다. 상세하게는, 각 메모리 인터페이스(170a 내지 170c)는 특히, 결합되는 시스템 메모리 장치들(140a 내지 140c)에 적응된다. 보다 상세하게는, 각 메모리 인터페이스(170a 내지 170c)는 특히, 결합되는 시스템 메모리 장치(140a 내지 140c)에 의해 각각 수신되고 발생된 특정 신호들을 제공하고 수신하도록 적응된다. 또한, 메모리 인터페이스들(170a 내지 170c)은 서로 다른 클럭 주파수들에서 동작하는 시스템 메모리 장치들(140a 내지 140c)로 동작할 수 있다. 따라서, 메모리 인터페이스들(170a 내지 170c)은 메모리 허브(130)와 상기 허브(130)에 결합되는 메모리 장치들(140a 내지 140c) 사이의 인터페이스에서 발생될 수 있는 변화들로부터 프로세서(104)가 분리되도록 하고, 메모리 장치들(140a 내지 140c)이 인터페이스할 수 있는 보다 제어된 환경을 제공한다.
프로세서 인터페이스(150)를 메모리 인터페이스들(170a 내지 170c)에 결합시키는 스위치(160)는 종래 또는 지금부터 개발되는 각종 스위치들 중 임의의 스위치일 수 있다. 예를 들어, 스위치(160)는 프로세서 인터페이스(150) 및 메모리 인터페이스들(170a 내지 170c)을 서로 동시에 결합할 수 있는 크로스-바 스위치일 수 있다. 스위치(160)는 또한, 크로스-바 스위치와 동일한 레벨의 접속율을 제공하지 못하지만, 그럼에도 불구하고, 프로세서 인터페이스(150)를 메모리 인터페이스들(170a 내지 170c) 각각에 결합시킬 수 있는 멀티플렉서들의 세트일 있다. 스위치(160)는 또한, 중재 논리(arbitration logic)(도시되지 않음)를 포함하여, 어느 메모리 액세스들이 다른 메모리 액세스들에 비해 높은 우선 순위를 수신하여야 하는 지를 결정한다. 이 기능을 수행하는 버스 중재는 당업자에게 널리 공지되어 있다.
도 3을 또한 참조하면, 각 메모리 인터페이스들(170a 내지 170c)은 각각의 메모리 제어기(180) 및 각각의 캐쉬 메모리 유닛(184)을 포함한다. 메모리 제어기(180)는 제어, 어드레스 및 데이터 신호들을 결합되는 시스템 메모리 장치(140a 내지 140c)에 제공하고 결합되는 시스템 메모리 장치(140a 내지 140c)로부터 데이터 신호들을 수신한다. 캐쉬 메모리 유닛(184)은 종래 기술에 널리 공지된 바와 같은 비교기, 데이터 메모리 및 태그 메모리를 포함하는 캐쉬 메모리의 통상적인 구성요소들을 포함한다. 캐쉬 메모리 유닛(184)에 사용되는 메모리 장치들은 DRAM 장치들, 정적 랜덤 액세스 메모리("SRAM") 장치들, 다른 유형들의 메모리 장치들 또는 이들 세 개의 모두의 조합 중 어느 하나 일 수 있다. 게다가, 이들 메모리 장치들 중 임의의 장치 또는 모든 장치뿐만 아니라 캐쉬 메모리 유닛(184)에 사용되는 다른 구성요소들은 임베드되거나 독립형 장치들일 수 있다.
각 메모리 인터페이스(170a 내지 170c) 내에서 캐쉬 메모리 유닛(184)을 사용하면, 데이터가 메모리 장치(140a 내지 140c)로부터 최근에 판독되거나 이에 기록되는 경우에 메모리 장치(140a 내지 140c)가 이와 같은 데이터를 제공하는데 대기함이 없이, 프로세서(104)로 하여금 각 시스템 메모리 장치(140a 내지 140c)로 향하는 판독 명령에 응답하여 데이터를 수신하도록 한다. 따라서, 캐쉬 메모리 유닛(184)은 시스템 메모리 장치들(140a 내지 140c)의 판독 지연을 감소시켜, 컴퓨터 시스템의 메모리 대역폭을 최대화한다. 유사하게, 프로세서(104)는 캐쉬 메모리 유닛(184)에 데이터를 저장하여 기록하고 나서, 동일한 메모리 인터페이스(170a 내지 170c) 내의 메모리 제어기(180)가 캐쉬 메모리 유닛(184)으로부터 결합되는 시스템메모리 장치(140a 내지 140c)에 기록 데이터를 전송하는 동안 다른 기능들을 수행한다.
메모리 허브(130)에 의해 제공되는 메모리 액세스 지연을 더욱 감소시키기 위하여, 각 메모리 인터페이스(170a 내지 170c)에는 프리페치 유닛(prefetch unit; 190)이 제공될 수 있다. 프리페치 유닛(190)은 종래의 알고리즘들을 사용하여 다음 메모리 판독 요청의 어드레스를 예측할 수 있다. 그 후, 동일한 메모리 인터페이스(170a 내지 170c) 내의 메모리 제어기(180)는, 프로세서(104)가 상이한 시스템 메모리 장치(140)에 액세스하거나 다른 기능들을 수행하는 동안, 배경(background) 내에서 메모리 액세스를 수행한다. 이 후, 프로세서(104)가 명령을 메모리 허브(130)에 제공하여 예측된 어드레스로부터 데이터가 판독될 때, 판독 데이터는 이미 캐쉬 메모리 유닛(180)에 제공되어 신속하게 프로세서(104)에 제공될 수 있다.
본 발명의 특정 실시예가 예시를 위하여 본원에 서술되었지만, 각종 변경들이 본 발명의 원리 및 영역을 벗어남이 없이 행해질 수 있다는 것을 상술된 바로 부터 알 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위의 규정된 바를 제외하면 제한되지 않는다.

Claims (39)

  1. 메모리 허브로서,
    메모리 액세스 장치와 인터페이스하도록 구성된 메모리 액세스 장치 인터페이스;
    각 메모리 장치들과 인터페이스하도록 구성된 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스 각각은 메모리 제어기 및 메모리 캐쉬를 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 메모리 액세스 장치 인터페이스를 결합하는 스위치를 포함하는, 메모리 허브.
  2. 제 1 항에 있어서, 상기 메모리 액세스 장치 인터페이스는 프로세서와 인터페이스하도록 구성된 프로세서 인터페이스를 포함하는, 메모리 허브.
  3. 제 1 항에 있어서, 상기 메모리 인터페이스들 각각은, 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 출력하도록 구성된 예측 유닛(prediction unit)을 더 포함하는, 메모리 허브.
  4. 제 3 항에 있어서, 상기 예측 유닛은 또한 상기 메모리 인터페이스로 하여금 메모리 판독 동작을 나타내는 상기 신호들에 응답하여 수신된 판독 데이터를 상기 캐쉬 메모리에 저장하도록 구성된, 메모리 허브.
  5. 제 1 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 메모리 허브.
  6. 제 1 항에 있어서, 상기 스위치는 크로스-바 스위치(cross-bar switch)를 포함하는, 메모리 허브.
  7. 제 1 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 메모리 허브.
  8. 제 1 항에 있어서, 상기 캐쉬 메모리는 동적 랜덤 액세스 메모리를 포함하는, 메모리 허브.
  9. 메모리 허브로서,
    메모리 액세스 장치와 인터페이스하도록 구성된 메모리 액세스 장치 인터페이스;
    각 메모리 장치들과 인터페이스하도록 구성된 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기와 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 출력하도록 구성된 예측 유닛을 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들에 상기 메모리 액세스 장치 인터페이스를 결합하는 스위치를 포함하는, 메모리 허브.
  10. 제 9 항에 있어서, 상기 메모리 액세스 장치 인터페이스는 프로세서 인터페이스를 포함하는, 메모리 허브.
  11. 제 9 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 메모리 허브.
  12. 제 9 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 메모리 허브.
  13. 제 9 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 메모리 허브.
  14. 컴퓨터 시스템에 있어서,
    계산 기능들을 수행하도록 동작가능한 프로세싱 유닛,
    상기 프로세싱 유닛에 결합되는 시스템 제어기,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 입력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 출력 장치,
    상기 시스템을 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 데이터 저장 장치,
    다수의 메모리 장치들, 및
    메모리 허브를 포함하며,
    상기 메모리 허브는:
    상기 프로세서에 결합된 프로세서 인터페이스;
    상기 메모리 장치들의 각 장치에 결합되는 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기 및 메모리 캐쉬를 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 프로세서 인터페이스를 결합하는 스위치를 포함하는, 컴퓨터 시스템.
  15. 제 14 항에 있어서, 상기 메모리 허브는 물리적으로 상기 시스템 제어기 내에 포함되는, 컴퓨터 시스템.
  16. 제 14 항에 있어서, 상기 다수의 메모리 장치들은 물리적으로 메모리 모듈 내에 패키징되고, 상기 메모리 허브는 물리적으로 상기 메모리 모듈 내에 포함되는, 컴퓨터 시스템.
  17. 제 14 항에 있어서, 상기 메모리 인터페이스들 각각은, 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 출력 신호들을 상기 메모리 인터페이스가 결합되는 상기 메모리 장치에 인가하도록 구성된 예측 유닛을 더 포함하는, 컴퓨터 시스템.
  18. 제 15 항에 있어서, 상기 예측 유닛은 또한 상기 메모리 인터페이스로 하여금 메모리 판독 동작을 나타내는 상기 신호들에 응답하여 상기 각 메모리 장치로부터 수신된 판독 데이터를 상기 캐쉬 메모리에 저장하도록 구성되는, 컴퓨터 시스템.
  19. 제 14 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 컴퓨터 시스템.
  20. 제 14 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 컴퓨터 시스템.
  21. 제 14 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 컴퓨터 시스템.
  22. 제 14 항에 있어서, 상기 캐쉬 메모리는 동적 랜덤 액세스 메모리를 포함하는, 컴퓨터 시스템.
  23. 제 14 항에 있어서, 상기 메모리 장치들 각각은 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  24. 제 21 항에 있어서, 상기 동적 랜덤 액세스 메모리 장치 각각은 동기식 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  25. 컴퓨터 시스템에 있어서,
    계산 기능들을 수행하도록 동작가능한 프로세싱 유닛,
    상기 프로세싱 유닛에 결합되는 시스템 제어기,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 입력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 출력 장치,
    상기 시스템 제어기를 통해 상기 프로세싱 유닛에 결합되는 적어도 하나의 데이터 저장 장치들,
    다수의 메모리 장치들, 및
    메모리 허브를 포함하며,
    상기 메모리 허브는:
    상기 프로세서에 결합된 프로세서 인터페이스;
    상기 메모리 장치들의 각 장치에 결합되는 다수의 메모리 인터페이스들로서, 상기 메모리 인터페이스들 각각은 메모리 제어기 및 이전 메모리 액세스로부터의 어드레스를 토대로 데이터가 판독될 어드레스를 예측하고 상기 각 메모리 인터페이스 내의 상기 메모리 제어기로 하여금 상기 예측된 어드레스로부터의 메모리 판독 동작을 나타내는 신호들을 상기 메모리 인터페이스가 결합되는 상기 메모리 장치에 출력하도록 하는 예측 유닛을 포함하는, 상기 다수의 메모리 인터페이스들; 및
    상기 메모리 인터페이스들 각각에 상기 프로세서 인터페이스를 결합하는 스위치를 포함하는, 컴퓨터 시스템.
  26. 제 25 항에 있어서, 상기 메모리 허브는 물리적으로 상기 시스템 제어기 내에 포함되는, 컴퓨터 시스템.
  27. 제 25 항에 있어서, 상기 다수의 메모리 장치들은 물리적으로 메모리 모듈 내에서 패키징되고, 상기 메모리 허브는 물리적으로 상기 메모리 모듈 내에 포함되는, 컴퓨터 시스템.
  28. 제 25 항에 있어서, 상기 메모리 인터페이스들 각각은 동일한 클럭 속도로 동작하는, 컴퓨터 시스템.
  29. 제 25 항에 있어서, 상기 스위치는 크로스-바 스위치를 포함하는, 컴퓨터 시스템.
  30. 제 25 항에 있어서, 상기 스위치는 멀티플렉서 스위치를 포함하는, 컴퓨터 시스템.
  31. 제 25 항에 있어서, 상기 메모리 장치들 각각은 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  32. 다수의 메모리 장치들을 액세스하는 방법에 있어서,
    메모리 허브에 결합되는 다수의 메모리 장치들 중 제 1 메모리 장치에 메모리 액세스 요청을 지향(direct)시키는 단계;
    상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 메모리 허브에 위치된 캐쉬 메모리에 저장하는 단계;
    이후에 상기 제 1 메모리 장치에 메모리 판독 요청을 지향시키는 단계;
    상기 메모리 판독 요청에 응답하여, 상기 메모리 판독 요청에 대응하는 상기 데이터가 상기 메모리 허브 내에 위치되는 상기 캐쉬 메모리에 저장되는지를 검출하는 단계;
    상기 메모리 판독 요청에 대응하는 데이터가 상기 메모리 허브내에 위치되는 상기 캐쉬 메모리에 저장된 것으로 결정되면, 상기 캐쉬 메모리로부터의 상기 판독 데이터를 제공하는 단계; 및
    상기 메모리 판독 요청에 대응하는 데이터가 상기 메모리 허브내에 위치된 상기 캐쉬 메모리에 저장되지 않은 것으로 결정되면, 상기 제 1 메모리 장치로부터의 상기 판독 데이터를 제공하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  33. 제 32 항에 있어서,
    상기 제 1 메모리 장치에 대한 이전 메모리 액세스로부터의 어드레스를 토대로 상기 제 1 메모리 장치로부터 데이터가 판독될 어드레스를 예측하는 단계;
    예측된 어드레스로부터의 판독 데이터를 상기 제 1 메모리 장치에 제공하는 단계; 및,
    상기 예측된 어드레스로부터의 상기 판독 데이터를 상기 메모리 허브내의 상기 캐쉬 메모리에 저장하는 단계를 더 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  34. 제 32 항에 있어서, 상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 메모리 허브내 상기 캐쉬 메모리에 저장하는 단계는, 상기 제 1 메모리 장치로부터 판독되거나 이에 기록되는 데이터를 상기 제 1 메모리 장치에 전용되는 캐쉬 메모리에 저장하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  35. 제 32 항에 있어서, 상기 예측의 기초가 되는 상기 메모리 액세스 요청은 판독 메모리 액세스를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  36. 제 32 항에 있어서, 상기 예측의 기초가 되는 상기 메모리 액세스 요청은 기록 메모리 액세스를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  37. 다수의 메모리 장치들을 액세스하는 방법에 있어서,
    메모리 허브에 결합되는 다수의 메모리 장치들 내의 각 어드레스들에 메모리 액세스 요청들을 지향시키는 단계;
    상기 메모리 허브 내에서, 상기 메모리 액세스 요청들이 지향된 어드레스들을 토대로 상기 제 1 메모리 장치로부터 데이터가 판독될 적어도 하나의 어드레스를 예측하는 단계; 및
    상기 예측된 어드레스들로 지향되는 메모리 판독 요청들을 수신하기에 앞서, 상기 메모리 장치들내의 상기 예측된 어드레스들로부터의 각각의 판독 데이터를 제공하는 단계를 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  38. 제 37 항에 있어서, 상기 예측들의 기초가 되는 상기 메모리 액세스 요청들은 판독 메모리 요청들을 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
  39. 제 37 항에 있어서, 상기 예측들의 기초가 되는 상기 메모리 액세스 요청들은 기록 메모리 요청들을 포함하는, 다수의 메모리 장치들을 액세스하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259395B1 (ko) * 2011-05-24 2013-04-30 어보브반도체 주식회사 마이크로 컨트롤러 및 그의 동작방법

Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8516114B2 (en) * 2002-03-29 2013-08-20 International Business Machines Corporation Method and apparatus for content pre-fetching and preparation
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7143412B2 (en) * 2002-07-25 2006-11-28 Hewlett-Packard Development Company, L.P. Method and apparatus for optimizing performance in a multi-processing system
KR100450680B1 (ko) * 2002-07-29 2004-10-01 삼성전자주식회사 버스 대역폭을 증가시키기 위한 메모리 컨트롤러, 이를이용한 데이터 전송방법 및 이를 구비하는 컴퓨터 시스템
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US6754117B2 (en) 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7836252B2 (en) * 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US20040059880A1 (en) * 2002-09-23 2004-03-25 Bennett Brian R. Low latency memory access method using unified queue mechanism
US20040243769A1 (en) * 2003-05-30 2004-12-02 Frame David W. Tree based memory structure
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7107415B2 (en) * 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7870342B2 (en) * 2003-07-24 2011-01-11 Marvell International Ltd. Line cache controller with lookahead
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7330992B2 (en) * 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7216196B2 (en) 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) * 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7412574B2 (en) * 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US20050210185A1 (en) 2004-03-18 2005-09-22 Kirsten Renick System and method for organizing data transfers with memory hub memory modules
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7213082B2 (en) * 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US20060004953A1 (en) * 2004-06-30 2006-01-05 Vogt Pete D Method and apparatus for increased memory bandwidth
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
JP2006190389A (ja) 2005-01-06 2006-07-20 Sanyo Electric Co Ltd データ処理用集積回路
US20060168407A1 (en) * 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US8803584B1 (en) * 2005-05-17 2014-08-12 Venkata Kottapalli Level shifter for noise and leakage suppression
KR100711100B1 (ko) * 2005-07-11 2007-04-24 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7584336B2 (en) * 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
KR100876841B1 (ko) 2006-08-22 2009-01-07 엘지전자 주식회사 캐쉬 메모리 탑재형 컴퓨터 및 그 제어 방법
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US8032711B2 (en) 2006-12-22 2011-10-04 Intel Corporation Prefetching from dynamic random access memory to a static random access memory
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US7606988B2 (en) * 2007-01-29 2009-10-20 International Business Machines Corporation Systems and methods for providing a dynamic memory bank page policy
US7603526B2 (en) * 2007-01-29 2009-10-13 International Business Machines Corporation Systems and methods for providing dynamic memory pre-fetch
US8051250B2 (en) * 2007-03-14 2011-11-01 Hewlett-Packard Development Company, L.P. Systems and methods for pushing data
US7865674B2 (en) 2007-08-31 2011-01-04 International Business Machines Corporation System for enhancing the memory bandwidth available through a memory module
US7899983B2 (en) * 2007-08-31 2011-03-01 International Business Machines Corporation Buffered memory module supporting double the memory device data width in the same physical space as a conventional memory module
US8082482B2 (en) 2007-08-31 2011-12-20 International Business Machines Corporation System for performing error correction operations in a memory hub device of a memory module
US7840748B2 (en) 2007-08-31 2010-11-23 International Business Machines Corporation Buffered memory module with multiple memory device data interface ports supporting double the memory capacity
US8086936B2 (en) 2007-08-31 2011-12-27 International Business Machines Corporation Performing error correction at a memory device level that is transparent to a memory channel
US7861014B2 (en) 2007-08-31 2010-12-28 International Business Machines Corporation System for supporting partial cache line read operations to a memory module to reduce read data traffic on a memory channel
US7818497B2 (en) 2007-08-31 2010-10-19 International Business Machines Corporation Buffered memory module supporting two independent memory channels
US8019919B2 (en) 2007-09-05 2011-09-13 International Business Machines Corporation Method for enhancing the memory bandwidth available through a memory module
US8099554B1 (en) * 2007-12-31 2012-01-17 Emc Corporation System and method for flash-based data caching
US7925825B2 (en) 2008-01-24 2011-04-12 International Business Machines Corporation System to support a full asynchronous interface within a memory hub device
US8140936B2 (en) 2008-01-24 2012-03-20 International Business Machines Corporation System for a combined error correction code and cyclic redundancy check code for a memory channel
US7770077B2 (en) * 2008-01-24 2010-08-03 International Business Machines Corporation Using cache that is embedded in a memory hub to replace failed memory cells in a memory subsystem
US7925826B2 (en) 2008-01-24 2011-04-12 International Business Machines Corporation System to increase the overall bandwidth of a memory channel by allowing the memory channel to operate at a frequency independent from a memory device frequency
US7930469B2 (en) * 2008-01-24 2011-04-19 International Business Machines Corporation System to provide memory system power reduction without reducing overall memory system performance
US7925824B2 (en) 2008-01-24 2011-04-12 International Business Machines Corporation System to reduce latency by running a memory channel frequency fully asynchronous from a memory device frequency
US7930470B2 (en) 2008-01-24 2011-04-19 International Business Machines Corporation System to enable a memory hub device to manage thermal conditions at a memory device level transparent to a memory controller
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8417870B2 (en) 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
DE102008040794A1 (de) * 2008-07-28 2010-02-04 Robert Bosch Gmbh Speicheranordnung und Speicherarchitektur
US8281074B2 (en) 2008-10-07 2012-10-02 Micron Technology, Inc. Interface device for memory in a stack, storage devices and a processor
US20100162037A1 (en) * 2008-12-22 2010-06-24 International Business Machines Corporation Memory System having Spare Memory Devices Attached to a Local Interface Bus
US20100162126A1 (en) * 2008-12-23 2010-06-24 Palm, Inc. Predictive cache techniques
US8364901B2 (en) * 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods
US8266389B2 (en) * 2009-04-29 2012-09-11 Advanced Micro Devices, Inc. Hierarchical memory arbitration technique for disparate sources
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8990548B2 (en) * 2011-04-11 2015-03-24 Intel Corporation Apparatuses for configuring programmable logic devices from BIOS PROM
TWI464593B (zh) * 2012-03-03 2014-12-11 Nuvoton Technology Corp 輸出輸入控制裝置與其控制方法
US20130346735A1 (en) * 2012-06-21 2013-12-26 Ati Technologies Ulc Enhanced system management bus
CN103020004B (zh) * 2012-12-14 2015-09-09 杭州华为数字技术有限公司 高速缓存非对称一致性内存访问***的访问方法和装置
CN103152394B (zh) 2013-02-06 2016-09-28 华为技术有限公司 数据存取***、内存共享设备及数据读取方法
CN105706064B (zh) 2013-07-27 2019-08-27 奈特力斯股份有限公司 具有本地分别同步的内存模块
US9747048B2 (en) 2014-06-02 2017-08-29 Micron Technology, Inc. Systems and methods for packing data in a scalable memory system protocol
CN105718380B (zh) * 2015-07-29 2019-06-04 上海磁宇信息科技有限公司 细胞阵列计算***
CN105718392B (zh) * 2016-01-15 2019-01-29 上海磁宇信息科技有限公司 细胞阵列文件存储***及其文件存储设备与文件存储方法
KR102522154B1 (ko) * 2016-03-15 2023-04-17 에스케이하이닉스 주식회사 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법
KR20180011376A (ko) * 2016-07-21 2018-02-01 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith
CN108241484B (zh) * 2016-12-26 2021-10-15 上海寒武纪信息科技有限公司 基于高带宽存储器的神经网络计算装置和方法

Family Cites Families (296)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3742253A (en) 1971-03-15 1973-06-26 Burroughs Corp Three state logic device with applications
US4045781A (en) 1976-02-13 1977-08-30 Digital Equipment Corporation Memory module with selectable byte addressing for digital data processing system
US4253146A (en) 1978-12-21 1981-02-24 Burroughs Corporation Module for coupling computer-processors
US4253144A (en) 1978-12-21 1981-02-24 Burroughs Corporation Multi-processor communication network
US4245306A (en) 1978-12-21 1981-01-13 Burroughs Corporation Selection of addressed processor in a multi-processor network
US4240143A (en) 1978-12-22 1980-12-16 Burroughs Corporation Hierarchical multi-processor network for memory sharing
US4608702A (en) 1984-12-21 1986-08-26 Advanced Micro Devices, Inc. Method for digital clock recovery from Manchester-encoded signals
US4724520A (en) 1985-07-01 1988-02-09 United Technologies Corporation Modular multiport data hub
US4707823A (en) 1986-07-21 1987-11-17 Chrysler Motors Corporation Fiber optic multiplexed data acquisition system
US4831520A (en) 1987-02-24 1989-05-16 Digital Equipment Corporation Bus interface circuit for digital data processor
JPH07117863B2 (ja) 1987-06-26 1995-12-18 株式会社日立製作所 オンラインシステムの再立上げ方式
CA1302584C (en) 1987-07-30 1992-06-02 Alliant Computer Systems Corporation Parallel processing computer in which memory access priorities are varied
US4891808A (en) 1987-12-24 1990-01-02 Coherent Communication Systems Corp. Self-synchronizing multiplexer
US5251303A (en) 1989-01-13 1993-10-05 International Business Machines Corporation System for DMA block data transfer based on linked control blocks
US5442770A (en) 1989-01-24 1995-08-15 Nec Electronics, Inc. Triple port cache memory
US4953930A (en) 1989-03-15 1990-09-04 Ramtech, Inc. CPU socket supporting socket-to-socket optical communications
JPH03156795A (ja) 1989-11-15 1991-07-04 Toshiba Micro Electron Kk 半導体メモリ回路装置
US5317752A (en) 1989-12-22 1994-05-31 Tandem Computers Incorporated Fault-tolerant computer system with auto-restart after power-fall
US5327553A (en) 1989-12-22 1994-07-05 Tandem Computers Incorporated Fault-tolerant computer system with /CONFIG filesystem
US5313590A (en) 1990-01-05 1994-05-17 Maspar Computer Corporation System having fixedly priorized and grouped by positions I/O lines for interconnecting router elements in plurality of stages within parrallel computer
JP2772103B2 (ja) 1990-03-28 1998-07-02 株式会社東芝 計算機システム立上げ方式
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5663901A (en) 1991-04-11 1997-09-02 Sandisk Corporation Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems
JP2881049B2 (ja) * 1991-07-30 1999-04-12 株式会社日立製作所 プリフェッチバッファ
US5461627A (en) 1991-12-24 1995-10-24 Rypinski; Chandos A. Access protocol for a common channel wireless network
JP2554816B2 (ja) 1992-02-20 1996-11-20 株式会社東芝 半導体記憶装置
DE4345604B3 (de) 1992-03-06 2012-07-12 Rambus Inc. Vorrichtung zur Kommunikation mit einem DRAM
WO1993018459A1 (en) * 1992-03-06 1993-09-16 Rambus Inc. Prefetching into a cache to minimize main memory access time and cache size in a computer system
US5355391A (en) 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
JPH07505491A (ja) 1992-03-25 1995-06-15 サン　マイクロシステムズ　インコーポレイテッド 光ファイバメモリ接続システム
US5659713A (en) 1992-04-24 1997-08-19 Digital Equipment Corporation Memory stream buffer with variable-size prefetch depending on memory interleaving configuration
US5432907A (en) 1992-05-12 1995-07-11 Network Resources Corporation Network hub with integrated bridge
US5270964A (en) 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
JPH064401A (ja) * 1992-06-19 1994-01-14 Fujitsu Ltd メモリアクセス回路
GB2270780A (en) 1992-09-21 1994-03-23 Ibm Scatter-gather in data processing systems.
US5465343A (en) 1993-04-30 1995-11-07 Quantum Corporation Shared memory array for data block and control program storage in disk drive
JPH0713945A (ja) 1993-06-16 1995-01-17 Nippon Sheet Glass Co Ltd 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造
US5497494A (en) 1993-07-23 1996-03-05 International Business Machines Corporation Method for saving and restoring the state of a CPU executing code in protected mode
JPH0744455A (ja) 1993-07-26 1995-02-14 Nec Corp アドレスデコーダ
US5729709A (en) 1993-11-12 1998-03-17 Intel Corporation Memory controller with burst addressing circuit
US5502621A (en) 1994-03-31 1996-03-26 Hewlett-Packard Company Mirrored pin assignment for two sided multi-chip layout
US5566325A (en) 1994-06-30 1996-10-15 Digital Equipment Corporation Method and apparatus for adaptive memory access
US6175571B1 (en) 1994-07-22 2001-01-16 Network Peripherals, Inc. Distributed memory switching hub
US5978567A (en) 1994-07-27 1999-11-02 Instant Video Technologies Inc. System for distribution of interactive multimedia and linear programs by enabling program webs which include control scripts to define presentation by client transceiver
US5798719A (en) 1994-07-29 1998-08-25 Discovision Associates Parallel Huffman decoder
US5553070A (en) 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
BR9509870A (pt) * 1994-12-08 1997-11-25 Intel Corp Método e aparelho para permitir a um processador acessar um componente externo através de um barramento privado ou um barramento compartílhado
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
JP3598139B2 (ja) * 1994-12-28 2004-12-08 株式会社日立製作所 データ処理装置
US5715456A (en) 1995-02-13 1998-02-03 International Business Machines Corporation Method and apparatus for booting a computer system without pre-installing an operating system
US5638534A (en) 1995-03-31 1997-06-10 Samsung Electronics Co., Ltd. Memory controller which executes read and write commands out of order
DE69610548T2 (de) * 1995-07-21 2001-06-07 Koninklijke Philips Electronics N.V., Eindhoven Multi-media-prozessorarchitektur mit hoher leistungsdichte
US5875352A (en) 1995-11-03 1999-02-23 Sun Microsystems, Inc. Method and apparatus for multiple channel direct memory access control
US5796413A (en) 1995-12-06 1998-08-18 Compaq Computer Corporation Graphics controller utilizing video memory to provide macro command capability and enhanched command buffering
US5834956A (en) 1995-12-29 1998-11-10 Intel Corporation Core clock correction in a 2/N mode clocking scheme
US5966724A (en) 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US5710733A (en) 1996-01-22 1998-01-20 Silicon Graphics, Inc. Processor-inclusive memory module
US5832250A (en) 1996-01-26 1998-11-03 Unisys Corporation Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction circuitry that predicts and generates the needed parity bits
US5819304A (en) 1996-01-29 1998-10-06 Iowa State University Research Foundation, Inc. Random access memory assembly
US5659798A (en) 1996-02-02 1997-08-19 Blumrich; Matthias Augustin Method and system for initiating and loading DMA controller registers by using user-level programs
US5787304A (en) 1996-02-05 1998-07-28 International Business Machines Corporation Multipath I/O storage systems with multipath I/O request mechanisms
US5687325A (en) 1996-04-19 1997-11-11 Chang; Web Application specific field programmable gate array
US5818844A (en) 1996-06-06 1998-10-06 Advanced Micro Devices, Inc. Address generation and data path arbitration to and from SRAM to accommodate multiple transmitted packets
US5875454A (en) 1996-07-24 1999-02-23 International Business Machiness Corporation Compressed data cache storage system
JPH1049511A (ja) 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd １チップマイクロコンピュータ
JP4070255B2 (ja) 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
TW304288B (en) 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
US5706224A (en) 1996-10-10 1998-01-06 Quality Semiconductor, Inc. Content addressable memory and random access memory partition circuit
US6167486A (en) 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5887159A (en) 1996-12-11 1999-03-23 Digital Equipment Corporation Dynamically determining instruction hint fields
EP0849685A3 (en) 1996-12-19 2000-09-06 Texas Instruments Incorporated Communication bus system between processors and memory modules
US6308248B1 (en) * 1996-12-31 2001-10-23 Compaq Computer Corporation Method and system for allocating memory space using mapping controller, page table and frame numbers
US6216219B1 (en) * 1996-12-31 2001-04-10 Texas Instruments Incorporated Microprocessor circuits, systems, and methods implementing a load target buffer with entries relating to prefetch desirability
JPH10214223A (ja) * 1997-01-29 1998-08-11 Hitachi Ltd 情報処理システム
US6553476B1 (en) * 1997-02-10 2003-04-22 Matsushita Electric Industrial Co., Ltd. Storage management based on predicted I/O execution times
JPH10228413A (ja) * 1997-02-17 1998-08-25 Ge Yokogawa Medical Syst Ltd メモリアクセス制御方法および装置並びにメモリシステム
US6031241A (en) * 1997-03-11 2000-02-29 University Of Central Florida Capillary discharge extreme ultraviolet lamp source for EUV microlithography and other related applications
US6271582B1 (en) 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US5946712A (en) 1997-06-04 1999-08-31 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory
WO1998057489A2 (en) 1997-06-09 1998-12-17 Metalithic Systems, Inc. Modular system for accelerating data searches and data stream operations
US6092158A (en) 1997-06-13 2000-07-18 Intel Corporation Method and apparatus for arbitrating between command streams
US6243769B1 (en) 1997-07-18 2001-06-05 Micron Technology, Inc. Dynamic buffer allocation for a computer system
US6073190A (en) 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
US6760833B1 (en) 1997-08-01 2004-07-06 Micron Technology, Inc. Split embedded DRAM processor
US6105075A (en) 1997-08-05 2000-08-15 Adaptec, Inc. Scatter gather memory system for a hardware accelerated command interpreter engine
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6128703A (en) 1997-09-05 2000-10-03 Integrated Device Technology, Inc. Method and apparatus for memory prefetch operation of volatile non-coherent data
US6249802B1 (en) 1997-09-19 2001-06-19 Silicon Graphics, Inc. Method, system, and computer program product for allocating physical memory in a distributed shared memory network
US6185676B1 (en) 1997-09-30 2001-02-06 Intel Corporation Method and apparatus for performing early branch prediction in a microprocessor
US6223301B1 (en) 1997-09-30 2001-04-24 Compaq Computer Corporation Fault tolerant memory
JPH11120120A (ja) 1997-10-13 1999-04-30 Fujitsu Ltd カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード
US6049845A (en) 1997-11-05 2000-04-11 Unisys Corporation System and method for providing speculative arbitration for transferring data
US5987196A (en) 1997-11-06 1999-11-16 Micron Technology, Inc. Semiconductor structure having an optical signal path in a substrate and method for forming the same
US6098158A (en) 1997-12-18 2000-08-01 International Business Machines Corporation Software-enabled fast boot
US6212590B1 (en) 1997-12-22 2001-04-03 Compaq Computer Corporation Computer system having integrated bus bridge design with delayed transaction arbitration mechanism employed within laptop computer docked to expansion base
US6643746B1 (en) * 1997-12-24 2003-11-04 Creative Technology Ltd. Optimal multi-channel memory controller system
US6023726A (en) 1998-01-20 2000-02-08 Netscape Communications Corporation User configurable prefetch control system for enabling client to prefetch documents from a network server
GB2333896B (en) * 1998-01-31 2003-04-09 Mitel Semiconductor Ab Vertical cavity surface emitting laser
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6186400B1 (en) 1998-03-20 2001-02-13 Symbol Technologies, Inc. Bar code reader with an integrated scanning component module mountable on printed circuit board
US6038630A (en) 1998-03-24 2000-03-14 International Business Machines Corporation Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses
US6006340A (en) 1998-03-27 1999-12-21 Phoenix Technologies Ltd. Communication interface between two finite state machines operating at different clock domains
US6079008A (en) 1998-04-03 2000-06-20 Patton Electronics Co. Multiple thread multiple data predictive coded parallel processing system and method
US6247107B1 (en) 1998-04-06 2001-06-12 Advanced Micro Devices, Inc. Chipset configured to perform data-directed prefetching
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
KR100283243B1 (ko) 1998-05-11 2001-03-02 구자홍 운영체제의 부팅방법
US6167465A (en) 1998-05-20 2000-12-26 Aureal Semiconductor, Inc. System for managing multiple DMA connections between a peripheral device and a memory and performing real-time operations on data carried by a selected DMA connection
JP3348687B2 (ja) * 1998-05-22 2002-11-20 住友金属工業株式会社 振動波検出方法及び装置
TW434756B (en) 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6405280B1 (en) * 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6134624A (en) 1998-06-08 2000-10-17 Storage Technology Corporation High bandwidth cache system
US6301637B1 (en) * 1998-06-08 2001-10-09 Storage Technology Corporation High performance data paths
US6067649A (en) 1998-06-10 2000-05-23 Compaq Computer Corporation Method and apparatus for a low power self test of a memory subsystem
US6453377B1 (en) * 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
JP2000011640A (ja) 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置
FR2780535B1 (fr) * 1998-06-25 2000-08-25 Inst Nat Rech Inf Automat Dispositif de traitement de donnees d'acquisition, notamment de donnees d'image
JP3178423B2 (ja) 1998-07-03 2001-06-18 日本電気株式会社 バーチャルチャネルｓｄｒａｍ
US6912637B1 (en) * 1998-07-08 2005-06-28 Broadcom Corporation Apparatus and method for managing memory in a network switch
US6286083B1 (en) 1998-07-08 2001-09-04 Compaq Computer Corporation Computer system with adaptive memory arbitration scheme
JP3248617B2 (ja) * 1998-07-14 2002-01-21 日本電気株式会社 半導体記憶装置
US6145033A (en) 1998-07-17 2000-11-07 Seiko Epson Corporation Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value
US6272609B1 (en) 1998-07-31 2001-08-07 Micron Electronics, Inc. Pipelined memory controller
US6061296A (en) 1998-08-17 2000-05-09 Vanguard International Semiconductor Corporation Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices
US6219725B1 (en) 1998-08-28 2001-04-17 Hewlett-Packard Company Method and apparatus for performing direct memory access transfers involving non-sequentially-addressable memory locations
US6029250A (en) 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6587912B2 (en) 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6910109B2 (en) * 1998-09-30 2005-06-21 Intel Corporation Tracking memory page state
US6243831B1 (en) 1998-10-31 2001-06-05 Compaq Computer Corporation Computer system with power loss protection mechanism
US6145039A (en) 1998-11-03 2000-11-07 Intel Corporation Method and apparatus for an improved interface between computer components
JP3248500B2 (ja) 1998-11-12 2002-01-21 日本電気株式会社 半導体記憶装置およびそのデータ読み出し方法
US6434639B1 (en) 1998-11-13 2002-08-13 Intel Corporation System for combining requests associated with one or more memory locations that are collectively associated with a single cache line to furnish a single memory operation
US6438622B1 (en) 1998-11-17 2002-08-20 Intel Corporation Multiprocessor system including a docking system
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6463059B1 (en) 1998-12-04 2002-10-08 Koninklijke Philips Electronics N.V. Direct memory access execution engine with indirect addressing of circular queues in addition to direct memory addressing
US6349363B2 (en) * 1998-12-08 2002-02-19 Intel Corporation Multi-section cache with different attributes for each section
US6067262A (en) 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6487556B1 (en) 1998-12-18 2002-11-26 International Business Machines Corporation Method and system for providing an associative datastore within a data processing system
US6191663B1 (en) 1998-12-22 2001-02-20 Intel Corporation Echo reduction on bit-serial, multi-drop bus
US6367074B1 (en) * 1998-12-28 2002-04-02 Intel Corporation Operation of a system
US6598154B1 (en) 1998-12-29 2003-07-22 Intel Corporation Precoding branch instructions to reduce branch-penalty in pipelined processors
US6061263A (en) 1998-12-29 2000-05-09 Intel Corporation Small outline rambus in-line memory module
US6578110B1 (en) * 1999-01-21 2003-06-10 Sony Computer Entertainment, Inc. High-speed processor system and cache memories with processing capabilities
US6684304B2 (en) 1999-01-29 2004-01-27 Micron Technology, Inc. Method to access memory based on a programmable page limit
DE60043651D1 (de) 1999-02-01 2010-02-25 Renesas Tech Corp Integrierte halbleiterschaltung und nichtflüchtiges speicherelement
US6285349B1 (en) 1999-02-26 2001-09-04 Intel Corporation Correcting non-uniformity in displays
US6564329B1 (en) * 1999-03-16 2003-05-13 Linkup Systems Corporation System and method for dynamic clock generation
US6389514B1 (en) * 1999-03-25 2002-05-14 Hewlett-Packard Company Method and computer system for speculatively closing pages in memory
US6460108B1 (en) 1999-03-31 2002-10-01 Intel Corporation Low cost data streaming mechanism
US6496909B1 (en) 1999-04-06 2002-12-17 Silicon Graphics, Inc. Method for managing concurrent access to virtual memory data structures
US6433785B1 (en) 1999-04-09 2002-08-13 Intel Corporation Method and apparatus for improving processor to graphics device throughput
KR100328726B1 (ko) 1999-04-29 2002-03-20 한탁돈 메모리 엑세스 시스템 및 그 제어방법
US6381190B1 (en) * 1999-05-13 2002-04-30 Nec Corporation Semiconductor memory device in which use of cache can be selected
US6233376B1 (en) 1999-05-18 2001-05-15 The United States Of America As Represented By The Secretary Of The Navy Embedded fiber optic circuit boards and integrated circuits
US6449308B1 (en) 1999-05-25 2002-09-10 Intel Corporation High-speed digital distribution system
US6294937B1 (en) 1999-05-25 2001-09-25 Lsi Logic Corporation Method and apparatus for self correcting parallel I/O circuitry
JP3721283B2 (ja) 1999-06-03 2005-11-30 株式会社日立製作所 主記憶共有型マルチプロセッサシステム
JP2001014840A (ja) * 1999-06-24 2001-01-19 Nec Corp 複数ラインバッファ型メモリｌｓｉ
US6330639B1 (en) 1999-06-29 2001-12-11 Intel Corporation Method and apparatus for dynamically changing the sizes of pools that control the power consumption levels of memory devices
US6434736B1 (en) 1999-07-08 2002-08-13 Intel Corporation Location based timing scheme in memory design
US6401213B1 (en) * 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
US6460114B1 (en) 1999-07-29 2002-10-01 Micron Technology, Inc. Storing a flushed cache line in a memory buffer of a controller
US6477592B1 (en) 1999-08-06 2002-11-05 Integrated Memory Logic, Inc. System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream
US6629220B1 (en) 1999-08-20 2003-09-30 Intel Corporation Method and apparatus for dynamic arbitration between a first queue and a second queue based on a high priority transaction type
US6493803B1 (en) 1999-08-23 2002-12-10 Advanced Micro Devices, Inc. Direct memory access controller with channel width configurability support
US6539490B1 (en) * 1999-08-30 2003-03-25 Micron Technology, Inc. Clock distribution without clock delay or skew
US6552564B1 (en) * 1999-08-30 2003-04-22 Micron Technology, Inc. Technique to reduce reflections and ringing on CMOS interconnections
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
US6594713B1 (en) * 1999-09-10 2003-07-15 Texas Instruments Incorporated Hub interface unit and application unit interfaces for expanded direct memory access processor
US6467013B1 (en) 1999-09-30 2002-10-15 Intel Corporation Memory transceiver to couple an additional memory channel to an existing memory channel
US6438668B1 (en) 1999-09-30 2002-08-20 Apple Computer, Inc. Method and apparatus for reducing power consumption in a digital processing system
US6421744B1 (en) 1999-10-25 2002-07-16 Motorola, Inc. Direct memory access controller and method therefor
US6782466B1 (en) 1999-11-24 2004-08-24 Koninklijke Philips Electronics N.V. Arrangement and method for accessing data in a virtual memory arrangement
KR100319292B1 (ko) 1999-12-02 2002-01-05 윤종용 빠른 부팅 속도를 갖는 컴퓨터 시스템 및 그 방법
US6501471B1 (en) 1999-12-13 2002-12-31 Intel Corporation Volume rendering
JP3546788B2 (ja) * 1999-12-20 2004-07-28 日本電気株式会社 メモリ制御回路
JP3356747B2 (ja) 1999-12-22 2002-12-16 エヌイーシーマイクロシステム株式会社 半導体記憶装置
US6252821B1 (en) 1999-12-29 2001-06-26 Intel Corporation Method and apparatus for memory address decode in memory subsystems supporting a large number of memory devices
US6496193B1 (en) 1999-12-30 2002-12-17 Intel Corporation Method and apparatus for fast loading of texture data into a tiled memory
US6628294B1 (en) 1999-12-31 2003-09-30 Intel Corporation Prefetching of virtual-to-physical address translation for display data
KR100343383B1 (ko) * 2000-01-05 2002-07-15 윤종용 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US6745275B2 (en) * 2000-01-25 2004-06-01 Via Technologies, Inc. Feedback system for accomodating different memory module loading
US6823023B1 (en) 2000-01-31 2004-11-23 Intel Corporation Serial bus communication system
US6185352B1 (en) 2000-02-24 2001-02-06 Siecor Operations, Llc Optical fiber ribbon fan-out cables
JP2001265539A (ja) 2000-03-16 2001-09-28 Fuji Xerox Co Ltd アレイ型記憶装置及び情報処理システム
JP2001274323A (ja) * 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
US6370611B1 (en) * 2000-04-04 2002-04-09 Compaq Computer Corporation Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data
US6725388B1 (en) 2000-06-13 2004-04-20 Intel Corporation Method and system for performing link synchronization between two clock domains by inserting command signals into a data stream transmitted between the two clock domains
US6728800B1 (en) * 2000-06-28 2004-04-27 Intel Corporation Efficient performance based scheduling mechanism for handling multiple TLB operations
TW491970B (en) 2000-06-29 2002-06-21 Silicon Integrated Sys Corp Page collector for improving performance of a memory
US6594722B1 (en) 2000-06-29 2003-07-15 Intel Corporation Mechanism for managing multiple out-of-order packet streams in a PCI host bridge
JP2002014875A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
US6799268B1 (en) 2000-06-30 2004-09-28 Intel Corporation Branch ordering buffer
US6754812B1 (en) * 2000-07-06 2004-06-22 Intel Corporation Hardware predication for conditional instruction path branching
US6816947B1 (en) 2000-07-20 2004-11-09 Silicon Graphics, Inc. System and method for memory arbitration
US6845409B1 (en) * 2000-07-25 2005-01-18 Sun Microsystems, Inc. Data exchange methods for a switch which selectively forms a communication channel between a processing unit and multiple devices
US6647470B1 (en) 2000-08-21 2003-11-11 Micron Technology, Inc. Memory device having posted write per command
US6704817B1 (en) * 2000-08-31 2004-03-09 Hewlett-Packard Development Company, L.P. Computer architecture and system for efficient management of bi-directional bus
US6785780B1 (en) 2000-08-31 2004-08-31 Micron Technology, Inc. Distributed processor memory module and method
US6453393B1 (en) 2000-09-18 2002-09-17 Intel Corporation Method and apparatus for interfacing to a computer memory
US6526483B1 (en) * 2000-09-20 2003-02-25 Broadcom Corporation Page open hint in transactions
FR2814555B1 (fr) * 2000-09-25 2003-02-28 Thomson Multimedia Sa Systeme et procede de gestion memoire de coherence de donnees et reseau multiprocesseur associe
US6523093B1 (en) * 2000-09-29 2003-02-18 Intel Corporation Prefetch buffer allocation and filtering system
US6859208B1 (en) 2000-09-29 2005-02-22 Intel Corporation Shared translation address caching
US6523092B1 (en) * 2000-09-29 2003-02-18 Intel Corporation Cache line replacement policy enhancement to avoid memory page thrashing
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
JP2002123479A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd ディスク制御装置およびそのキャッシュ制御方法
US6792059B2 (en) 2000-11-30 2004-09-14 Trw Inc. Early/on-time/late gate bit synchronizer
US6631440B2 (en) 2000-11-30 2003-10-07 Hewlett-Packard Development Company Method and apparatus for scheduling memory calibrations based on transactions
US6807630B2 (en) 2000-12-15 2004-10-19 International Business Machines Corporation Method for fast reinitialization wherein a saved system image of an operating system is transferred into a primary memory from a secondary memory
US6801994B2 (en) 2000-12-20 2004-10-05 Microsoft Corporation Software management systems and methods for automotive computing devices
US6751703B2 (en) * 2000-12-27 2004-06-15 Emc Corporation Data storage systems and methods which utilize an on-board cache
US6622227B2 (en) 2000-12-27 2003-09-16 Intel Corporation Method and apparatus for utilizing write buffers in memory control/interface
JP2002236607A (ja) 2001-02-13 2002-08-23 Matsushita Electric Ind Co Ltd 共有メモリ制御装置とマルチメディア処理システム
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US6829705B2 (en) 2001-02-28 2004-12-07 Mpc Computers, Llc System information display method and apparatus
DE10110469A1 (de) 2001-03-05 2002-09-26 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen und Reparieren desselben
US20020144054A1 (en) * 2001-03-30 2002-10-03 Fanning Blaise B. Prefetch canceling based on most recent accesses
US6904499B2 (en) 2001-03-30 2005-06-07 Intel Corporation Controlling cache memory in external chipset using processor
US6842830B2 (en) 2001-03-31 2005-01-11 Intel Corporation Mechanism for handling explicit writeback in a cache coherent multi-node architecture
US6670959B2 (en) * 2001-05-18 2003-12-30 Sun Microsystems, Inc. Method and apparatus for reducing inefficiencies in shared memory devices
WO2002095599A1 (en) 2001-05-24 2002-11-28 Ceyx Technologies, Inc. Optical bus arrangement for computer system
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
SE524110C2 (sv) 2001-06-06 2004-06-29 Kvaser Consultant Ab Anordning och förfarande vid system med lokalt utplacerade modulenheter samt kontaktenhet för anslutning av sådan modulenhet
US6920533B2 (en) * 2001-06-27 2005-07-19 Intel Corporation System boot time reduction method
DE60204189T2 (de) 2001-06-29 2006-02-02 Stmicroelectronics Pvt. Ltd. FPGA mit zumindest zwei unterschiedlichen und unabhängig konfigurierbaren Speicherstrukturen
US6944694B2 (en) * 2001-07-11 2005-09-13 Micron Technology, Inc. Routability for memory devices
US6721195B2 (en) * 2001-07-12 2004-04-13 Micron Technology, Inc. Reversed memory module socket and motherboard incorporating same
US6792496B2 (en) 2001-08-02 2004-09-14 Intel Corporation Prefetching data for peripheral component interconnect devices
US6681292B2 (en) * 2001-08-27 2004-01-20 Intel Corporation Distributed read and write caching implementation for optimized input/output applications
JP4340536B2 (ja) 2001-08-29 2009-10-07 メディアテック インコーポレーテッド 無線システムにおけるクロックおよび電力制御の方法および装置
US7941056B2 (en) * 2001-08-30 2011-05-10 Micron Technology, Inc. Optical interconnect in high-speed memory systems
US6665202B2 (en) 2001-09-25 2003-12-16 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that can identify highest priority matches in non-sectored CAM arrays and methods of operating same
US6718440B2 (en) * 2001-09-28 2004-04-06 Intel Corporation Memory access latency hiding with hint buffer
DE10153657C2 (de) * 2001-10-31 2003-11-06 Infineon Technologies Ag Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür
US6886048B2 (en) * 2001-11-15 2005-04-26 Hewlett-Packard Development Company, L.P. Techniques for processing out-of-order requests in a processor-based system
US6646929B1 (en) 2001-12-05 2003-11-11 Lsi Logic Corporation Methods and structure for read data synchronization with minimal latency
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US6775747B2 (en) 2002-01-03 2004-08-10 Intel Corporation System and method for performing page table walks on speculative software prefetch operations
US6832303B2 (en) 2002-01-03 2004-12-14 Hewlett-Packard Development Company, L.P. Method and system for managing an allocation of a portion of a memory
US6856167B2 (en) 2002-01-17 2005-02-15 Irvine Sensors Corporation Field programmable gate array with a variably wide word width memory
US6804764B2 (en) 2002-01-22 2004-10-12 Mircron Technology, Inc. Write clock and data window tuning based on rank select
US20030158995A1 (en) 2002-02-15 2003-08-21 Ming-Hsien Lee Method for DRAM control with adjustable page size
US20030156639A1 (en) 2002-02-19 2003-08-21 Jui Liang Frame rate control system and method
US7047374B2 (en) 2002-02-25 2006-05-16 Intel Corporation Memory read/write reordering
US6795899B2 (en) 2002-03-22 2004-09-21 Intel Corporation Memory system with burst length shorter than prefetch length
US6735682B2 (en) * 2002-03-28 2004-05-11 Intel Corporation Apparatus and method for address calculation
JP4100025B2 (ja) * 2002-04-09 2008-06-11 ソニー株式会社 磁気抵抗効果素子及び磁気メモリ装置
US7110400B2 (en) 2002-04-10 2006-09-19 Integrated Device Technology, Inc. Random access memory architecture and serial interface with continuous packet handling capability
US20030217223A1 (en) 2002-05-14 2003-11-20 Infineon Technologies North America Corp. Combined command set
US6941433B1 (en) 2002-05-22 2005-09-06 Juniper Networks, Inc. Systems and methods for memory read response latency detection
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US6731548B2 (en) 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US6898674B2 (en) 2002-06-11 2005-05-24 Intel Corporation Apparatus, method, and system for synchronizing information prefetch between processors and memory controllers
KR100829557B1 (ko) 2002-06-22 2008-05-14 삼성전자주식회사 열자기 자발 홀 효과를 이용한 자기 램 및 이를 이용한데이터 기록 및 재생방법
US6901486B2 (en) * 2002-07-05 2005-05-31 Hewlett-Packard Development Company, L.P. Method and system for optimizing pre-fetch memory transactions
US7082504B2 (en) * 2002-07-19 2006-07-25 Edmundo Rojas Method and apparatus for asynchronous read control
US7054985B2 (en) * 2002-07-23 2006-05-30 Hewlett-Packard Development Company, L.P. Multiple hardware partitions under one input/output hub
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US6754117B2 (en) 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
US6981112B2 (en) * 2002-08-26 2005-12-27 International Business Machines Corporation Dynamic cache disable
US6820181B2 (en) * 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7836252B2 (en) * 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
DE60204687T2 (de) * 2002-09-06 2006-05-18 Sun Microsystems, Inc., Santa Clara Speicherkopierbefehl mit Angabe von Quelle und Ziel, der in der Speichersteuerung ausgeführt wird
US6821029B1 (en) 2002-09-10 2004-11-23 Xilinx, Inc. High speed serial I/O technology using an optical link
US7117289B2 (en) * 2002-09-30 2006-10-03 Intel Corporation Claiming cycles on a processor bus in a system having a PCI to PCI bridge north of a memory controller
US6928528B1 (en) 2002-10-07 2005-08-09 Advanced Micro Devices, Inc. Guaranteed data synchronization
US6811320B1 (en) 2002-11-13 2004-11-02 Russell Mistretta Abbott System for connecting a fiber optic cable to an electronic device
KR100449807B1 (ko) * 2002-12-20 2004-09-22 한국전자통신연구원 호스트 버스 인터페이스를 갖는 데이터 전송 프로토콜제어 시스템
US7366423B2 (en) 2002-12-31 2008-04-29 Intel Corporation System having multiple agents on optical and electrical bus
US6961259B2 (en) 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US7469316B2 (en) 2003-02-10 2008-12-23 Intel Corporation Buffered writes and memory page control
JP4836794B2 (ja) * 2003-05-13 2011-12-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド シリアルメモリインターコネクトを介して複数のメモリモジュールに接続されたホストを含むシステム
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7107415B2 (en) 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7174432B2 (en) * 2003-08-19 2007-02-06 Nvidia Corporation Asynchronous, independent and multiple process shared memory system in an adaptive computing architecture
US20050060533A1 (en) * 2003-09-17 2005-03-17 Steven Woo Method, device, software and apparatus for adjusting a system parameter value, such as a page closing time
US7433258B2 (en) * 2003-10-10 2008-10-07 Datasecure Llc. Posted precharge and multiple open-page RAM architecture
US7177211B2 (en) * 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7162567B2 (en) 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7318130B2 (en) * 2004-06-29 2008-01-08 Intel Corporation System and method for thermal throttling of memory modules
US7254075B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US20060168407A1 (en) 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US8490065B2 (en) * 2005-10-13 2013-07-16 International Business Machines Corporation Method and apparatus for software-assisted data cache and prefetch control
US7818497B2 (en) * 2007-08-31 2010-10-19 International Business Machines Corporation Buffered memory module supporting two independent memory channels

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259395B1 (ko) * 2011-05-24 2013-04-30 어보브반도체 주식회사 마이크로 컨트롤러 및 그의 동작방법

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