KR20050002647A

KR20050002647A - 반도체 집적회로

Info

Publication number: KR20050002647A
Application number: KR1020040050223A
Authority: KR
Inventors: 야다나오키; 사토야스유키
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-06-30
Filing date: 2004-06-30
Publication date: 2005-01-07
Also published as: US7277038B2; US20060145907A1; US20060152400A1; US20060022863A1; JP2005026805A; US7277039B2; US7075469B2; US6975262B2; TW200513041A; US20060152399A1; US20040263366A1; US7277037B2

Abstract

　본 발명은 반도체집적회로에 관한 것으로서 외부 단자를 개재하여 취입된 아날로그 신호를 디지털 신호로 변환 가능한 AD변환기를 포함하여 반도체 집적회로가 구성될 때, 비교용 전압을 생성하기 위한 래더(LADDER) 저항 회로(182)와 이 래더 저항 회로의 출력전압을 취입하는 연산 증폭기(OP1, OP2)와 이 연산 증폭기의 입력 단자와 출력 단자를 단락(短絡)하는 것으로 상기 연산 증폭기의 오프세트 보정을 가능하게 하는 스위치(SW1, SW2)와, 상기 연산 증폭기의 출력전압과 상기 아날로그 신호를 비교하기 위한 콤퍼레이터 회로(186)를 포함하여 상기 AD변환기를 구성하는 것에 의해 래더 저항 회로로부터 출력되는 전류를 저감 하여 샘플링 커패시터의 충방전의 고속화를 꾀하여 AD변환 처리 시간을 단축하는 기술을 제공한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 집적회로 또 거기에 포함되는 AD(아날로그·디지털) 변환기나 DA(디지털·아날로그) 변환기에 있어서의 변환 속도의 향상이나 변환 시간의 단축화를 도모하기 위한 기술에 관하여, 예를 들면 마이크로 컴퓨터로 적용하는 유효한 기술에 관한 것이다.

AD변환기나 DA변환기를 포함한 반도체 집적회로, 특히 마이크로 컴퓨터에 대해서는 외부로부터 입력된 아날로그 신호를 AD변환기에서 디지털 신호로 변환하고 나서 CPU(중앙 처리장치)에 공급된다. 또, 상기 CPU에서의 연산 처리 결과는 DA변환기에서 아날로그 신호로 변환하여 외부 출력 할 수도 있다. 그러한 AD변환기에 있어서 아날로그 스위치 및 아날로그 입력 전압의 샘플링 홀드 회로, 또 아날로그·멀티플렉서에 있어서 이미 입력되어 있기 전의 전압의 영향을 저감하기 위한 기술로서 절연 게이트형의 트랜지스터와 이 트랜지스터와 병렬로 접속된 전압 폴로우(Voltate Follow)와 회로에 의해 아날로그 스위치 회로를 구성해, 온(on) 동작시에 먼저 전압 폴로우를 먼저 활성화 시키고 나서 트랜지스터를 도통 상태로 한 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).

또, 입력측에서 본 비교 회로의 입력 용량을 작게 보이게 동작의 고속화 및 저소비 전력화를 도모하기 위하여 리세트 동작에 있어서, 귀환용 스위치가 온 함으로써 전압 폴로우가 되는 차동증폭 앰프가 기준 전압(리세트 전압) 공급 단자와 비교 회로내의 차동앰프를 구성하는 입력 게이트의 사이에 설치된 AD컨버터가 알려져 있다(예를 들면 특허 문헌 2 참조).

[특허 문헌 1]

일본국 특개 2002－111461호 공보(제22 단락)

[특허 문헌 2]

일본국 특개평 09－321627호 공보(도 1)

본원 발명자의 검토에 의하면, 예를 들면 AD변환기에 있어서의 샘플링 시간이 3. 2μs인데 대해 변환 처리 시간이 약 10μs 필요하게 되는 등 샘플링 시간에 대해서 변환 처리 시간이 긴 것을 생각하면 변환 처리 중의 고속화 및 오차 저감을 중요하다고 되는데 거기에 대해 상기 인용 문헌 1에는 기재되지 않았다.

또, 비교용 전압을 생성하기 위한 래더 저항 회로를 가지는 AD변환기에 있어서, AD변환 처리 시간의 고속화를 도모하기에는 래더 저항 회로의 인피던스를 내릴 필요가 있다. 그렇지만, 래더 저항 회로의 인피던스를 내리면 래더 저항 회로에서의 소비 전력이 커지거나 프로세스 격차에 대해서 민감하게 되므로 바람직하지 않다. 게다가 변환 처리의 정밀도를 향상시키기에는 노이즈에 대해서 강하게 하기 위해서 샘플링 용량을 크게 할 필요가 있고 그렇다면 샘플링 용량의 충방전에 시간이 걸리기 때문에 변환 처리 속도가 늦어져 버린다.

본 발명의 목적은, 래더 저항 회로 자체의 인피던스를 내리는 일 없이 AD변환 처리 시간을 단축하기 위한 기술을 제공하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

분원 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래와 같다.

즉, 아날로그 신호를 수중에 넣기 위한 외부 단자와 상기 외부 단자를 개재하여 취입된 아날로그 신호를 디지털 신호로 변환 가능한 AD변환기를 포함하여 반도체 집적회로가 구성될 때, 비교용 전압을 생성하기 위한 래더 저항 회로와 상기 래더 저항 회로의 출력전압을 취입하는 연산 증폭기와 상기 연산 증폭기의 입력 단자와 출력 단자를 단락하는 것으로 상기 연산 증폭기의 오프세트 보정을 가능하게 하는 스위치와 상기 연산 증폭기의 출력전압과 상기 아날로그 신호를 비교하기 위한 콤퍼레이터 회로를 포함하여 상기 AD변환기를 구성한다.

상기의 수단에 의하면, 상기 연산 증폭기의 개재에 의해 래더 저항 회로의 부하를 상기 연산 증폭기의 입력 인피던스로 하는 것으로 상기 래더 저항 회로로부터 출력되는 전류를 저감 하고 또, 상기 연산 증폭기의 저인피던스 출력에 의해 샘플링 커패시터의 충방전을 고속으로 실시한다. 이것이 래더 저항 회로 자체의 인피던스를 내리는 일 없이 AD변환 처리 시간의 단축화를 달성한다. 그리고, 상기 연산 증폭기의 입력 단자와 출력 단자를 단락 하는 것으로 상기 연산 증폭기의 오프세트 보정을 가능하게 하는 스위치를 설치할 수가 있다. 스위치 SW1, SW2에 의해 연산 증폭기의 오프세트가 보정되는 것으로 샘플링 커패시터 충전 시간 특성이 개선된다.

상기 스위치를 개재하여 연산 증폭기의 출력 단자 측에 전류가 흘러드는 것을 방지하기 위해서는 상기 연산 증폭기와 상기 스위치는 논 오버랩 신호에 의해서로 다른 타이밍으로 동작시키도록 하면 좋다.

상기 연산 증폭기에 병렬 접속된 스위치가 도통되어 충방전을 하고 있는 경우에는, 상기 래더 저항 회로의 출력 인피던스가 보이기 때문에 상기 연산 증폭기의 오프세트 분의 충방전이 늦어진다. 그것을 회피하기에는 상기 저항 래더 회로에 있어서의 복수의 저항의 직렬 접속 노드와 저전위측 전원의 사이에 커패시터를 설치하여 각 노드에 있어서의 전압 레벨을 보관 유지하도록 하면 좋다. 그와 같이 하면 상기 스위치가 도통되어 충방전을 하고 있는 경우에는 대응하는 상기 커패시터의 챠지 쉐어에 의해 오프세트 보정시의 충방전의 고속화를 도모할 수가 있다.

연산 증폭기는 스탠바이 상태에서 개시하면 각부의 바이어스 전압 레벨이 안정되기까지 시간이 걸리기 때문에 변환중은 스탠바이 제어 신호를 하이레벨로 하여상기 연산 증폭기를 동작 상태로 두는 것으로 신속하게 증폭 동작을 실시할 수 있도록 하면 좋다. 이 때, 원하지 않는 전압이 상기 콤퍼레이터 회로에 전달되지 않도록 하기 위하여 출력 제어 신호에 의해 상기 연산 증폭기의 출력 단자를 고인피던스 상태로 한다.

레일·투·레일 타입의 연산 증폭기는 출력 진폭을 거의 전원 전압 레벨까지 흔들리게 하는 것이 가능하므로, 상기 저항 래더 회로에 의해 형성된 비교용 전압을 정밀도 좋게 상기 콤퍼레이터 회로에 전달하기에는 상기 연산 증폭기에 레일·투·레일 타입의 것을 적용하면 좋다.

아날로그 신호근원으로서 센서의 SN 비를 좋게 하기 위하여 AD변환기의 아날로그 입력 단자와 센서 신호간에 직렬 저항기(수 10 ~ 수 100 kΩ)를 설치하여 필터 회로나 과전압 방지 회로로 하거나 아날로그 신호근원 전체의 인피던스로서 수 10 ~ 수 100 kΩ를 가지는 센서 회로가 사용되는 것이 고려되지만 관련되는 경우에 있어서는 상기 외부 단자와 상기 콤퍼레이터의 사이에 제 2 연산 증폭을 개재시켜 아날로그 신호근원으로부터 출력되는 전류를 저감 시키면 좋다. 그리고, 상기 제 2 연산 증폭기의 입력 단자와 출력 단자를 단락하는 것으로 상기 제 2 연산 증폭기의 오프세트 보정을 가능하게 제 2 스위치를 설치하여 상기 오프세트 보정을 실시하는 것으로 변환 정밀도의 향상을 꾀할 수가 있다. 이 때, 상기 제 2 스위치를 개재하여 제 2 연산 증폭기의 출력 단자 측에 전류가 흘러드는 것을 방지하기 위해서는, 상기 제 2 연산 증폭기와 상기 제 2 스위치는 논 오버랩 신호에 의해 서로 다른 타이밍으로 동작시키면 좋다. 상기 2 연산 증폭기에는 입력된 제어 신호에 따라 출력 단자를 고인피던스 상태로 하기 위한 제 2 트랜스퍼 회로를 포함할 수가 있다. 또, 상기 제 2 연산 증폭기를 레일·투·레일타입으로 할 수가 있다.　

또한, 입력된 디지털 신호를 아날로그 신호로 변환하기 위한 DA변환기와 상기 DA변환기의 후단에 배치되어 상기 DA변환기의 출력에 근거하여 외부 부하를 구동하기 위한 제 3 연산 증폭기를 설치하는 것으로, 상기 DA변환기로부터 출력되는 전류의 저감을 도모할 수 있고 또, 상기 제 3 연산 증폭기에 의해 외부 부하를 고속으로 구동할 수가 있다. 상기 제 3 연산 증폭기의 입력 단자와 출력 단자를 단락하는 것에 의해 상기 제 3 연산 증폭기의 오프세트 보정을 가능하게 하는 제 3 스위치를 설치할 수가 있다. 상기 제 3 연산 증폭기와 상기 제 3 스위치는 논 오버랩 신호에 의해 서로 다른 타이밍으로 동작시킬 수가 있다. 상기 3 연산 증폭기는입력된 제어 신호에 따라 출력 단자를 고인피던스 상태로 하기 위한 제 3 트랜스퍼 회로를 포함할 수가 있다. 그리고, 상기 제 3 연산 증폭기를 레일·투·레일타입로 할 수가 있다.

도 1은 본 발명에 관한 반도체 집적회로의 일례인 마이크로 컴퓨터에 포함되는 AD변환기의 구성예 블럭도이다.

도 2는 상기 마이크로 컴퓨터의 전체적인 구성예 블럭도이다.

도 3은 도 1에 나타나는 AD변환기에 있어서의 주요부의 확대도이다.

도 4는 상기 AD변환기에 포함되는 콤퍼레이터 회로의 구성예 회로도이다.

도 5는 상기 AD변환기에 포함되는 연산 증폭기의 구성예 회로도이다.

도 6은 상기 AD변환기에 있어서의 주요부의 동작 설명을 위한 회로도이다.

도 7은 상기 AD변환기에 있어서의 주요부의 동작 설명을 위한 회로도이다.

도 8은 상기 AD변환기에 있어서의 주요부의 동작 설명을 위한 회로도이다.

도 9는 상기 AD변환기의 비교 대상이 되는 회로의 동작 타이밍도이다.

도 10은 상기 AD변환기에 있어서의 주요부의 작용 설명을 위한 타이밍도이다.

도 11은 상기 AD변환기에 있어서의 주요부의 작용 설명을 위한 타이밍도이다.

도 12 는 상기 AD변환기의 동작 설명도이다.

도 13은 상기 AD변환기의 동작 설명도이다.

도 14는 상기 AD변환기에 있어서 원하지 않는 전류가 흐르는 이유를 설명하기 위한 회로도이다.

도 15는 상기 AD변환기에 포함되는 연산 증폭기의 입출력 특성도이다.

도 16은 상기 AD변환기에 포함되는 연산 증폭기의 시뮬레이션 결과를 나타내는 특성도이다.

도 17은　도 16에 있어서의 주요부를 확대한 특성도이다.

도 18은 상기 AD변환기의 다른 구성예 회로도이다.

도 19는 상기 AD변환기의 다른 구성예 회로도이다.

도 20은 상기 마이크로 컴퓨터에 있어서의 주요부의 구성예 회로도이다.

<주요부분을 나타내는 도면부호의 설명>

10　CPU 　15　DA변환기

16　DA출력부 17　AD입력부

18　AD변환기 20　마이크로 컴퓨터

182　래더 저항 회로 185　아날로그 멀티플렉서

186　콤퍼레이터 회로 187　콘트롤 회로

OP1, OP2, OP3, OP4　연산 증폭기

SW1, SW2, SW6, SW7　트랜스퍼 스위치

CC0 ~ CC254　커패시터 C1, C4　샘플링 커패시터

도 2에는, 본 발명에 관련되는 반도체 집적회로의 일례인 마이크로 컴퓨터의 구성예가 나타난다. 도 1에 나타나는 마이크로 컴퓨터(20)는 특별하게 제한되지 않지만 프로그램 제어 방식에 의해 소정의 연산 처리를 실행하는 CPU(중앙 처리장치. 10), CPU(10)의 작업 영역을 제공함과 동시에 프로그램의 실행에 수반하여 구해진 데이터를 일시적으로 격납 하거나 하기 위한 RAM(랜덤 엑세스 메모리, 11), 웨이트 삽입 등의 버스 스테이트 제어를 위한 BSC(버스 스테이트 콘트롤러, 12), CPU(10)가 실행하는 프로그램이나 제어에 필요한 고정 데이터가 격납되는 플래쉬 메모리 모듈(13), 외부와의 사이에 각종 신호의 입출력을 가능하게 하기 위한 입출력 회로(14), 디지털 신호를 아날로그 신호로 변환하기 위한 DA변환기(15), DA변환기(15)로 구해진 아날로그 신호를 외부 출력 가능한 DA출력부(16), 외부로부터 아날로그 신호를 입력하기 위한 AD입력부(17), 입력된 아날로그 신호를 디지털 신호로 변환하기 위한 AD변환기(18) 및 그 외의 모듈(19)을 포함하여 공지의 반도체 집적회로 제조 기술에 의해 단결정 실리콘 기판 등이 하나의 반도체 기판에 형성된다. 또, 각종 제어 신호를 전달하기 위한 콘트롤 버스(CNT), 내부 주소 신호를 전달하기 위한 내부 어드레스 버스(iAB), 내부 데이터를 전달하기 위한 내부 데이터버스(iDB), 주변 회로의 주소 신호를 전달하기 위한 주변 어드레스 버스(PAD), 주변 회로의 데이터를 전달하기 위한 주변 데이터 버스(PDB)가 형성된다. 각 기능 모듈간에 신호의 교환이 가능하게 된다. 예를 들면 이 마이크로 컴퓨터(20)가 자동차의 제어 시스템에 탑재되는 경우에는, 자동차에 설치된 각종 센서로부터의 아날로그 신호가 AD입력부(17)을 개재하여 AD변환기(18)에 입력되어 거기서 디지털 신호로 변환되고 나서 CPU(10)에서의 연산 처리에 공급된다. 그리고 그 연산 처리 결과는 DA변환기(15)로 아날로그 신호로 변환되고 나서 DA출력부(16)를 개재하여 외부 출력되는 경우도 있다.

도 1에는, 상기 AD변환기(18)의 구성예가 나타난다. AD변환기(18)는 아날로그부(21)과 디지털부(22)로 나눌 수 있다.

아날로그부(21)는 다음과 같이 구성된다.

아날로그부(21)는 상기 디지털부(22)로부터 출력된 디지털 신호에 따른 기준 전압(VREF1, VREF2)을 생성하기 위한 국부 DA변환기(181)과 외부 단자를 개재하여취입된 아날로그 신호(AN0 ~ AN7)를 선택적으로 콤퍼레이터 회로(186)에 전달하기 위한 아날로그 멀티플렉서(185), 상기 아날로그 멀티플렉서(185)를 개재하여 취입된 아날로그 신호(ADCOM)와 상기 국부 DA변환기(181)로 생성된 기준 전압(VREF1, VREF2)을 비교하기 위한 콤퍼레이터 회로(186)를 포함한다.

상기 국부 DA변환기(181)는 상기 디지털부(22)로부터 출력된 10 비트 구성의 디지털 신호의 상위 8 비트를 디코드하기 위한 상위 8 비트용 디코더(183)와 상기 디지털부(22)로부터 출력된 10 비트 구성의 디지털 신호의 하위 2 비트를 디코드하기 위한 하위 2 비트용 디코더(184)와 상위 8 비트용 디코더(183)의 디코드 출력신호에 근거해 생성된 비교용 전압(VREF1)을 콤퍼레이터 회로(186)에 전달하기 위한 연산 증폭기(OP1)와 이 연산 증폭기(OP1)의 입력 단자와 출력 단자를 단락하는 것으로 연산 증폭기(OP1)의 오프세트 보정을 가능하게 하는 트랜스퍼 스위치(SW1)와 하위 2 비트용 디코더(184)의 디코드 출력 신호에 근거해 생성된 비교용 전압 (VREF2)을 콤퍼레이터 회로(186)에 전달하기 위한 연산 증폭기(OP2)와 이 연산 증폭기(OP2)의 입력 단자와 출력 단자를 단락하는 것으로 연산 증폭기(OP2)의 오프세트 보정을 가능하게 하는 트랜스퍼 스위치(SW2)를 포함한다.

상기 연산 증폭기(OP1) 및 연산 증폭기(OP2)는 입력 신호를 MOS 트랜지스터의 게이트 전극으로 받기 때문에 MOS 트랜지스터의 입력 인피던스가 매우 높다. 또, 상기 연산 증폭기(OP1) 및 연산 증폭기(OP2)는 MOS 트랜지스터의 소스 전극으로부터의 신호 출력을 실시하기 위하여 출력 인피던스가 매우 낮다. 예를 들면 연산 증폭기(OP1)는 래더 저항 회로(182)에 있어서의 상위 8 비트용의 비교 전압 (VREF1)을 고인피던스로 받고 연산 증폭기(OP2)는 래더 저항 회로(182)에 있어서의 하위 2 비트용의 비교 전압(VREF2)을 고인피던스로 받을 수가 있다. 여기서, 연산 증폭기(OP1, OP2)가 존재하지 않는 경우에는 래더 저항 회로(182)에 의해 콤퍼레이터 회로(186)에 있어서의 샘플링 커패시터(C1, C4)를 구동함에 대해서 연산 증폭기(OP1, OP2)가 존재하는 경우에는 래더 저항 회로(182)로부터 보인 부하는 연산 증폭기(OP1, OP2)의 입력 인피던스로 되어 부하가 큰폭으로 저감된다. 그리고, 콤퍼레이터 회로(186)의 샘플링 커패시터(C1, C2)는 연산 증폭기(OP1, OP2)의 저인피던스 출력에 의해 고속으로 구동된다. 이것에 의해, 콤퍼레이터 회로(186)에서의 샘플링 시간이 큰폭으로 저감되어 그것에 따라 AD변환의 고속화가 도모된다.

상기 연산 증폭기(OP1) 및 연산 증폭기(OP2)에는 레일·투·레일(Rail　to　Rail) 타입이 사용된다. 레일·투·레일타입의 연산 증폭기는 출력 진폭을 거의 전원 전압 레벨까지 흔들리게 할 수가 있기 때문에 저항 래더 회로(182)에 의해 형성된 비교용 전압을 광범위하게 이동 정밀도 좋게 콤퍼레이터 회로(186)에 전달할 수가 있다.

상기 디지털부(22)는 콘트롤 회로(187), 데이터 레지스터군(188), 스테이터스 레지스터(189), 콘트롤 레지스터(190), 순차 비교 레지스터(192), 버스 인터페이스(193)를 포함한다. 데이터 레지스터군(188), 스테이터스 레지스터(189) 및 콘트롤 레지스터(190)는 모듈 데이터 버스(191)를 개재하여 버스 인터페이스(193)에 결합되고 또 내부 데이터 버스(194)를 개재하여 주변 데이터 버스(PDB)에 결합되는 것으로 다른 기능 모듈간에 있어서 데이터의 교환이 가능하게 된다.

상기 순차 비교 레지스터(192)에는 콤퍼레이터 회로(186)에서의 순차 비교를 위한 디지털 데이터가 콘트롤 회로(187)에 의해 기입된다. 이 디지털 데이터는 콤퍼레이터 회로(186)에서의 순차 비교 결과 Cout에 따라 순차 갱신된다. 콤퍼레이터(186)에서의 순차 비교는, 특히 제한되지 않지만 도 13에 나타나는 바와 같이 행해진다. 즉, 입력 아날로그 신호가 AVref의 3/4의 값보다 큰가 작은가의 판정을 하여 크다고 판단되었을 경우에는 AVref의 1/1의 값보다 작은가 아닌가의 판정을 하여 이 판정에 있어서 AVref의 1/1의 값보다 작다고 판단되었을 경우에는 AVref의 3/4의 값보다 큰가 작은가의 판별을 한다. 이와 같이 하여 순차 비교를 실행한다.

콤퍼레이터 회로(186)에서의 순차 비교에 근거해 결정된 데이터는 데이터 레지스터군(188)에 기입된다. 데이터 레지스터군(188)은 외부 단자를 개재하여 취입되는 8 계통의 아날로그 신호(AN0 ~ AN7)에 대응하는 8개의 데이터 레지스터 (RG0 ~ RG7)를 포함하고, 아날로그 신호(AN0 ~ AN7)의 AD변환 결과는 대응하는 데이터 레지스터(RG0 ~ RG7)에 기입되도록 되어 있다. 데이터 레지스터(RG0 ~ RG7)의 데이터는 버스 인터페이스(193)를 개재하여 주변 데이터 버스(PDB)에 출력되고 CPU(10)에서의 연산 처리에 사용된다. 스테이터스 레지스터(189)에는 AD변환기(18)에 있어서의 변환 동작의 스테이터스가 설정되어 콘트롤 레지스터(190)에 근거하여 CPU(10)로부터 전달된 제어 데이터가 격납된다. 콘트롤 회로(187)는 상기 콘트롤 레지스터(190)의 제어 데이터에 따라서 래더 저항 회로(182)에 있어서의 스위치군이나 연산 증폭기(OP1, OP2), 그 오프세트 보정용의 트랜스퍼 스위치(SW1, SW2), 아날로그 멀티플렉서(185) 및 콤퍼레이터 회로(186) 등 본 AD변환기(18)에 있어서의 각부의 동작을 제어한다. AD변환의 개시 타이밍은 콘트롤 버스(CNT)를 개재하여 전달된 AD변환의 개시 타이밍 신호(ADTRG)에 의해 결정된다. 그리고 AD변환이 완료했을 경우에, 콘트롤 회로(187)에 의해 CPU(10)에 대한 인터럽트 신호(ADI)가 어서트(assert)된다. CPU(10)는 이 인터럽트 신호(ADI)에 의해 AD변환 완료를 알 수도 있다. 또한, 본 AD변환기(18)는 콘트롤 버스(CNT)를 개재하여 전달된 메인 클럭 신호나 A/D클럭 신호에 동기 동작된다.

다음에, 상기 래더 저항 회로(182)에 대해서 상세하게 설명한다. 도 3에는 상기 래더 저항 회로(182)가 확대해 나타난다.

상기 래더 저항 회로(182)는 서로 직렬 접속된 복수의 저항(R0 ~ R256)을 포함한다. 저항(R1 ~ R256)은 서로 저항값이 동일하게 된다. 저항(R0)은 저항(R1)의 1/2의 값으로 여겨진다. 저항(R0)의 일단은 저전위측 전원(AVss)에 결합되고 저항 (R256)의 일단은 참조 전압(AVref)에 결합된다. 이것에 의해, 참조 전압(Vref), 저전위측 전원(AVss) 간의 전압이 저항(R0 ~ R256)의 값에 따라 분압된다. 상기 복수의 저항(R0 ~ R256)의 직렬 접속 노드로부터 분압 출력을 위한 탭이 인출되고 이 탭은 탭 선택을 위한 MOS 트랜지스터에 의한 스위치(SM0 ~ SM255)를 개재하여 연산 증폭기(OP1)의 입력 단자에 결합된다. 스위치(SM0 ~ SM255)는 상위 8 비트용 디코더(183)의 디코드 결과에 근거해 선택적으로 스위치 동작된다. 이 스위치 동작에 의해 대응하는 탭의 전압(비교용 전압(VREF1))이 선택적으로 연산 증폭기(OP1)에 전달된다. 또, 상기 복수의 저항(R0 ~ R256)에 있어서의 중앙부의 직렬 접속 노드로부터는 하위 2 비트의 결정에 사용되는 전압(VREF2)을 형성하기 위한 탭이 인출되고 이 탭은 탭 선택을 위한 n채널형 MOS 트랜지스터에 의한 스위치(SL127 ~ SL130)를 개재하여 연산 증폭기(OP2)의 입력 단자에 결합된다. 스위치(SL127 ~ SL130)는 하위 2 비트용 디코더(184)의 디코드 결과에 근거해 선택적으로 스위치 동작된다. 이 스위치 동작에 의해, 대응하는 탭의 전압(비교용 전압(VREF2))이 선택적으로 연산 증폭기(OP2)에 전달된다. 그리고, 상기 복수의 저항(R0 ~ R256)의 직렬 접속 노드와 저전위측 전원(AVss)의 사이에는 커패시터(CC0 ~ CC255)가 설치되어 있다. 이 커패시터(CC0 ~ CC255)는 대응하는 노드로부터의 전압 인가에 의해 충전되는 것으로, 각 노드에 있어서의 전압 레벨을 보관 유지하도록 작용한다. ,트랜스퍼 스위치(SW1, SW2)가 도통된 상태에서는 래더 저항 회로(182)로부터 콤퍼레이터 회로(186)에 있어서의 샘플링 커패시터(C1, C4)가 보여지기 때문에, 래더 저항 회로(182)로부터 비교적 큰 전류가 흐르기 때문에 래더 저항 회로(182)의 탭 전압이 원하지 않게 저하하는 것을 알 수 있다. 그 때문에 커패시터(CC0 ~ CC255)를 설치하여 트랜스퍼 스위치(SW1, SW2)가 도통되는 경우에는 커패시터(CC0 ~ CC255)에 의한 챠지 쉐어로 탭 전압의 저하를 회피하고 있다.

다음에, 상기 콤퍼레이터 회로(186)에 대해서 상세하게 설명한다. 도 4에는, 콤퍼레이터 회로(186)의 구성예가 나타난다. 도 4에 나타나는 콤퍼레이터 회로(186)는 특히 제한되지 않지만 초퍼(chopper)형으로 되고 샘플링용 커패시터(C1, C4), 셀렉터(SW3), 비교부(cmp), 스위치 회로(SW4) 및 제어 회로(406)를 포함한다.

셀렉터(SW3)는 연산 증폭기(OP1)를 개재하여 전달된 비교용 전압(VREF1)과 아날로그 멀티플렉서(185)를 개재하여 전달된 아날로그 신호(ADCOM)를 제어 신호 (RFSLAA)에 따라 선택적으로 샘플링용 커패시터(C1)에 전달한다. 셀렉터(SW3)는 각각 p채널형 MOS 트랜지스터와 n채널형 MOS 트랜지스터가 병렬 접속되어 이루어지는 트랜스퍼 스위치(401, 402)와 이 트랜스퍼 스위치(401, 402)를 동작시키기 위한 인버터(403, 404)를 포함하여 이루어진다.

연산 증폭기(OP2)를 개재하여 전달된 비교용 전압(VREF2)은 샘플링용 커패시터(C4)에 전달된다. 상기 샘플링용 커패시터(C1, C4)의 타단은 비교부(cmp)의 입력 단자에 결합된다. 비교부(cmp)는 샘플링 커패시터(C1, C2)를 개재하여 입력 아날로그 신호(ADCOM)와 비교용 전압(VREF1, VREF2)의 비교를 실행한다. 특별히 제한되지 않지만, 이 비교부(cmp)는 인버터(INV1, INV2, INV3)와 커패시터(C2, C3), 노어 게이트(NOR1)를 포함해 완성된다. 인버터(INV1)의 출력 신호는 커패시터(C2)를 개재하여 후단의 인버터(INV2)에 전달되고, 이 인버터(INV2)의 출력 신호는 커패시터(C3)를 개재하여 후단의 인버터(INV3)에 전달되어 이 인버터(INV3)의 출력 신호는, 후단에 배치된 노어 게이트(NOR1)의 한쪽의 입력 단자에 전달된다. 노어 게이트(NOR1)의 한쪽의 입력 단자에는 제어 신호(BSONAA)가 전달된다. 제어 신호(BSONAA)가 로우 레벨의 경우에 노어 게이트(NOR1)로부터 비교 결과의 출력이 실행된다. 또한, 제어 신호(BSONAA)가 하이레벨의 경우에는 노어 게이트(NOR1)의 출력 단자는 로우 레벨로 고정된다.

스위치 회로(SW4)는 인버터(INV1)의 입출력 단자간을 단락 가능한 n채널형 MOS 트랜지스터(M17), 인버터(INV2)의 입출력 단자간을 단락 가능한 n채널형 MOS 트랜지스터(M18), 인버터(INV3)의 입출력 단자간을 단락 가능한 n채널형 MOS 트랜지스터(M19)를 포함해 완성된다. 상기 MOS 트랜지스터(M17, M18, M19)는 제어 신호(BSONAA)에 의해 동작 제어된다.

제어 회로(406)는 제어 신호(CSTPAA)에 근거하여 비교부(cmp)의 동작을 제한하는 기능을 갖고 인버터(INV1)의 입력 단자를 저전위측 전원(AVss)에 결합 가능한 n채널형 MOS 트랜지스터(M23), 인버터(INV2)의 입력 단자를 저전위측 전원(AVss)에 결합 가능한 p채널형 MOS 트랜지스터(M24), 인버터(INV3)의 입력 단자를 저전위측 전원(AVss)에 결합 가능한 n채널형 MOS 트랜지스터(M25) 및 상기 p채널형 MOS 트랜지스터(M24)를 구동하기 위한 인버터(405)를 포함해 완성된다. 제어 신호(CSTPAA)는 n채널형 MOS 트랜지스터(M23, M25)의 게이트 전극에 전달된다. 또, 제어 신호(CSTPAA)는 인버터(405)를 개입시켜 p채널형 MOS 트랜지스터(M24)의 게이트 전극에 전달된다.

상기 구성의 콤퍼레이터 회로(186)에 있어서, 샘플링 기간에는 제어 신호 (ANSLAA)가 하이레벨로 되는 것으로 트랜스퍼 스위치(402)가 도통되고, 제어 신호(BSONAA)가 하이레벨로 되는 것으로 MOS 트랜지스터(M17, M18, M19)가 도통된다. 이것에 의해 콤퍼레이터 회로(186)의 입력과 출력은 인버터(INV1 ~ INV3)의 논리한계치 부근에 설정된다. 그 후, 제어 신호(ANSLAA)가 로우 레벨이 되는 것으로 이번에는 트랜스퍼 스위치(401)가 도통되고 제어 신호(BSONAA)가 로우 레벨로 되는 것으로 MOS 트랜지스터(M17, M18, M19)가 비도통 상태로 된다. 이 상태로, 국부 DA변환기(181)로부터 공급되는 비교용 전압(VREF1, VREF2)을 이용해 입력 아날로그 신호의 전압 판정이(순차 비교) 실행된다.

상기 제어 신호(RFSLAA, BSONAA, ANSLAA, CSTPAA)는 도 1에 나타나는 콘트롤 회로(187)로부터 공급된다.

도 5에는 연산 증폭기(OP1)의 구성예가 나타난다. 연산 증폭기(OP1, OP2)는 서로 동일 구성으로 되기 때문에 여기에서는 연산 증폭기(OP1)에 대해서 상세하게 설명한다. 도 5에 나타나는 구성은 레일·투·레일타입이다. 레일·투·레일타입의 연산 증폭기는 입력 전압 범위가 정부(正負) 전원 전압 범위까지 넓힐 수 있기 때문에 고전위측 전원(AVcc)의 전압 레벨이 낮은 경우에도 입력 전압 범위가 좁아지는 것을 회피할 수가 있기 때문에 래더 저항 회로(182)와 같이 출력전압이 광범위 하게 변화하는 경우에 매우 적합한 회로가 된다.

도 5에 나타나는 연산 증폭기(OP1)는 특별히 제한되지 않지만 제 1차동부 (51), 제 2차동부(52), 출력부(53)와 인버터(522 ~ 525)를 포함하여 이루어진다. 입력 단자(Vin)로부터의 입력 전압은 제 1차동부(51) 및 제 2차동부(52)의 쌍방에서 증폭되어 후단의 출력부(53)에 전달된다.

제 1차동부(51)는 p채널형 MOS 트랜지스터(501, 502, 503, 504, 505)와 n채널형 MOS 트랜지스터(506, 507)가 결합되어 완성된다. p채널형 MOS 트랜지스터 (502, 503)는 그러한 소스 전극이 p채널형 MOS 트랜지스터(501)를 개재하여 고전위측 전원(AVcc)에 결합되는 것으로 차동쌍을 형성한다. n채널형 MOS 트랜지스터 (506, 507)은 상기 차동쌍의 커렌트 밀러형 부하를 형성한다. 입력 단자(Vin)로부터의 입력 전압은 p채널형 MOS 트랜지스터(502)의 게이트 전극에 전달된다. p채널형 MOS 트랜지스터(503)의 게이트 전극에는 이 연산 증폭기(OP1)의 출력 신호가 귀환된다. p채널형 MOS 트랜지스터(501)는 제 1차동부(51)에 흐르는 전류량을 정하기 위한 정전류원(定電流源)이다.

제 2차동부(52)는 p채널형 MOS 트랜지스터(508, 509), n채널형 MOS 트랜지스터(510, 512, 513, 514, 515)가 결합되어 완성된다. n채널형 MOS 트랜지스터(512, 514)는 그러한 소스 전극이 n채널형 MOS 트랜지스터(515)를 개재하여 저전위측 전원(AVss)에 결합되는 것으로 차동쌍을 형성한다. 상기 p채널형 MOS 트랜지스터 (508, 509)는 상기 차동쌍의 커렌트 밀러형 부하를 형성한다. 입력 단자(Vin)로부터의 입력 전압은 n채널형 MOS 트랜지스터(512)의 게이트 전극에 전달된다. n채널형 MOS 트랜지스터(514)의 게이트 전극에는 이 연산 증폭기(OP1)의 출력 신호가 귀환된다. n채널형 MOS 트랜지스터(515)는 제 2차동부(52)에 흐르는 전류량을 정하기 위한 정전류원이다.

출력부(53)는 p채널형 MOS 트랜지스터(516, 518)와 n채널형 MOS 트랜지스터 (517, 519)와 트랜스퍼 스위치(520)가 결합되어 완성된다. 트랜스퍼 스위치는 p채널형 MOS 트랜지스터와 n채널형 MOS 트랜지스터가 병렬 접속되어 완성된다. p채널형 MOS 트랜지스터(518)와 n채널형 MOS 트랜지스터(519)가 직렬 접속된다. p채널형 MOS 트랜지스터(518)의 소스 전극은 고전위측 전원(AVcc)에 결합되고 n채널형 MOS 트랜지스터(519)의 소스 전극은 저전위측 전원(AVss)에 결합된다. n채널형 MOS 트랜지스터(517)의 게이트 전극에는 상기 제 1차동부(51)의 출력 신호가 전달되고 p채널형 MOS 트랜지스터(518)의 게이트 전극에는 상기 제 2차동부(52)의 출력 신호가 전달된다. p채널형 MOS 트랜지스터(518)과 n채널형 MOS 트랜지스터(519)의 직렬 접속 노드는 후단의 트랜스퍼 스위치(520)를 개재하여 출력 단자(OPOUT)에 결합된다. p채널형 MOS 트랜지스터(516), n채널형 MOS 트랜지스터(517)는 POSTBY로부터의 신호에 의해 각각 제 2차동쌍, 제 1차동쌍의 출력이나 AVcc, AVss를 선택하기 위해서 설치된다.

출력 제어 신호(OPON)는 인버터(522, 523)를 개재하여 트랜스퍼 스위치(520)에 전달된다. 출력 제어 신호(OPON)가 콘트롤 회로(187)에 의해 하이레벨로 되었을 때에 트랜스퍼 스위치(520)는 도통된다. 이것에 의해 p채널형 MOS 트랜지스터(518)와 n채널형 MOS 트랜지스터(519)의 직렬 접속 노드로부터의 출력 신호는 트랜스퍼 스위치(520)를 개재하여 출력 단자(OPOUT)에 전달된다. 이것에 대해서, 출력 제어 신호(OPON)가 콘트롤 회로(187)에 의해 로우 레벨로 된 경우에는, 트랜스퍼 스위치(520)는 비도통 상태로 되고 출력 단자(OPOUT)는 고인피던스 상태가 된다.

스탠바이 제어 신호(OPSTBY)는 인버터(521)를 개재하여 n채널형 MOS 트랜지스터(517)의 게이트 전극 및 p채널형 MOS 트랜지스터(501)의 게이트 전극에 전달되고 또 인버터(525)를 개재하여 n채널형 MOS 트랜지스터(515)의 게이트 및 p채널형 MOS 트랜지스터(516)의 게이트 전극에 전달된다. 스탠바이 제어 신호(OPSTBY)가 콘트롤 회로(187)에 의해 하이레벨이 된 경우에는, p채널형 MOS 트랜지스터(501), n채널형 MOS 트랜지스터(515)가 온이 되고 p채널형 MOS 트랜지스터 (516) 및 n채널형 MOS 트랜지스터(517)가 오프되는 것으로 연산 증폭기(OP1)는 동작 상태로 여겨진다. 그에 대해, 스탠바이 제어 신호(OPSTBY)가 콘트롤 회로(187)에 의해 로우 레벨이 된 경우에는, p채널형 MOS 트랜지스터(501), n채널형 MOS 트랜지스터(515)가 오프되고 p채널형 MOS 트랜지스터(516) 및 n채널형 MOS 트랜지스터(517)가 온이 되는 것으로 연산 증폭기(OP1)는 스탠바이 상태가 된다. 연산 증폭기는 스탠바이 상태로부터 개시하면 각 부의 바이어스 전압 레벨이 안정되기까지 시간이 걸린다. 거기서, 본 예에서는 변환중은 스탠바이 제어 신호(OPSTBY)를 하이레벨로 하여 연산 증폭기(OP1, OP2)를 동작 상태로 두는 것으로 신속하게 증폭 동작을 실시할 수 있도록 하고 있다. 이 때, 원하지 않는 전압이 콤퍼레이터 회로(186)에 전달되지 않게 하기 위하여 출력 제어 신호(OPON)에 의해 출력 단자(OPOUT)가 고인피던스 상태가 된다.

본 예에서는 도 6에 나타나는 바와 같이 래더 저항 회로(182)와 콤퍼레이터 회로(186)의 사이에 연산 증폭기(OP1, OP2)를 설치하여 이 연산 증폭기(OP1, OP2)를 개재하여 래더 저항 회로(182)의 출력전압을 콤퍼레이터 회로(186)에 공급함으로써 래더 저항 회로(182)로부터 출력되는 전류를 저감 할 수 있고 또, 출력 인피던스가 낮은 연산 증폭기(OP1, OP2)에 의해 샘플링 커패시터(C1, C4)의 충방전을 고속으로 실행할 수가 있으므로 AD변환 속도의 고속화를 달성할 수가 있다. 또한, 상기 연산 증폭기(OP1, OP2)에 레일·투·레일타입의 것을 적용하고 있어 출력 진폭을 거의 전원 전압 레벨까지 흔들리게 할 수가 있기 때문에 전원 전압이 비교적 낮은 경우에 있어서도 저항 래더 회로(182)에 의해 형성된 비교용 전압을 정밀도 좋게 콤퍼레이터 회로(186)에 전달할 수가 있다.

연산 증폭기(OP1, OP2)에는 도 15의 입출력 특성으로부터 분명한 바와 같이 오프세트가 존재하지만, 이 연산 증폭기(OP1, OP2)에 오프세트 보정용의 트랜스퍼 스위치(SW1, SW2)를 각각 병렬 접속함으로써 오프세트 보정을 실행할 수가 있기 때문에 AD변환 정밀도의 저하를 막을 수가 있다. 오프세트 보정용의 트랜스퍼 스위치(SW1)는 예를 들면 도 7에 나타나는 바와 같이 n채널형 MOS 트랜지스터(71)와 p채널형 MOS 트랜지스터(72)를 병렬 접속해 구성할 수가 있다. 콘트롤 회로(187)로부터 출력되는 제어 신호(TRON)를 n채널형 MOS 트랜지스터(71)의 게이트 전극에 전달 함과 동시에 인버터(73)를 개재하여 p채널형 MOS 트랜지스터(72)의 게이트 전극에 전달한다. 제어 신호(TRON)가 콘트롤 회로(187)에 의해 하이레벨로되었을 때에는 MOS 트랜지스터(71, 72)가 동시에 온이 되는 것에 의해 연산 증폭기(OP1)의 입출력 단자간이 단락되는 것으로 해당 연산 증폭기(OP1)가 오프세트 보정을 실행한다.

도 12에는 AD변환 동작과 오프세트 보정의 관계가 나타난다.

AD변환 처리는 ① ~ ③와 같이 반복하여 행해진다. 개개의 AD변환 처리는 샘플링과 변환 처리를 포함한다. 이 변환 처리에 대해서는 비교용 전압 레벨이 순차 변화되어 그 레벨 변화마다 전압 비교가 실행된다. 그러한 전압 비교에 있어서 연산 증폭기(OP1, OP2)는 스탠바이 제어 신호(OPSTBY)가 하이레벨이 되는 것으로 상시 동작 상태가 된다. 제어 신호(OPON, TRON)는 논 오버랩의 관계에 있다. 제어 신호(OPON)가 하이레벨이 되는 것으로 연산 증폭기(OP1)는 동작 상태가 된다. 이 때, 제어 신호(TRON)는 로우 레벨이 되는 것으로 오프세트 보정은 실행하지 않는다. 제어 신호(OPON)가 로우 레벨이 되고 연산 증폭기(OP1)의 출력 단자가 고인피던스 상태로 된 후에 제어 신호(TRON)가 하이레벨이 되어 트랜스퍼 스위치(SW1)가 도통되는 것에 의해 오프세트 보정을 한다. 또, POSTBY는 샘플링시에 있어 p채널형 MOS 트랜지스터(501)를 오프, n채널형 MOS 트랜지스터(515)를 오프, p채널형 MOS 트랜지스터(516)를 온, n채널형 MOS 트랜지스터(517)를 온 하여 변환 처리시에 있어 p채널형 MOS 트랜지스터(501)를 온, n채널형 MOS 트랜지스터(515)를 온, p채널형 MOS 트랜지스터(516)를 오프, n채널형 MOS 트랜지스터(517)를 오프되도록 제어시킴으로써 샘플링시에는 제 1차동부, 제 2차동부 및 AVcc 와 AVss간에 직렬로 접속되고 있는 p채널형 MOS 트랜지스터(518), n채널형 MOS(519)로 구성되는 회로의전류 소비를 억제하여 변환 처리시에 있어서 제 1차동부, 제 2차동부 및 AVcc와 AVss간에 직렬로 접속되고 있는 p채널형 MOS 트랜지스터(518), n채널형 MOS 트랜지스터(519)로 구성되는 회로를 동작 가능 상태로 하는 것에 의해 소비 전류를 억제하면서 AD변환 처리를 고속으로 실시할 수가 있다.

도 16에는 오프세트 보정에 대한 시뮬레이션 결과가 나타나고 도 17에는, 도 16에 있어서의 주요부(161)가 확대해 나타난다.

오프세트 보정을 실시하는 편이 그것을 실시하지 않는 경우에 비해 목표 레벨(예를 들면 4. 4 V)에 이르기까지 필요로 하는 시간이 짧게 끝나는 것을 알 수 있다. 따라서, 오프세트 보정은 AD변환의 고속화에 유효하게 된다.

연산 증폭기(OP1, OP2)를 설치하는 것으로, 출력 인피던스가 낮은 연산 증폭기(OP1, OP2)로부터 샘플링 커패시터(C1, C4)의 충방전을 신속하게 실시할 수가 있으므로, 샘플링 시간의 단축화에 의해 AD변환 속도의 고속화를 달성할 수가 있다. 그러나, 트랜스퍼 스위치(SW1)가 도통되어 충방전을 하고 있는 경우에는 래더 저항 회로(182)의 출력 인피던스가 보이므로 연산 증폭기(OP1)의 오프세트 분의 충방전은 늦다. 거기서, 연산 증폭기(OP1)의 오프세트 분의 충방전을 고속으로 실시하기 위해서 도 8에 나타나는 바와 같이 저항 래더 회로(182)에 있어서의 복수의 저항(R0 ~ R256)의 직렬 접속 노드와 저전위측 전원(AVss)의 사이에 커패시터(CC0 ~ CC255)가 설치되어 각 노드에 있어서의 전압 레벨을 보관 유지하도록 하고 있다(도 1 참조). 이와 같이 하면, 트랜스퍼 스위치(SW1)가 도통되어 충방전을 하고 있는 경우에는 대응하는 커패시터(CC0 ~ CC255)의 챠지 쉐어에 의해 오프세트 보정시의 충방전의 고속화를 도모할 수 가 있다.

여기서, 제어 신호(OPON, TRON)를 논 오버랩의 관계로 하는 것은 다음의 이유에 의한다.

제어 신호(OPON, TRON)가 오버랩 하면 연산 증폭기(OP1)의 출력 단자가 고인피던스 상태가 아닌 기간에 트랜스퍼 스위치(SW5)가 도통되게 되어 그 경우, 연산 증폭기(OP1)의 출력 논리에 의해서는 도 14에 나타나는 바와 같이 래더 저항 회로(182)로부터 트랜스퍼 스위치(SW1)를 개재하여 연산 증폭기(OP1)의 출력 단자 측에 전류(75)가 유입하는 것에 의해 커패시터(CC254)의 축적 전하가 소실되어 커패시터(CC254)의 존재 의의가 없어져 버린다. 거기서, 제어 신호(OPON, TRON)를 논 오버랩의 관계로 하는 것으로 트랜스퍼 스위치(SW1)를 개재하여 연산 증폭기(OP1)의 출력 단자 측에 전류(75)가 흘러드는 것을 방지하여 상기 원하지 않는 상태를 회피한다.

또한, 연산 증폭기(OP2)와 거기에 병렬 접속되는 트랜스퍼 스위치(SW2)에 있어서도 같은 작용 효과를 나타낸다.

상기의 예에 의하면 이하의 작용 효과를 얻을 수 있다.

(1) 래더 저항 회로(182)와 콤퍼레이터 회로(186)의 사이에 연산 증폭기(OP1, OP2), 트랜스퍼 스위치(SW1, SW2)가 개재되지 않는 경우에는 도 9의 샘플링 커패시터 충전 시간 특성 곡선(61)에서 나타나는 바와 같이, 샘플링 커패시터(C1, C4)의 충전 전압이 목표치에 이를 때까지의 시간이 비교적 길어져, 변환중 오차가 비교적 큰데 대해, 래더 저항 회로(182)와 콤퍼레이터 회로(186)의 사이에연산 증폭기(OP1, OP2), 트랜스퍼 스위치(SW1, SW2)를 개재시켰을 경우에는 래더 저항 회로(182)로부터 출력되는 전류를 저감 할 수가 있고 또, 출력 인피던스가 낮은 연산 증폭기(OP1, OP2)에 의해 샘플링 커패시터(C1, C4)의 충방전을 고속으로 실시할 수가 있다. 또한, 트랜스퍼 스위치(SW1, SW2)에 의해 연산 증폭기의 오프세트가 보정되는 것에 의해 도 10의 샘플링 커패시터 충전 시간 특성 곡선(62)으로 나타나는 바와 같이 상기 샘플링 커패시터 충전 시간 특성 곡선(61)에 비해 목표 전압에 이를 때까지의 시간이 단축되어 연산 증폭기(OP1, OP2), 트랜스퍼 스위치(SW1, SW2)에 의한 샘플링 커패시터 충전 시간 특성의 개선 효과를 얻을 수 있다.

(2) 제어 신호(OPON, TRON)가 오버랩 하면 연산 증폭기(OP1)의 출력 단자가 고인피던스 상태가 아닌 기간에 트랜스퍼 스위치(SW5)가 도통되게 되어 그 경우, 연산 증폭기(OP1)의 출력 논리에 의해서는 도 14에 나타나는 바와 같이 래더 저항 회로(182)로부터 트랜스퍼 스위치(SW1)를 개재하여 연산 증폭기(OP1)의 출력 단자 측에 전류(75)가 유입하는 것에 의해 커패시터(CC254)의 축적 전하가 소실되어 커패시터(CC254)의 존재 의의가 없어 져 버리는데 대해, 본 예에서는 제어 신호(OPON, TRON)를 논 오버랩의 관계로 하는 것으로 트랜스퍼 스위치(SW1)를 개재하여 연산 증폭기(OP1)의 출력 단자 측에 전류(75)가 흘러드는 것을 방지하여 상기 원하지 않는 상태를 용이하게 회피할 수가 있다.

(3) 트랜스퍼 스위치(SW1)가 도통되어 충방전을 하고 있는 경우에는, 래더 저항 회로(182)의 출력 인피던스가 보여지기 때문에, 연산 증폭기(OP1)의 오프세트분의 충방전이 늦어지는데 대해, 본 예에서는 연산 증폭기(OP1)의 오프세트 분의 충방전을 고속으로 실시하기 위해서 도 8에 나타나는 바와 같이 저항 래더 회로(182)에 있어서의 복수의 저항(R0 ~ R256)의 직렬 접속 노드와 저전위측 전원(AVss)의 사이에 커패시터(CC0 ~ CC255)를 설치하여 각 노드에 있어서의 전압 레벨을 보관 유지하도록 하고 있다. 이것에 의해 트랜스퍼 스위치(SW1)가 도통되어 충방전을 하고 있는 경우에는 대응하는 커패시터(CC0 ~ CC255)의 챠지 쉐어에 의해 오프세트 보정시의 충방전의 고속화가 도모되기 때문에, 도 11의 샘플링 커패시터 충전 시간 특성 곡선(63)에서 나타나는 바와 같이, 상기 샘플링 커패시터 충전 시간 특성 곡선(62)에 비해 목표 전압에 이를 때까지의 시간이 한층 더 단축되어 상기 커패시터(CC0 ~ CC255)의 챠지 쉐어에 의한 샘플링 커패시터 충전 시간 특성의 개선 효과를 얻을 수 있다.

(4) 연산 증폭기(OP1, OP2)는 스탠바이 상태로부터 개시하면 각부의 바이어스 전압 레벨이 안정되기까지 시간이 걸리기 때문에, 변환중은 스탠바이 제어 신호(OPSTBY)를 하이레벨로 하여 상기 연산 증폭기(OP1, OP2)를 동작 상태로 두는 것으로 신속하게 증폭 동작을 실시할 수가 있다. 이 때, 원하지 않는 전압이 콤퍼레이터 회로(186)에 전달되지 않게 하기 위하여 출력 제어 신호에 의해 상기 연산 증폭기(OP1, OP2)의 출력 단자가 고인피던스 상태가 된다.

(5) 연산 증폭기(OP1, OP2)에 레일·투·레일타입의 것을 적용함으로써 출력 진폭을 거의 전원 전압 레벨까지 흔들리게 할 수가 있기 때문에 전원 전압이 비교적 낮은경우에 있어서도 저항 래더 회로(182)에 의해 형성된 비교용 전압을 정밀도좋게 콤퍼레이터 회로(186)에 전달할 수가 있다.

도 18에는 상기 AD변환기(18)의 다른 구성예가 나타난다.

도 18에 나타나는 AD변환기(18)가 도 1에 나타나는 것과 다른 것은 아날로그 멀티플렉서(185)와 콤퍼레이터 회로(186)의 사이에 연산 증폭기(OP3)와 이 연산 증폭기(OP3)에 병렬 접속된 트랜스퍼 스위치(SW6)가 설치된 점이다. 연산 증폭기(OP3) 및 트랜스퍼 스위치(SW6)의 구체적인 구성 및 그 동작 제어는 도 1에 있어서의 연산 증폭기(OP1) 및 트랜스퍼 스위치(SW1)에 동일하기 때문에 거기에 대한 상세한 설명을 생략한다.

예를 들면, 본 마이크로 컴퓨터(20)가 자동차의 제어 시스템과 같이 외부 노이즈가 많은 열악한 환경하에서 가동하는 시스템에 적용되는 경우에는, 아날로그 신호근원으로서의 센서의 SN비를 좋게 하기 위하여 AD변환기의 아날로그 입력 단자와 센서 신호간에 직렬 저항기(수 10~수 100 kΩ)를 설치하여 필터 회로로 하거나 아날로그 신호근원 전체의 인피던스로서 수 10 ~ 수 100 kΩ를 가지는 센서 회로가 사용되는 것을 알 수 있다. 상기의 경우에 대해서는, 도 18에 나타나는 바와 같이 아날로그 멀티플렉서(185)와 콤퍼레이터 회로(186)의 사이에 연산 증폭기(OP3)와 이 연산 증폭기(OP3)에 병렬 접속된 트랜스퍼 스위치(SW6)를 설치하는 것으로, 아날로그 신호근원으로부터 출력되는 전류의 저감을 도모 할수가 있고 또, 샘플링 커패시터(C1)를 연산 증폭기(OP3)의 출력에 의해 고속으로 구동할 수가 있다. 이 때문에, AD변환의 고속화를 도모할 수가 있다. 또, 트랜스퍼 스위치(SW6)에 의해 연산 증폭기의 오프세트 보정을 하는 것으로 아날로그 신호의 샘플링 정밀도의 향상을 도모할 수가 있다. 또한, 연산 증폭기(OP3)와 이 연산 증폭기(OP3)에 병렬 접속된 트랜스퍼 스위치(SW6)의 동작 제어 사용되는 신호를 논 오버랩 신호로 함으로써 트랜스퍼 스위치(SW6)를 개재하여 연산 증폭기(OP3)의 출력 단자 측에 원하지 않는 전류가 흐르는 것을 회피할 수가 있다. 그리고, 연산 증폭기(OP3)에 레일·투·레일타입를 적용함으로써 연산 증폭기(OP3)의 출력전압을 거의 전원 전압 레벨까지 흔들리게 할 수가 있다.

도 19에는 상기 AD변환기(18)의 또 다른 구성예가 나타난다.

도 19에 나타나는 AD변환기(18)가 도 19에 나타나는 것과 크게 다른 것은 연산 증폭기(OP1)의 출력 단자를 샘플링 커패시터(C1)에 직접 결합시킨 점이다. 연산 증폭기(OP1)는 제어 신호(OPON)로 동작 제어 가능한 트랜스퍼 스위치(520)가 내장되어 출력 단자를 고인피던스 상태로 할 수 있기 때문에 셀렉터(SW3)를 개재하는 경우 없이 연산 증폭기(OP1)의 출력 단자를 샘플링 커패시터(C1)에 직접 결합시키는 것이 가능하다. 이 경우, 연산 증폭기(OP1)에 의한 샘플링 커패시터(C1)에 구동에 있어서 셀렉터(SW3)의 인피던스가 관여되지 않기 때문에 그 만큼, 커패시터(CC0~CC254)의 값을 작게 할 수가 있다. 또, 도 1이나 도 19에 있어서 필요로 하는 트랜스퍼 스위치(SW1)에 의한 오프세트 보정 기능은 셀렉터(SW3)에 의해 실현될 수가 있으므로, 트랜스퍼 스위치(SW1)를 생략 할 수가 있다.

이상 본 발명자에 의해 된 발명을 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하한 것은 말할 필요도 없다.

예를 들면, 도 20에 나타나는 바와 같이 DA변환기(15)의 후단에 배치된 DA출력부(16)에 있어서 연산 증폭기(OP4)와 이 연산 증폭기(OP4)에 병렬 접속된 트랜스퍼 스위치(SW7)가 설치된 점이다. 연산 증폭기(OP4)의 출력 신호는, 패드(201)를 개재하여 외부 출력된다. 연산 증폭기(OP4)는, DA변환기(15) 보다 낮은 출력인피던스에 의해 외부 부하를 구동한다. 따라서, DA변환기(15)의 출력 신호를 직접 외부 출력 하는 경우에 비하여 부하 용량(203)의 충방전을 고속으로 실시할 수가 있다. 항상, 연산 증폭기(OP4) 및 트랜스퍼 스위치(SW7)의 구체적인 구성 및 그 동작 제어는 도 1에 있어서의 연산 증폭기(OP1) 및 트랜스퍼 스위치(SW1)에 동일하다. 또, DA변환기(15)의 출력 인피던스는 높기 때문에 트랜스퍼 스위치(SW7)가 온이 된 상태에 있어서의 연산 증폭기(OP4)의 오프세트 분의 충방전시에서는 출력에 있어서 DA변환기(15)의 출력 인피던스가 보여지기 때문에 DA출력부에 연산 증폭기(OP4)와 병렬로 용량(커패시터, 204)을 설치하는 것에 의해 DA변환기(15)의 출력전압을 보관 유지해 두어 연산 증폭기(OP4)의 오프세트 분의 충방전시에 있어서 용량(204)과 부하 용량(203)에 의해 챠지 쉐어를 실행하는 것에 의해 오프세트 보정시의 충방전의 고속화가 도모된다. 또한, 도 20에 있어서는 용량(204)을 칩의 외부 단자에 외부부착 하고 있지만, 이 용량(204)을 칩 내부에 설치하는 것에 의해 용량(204)을 외부부착하기 위한 외부 단자를 불필요하게 되어 그것에 의해 외부 단자수의 저감, 또 코스트 삭감을 꾀할 수가 있다.

연산 증폭기(OP4)와 이 연산 증폭기(OP4)에 병렬 접속된 트랜스퍼 스위치 (SW7)를 설치하는 것에 의해 DA변환기(15)로부터 출력되는 전류의 저감을 도모할수가 있고 또, 연산 증폭기(OP4)에 의해 외부 부하를 고속으로 구동할 수가 있다. 또, 트랜스퍼 스위치(SW7)에 의해 연산 증폭기(OP4)의 오프세트 보정을 하는 것으로, 아날로그 신호의 샘플링 정밀도의 향상을 도모할 수가 있다. 또한, 연산 증폭기(OP4)와 이 연산 증폭기(OP4)에 병렬 접속된 트랜스퍼 스위치(SW7)의 동작 제어 사용되는 신호를 논 오버랩 신호로 하는 것으로써, 트랜스퍼 스위치(SW7)를 개재시켜 연산 증폭기(OP4)의 출력 단자 측으로 원하지 않는 전류가 흐르는 것을 회피할 수가 있다. 그리고, 연산 증폭기(OP4)에 레일·투·레일타입를 적용하는 것에 의해 연산 증폭기(OP4)의 출력전압을 거의 전원 전압 레벨까지 흔들리게 할 수가 있다. 또한, 연산 증폭기(OP4)와 이 연산 증폭기(OP4)에 병렬 접속된 트랜스퍼 스위치 (SW7)를 DA변환기(15)에 있어서의 신호 출력단에 설치하여 상기 연산 증폭기(OP4)를 개재하여 DA변환 결과를 외부 출력 하도록 해도 좋다.

또, 도 2에서 나타난 마이크로 컴퓨터 등의 로직 LSI에 본 발명을 적용하는 것에 의해 AD입력부로부터 입력된 것을 AD변환한 것을 CPU로 처리를 하고, CPU로 처리를 한 것을 DA변환해 DA출력부에서 출력 하고, AD입력부로부터 입력된 것을 AD변환한 것을 CPU로 처리해 DA변환하여 출력 하도록 행위를 신속하게 할 수가 있다.

이상의 설명에서는 주로 본 발명자에 의해 된 발명을 그 배경이 된 이용 분야인 마이크로 컴퓨터에 적용했을 경우에 대해서 설명했지만, 본 발명은 거기에 한정되는 것은 아니고 각종 반도체 집적회로에 넓게 적용할 수가 있다.

본 발명은 적어도 아날로그 신호와 디지털 신호의 사이의 변환을 실시하는 것을 조건으로 적용할 수가 있다.

본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.

즉, 연산 증폭기와 상기 연산 증폭기의 입력 단자와 출력 단자를 단락 하는 것으로 상기 연산 증폭기의 오프세트 보정을 가능하게 하는 스위치의 개재에 의해, 래더 저항 회로로부터 출력되는 전류를 저감 할 수가 있고 또, 상기 연산 증폭기에 의해 샘플링 커패시터의 충방전을 고속으로 실시할 수가 있다. 이것에 의해, 래더 저항 회로 자체의 인피던스를 내리는 일 없이, AD변환 처리 시간의 단축화를 도모할 수가 있다.

Claims

아날로그 신호를 취입하기 위한 외부 단자와 상기 외부 단자를 개재하여 취입된 아날로그 신호를 디지털 신호로 변환 가능한 AD변환기를 포함한 반도체 집적회로에 있어서,

상기 AD변환기는 비교용 전압을 생성하기 위한 래더 저항 회로와,

상기 래더 저항 회로의 출력전압을 취입하는 연산 증폭기와,

상기 연산 증폭기의 입력 단자와 출력 단자를 단락 하는 것으로 상기 연산 증폭기의 오프세트 보정을 가능하게 하는 스위치와,

상기 연산 증폭기의 출력전압과 상기 아날로그 신호를 비교하기 위한 콤퍼레이터 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 연산 증폭기와 상기 스위치는 논 오버랩 신호에 의해 서로 다른 타이밍에서 동작되는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 래더 저항 회로는 서로 직렬 접속된 복수의 저항과, 상기 저항의 직렬 접속 노드마다 설치되어 대응하는 상기 직렬 접속 노드의 출력전압에 의해 충전되는 제 1 커패시터를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 연산 증폭기는, 입력된 제어 신호에 따라 출력 단자를 고인피던스 상태로 하기 위한 트랜스퍼 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 연산 증폭기를 레일·투·레일타입으로 하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 외부 단자와 상기 콤퍼레이터의 사이에 제 2 연산 증폭기가 개재된 것을 특징으로 하는 반도체 집적회로.
청구항 6에 있어서,

상기 제 2 연산 증폭기의 입력 단자와 출력 단자를 단락하는 것으로 상기 제 2 연산 증폭기의 오프세트 보정을 가능하게 하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 7에 있어서,

상기 제 2 연산 증폭기와 상기 제 2 스위치는 논 오버랩 신호에 의해 서로다른 타이밍에 동작되는 것을 특징으로 하는 반도체 집적회로.
청구항 6에 있어서,

상기 2 연산 증폭기는 입력된 제어 신호에 따라 출력 단자를 고인피던스 상태로 하기 위한 제 2 트랜스퍼 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 6에 있어서,

상기 제 2 연산 증폭기를 레일·투·레일타입로 하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

입력된 디지털 신호를 아날로그 신호로 변환하기 위한 DA변환기와,

상기 DA변환기의 후단에 배치되어 상기 DA변환기의 출력에 근거해 외부 부하를 구동하기 위한 제 3 연산 증폭기를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 제 3 연산 증폭기의 입력 단자와 출력 단자를 단락 하는 것에 의해 상기 제 3 연산 증폭기의 오프세트 보정을 가능하게 하는 제 3 스위치를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 12에 있어서,

상기 제 3 연산 증폭기와 상기 제 3 스위치는 논 오버랩 신호에 의해 서로 다른 타이밍에서 동작되는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 3 연산 증폭기는 입력된 제어 신호에 따라 출력 단자를 고인피던스 상태로 하기 위한 제 3 트랜스퍼 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 제 3 연산 증폭기를 레일·투·레일타입로 하는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 DA변환기의 후단에 상기 제 3 연산 증폭기와 병렬로 제 2 커패시터를 설치한 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

하나의 반도체 기판에 형성된 마이크로 컴퓨터 것을 특징으로 하는 반도체 집적회로.