KR20010063713A - 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 - Google Patents

반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법에 관한 것으로, 반도체 소자의 쉘로우 트렌치 소자분리 공정에서 트렌치를 완전히 매립하기 위하여 트렌치 매립 산화막이 두껍게 형성되고, 트렌치 매립 산화막의 고유한 유전상수에 의하여 소자분리막의 폭을 줄이는 데 한계가 있어 소자의 고집적화가 저하되는 문제점을 해결하기 위하여, 트렌치 매립시 트렌치 내에 유전상수가 1인 공기가 함유된 보이드가 형성되도록 하고, 이 보이드가 소자간의 절연막으로 작용하도록 하므로써, 에스펙트 비(aspect ratio)가 큰 경우에도 소자간의 절연 특성을 향상시킬 수 있는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법이 개시된다.

Description

반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법{Method of forming a shallow trench isolation film in a semiconductor device}
본 발명은 반도체 소자의 소자의 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI)막 형성 방법에 관한 것이다.
반도체 소자는 고밀도, 고집적화되고 있으며, 256M SDRAM급 이상의 디자인룰(Design rule)이 작은 소자에서는 소자간의 절연을 위하여 로코스(LOCOS) 공정 대신 쉘로우 트랜치 소자 분리 공정(Shallow Trench Isolation; 이하, STI라 함)을 이용하고 있다.
종래에는 실리콘 기판에 트렌치를 형성하고 트렌치가 매립되도록 절연막을 형성한 후 연마하므로써 쉘로우 트렌치 소자분리막을 형성하였다. 그런데 이러한 STI 공정에서는 좁은 폭을 갖는 트렌치를 완전히 매립하는 것이 어렵고 따라서, 트렌치의 깊이를 늘이는 것이 불가능하다. 그리고 트렌치 내부가 완전히 매립되도록 하기 위하여 산화막을 두껍게 증착함에 따라 후속 연마공정이 마이크로 결함(micro defect)가 증가하게 된다. 또한, 트렌치를 매립하는데 사용되는 산화막의 고유한 유전상수에 의하여 소자분리막의 폭을 줄이는 것이 어려워 소자를 고집적화할 수 없게 된다. 뿐만 아니라, 트렌치를 고온 열산화막에 의해 매립하기 때문에 STI 스트레스가 유발된다. 종래에는 액티브 영역이 정의되고 난 후의 나머지 좁은 영역이 소자분리 영역으로 정의되고, 이와 같이 정의된 소자분리영역의 폭이 다양하여 제어 및 증착/연마 공정이 어려운 문제점이 있다.
따라서, 본 발명은 트렌치 매립시 트렌치 내에 유전상수가 1인 공기가 함유된 보이드가 형성되도록 하고, 이 보이드가 소자간의 절연막으로 작용하도록 하여 에스펙트 비(aspect ratio)가 큰 경우에도 소자간의 절연 특성을 향상시킬 수 있는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법은 질화막 패턴이 형성된 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 전체구조 상에 고온 열산화막을 형성하여 상기 트렌치의 에스펙트 비를 증가시키는 단계; 상기 트렌치 내부에서 보이드가 발생되도록 전체구조 상에 실리콘 산화막을 형성하는 단계; 및 산화막에 대해 화학적 기계적 연마공정을 실시하여 보이드를 갖는 쉘로우 트렌치 소자분리막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 질화막 패턴
13 : 고온 열산화막 14 : 실리콘 산화막
A : 보이드
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 질화막(12) 패턴을 형성하고 식각하여 트렌치를 형성한다. 이후, 트렌치 내의 댄글링 본드(dangling bond)를 제거하기 위하여, 전체구조 상에 고온 열산화막(HTO; 13)을 균일하게 형성한다. 고온 열산화막(13)의 증착에 의해 트렌치의 폭이 좁아져 실제적인 에스펙트 비(aspect ratio)가 증가하게 된다. 본 발명에서 소자분리막을 형성하기 위한 트렌치는 종래와 달리 액티브 영역이 정의되기 전에 형성된다. 즉, 본 발명에서는 소자분리 영역이 정의되고 난 후의 넓은 영역이 액티브 영역으로 정의되기 때문에 상대적으로 좁은 소자분리 영역의 형성이 용이하게 진행될 수 있다. 또한, 본 발명의 소자분리 영역은 동일한 크기로 형성되기 때문에 산화막 증착이나 연마 공정 등을 용이하게 실시할 수 있다.
도 1b는 전체구조 상에 실리콘 산화막(14)을 형성한 상태를 나타낸다. 실리콘 산화막(14)은 예를 들어, O3-TEOS 또는 PEUSG를 이용하여 형성하는데, 이와 같은 산화막은 스텝 커버리지(step coverage) 특성이 열악하기 때문에 오버행(overhang)이 발생하며, 이에 따라 트렌치 내부는 완전히 매립되지 않고 보이드(A)가 발생하게 된다. 이때, 보이드가 질화막(12)보다 깊게 형성되도록 제어하여 후속 연마공정 후에 보이드가 오픈(open)되지 않도록 한다. 이와 같이, 트렌치 내에 보이드(A)가 발생되도록 실리콘 산화막(14)을 형성하게 되면, 증착 후 실리콘 산화막(14)의 두께가 낮아져 후속 연마 공정이 용이하게 진행될 수 있다. 따라서, 연마공정시 발생하는 마이크로 결함을 최소화시킬 수 있다.
도 1c는 연마공정을 실시하여 질화막 패턴(12)이 노출된 상태를 나타내고, 도 1d는 질화막 패턴(12)을 제거하여 보이드를 갖는 쉘로우 트렌치 소자분리막이 완성된 상태를 나타낸다.
이와 같이 본 발명은 보이드를 갖는 쉘로우 트렌치 소자분리막을 형성하고, 보이드 내의 유전상수가 1인 공기에 의해 소자간의 절연이 이루어지도록 하였다. 보이드는 에스펙트 비가 큰 경우일수록 용이하게 발생하므로, 본 발명은 고집적 소자에 더욱 용이하게 적용될 수 있다.
한편, 쉘로우 트렌치 소자분리막에 보이드가 형성되도록 하기 위해서는 트렌치의 에스펙트 비가 클수록 유리하기 때문에, 액티브 영역 간의 거리가 매우 넓은 경우에는 폭이 좁은 쉘로우 트렌치 소자분리막을 다수개 형성하여 소자간을 절연시킨다. 액티브 영역 간의 거리가 매우 넓은 경우, 이웃하는 액티브 영역에 근접되도록 보이드를 갖는 쉘로우 트렌치 소자분리막을 각각 형성할 수 있는데, 이 경우에 2개의 쉘로우 트렌치 소자분리막 사이가 넓어 실리콘 산화막 연마 공정시 균일한 연마가 어렵다. 이를 해결하기 위해, 쉘로우 트렌치 소자분리막 향성을 위한 2개의 트렌치 형성시에 별도의 더미 트렌치를 그 사이에 형성한다.
상술한 바와 같이 본 발명은 보이드를 갖는 쉘로우 트렌치 소자분리막을 형성하고, 보이드 내의 유전상수가 1인 공기에 의해 소자간을 절연시키므로써, 디자인 룰이 작은 고집적 소자에서 새로운 소자분리 기술로 적용될 수 있다. 본 발명은 고온 열산화막의 증착 단계가 추가되는 반면 트렌치 매립 산화막의 증착 타겟이나 연마 타겟이 감소하여 생산성(throughput)은 기존과 동일하지만 공정의 재현성 문제과 연마 스크랫치(scratch) 문제가 최소화되어 소자의 신뢰성을 증가시킬 수 있다.

Claims (4)

  1. 질화막 패턴이 형성된 실리콘 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 전체구조 상에 고온 열산화막을 형성하여 상기 트렌치의 에스펙트 비를 증가시키는 단계;
    상기 트렌치 내부에서 보이드가 발생되도록 전체구조 상에 실리콘 산화막을 형성하는 단계; 및
    산화막에 대해 화학적 기계적 연마공정을 실시하여 보이드를 갖는 쉘로우 트렌치 소자분리막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 산화막은 O3-TEOS 및 PEUSG 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 트렌치는 하나의 소자분리 영역에서 적어도 하나 이상 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
  4. 제 1 항에 있어서, 상기 트렌치를 하나의 소자분리 영역에서 이웃하는 액티브 영역에 근접되도록 2개로 형성하는 경우, 상기 2개의 트렌치 간에 더미 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법.
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