KR20040100469A

KR20040100469A - Method for fabricating flexible single-crystal film and flexible electro-optical device, apperatus for fabricating the same

Info

Publication number: KR20040100469A
Application number: KR1020030032841A
Authority: KR
Inventors: 박종완; 박재근
Original assignee: 박종완; 박재근
Priority date: 2003-05-23
Filing date: 2003-05-23
Publication date: 2004-12-02
Also published as: KR100547237B1

Abstract

PURPOSE: A flexible single crystal film, a method of manufacturing a flexible electro-optical device, and a manufacturing apparatus thereof are provided to obtain easily desired properties and to secure simultaneously flexibility by performing grinding and etching processes on a base wafer using a jig. CONSTITUTION: An SOI wafer is prepared. The SOI wafer includes a base wafer, a buried insulating layer(601) on the base wafer, and a single crystal layer(602) on the buried insulating layer. An auxiliary support wafer(606) is attached on the SOI wafer. The base wafer is partially grinded until the remaining base wafer obtain desired thickness. The auxiliary support wafer is removed therefrom. A jig fixes the SOI wafer. At this time, the remaining base wafer is exposed to the outside. The remaining base wafer is completely removed by using wet-etching.

Description

단결정 가요성 필름 및 가요성 전기 광학 장치의 제조 방법, 이를 제조하는 장치{METHOD FOR FABRICATING FLEXIBLE SINGLE-CRYSTAL FILM AND FLEXIBLE ELECTRO-OPTICAL DEVICE, APPERATUS FOR FABRICATING THE SAME}METHOD FOR FABRICATING FLEXIBLE SINGLE-CRYSTAL FILM AND FLEXIBLE ELECTRO-OPTICAL DEVICE, APPERATUS FOR FABRICATING THE SAME}

본 발명은 반도체 단결정 웨이퍼로부터 가요성을 갖는 재료를 제조하는 제조방법에 관한 것이다. 특히, 식각 지그를 이용한 단결정 가요성 필름의 제조 방법과 이를 가요성 전기 광학 장치의 제조에 활용한 것에 관한 것이다. 즉, 본 발명은 베이스 웨이퍼, 절연막 및 단결정층으로 구성된 SOI 웨이퍼를 여러 가지 웨이퍼 박형화 기술(thinning)로 박형화하여 원하는 두께의 단결정 가요성 필름으로 제조하기도 하고 상기의 SOI 웨이퍼를 이용하여 전기 광학 장치를 제조하고 이를 가요성 전기 광학 장치로 전이함에 있어 그라인딩 방법과 식각 지그를 이용한 식각방법을 이용한다.The present invention relates to a manufacturing method for producing a flexible material from a semiconductor single crystal wafer. In particular, the present invention relates to a method for producing a single crystal flexible film using an etching jig, and to utilizing the same for manufacturing a flexible electro-optical device. That is, the present invention may thin an SOI wafer composed of a base wafer, an insulating film, and a single crystal layer by various wafer thinning techniques to produce a single crystal flexible film having a desired thickness. In manufacturing and transferring it to a flexible electro-optical device, a grinding method and an etching method using an etching jig are used.

현재 각종 전자 장치는 경량화 및 소형화를 넘어서 가요성을 갖는 장치로 개발되고 있다. 특히 디스플레이 분야를 예로 들면 무선 인터넷/전자 상거래의 성장과 함께 새로운 개념의 가요성 디스플레이에 대한 요구가 커지고 있다. 구체적인 상품의 형태로는 절첩형 휴대폰, PDA 등을 포함하여, 가요성 전자 도서, 전자 신문 등이 예상되며 전자 칠판과 같은 교육/업무용 및 CAD/CAM 화면 등 장시간 작업을 하는 산업용 디스플레이, 네트워크식 매장 전광판, 광고판 등 그 활용 범위가 실로 방대하다.Currently, various electronic devices are being developed as devices having flexibility beyond light weight and miniaturization. In particular, with the display field as an example, with the growth of wireless Internet / e-commerce, the demand for a new concept of flexible display is increasing. Specific types of products are expected to include flexible mobile phones, PDAs, and flexible electronic books and electronic newspapers. Industrial displays and networked stores that work for a long time, such as education / business and CAD / CAM screens such as electronic blackboards, are expected. Signboards, advertising billboards, etc. The scope of use is huge.

그러나 이러한 가요성을 갖는 전자 장치의 필요성에도 불구하고 개발이 지연되고 있는 가장 큰 이유 중의 하나는 원하는 특성의 전자 소자가 안정적으로 제조될 수 있는 기판 재료가 없다는 점이다. 예를 들어 가요성 LCD 디스플레이를 제작하는 경우, TFT(thin film transistor) 어레이를 안정적으로 제조할 수 있는 가요성 기판이 필요하게 된다. 종래기술로는 가요성 플라스틱 투명 기판에 저온에서 소자 형성을 위한 비정질 실리콘이나 폴리 실리콘을 형성하고 이로부터 저온 공정을 이용하여 TFT 어레이를 제조하거나, 유리 기판 위에 폴리 실리콘 TFT 어레이를 제조하고 이를 가요성 플라스틱 기판에 전이하거나, 부드러운 유기물 반도체를 이용하여 유기물 TFT를 제조하는 방법 등이 있다.However, despite the need for electronic devices with such flexibility, one of the biggest reasons for the delay in development is the absence of a substrate material in which electronic devices of desired characteristics can be stably manufactured. For example, when manufacturing a flexible LCD display, a flexible substrate capable of stably manufacturing a thin film transistor (TFT) array is required. In the prior art, amorphous silicon or polysilicon is formed on a flexible plastic transparent substrate at a low temperature to fabricate a TFT array using a low temperature process, or a polysilicon TFT array is manufactured on a glass substrate and flexible. Or a method of manufacturing an organic TFT using a soft organic semiconductor or transferring to a plastic substrate.

그러나 플라스틱 기판을 이용하여 소자를 제조하거나, 유리 기판에 소자를 제조한 후 플라스틱 기판으로 제조하는 경우는 유기물인 기판과 무기물인 소자가 형성된 층 사이에 열팽창계수 차이에 따라 변형이 일어나는 문제점이 있고, 유기물 반도체를 이용하는 경우는 원하는 소자 특성을 얻을 수 없는 문제점이 있다.However, when the device is manufactured by using a plastic substrate or the device is manufactured on a glass substrate, then the plastic substrate is used, and thus, the plastic substrate may be deformed due to a difference in thermal expansion coefficient between the organic substrate and the inorganic substrate. In the case of using an organic semiconductor, there is a problem in that desired device characteristics cannot be obtained.

또한, 본 발명은 반도체 단결정 필름에 회로 구동 소자 및 화소 소자를 제조하여, 가요성을 갖는 고해상도(high resolution)의 능동형 액정 표시 장치와 같은 가요성 전기 광학 장치를 제조하는 방법에 관한 것이다. 즉, 단결정 실리콘 웨이퍼의 박형화(thinning) 기술을 이용하므로 일반적인 반도체 공정의 디자인 룰(design rule)을 적용하여 단결정 실리콘 위에 소자의 액티브층을 제작하여 원하는 소자의 특성을 얻고 소자의 크기를 줄이며, 이에 가요성을 부여하여 고해상도 가요성 전기 광학 장치(예를 들면 액정 표시 장치)를 제작한다.The present invention also relates to a method of manufacturing a flexible electro-optical device such as a high resolution active liquid crystal display device having flexibility by manufacturing a circuit driving element and a pixel element in a semiconductor single crystal film. That is, by using the thinning technology of the single crystal silicon wafer, the active layer of the device is fabricated on the single crystal silicon by applying the design rule of the general semiconductor process to obtain the desired device characteristics and to reduce the size of the device. Flexibility is provided and a high resolution flexible electro-optical device (for example, liquid crystal display device) is produced.

현재 개발된 액정 표시 장치의 최대 해상도는 비정질 실리콘 TFT(thin film transistor) 소자를 사용하는 경우 180 ppi(pixel per inch, 인치당 화소수)(삼성전자 15inch QXGA 노트북 제품)이며, 저온 폴리 실리콘(LTPS, low temperature poly silicon) TFT 소자를 사용하는 경우 202 ppi(LG-Philips-LCD 4inch VGA제품) 정도이다. 200 ppi 정도의 해상도인 경우 화소의 크기는 약 120~130 ㎛가 된다.The maximum resolution of the currently developed liquid crystal display device is 180 pixels per inch (pixels per inch) when using an amorphous silicon thin film transistor (TFT) device, and a low temperature polysilicon (LTPS, When using low temperature poly silicon TFT device, it is about 202 ppi (LG-Philips-LCD 4inch VGA product). In the case of a resolution of about 200 ppi, the size of the pixel is about 120 to 130 μm.

일반적으로 저온 폴리 실리콘 TFT의 경우 비정질 실리콘 TFT보다 전류 구동능력이 우수하고 소자의 크기도 쉽게 줄일 수 있어 고해상도의 표시 장치를 제작할 수 있으나 결정화된 실리콘의 결정립 크기(grain size)에 한계가 있어서 TFT의 소자 크기를 4~5 ㎛ 수준 이하로 줄이기 어렵다. 또한 일반적인 TFT LCD 제조 공정에 사용되는 포토 리소그래피 장비의 정렬 정밀도가 반도체 공정 장비에 비해 매우 낮고, 대부분의 패턴 식각 공정에 습식 식각(wet etch)을 사용하고 있어 수 ㎛ 수준의 디자인 룰이 적용되므로 200 ppi 이상의 고해상도를 갖는 표시 장치를 제작하기가 매우 어렵다.In general, low-temperature polysilicon TFTs have a higher current driving capability than amorphous silicon TFTs and can easily reduce the size of the device. Thus, a high-resolution display device can be manufactured, but the grain size of the crystallized silicon has a limitation, which is why It is difficult to reduce the device size to 4-5 μm or less. In addition, the alignment accuracy of the photolithography equipment used in the general TFT LCD manufacturing process is much lower than that of the semiconductor process equipment, and wet etching is used for most pattern etching processes, so a design rule of several μm is applied. It is very difficult to manufacture a display device having a high resolution of ppi or more.

고온 폴리 실리콘(HTPS; high temperature poly silicon) TFT를 사용하는 표시 장치의 경우에는 석영 웨이퍼(quartz wafer)를 기판으로 사용하여 반도체 공정으로 제작하므로 14 ㎛ 정도의 작은 화소 크기를 갖는 고해상도 표시 장치를 제작할 수 있다. 그러나 프로젝터(projector) 등의 제작에 사용하는 고온 폴리 실리콘 TFT LCD의 경우 대부분 R, G, B(red, green, blue) 각각의 단색을 갖는 3가지 패널을 사용하여 컬러를 표시하므로 풀 컬러 표시 장치(full color display)와 비교할 때 엄밀히 말해 14 ㎛의 화소 크기를 달성했다고 보기 어렵다. 또한 고온 폴리 실리콘의 소자 성능에 한계가 있어 복잡한 시스템 회로를 일체화시키거나 화소 소자의 크기를 감소시키기 어렵다.In the case of a display device using a high temperature poly silicon (HTPS) TFT, a quartz wafer is used as a substrate to manufacture a high resolution display device having a small pixel size of about 14 μm. Can be. However, most of the high-temperature polysilicon TFT LCDs used for the production of projectors are full-color display devices because they display colors using three panels each having a single color of R, G, and B (red, green, blue). Compared to the full color display, it is hard to say that a pixel size of 14 μm is achieved. In addition, device performance of high temperature polysilicon is limited, making it difficult to integrate complex system circuits or reduce the size of pixel devices.

고해상도 표시 장치를 제작하기 위한 방법으로 폴리 실리콘의 한계를 극복하기 위하여 LCoS(liquid crystal on silicon) 기술에서는 단결정 실리콘 웨이퍼에 반도체 공정을 이용하여 소자를 형성하는 액정 표시 장치를 제조하기도 한다. 이 경우 기판으로 사용되는 실리콘 웨이퍼가 불투명하므로 반사형 LCD로 제작하기도하며, TFT 공정후 웨이퍼를 제거하여 유리 기판에 옮겨서 투과형 LCD로 제작하기도 한다. 한편, 가요성 표시 장치를 제작하는 방법으로는 일반 유리 기판에 저온 폴리 실리콘 TFT를 형성한 후 H2와 레이저를 이용하여 유리 기판을 제거시키고 가요성 기판에 전이시켜 제작하기도 하나, 저온 폴리 실리콘 TFT의 소자 성능 제한 때문에 고해상도의 달성이 어렵다. 가요성 표시 장치 제작을 위한 또 하나의 방법은 가요성 기판 위에 비정질 실리콘 TFT나 저온 폴리 실리콘 TFT를 형성하여 표시 장치를 제작하는 것이다. 이 경우 가요성 기판 때문에 공정 온도에 한계가 있고 소자 특성이 나빠서 액정 표시 장치의 고해상도를 이루기 어렵다.In order to overcome the limitations of polysilicon as a method for manufacturing a high-resolution display device, liquid crystal display silicon (LCoS) technology may manufacture a liquid crystal display device in which a device is formed on a single crystal silicon wafer using a semiconductor process. In this case, since the silicon wafer used as the substrate is opaque, it may be manufactured as a reflective LCD, or may be manufactured as a transmissive LCD by removing the wafer after the TFT process and transferring it to a glass substrate. On the other hand, as a method of manufacturing a flexible display device, a low temperature polysilicon TFT is formed on a general glass substrate, and then a glass substrate is removed using H2 and a laser and transferred to a flexible substrate. High resolution is difficult to achieve due to device performance limitations. Another method for fabricating a flexible display device is to fabricate a display device by forming an amorphous silicon TFT or a low temperature polysilicon TFT on a flexible substrate. In this case, due to the flexible substrate, the process temperature is limited and the device characteristics are poor, making it difficult to achieve high resolution of the liquid crystal display.

본 발명의 목적은 상술한 바와 같은 종래의 문제점을 해소하고, 원하는 특성의 소자를 용이하게 제조할 수 있으면서 가요성을 확보할 수 있는 단결정 가요성 필름을 제조하는 여러 가지 방법과 이를 이용한 활용법으로 전기 광학 장치에 가요성을 부여하는 여러 가지 방법을 제시하는 데 있다. 특히, 본 발명의 목적은 그라인딩 방법과 식각 지그를 이용한 식각방법을 이용하여 단결정 가요성 필름 및 가요성 전기 광학 장치를 용이하게 제조하는 데 있다.Disclosure of Invention An object of the present invention is to solve the conventional problems as described above, and to manufacture a single crystal flexible film capable of easily producing a device having desired characteristics while ensuring flexibility, and using the same as an electric method. There are several ways to give flexibility to optical devices. In particular, it is an object of the present invention to easily manufacture a single crystal flexible film and a flexible electro-optical device using a grinding method and an etching method using an etching jig.

또한 본 발명의 또 다른 목적은 상기의 여러 가지 제조 방법을 이용하여 제조 공정을 단순화시켜 생산성을 향상시키고 제조 단가를 저감시키는 데 있다.In addition, another object of the present invention is to simplify the manufacturing process using the various manufacturing methods described above to improve productivity and reduce manufacturing costs.

본 발명의 목적은 전술된 종래 기술의 문제점을 해결하기 위하여 나노 SOI(Silicon on insulator) 단결정 웨이퍼를 사용하여 미세한 디자인 룰이 적용될 수 있는 반도체 공정으로 구동 회로 소자부와 화소 어레이부 등을 형성한 후 웨이퍼의 하부면을 식각하여 가요성을 부여하여 가요성 표시 장치와 같은 가요성 전기 광학 장치 및 그의 제조 방법을 제공하는 것이다.An object of the present invention is to form a driving circuit element portion and a pixel array portion in a semiconductor process that can be applied to a fine design rule using a nano silicon on insulator (SOI) single crystal wafer to solve the problems of the prior art described above The lower surface of the wafer is etched to impart flexibility to provide a flexible electro-optical device such as a flexible display device and a method of manufacturing the same.

본 발명의 다른 목적은 TFT 등 소자의 제조에 실리콘 단결정을 사용함으로써 우수한 소자 특성과 높은 개구율(aperture ratio)을 갖는 가요성 전기 광학 장치 및 그의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a flexible electro-optical device having excellent device characteristics and high aperture ratio by using a silicon single crystal in the production of devices such as TFTs, and a method of manufacturing the same.

본 발명의 또 다른 목적은 R, G, B 컬러 필터를 TFT 어레이 상부에 형성시켜 일체화시킴으로써 상부 기판부와 하부 기판부의 합착시에 얼라인 마진을 증가시켜 제조 공정을 용이하게 하며, 매우 작은 화소 크기의 고해상도 가요성 전기 광학 장치 및 그의 제조 방법을 제공하는 것이다.Another object of the present invention is to form an R, G, B color filter on top of the TFT array and to integrate it, thereby increasing the alignment margin upon bonding of the upper substrate portion and the lower substrate portion, thereby facilitating the manufacturing process, and very small pixel size. To provide a high resolution flexible electro-optical device and a method of manufacturing the same.

본 발명의 다른 추가 목적은 단결정 실리콘 TFT의 우수한 소자 특성 및 신뢰성은 각종 회로 구동용 소자의 일체화를 가능하게 하여 가요성 SOD(system on display)를 제공할 수 있는 가요성 전기 광학 장치 및 그 제조 방법을 제공하는 것이다.It is another object of the present invention to provide a flexible electro-optical device and a method of manufacturing the same, which can provide a flexible SOD (system on display) by enabling the integration of various circuit driving devices with excellent device characteristics and reliability of a single crystal silicon TFT. To provide.

도1은 본 발명의 지그 구조도.1 is a jig structure diagram of the present invention.

도2는 실시예 1의 전면 식각에 의한 가요성 필름의 제조 공정도.Figure 2 is a manufacturing process of the flexible film by the front etching of Example 1.

도3a 및 도3b는 실시예 1의 일부 식각에 의한 가요성 필름의 제조 공정도.Figures 3a and 3b is a manufacturing process diagram of the flexible film by some etching of Example 1.

도4는 실시예 2에 의해 제조되는 가요성 필름의 제조 순서도.4 is a manufacturing flowchart of the flexible film produced by Example 2. FIG.

도5a 및 도5b는 실시예 2에 의해 제조되는 가요성 필름의 제조 공정도.5A and 5B are manufacturing process diagrams of the flexible film produced by Example 2. FIG.

도6은 실시예 3에 의해 제조되는 가요성 필름의 제조 순서도.6 is a manufacturing flowchart of the flexible film produced by Example 3. FIG.

도7a 및 도7b는 실시예 3에 의해 제조되는 가요성 필름의 제조 공정도.7A and 7B are manufacturing process diagrams of the flexible film produced by Example 3. FIG.

도8은 실시예 4에 의해 제조되는 가요성 필름의 제조 공정도.8 is a manufacturing process chart of the flexible film produced by Example 4. FIG.

도9은 실시예 4에 의해 제조된 가요성 필름.9 is a flexible film prepared by Example 4. FIG.

도10는 실시예 5에 의해 제조되는 가요성 필름의 제조 순서도.10 is a manufacturing flowchart of the flexible film produced by Example 5. FIG.

도11a 내지 도11c는 실시예 5에 의해 제조되는 가요성 필름의 제조 공정도.11A to 11C are manufacturing process diagrams of the flexible film produced by Example 5. FIG.

도12는 실시예 6에 의해 제조되는 가요성 필름의 제조 순서도.12 is a manufacturing flowchart of the flexible film prepared by Example 6. FIG.

도13a 및 도13b는 실시예 6에 의해 제조되는 가요성 필름의 제조 공정도.13A and 13B are manufacturing process diagrams of the flexible film produced by Example 6. FIG.

도14은 본 발명에 의해 제조된 가요성 필름.Figure 14 is a flexible film produced by the present invention.

도15은 본 발명에 의해 제조된 가요성 필름의 가요성 측정 개념도.Figure 15 is a conceptual diagram of measuring the flexibility of the flexible film produced by the present invention.

도16의 (a)는 액정 디스플레이 장치의 간략 구조도이고, 도16의 (b)는 TFT LCD의 단위 셀 구조의 일례를 위에서 내려다 본 간략도.FIG. 16A is a simplified structural diagram of a liquid crystal display device, and FIG. 16B is a simplified view of an example of a unit cell structure of a TFT LCD as viewed from above.

도17은 나노 SOI 단결정 웨이퍼를 준비하고, 표시 장치의 구동 회로 소자부와 화소 어레이부로 사용하기 위한 액티브 영역을 형성하는 공정도.Fig. 17 is a process diagram for preparing a nano SOI single crystal wafer and forming an active region for use as a driving circuit element portion and a pixel array portion of a display device.

도18은 게이트 절연막을 열산화막(thermal oxide)으로 형성하고, 스토리지 커패시터(storage capacitor)의 전극 형성을 위한 도핑과 게이트 전극 형성 및 LDD(lightly doped drain) 형성을 위한 n- 도핑 과정을 나타내는 공정도.FIG. 18 is a process diagram illustrating a process of forming a gate insulating film from a thermal oxide and showing a doping process for forming an electrode of a storage capacitor and an n-doping process for forming a gate electrode and a lightly doped drain (LDD). FIG. .

도19는 n+, p+ 도핑시 LDD(lightly doped drain) 영역을 정의하기 위한 오프셋 형성용 사이드월(side-wall) 스페이서를 형성하는 과정을 나타내는 공정도.Figure 19 shows n +, p + doping Process diagram showing a process for forming an offset-forming side-wall spacer for defining a lightly doped drain (LDD) region.

도20은 액티브의 소오스(source) 및 드레인(drain) 형성을 위한 도핑 공정을 n+(P), p+(B) 이온주입(implantation)을 통해 형성하는 방법을 설명하는 공정도.FIG. 20 is a process diagram illustrating a method of forming a doping process for active source and drain formation through n + (P) and p + (B) ion implantation. FIG.

도21은 1차 층간 절연막으로 실리콘 산화막(SiO₂)을 증착하고 컨택홀(contact hole)을 형성한 후 데이터 전극을 형성하여 연결하는 과정을 나타내는 공정도.FIG. 21 is a process diagram illustrating a process of depositing a silicon oxide film (SiO ₂ ) as a primary interlayer insulating film, forming a contact hole, and then forming and connecting a data electrode. FIG.

도22는 데이터 전극과 블랙 매트릭스(black matrix) 사이를 절연하기 위한 2차 층간 절연막(SiO₂또는 SiN, Si₃N₄)의 증착과 블랙 매트릭스를 형성하는 공정도.Fig. 22 is a process diagram of depositing a secondary interlayer insulating film (SiO ₂ or SiN, Si ₃ N ₄ ) and forming a black matrix to insulate between the data electrode and the black matrix.

도23은 고해상도 LCD 제작을 위하여 TFT 어레이부에 레드(Red), 그린(Green), 블루(Blue) 각각의 컬러 필터를 일체화시켜 형성하는 공정도.FIG. 23 is a process diagram in which red, green, and blue color filters are integrally formed in a TFT array unit for manufacturing a high-resolution LCD; FIG.

도24는 투명 ITO(indium tin oxide; 산화티탄인듐) 화소 전극의 형성과, 셀 간격 유지를 위한 패턴화된 컬럼 스페이서(patterned column spacer)의 형성과, 그리고 하부 TFT 어레이 기판 상에 액정 배향을 위한 하부 배향막을 인쇄, 소성, 러빙(rubbing)를 통하여 형성하는 공정도.Figure 24 shows the formation of a transparent indium tin oxide (ITO) pixel electrode, the formation of a patterned column spacer for cell spacing, and for liquid crystal alignment on the bottom TFT array substrate. Process diagram for forming the lower alignment layer through printing, firing, and rubbing.

도25는 공정시 투명 ITO 공통 전극이 증착된 상부 기판부에 핸들링을 위한 투명 유리 보조 기판을 부착하여, 상부 배향막을 인쇄, 소성, 러빙하여 형성하는 과정을 나타내는 공정도.FIG. 25 is a process diagram illustrating a process of attaching a transparent glass auxiliary substrate for handling to an upper substrate portion on which a transparent ITO common electrode is deposited, and printing, baking, and rubbing to form an upper alignment layer; FIG.

도26은 하부 기판부와 상부 기판부를 합착한 후, 이들 사이에 액정을 주입하고 이를 봉지한 것을 도시하는 구조도.Fig. 26 is a structural diagram showing that after incorporating a lower substrate portion and an upper substrate portion, liquid crystal is injected therebetween and then sealed;

도27a는 나노 SOI 단결정 웨이퍼의 하부면을 식각으로 제거하는 일 실시예로서, 하부면의 전체에 걸쳐 식각을 실시하는 공정도.Fig. 27A is an embodiment of removing the bottom surface of a nano SOI single crystal wafer by etching, and showing a process of etching the entire bottom surface.

도27b1과 도27b2는 하부면의 주변 지지 영역만 남기고 하부면 식각을 실시한 후 주변 지지 영역을 제거하는 실시예의 과정을 설명하는 공정도.27B1 and 27B2 are process diagrams illustrating a process of an embodiment in which the peripheral support region is removed after etching the bottom surface leaving only the peripheral support region of the lower surface.

도28은 나노 SOI 단결정 웨이퍼의 하부면이 제거된 후 하부면에 가요성 투명 플라스틱 기판을 부착한 구조도.Fig. 28 is a structural diagram in which a flexible transparent plastic substrate is attached to a lower surface after the lower surface of the nano SOI single crystal wafer is removed.

도29는 상부 투명 유리 보조 기판의 부착에 사용된 접착 필름에 UV를 조사하여 이를 제거하는 과정을 도시하는 공정도.FIG. 29 is a process chart showing a process of irradiating and removing UV on an adhesive film used to attach an upper transparent glass auxiliary substrate. FIG.

도30a는 본 발명에 의하여 제작된 나노 SOI 단결정 웨이퍼를 이용한 고해상도 가요성 TFT LCD의 식각된 하부면에 가요성 투명 플라스틱 기판을 부착하고, 상하부에 가요성 편광판과 하부의 최외부면에 가요성 백라이트를 부착하여 표시장치를 완성한 구조도.FIG. 30A shows a flexible transparent plastic substrate attached to an etched lower surface of a high resolution flexible TFT LCD using a nano SOI single crystal wafer fabricated by the present invention, and a flexible backlight on the upper and lower portions and the outermost surface of the lower portion. Structural drawing that completes display device by attaching.

도30b는 본 발명에 의하여 제작된 나노 SOI 단결정 웨이퍼를 이용한 고해상도 가요성 TFT LCD의 식각된 하부면에 가요성 투명 플라스틱 기판을 부착하지 않고 상하부에 가요성 편광판과 하부의 최외부면에 가요성 백라이트를 부착하여 표시장치를 완성한 구조도.Figure 30b is a flexible backlight on the outermost surface of the flexible polarizer and the upper and lower parts without attaching the flexible transparent plastic substrate to the etched lower surface of the high resolution flexible TFT LCD using the nano SOI single crystal wafer fabricated according to the present invention Structural drawing that completes display device by attaching.

도31은 투과형 광학 장치의 구조를 간략히 도시한 도면으로서, (b)는 (a)에 도시된 투과형 광학 장치의 하부 기판부에 가요성 투명 플라스틱 기판이 더 포함되어 있는 예를 도시한 도면.FIG. 31 is a view schematically showing the structure of a transmissive optical device, and (b) shows an example in which a flexible transparent plastic substrate is further included in the lower substrate portion of the transmissive optical device shown in (a).

도32은 반사형 광학 장치의 구조를 간략히 도시한 도면으로서, (b)는 (a)에 도시된 반사형 광학 장치의 하부 기판부에 가요성 반사판이 더 포함되어 있는 예를 도시한 도면.32 is a diagram schematically showing the structure of a reflective optical device, (b) is a view showing an example in which a flexible reflector is further included in a lower substrate portion of the reflective optical device shown in (a).

도33a 및 도33b는 도16의 (b)에 도시된 액티브 패턴이 형성된 나노 SOI 단결정 웨이퍼에 STI(shallow trench isolation) 방법을 적용하여 하부 기판부를 형성하는 과정의 다른 실시예.33A and 33B illustrate another embodiment of a process of forming a lower substrate by applying a shallow trench isolation (STI) method to a nano SOI single crystal wafer having an active pattern shown in FIG. 16B;

도34a 및 도34b는 도16의 (b)에 도시된 액티브 패턴이 형성된 나노 SOI 단결정 웨이퍼에 STI(shallow trench isolation) 방법을 적용하여 하부 기판부를 형성하는 과정의 또 다른 실시예.34A and 34B illustrate another embodiment of forming a lower substrate by applying a shallow trench isolation (STI) method to a nano SOI single crystal wafer having an active pattern shown in FIG. 16B;

도35 내지 도36은 나노 SOI 단결정 웨이퍼의 하부면을 식각하는 다른 실시예로서, 하부면의 전체에 걸쳐 소정 두께까지 그라인딩 후 하부면의 전체에 걸쳐 식각을 실시하는 공정도.35 to 36 illustrate another embodiment of etching a lower surface of a nano SOI single crystal wafer, and a process diagram of etching the entire lower surface after grinding to a predetermined thickness over the entire lower surface.

도37a 및 도37b는 나노 SOI 단결정 웨이퍼의 하부면을 식각하는 또 다른 실시예로서, 하부면의 전체에 걸쳐 소정 두께까지 그라인딩 후 하부면의 주변 지지 영역만 남기고 하부면 식각을 실시한 후 주변 지지 영역을 제거하는 과정을 설명하는 공정도.37A and 37B illustrate another embodiment of etching a lower surface of a nano SOI single crystal wafer, and after grinding to a predetermined thickness over the entire lower surface, the peripheral support region is formed after etching the lower surface, leaving only the peripheral support region of the lower surface. Flowchart explaining the process of removing the.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

100, 600, 800, 1000 : 베이스 웨이퍼100, 600, 800, 1000: base wafer

101, 301, 604, 910 : 실리콘 질화막101, 301, 604, 910: silicon nitride film

102, 300, 603, 9107 : 실리콘 산화막102, 300, 603, 9107: silicon oxide film

200 : 결합 웨이퍼200: bonded wafer

201 : 이온 주입부201: ion implantation unit

202, 602, 802, 1002 : 단결정층202, 602, 802, 1002: single crystal layer

601, 801, 1001 : 절연막601, 801, 1001: insulating film

605 : 왁스605: Wax

606 : 보조지지 웨이퍼606: auxiliary support wafer

700 : 하부 플레이트700: lower plate

701 : 상부 플레이트701: upper plate

702 : 화학 약품 용기702: Chemical Container

703 : 고정 수단703: fixing means

704 : 히터704: heater

705 : 온도계705: Thermometer

900 : KOH 용액900: KOH solution

901 : HF 용액901: HF Solution

911: 필드 분리 절연막911: field isolation insulating film

912: 액티브 영역912: active area

919: 트렌치919 trench

922, 23: 컨택홀922, 23: contact hole

1003 : 소자형성층1003: element formation layer

1004 : 소자1004: device

1005 : 소자 보호막1005: element protection film

9100: 나노 SOI 단결정 웨이퍼9100: Nano SOI Single Crystal Wafer

9100a: 단결정층9100a: single crystal layer

9100b: 베리드 옥사이드(buried oxide)9100b: buried oxide

9100c: 실리콘 베이스9100c: silicon base

9101: 액티브 영역9101: active area

9102: 게이트 절연막9102: gate insulating film

9104: 포토 레지스트9104 photoresist

9105: 게이트 전극9105: gate electrode

9105-1: 스토리지 커패시터 전극9105-1: Storage Capacitor Electrode

9106: n- 도핑된 드레인9106: n-doped drain

9108: 사이드월 스페이서9108: Sidewall spacer

9109: 드레인9109: Drain

9110: 소오스9110 Source

9111: 1차 층간 절연막9111: primary interlayer insulating film

9112: 데이터 전극9112: data electrode

9113: 2차 층간 절연막9113: secondary interlayer insulating film

9114: 블랙 매트릭스9114: black matrix

9115: 레드 컬러 필터9115: red color filter

9116: 그린 컬러 필터9116: green color filter

9117: 블루 컬러 필터9117: blue color filter

9118: 화소 전극9118: pixel electrode

9119: 패턴드 스페이서(patterned spacer)9119: patterned spacer

9120: 배향막9120: alignment layer

9121: 투명 가요성 플라스틱 기판9121: transparent flexible plastic substrate

9200: 상부 투명 가요성 플라스틱 기판9200: top transparent flexible plastic substrate

9201: 공통 전극9201: common electrode

9202: 접착 필름9202: adhesive film

9203: 유리 보조 기판9203: glass auxiliary substrate

9204: 배향막9204: alignment layer

9205: 액정9205: liquid crystal

9206: 봉지제9206: Encapsulant

9300: 하부면 식각용 지그9300: Lower surface jig

9301: KOH 용액9301: KOH solution

9302: 테프론 코팅된 조정 가능한 히터9302: Teflon Coated Adjustable Heater

9303: 테프론 코팅된 온도계9303: Teflon Coated Thermometer

9400: 상부 편광판9400: upper polarizer

9401: 하부 편광판9401: lower polarizer

9402: 가요성 백라이트9402: flexible backlight

9403: 반사판9403: Reflector

9500: 소자층9500: device layer

9600: 상부 기판부9600: upper substrate portion

9700: 컬러필터9700: color filter

9800: 스토리지 커패시터9800: storage capacitor

9801: 데이터 라인9801: data line

9802: 게이트 라인9802: gate line

9803: TFT 소자9803 TFT device

9804: 화소 전극9804: pixel electrode

본 발명에 따른 가요성 필름의 제조 방법은 베이스 웨이퍼와, 상기 베이스 웨이퍼의 상부면에 형성된 매몰 절연막과, 상기 매몰 절연막 위에 형성된 단결정층을 포함하는 SOI 웨이퍼를 준비하는 단계와, 보조지지 웨이퍼를 상기 SOI 웨이퍼의 상부면에 결합하는 단계와, 베이스 웨이퍼 및 보조지지 웨이퍼를 제거하는 단계를 포함하여 구성될 수 있다. 상기 베이스 웨이퍼를 제거하는 단계는 베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩 하는 단계와, 보조지지 웨이퍼를 제거하는 단계와, 상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와, 그라인딩 후 남은 베이스 웨이퍼의 후면을 KOH로 습식 식각하여 제거하는 단계를 포함할 수 있다. 상기 베이스 웨이퍼를 제거하는 또 다른 방법은 베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩 하는 단계와, 상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와, 그라인딩 후 남은 베이스 웨이퍼의 후면을 KOH로 습식 식각하여 제거하는 단계와, 보조지지 웨이퍼를 제거하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a flexible film, comprising: preparing an SOI wafer including a base wafer, an investment insulating film formed on an upper surface of the base wafer, and a single crystal layer formed on the investment insulating film; Coupling to the top surface of the SOI wafer, and removing the base wafer and the auxiliary support wafer. The removing of the base wafer may include grinding the back side of the base wafer to a predetermined thickness or less, removing the auxiliary support wafer, fixing the SOI wafer with a jig to expose the back side of the remaining base wafer, and grinding. And then removing the remaining back side of the base wafer by wet etching with KOH. Another method of removing the base wafer includes grinding the base wafer back surface to a predetermined thickness or less, fixing the SOI wafer with a jig to expose the back surface of the remaining base wafer, and removing the back surface of the base wafer remaining after grinding. It may include removing by wet etching with KOH, and removing the auxiliary support wafer.

본 발명에 따른 가요성 필름의 다른 제조 방법은 베이스 웨이퍼와, 상기 베이스 웨이퍼의 상부면에 형성된 매몰 절연막과, 상기 매몰 절연막 위에 형성된 단결정층을 포함하는 SOI 웨이퍼를 준비하는 단계와, 베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩하는 단계와, 상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와, 그라인딩 후 남은 베이스 웨이퍼의 후면을 KOH로 습식 식각하여 제거하는 단계를 포함하여 구성될 수 있다. 또한, 상기 그라인딩 전에 SOI 상부면에 보호절연막을 형성하는 단계를 포함하고 그라인딩 후에 남은 베이스 웨이퍼의 두께는 150 ㎛ 이상으로 하여 제조 할 수 있다. 그리고, 상기 베이스 웨이퍼를 제거한 후 매몰 절연막 및 보호 절연막의 전부 또는 일부를 제거하는 단계를 더 포함하여 가요성 필름을 제조할 수 있다.Another method for manufacturing a flexible film according to the present invention comprises the steps of preparing a SOI wafer comprising a base wafer, a buried insulating film formed on the upper surface of the base wafer, a single crystal layer formed on the buried insulating film, Grinding to below a predetermined thickness, fixing the SOI wafer with a jig to expose the back surface of the remaining base wafer, and wet etching and removing the back surface of the remaining base wafer after grinding by KOH. have. In addition, the step of forming a protective insulating film on the upper surface of the SOI prior to the grinding and the thickness of the base wafer remaining after the grinding can be manufactured to be 150 ㎛ or more. After removing the base wafer, the flexible film may be further prepared by removing all or part of the buried insulating film and the protective insulating film.

상기 방법들에서 지그로 SOI 웨이퍼를 고정하는 단계는 SOI 웨이퍼의 에지를 지그로 잡아서 상기 남은 베이스 웨이퍼 후면 전체가 노출되도록 하거나, SOI 웨이퍼의 주변부를 지그로 잡아서 베이스 웨이퍼 후면의 일부가 노출되도록 하는 방법을 포함한다. 상기 방법 중 SOI 웨이퍼의 주변부를 지그로 잡아서 베이스 웨이퍼 후면의 일부가 노출되도록 하는 단계는 그 다음 단계로 베이스 웨이퍼 후면의 일부를 KOH로 습식 식각한 후에 지그로 잡았던 남은 베이스 웨이퍼 후면의 주변부를 절단하는 단계를 더 포함할 수 있다. 한편, 베이스 웨이퍼를 제거한 후에는 매몰 절연막 및 보호 절연막을 전부 또는 일부를 제거하는 단계를 더 포함할 수 있다.In the above methods, the step of securing the SOI wafer with a jig may include a method of holding the edge of the SOI wafer with a jig to expose the entire remaining back side of the base wafer, or the jig around the SOI wafer to expose a portion of the back side of the base wafer. It includes. In the method, the jig of the periphery of the SOI wafer is exposed so that a part of the back side of the base wafer is exposed. The next step is to cut the periphery of the remaining back side of the base wafer backed by jig after wet etching a part of the back side of the base wafer with KOH. It may further comprise a step. After removing the base wafer, the method may further include removing all or part of the investment insulating film and the protective insulating film.

또 다른 본 발명에 따른 가요성 필름의 제조 방법은 SOI 웨이퍼에 보조지지 웨이퍼를 결합하기 전에 SOI 웨이퍼의 상부면에 보호 절연막을 형성하는 단계를 더 포함할 수 있다.Another method of manufacturing a flexible film according to the present invention may further include forming a protective insulating film on the top surface of the SOI wafer before bonding the auxiliary support wafer to the SOI wafer.

상기 방법들에서, 보조지지 웨이퍼를 SOI 웨이퍼의 상부면에 결합하는 단계는 SOI 웨이퍼 최상부 위에 왁스를 코팅하는 단계와, SOI 웨이퍼와 보조지지 웨이퍼를 결합하는 단계를 포함할 수 있다.In the above methods, joining the auxiliary support wafer to the top surface of the SOI wafer may include coating wax on top of the SOI wafer and joining the SOI wafer and the auxiliary support wafer.

상기 본 발명의 목적을 달성하기 위한 가요성 전기 광학 장치의 제조 방법은 상부면에 단결정층을 포함하는 하부 기판부를 제조하는 단계와, 상기 단결정층 위에 전자 소자를 포함하는 소자형성층을 형성하는 단계와, 상부 보조 기판을 포함하는 투명한 상부 기판부를 제조하는 단계와, 상기 하부 기판부와 상부 기판부를 합착하는 단계와, 상기 하부 기판부와 상부 기판부 사이에 전기 광학적 물질을 주입하는 단계와, 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계를 포함하고, 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계는 상기 하부 기판부의 하부면을 소정 두께까지 그라인딩하는 단계와, 상기 상부 보조 기판을 제거하는 단계와, 상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을제거하는 단계를 포함할 수 있다.The method of manufacturing a flexible electro-optical device for achieving the object of the present invention comprises the steps of manufacturing a lower substrate portion comprising a single crystal layer on the upper surface, forming a device forming layer comprising an electronic device on the single crystal layer; Manufacturing a transparent upper substrate portion including an upper auxiliary substrate, bonding the lower substrate portion and the upper substrate portion, injecting an electro-optic material between the lower substrate portion and the upper substrate portion, and And providing flexibility to the lower substrate portion and the upper substrate portion, wherein the flexibility of the bonded lower substrate portion and the upper substrate portion may include grinding the lower surface of the lower substrate portion to a predetermined thickness. And removing the upper auxiliary substrate and removing the remaining lower rear surface of the lower substrate portion remaining after the grinding. Can be included.

상기 본 발명의 목적을 달성하기 위한 가요성 전기 광학 장치의 또 다른 제조 방법은 상부면에 단결정층을 포함하는 하부 기판부를 제조하는 단계와, 상기 단결정층 위에 전자 소자를 포함하는 소자형성층을 형성하는 단계와, 보조 기판을 포함하는 투명한 상부 기판부를 제조하는 단계와, 상기 하부 기판부와 상부 기판부를 합착하는 단계와, 상기 하부 기판부와 상부 기판부 사이에 전기 광학적 물질을 주입하는 단계와, 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계를 포함하고, 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계는상기 하부 기판부의 하부면을 소정 두께까지 그라인딩하는 단계와, 상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을 제거하는 단계와, 상기 보조지지 웨이퍼를 제거하는 단계를 포함할 수 있다.Another method of manufacturing a flexible electro-optical device for achieving the object of the present invention comprises the steps of manufacturing a lower substrate portion comprising a single crystal layer on the upper surface, and forming a device forming layer comprising an electronic device on the single crystal layer Manufacturing a transparent upper substrate portion comprising an auxiliary substrate, bonding the lower substrate portion and the upper substrate portion, injecting an electro-optic material between the lower substrate portion and the upper substrate portion, And providing flexibility to the bonded lower substrate portion and the upper substrate portion, and providing flexibility to the bonded lower substrate portion and the upper substrate portion may include grinding the lower surface of the lower substrate portion to a predetermined thickness. Removing the remaining lower rear surface of the lower substrate portion remaining after the grinding; and removing the auxiliary support wafer. It can be included.

상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을 제거하는 단계는 합착된 하부 기판부와 상부 기판부의 에지를 지그로 잡아서 상기 하부 기판부의 잔여 하부 후면 전체가 노출되도록 하는 단계와 KOH로 잔여 하부 후면을 습식 식각하는 단계를 포함할 수 있다.Removing the remaining bottom rear surface of the lower substrate portion remaining after the grinding includes holding the bonded lower substrate portion and the upper substrate portion by jig to expose the entire remaining lower rear surface of the lower substrate portion and wetting the remaining lower rear surface with KOH. Etching may be included.

상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을 제거하는 또 다른 방법은 합착된 하부 기판부와 상부 기판부의 주변부를 지그로 잡아서 상기 하부 기판부의 잔여 하부 후면의 일부가 노출되도록 하는 단계와 KOH로 잔여 하부 후면을 습식 식각하는 단계와 지그로 잡았던 하부 기판부의 하부 후면의 주변부를 절단하는 단계를 포함할 수 있다.Another method of removing the remaining lower rear surface of the lower substrate portion remaining after the grinding is to hold the bonded lower substrate portion and the peripheral portion of the upper substrate portion with a jig so that a portion of the remaining lower rear surface of the lower substrate portion is exposed and the remaining lower surface with KOH. And wet etching the rear surface and cutting peripheral portions of the lower rear surface of the lower substrate portion held by the jig.

상기 본 발명에서의 지그 장치는 하부 플레이트와, 관통 개구가 형성된 상부 플레이트와, 이들을 합착하기 위한 고정 수단을 포함하고, 기판이 상기 하부 플레이트와 상부 플레이트 사이에 위치될 때, 상기 상부 플레이트의 관통 개구는 기판의 식각 처리될 부분이 상기 관통 개구에 노출되도록 구성되고, 상기 기판과 관통 개구는 밀봉되고, 상기 관통 개구를 통하여 식각 용액이 공급되는 것을 특징으로 한다. 또한, 상기 상부 플레이트에는 식각 용액을 담기 위한 용기를 포함하고, 상기 용기는 관통 개구와 연통하며 상기 용기에는 히터와 온도계를 포함하는 것을 특징으로 한다.The jig device in the present invention includes a lower plate, an upper plate with a through opening formed therein, and fixing means for joining them, and a through opening of the upper plate when the substrate is located between the lower plate and the upper plate. Wherein the portion to be etched of the substrate is exposed to the through opening, the substrate and the through opening are sealed, and an etching solution is supplied through the through opening. In addition, the upper plate includes a container for containing an etching solution, the container is in communication with the through opening, characterized in that the container includes a heater and a thermometer.

본 발명에서는 상업적으로 판매되는 SOI 웨이퍼를 그대로 사용할 수 있으며, 혹은 다양한 방법으로 SOI 웨이퍼를 제조하여 사용할 수도 있다. SOI 웨이퍼를 제조하는 단계는 베이스 웨이퍼 및 결합 웨이퍼를 준비하는 단계, 베이스 웨이퍼에 절연막을 형성하는 단계, 결합 웨이퍼에 수소이온을 주입하는 단계, 베이스 웨이퍼와 결합 웨이퍼를 접합하는 단계, 결합웨이퍼를 벽개하는 단계, 벽개면을 식각하여 베이스 웨이퍼 위의 절연막 위에 단결정층이 형성되도록 하는 단계를 포함하여 구성되며, 결합 웨이퍼를 벽개하는 단계에서 벽개하는 깊이를 조절하고 남아있는 있는 벽개면을 식각하는 단계에서 식각 두께를 조절하여 단결정층의 두께를 원하는 대로 조절할 수 있다. 이러한 본딩식 SOI 웨이퍼를 제조하는 방법은 본 발명 참여자의 출원 특허인 특허 출원 제2002-47351호를 참조할 수 있다.In the present invention, a commercially available SOI wafer may be used as it is, or the SOI wafer may be manufactured and used by various methods. The manufacturing of the SOI wafer includes preparing a base wafer and a bonded wafer, forming an insulating film on the base wafer, implanting hydrogen ions into the bonded wafer, bonding the base wafer and the bonded wafer, and cleaving the bonded wafer. And etching the cleaved surface so that a single crystal layer is formed on the insulating film on the base wafer, and adjusting the depth of cleaving in the cleaving the bonded wafer and etching the remaining cleaved surface. By controlling the thickness of the single crystal layer can be adjusted as desired. For a method of manufacturing such a bonded SOI wafer, reference may be made to Patent Application No. 2002-47351, which is an applicant patent of the present invention.

본 발명에 따른 가요성 필름의 제조 방법은 실리콘 단결정의 제조방법으로 예를 들어 상세히 살펴본다.The manufacturing method of the flexible film according to the present invention will be described in detail, for example, as a manufacturing method of silicon single crystal.

(실시예 1)(Example 1)

본 발명에 따른 지그를 이용한 단결정 가요성 필름의 제조에 관하여 도1 내지 도3b를 참조하여 하기에서 보다 상세하게 살펴본다.Production of a single crystal flexible film using a jig according to the present invention will be described in more detail below with reference to FIGS. 1 to 3B.

우선, 본 발명에서 사용된 지그를 설명한다. 도1에 표시한 바와 같이 지그는 상부 플레이트(701)와 하부 플레이트(700)로 구성되며 상부 플레이트와 하부 플레이트 사이에 웨이퍼(706)가 설치되도록 한다. 이러한 각 플레이트는 화학약품에 안정한 물질 예를 들면 테프론(Teflon)으로 제조된다. 상부 플레이트는 상부 플레이트와 하부 플레이트가 합착된 경우 화학 물질 용액이 담길 수 있는 화학약품 용기(bath, 702)를 상부에 구비하고 있다. 즉, 특히 웨이퍼의 에지를 지그로 잡아서 고정하는 경우 웨이퍼와 접촉하는 화학 약품 용기는 웨이퍼와 형상이 동일하여야 한다. 또한 상부 플레이트와 하부 플레이트에는 두 플레이트가 합착될 경우 두 플레이트를 고정시키기 위한 고정수단(703)이 구비된다.First, the jig used in the present invention will be described. As shown in FIG. 1, the jig includes an upper plate 701 and a lower plate 700, and a wafer 706 is installed between the upper plate and the lower plate. Each such plate is made of a chemically stable material such as Teflon. The upper plate is provided with a chemical bath 702 at the upper portion where the upper plate and the lower plate are combined to contain a chemical solution. In other words, especially when the edge of the wafer is held by the jig to be fixed, the chemical container in contact with the wafer must have the same shape as the wafer. In addition, the upper plate and the lower plate is provided with fixing means 703 for fixing the two plates when the two plates are bonded.

이러한 지그를 이용하면 웨이퍼의 한쪽 면만을 습식 식각(single-side etching)할 수 있다. 즉 식각하고자 하는 웨이퍼(706)의 면이 상부 플레이트(701)를 향하도록 하부 플레이트(700) 위에 설치하고, 상부 플레이트와 하부 플레이트를 합착하고 고정한 후 화학 약품 용기(702)에 식각액을 공급하여 노출된 웨이퍼의 한쪽 면만을 식각한다. 이때 식각 조건에 따라 테프론으로 코팅된 히터(704)와 온도계(705)를 화학약품 용기 내에 설치하고 식각 온도를 조절하게 된다.Using such a jig, only one side of the wafer may be wet-side etched. That is, the surface of the wafer 706 to be etched is installed on the lower plate 700 so as to face the upper plate 701, the upper plate and the lower plate are bonded and fixed, and then the etching solution is supplied to the chemical container 702 to expose them. Only one side of the prepared wafer is etched. At this time, the heater 704 and the thermometer 705 coated with Teflon are installed in the chemical container according to the etching conditions and the etching temperature is controlled.

지그를 이용하여 베이스 웨이퍼의 한쪽 전체면을 식각하여 제조하는 과정을 도2을 참조하여 하기에서 보다 상세하게 살펴본다.A process of etching one entire surface of the base wafer using a jig will be described in more detail below with reference to FIG. 2.

도2의 (a)와 같이 식각할 면이 위로 오게 하여, 베이스 웨이퍼(800), 그 상부면 위에 형성된 절연막(801), 절연막 위에 형성된 실리콘 단결정층(802)으로 형성된 SOI 웨이퍼를 준비한다. 준비된 웨이퍼를 상기에서 설명한 지그를 이용하여 베이스 웨이퍼 후면(800b) 전체가 노출되도록 웨이퍼 에지를 잡아서 고정한다(도2의 (b)).As shown in FIG. 2A, an SOI wafer formed of a base wafer 800, an insulating film 801 formed on an upper surface thereof, and a silicon single crystal layer 802 formed on an insulating film is prepared. Using the jig described above, the prepared wafer is held by fixing the wafer edge so that the entire base wafer rear surface 800b is exposed (Fig. 2 (b)).

상기과 같이 고정되어 노출된 베이스 웨이퍼의 후면에 KOH 용액(900)을 공급하여 베이스 웨이퍼를 식각하고(도2의 (c)), KOH 용액을 배출한 후, HF 용액(901)을 공급하여 절연막(801)을 식각하여(도2의 (d)) 순수한 실리콘 단결정 가요성 필름을 제조한다(도2의 (e)). 이때 HF 용액에 의한 절연막의 제거는 지그를 고정한 상태에서 행할 수도 있고, 지그를 풀고 피처리체 전체를 HF 용액에 담가서 행할 수도 있다.As described above, the base wafer is etched by supplying the KOH solution 900 to the rear surface of the fixed and exposed base wafer ((c) of FIG. 2), and after discharging the KOH solution, the HF solution 901 is supplied to the insulating film ( 801) is etched (FIG. 2 (d)) to produce a pure silicon single crystal flexible film (FIG. 2 (e)). At this time, removal of the insulating film by the HF solution may be performed while the jig is fixed, or the jig may be removed and the entire object to be treated may be dipped in the HF solution.

또한 상기의 단계에서 KOH 식각만을 행한 후 지그를 풀면 절연막과 실리콘 단결정층으로 이루어진 가요성 필름으로 제조할 수 있다.In addition, if only the KOH etching is performed in the above step and the jig is released, the flexible film may be made of an insulating film and a silicon single crystal layer.

지그를 이용하여 베이스 웨이퍼의 한쪽면의 일부를 식각하여 제조하는 과정을 도3a와 도3b를 참조하여 하기에서 보다 상세하게 살펴본다.A process of etching a portion of one side of the base wafer using a jig will be described in more detail below with reference to FIGS. 3A and 3B.

도3a의 (a)와 같이 베이스 웨이퍼(800), 그 위에 형성된 절연막(801), 절연막 위에 형성된 실리콘 단결정층(802)으로 형성된 SOI 웨이퍼를 준비한다. 준비된 웨이퍼를 상기에서 설명한 지그를 이용하여 베이스 웨이퍼 후면의 일부가 노출되도록 웨이퍼 주변부를 상부 플레이트로 눌러 고정한다(도3의 (b)).As shown in FIG. 3A, an SOI wafer formed of a base wafer 800, an insulating film 801 formed thereon, and a silicon single crystal layer 802 formed over the insulating film is prepared. Using the jig described above, the prepared wafer is pressed to fix the wafer peripheral portion to the upper plate so that a part of the back surface of the base wafer is exposed (Fig. 3 (b)).

상기과 같이 고정되어 노출된 베이스 웨이퍼의 후면에 KOH 용액을 공급하여베이스 웨이퍼를 식각하고(도3a의 (c)), KOH 용액을 배출한 후, HF 용액을 공급하여 절연막을 식각한다.(도3a의 (d)) 즉, KOH 용액에 의해 베이스 웨이퍼가 식각되며 절연막이 식각 저지층의 역할을 하게 된다. 이후 KOH 용액을 배출 한 후, HF 용액을 공급하면 HF에 의해 절연막이 식각된다. 이때 HF 용액에 의한 절연막의 제거는 지그를 고정한 상태에서 행할 수도 있고(도3a의 (d)), 지그를 풀고 피처리체 전체를 HF 용액에 담가서 행할 수도 있다(도3b의 (e)).The base wafer is etched by supplying a KOH solution to the rear surface of the fixed and exposed base wafer as described above (FIG. 3A), and after discharging the KOH solution, the HF solution is supplied to etch the insulating film. (D)) In other words, the base wafer is etched by the KOH solution and the insulating film serves as an etch stop layer. Thereafter, after discharging the KOH solution, when HF solution is supplied, the insulating film is etched by HF. At this time, the insulating film by the HF solution may be removed while the jig is fixed (Fig. 3 (a)), or the jig may be removed and the whole object to be treated may be dipped in the HF solution (Fig. 3 (b)).

상기과 같이 식각된 피처리체의 주변부를 커팅하여 순수한 실리콘 단결정 가요성 필름을 제조한다(도3b의 (f)).The peripheral portion of the object to be etched as described above is cut to prepare a pure silicon single crystal flexible film (FIG. 3B).

또한 상기의 단계에서 KOH 식각만을 행한 후 피처리체의 주변부를 커팅하면 절연막과 실리콘 단결정층으로 이루어진 가요성 필름으로 제조할 수 있다.In addition, if only the KOH etching is performed in the above step and the peripheral portion of the object is cut, the flexible film may be made of an insulating film and a silicon single crystal layer.

상기의 지그를 이용하여 웨이퍼의 한 면만을 식각하는 방법은 단순한 과정을 거쳐 용이하게 단결정 가요성 필름을 제조할 수 있다. 즉, 별도의 공정없이 베이스 웨이퍼의 후면을 지그를 이용하여 식각하므로 공정단계를 감소시킨다. 또한, 필요 없는 웨이퍼 주변부를 용이하게 제거할 수 있으며, 상부 플레이트의 화학약품 용기의 형상을 변화시켜 원하는 형상의 가요성 필름으로 제조할 수 있다. 즉, 원형의 웨이퍼를 사각통형 화학약품 용기를 가진 지그를 이용하여 주변부를 잡아서 식각하고 주변부를 커팅하면 사각 형상의 단결정 가요성 필름을 얻을 수 있다.The method for etching only one side of the wafer using the jig can easily produce a single crystal flexible film through a simple process. That is, since the back surface of the base wafer is etched using a jig without any additional process, the process step is reduced. In addition, the unnecessary peripheral portion of the wafer can be easily removed, and the shape of the chemical container of the upper plate can be changed to produce a flexible film having a desired shape. That is, a circular wafer is caught and etched using a jig having a rectangular cylindrical chemical container, and the peripheral portion is cut to obtain a rectangular single crystal flexible film.

(실시예 2)(Example 2)

본 발명에 따른 단결정 가요성 필름의 제조에 관하여 도4 내지 도5b를 참조하여 하기에서 보다 상세하게 설명한다.The production of the single crystal flexible film according to the present invention will be described in more detail below with reference to FIGS. 4 to 5B.

실리콘 베어 웨이퍼를 베이스 웨이퍼(100) 및 결합 웨이퍼(200)로 준비한다. 도5a의 (a)에 도시된 바와 같이, 베이스 웨이퍼의 한쪽 면에 절연막(101, 102)을 일정한 두께로 형성한다. 이때 절연막은 실리콘 질화막(Si₃N₄, 101)으로 형성하고 그 위에 실리콘 산화막(102)을 일정 두께로 형성한다. 실리콘 산화막은 화학기상증착 방법으로 제조될 수 있다. 도5a의 (b)에 도시된 바와 같이, 결합 웨이퍼(200)는 표면으로부터 소정의 깊이에 불순물 이온을 주입하여 불순물 이온 주입부(201)를 형성한다. 이때 불순물로 수소 이온을 저전압 이온 주입 방법으로 주입하며, 주입된 수소이온의 투영비정거리(Rp)가 결합 웨이퍼의 표면으로부터 가까운, 예를 들어 100 내지 500 nm 범위 내에서 형성되도록 한다.The silicon bare wafer is prepared as the base wafer 100 and the bonded wafer 200. As shown in Fig. 5A (a), insulating films 101 and 102 are formed on one side of the base wafer to have a constant thickness. At this time, the insulating film is formed of a silicon nitride film (Si ₃ N ₄ , 101) and a silicon oxide film 102 is formed on it. The silicon oxide film may be manufactured by chemical vapor deposition. As shown in FIG. 5A (b), the bonded wafer 200 implants impurity ions to a predetermined depth from the surface to form an impurity ion implantation portion 201. At this time, hydrogen ions are implanted with a low voltage ion implantation method, and the projection specific distance Rp of the implanted hydrogen ions is formed to be close to the surface of the bonding wafer, for example, within a range of 100 to 500 nm.

상기와 같이 제조된 절연막이 형성된 베이스 웨이퍼(100)와 수소이온이 주입된 결합 웨이퍼(200)를 세정하고 도5a의 (c)와 같이 본딩한다. 이때 세정은 본딩 강도를 좋게 하기 위해 친수성(hydrophilic) 세정을 실시하며, 세정 후 가능한 빠른 시간 내에 도5a의 (c)와 같이 수직 본딩을 행한다. 수직 본딩 시에는 베이스 웨이퍼(100)와 결합 웨이퍼(200)를 서로 마주 보게 한 후 웨이퍼의 한쪽 끝단에서부터 서서히 접착시킨다. 이렇게 본딩하여 도5a의 (d)와 같이 두 장의 웨이퍼가 상하로 포개진 상태로 제조한다.The base wafer 100 having the insulating film formed as described above and the bonded wafer 200 into which the hydrogen ions are injected are cleaned and bonded as shown in FIG. 5A. In this case, hydrophilic cleaning is performed to improve bonding strength, and vertical bonding is performed as shown in FIG. 5A (c) as soon as possible after the cleaning. In the vertical bonding, the base wafer 100 and the bonded wafer 200 face each other, and are gradually bonded from one end of the wafer. Thus bonding, two wafers are manufactured in a state of being stacked up and down as shown in Fig. 5A.

상기와 같이 본딩된 두 장의 웨이퍼를 저온에서 열처리하여 상기의 결합 웨이퍼의 불순물 이온 주입부를 도5a의 (e)와 같이 벽개시키고, 벽개된 표면을 식각 및 CMP(chemical mechanical polishing) 등의 방법으로 처리하여 원하는 두께만큼가공하여 실리콘 단결정층(202)을 제조한다.(도5b의 (f)). 이때 실리콘 단결정층은 응용 분야를 고려하여 두께를 적절하게 조절할 수 있다.The two bonded wafers are heat-treated at low temperature to cleave the impurity ion implantation portion of the bonded wafer as shown in Fig. 5A, and the cleaved surface is treated by etching or chemical mechanical polishing (CMP). The silicon single crystal layer 202 is manufactured by processing to a desired thickness. (FIG. 5B). In this case, the silicon single crystal layer may be appropriately adjusted in thickness in consideration of an application field.

상기와 같이 베이스 웨이퍼(100) 상에 제조된 단결정층(202) 위에 도2의 (g)와 같이 보호 절연막(300, 301)을 형성한다. 이 보호 절연막은 베이스 웨이퍼를 식각 방법으로 제거할 때 식각용액으로부터 실리콘 단결정층을 보호하기 위한 막으로 우선 산화막(300)을 형성하고 그 위에 실리콘 질화막(301)을 형성한다.As described above, the protective insulating layers 300 and 301 are formed on the single crystal layer 202 manufactured on the base wafer 100 as shown in FIG. The protective insulating film is a film for protecting the silicon single crystal layer from the etching solution when the base wafer is removed by the etching method. First, an oxide film 300 is formed and a silicon nitride film 301 is formed thereon.

상기와 같이 실리콘 단결정층 위에 보호 절연막(300, 301)을 형성한 후 이를 KOH 용액에 디핑하여 습식 식각하면 베이스 웨이퍼가 제거된다. 이때, 식각 온도, 식각 용액의 농도 등을 조절하여 식각 조건을 제어 할 수 있다.When the protective insulating layers 300 and 301 are formed on the silicon single crystal layer as described above, the base wafer is removed by wet etching by dipping them in the KOH solution. In this case, the etching conditions may be controlled by adjusting the etching temperature and the concentration of the etching solution.

상기와 같이 베이스 웨이퍼가 제거되면 도5b의 (h)와 같이 실리콘 단결정층의 상하부에 절연막이 남아 있게 되며, 이 상태에서 단결정층과 절연막의 두께가 충분히 얇게 되어 가요성이 어느 정도 확보된다. 이러한 필름을 HF 용액에서 습식 식각하여 상하부의 절연막을 실리콘 질화막 및 실리콘 산화막의 순서로 전부 제거하면 실리콘 단결정층만 남아 도5b의 (j)와 같이 순수한 단결정 가요성 필름으로 제조된다. 또한 상부나 하부의 일면의 절연막만 식각에 의해 제거하면 절연막과 실리콘 단결정층으로 이루어진 가요성 필름으로 제조할 수 있다.When the base wafer is removed as described above, the insulating film remains on the upper and lower portions of the silicon single crystal layer as shown in Fig. 5B (h). In this state, the thickness of the single crystal layer and the insulating film is sufficiently thin, thereby securing some flexibility. When the film is wet etched in the HF solution and the upper and lower insulating films are completely removed in the order of the silicon nitride film and the silicon oxide film, only the silicon single crystal layer remains, thereby forming a pure single crystal flexible film as shown in FIG. 5B. In addition, if only the insulating film on one surface of the upper or lower portion is removed by etching, it can be made of a flexible film composed of the insulating film and the silicon single crystal layer.

(실시예 3)(Example 3)

본 발명에 따른 그라인딩에 의한 단결정 가요성 필름의 제조에 관하여 도6 내지 도7b를 참조하여 하기에서 보다 상세하게 살펴본다.The preparation of the single crystal flexible film by grinding according to the present invention will be described in more detail below with reference to FIGS. 6 to 7B.

도7a의 (a)와 같이 베이스 웨이퍼(600), 그 위에 형성된 절연막(601), 그 절연막 위에 형성된 실리콘 단결정층(602)으로 형성된 SOI 웨이퍼를 준비한다. 이러한 SOI 웨이퍼는 SIMOX(separation by implanted oxygen) 웨이퍼 혹은 본딩(bonding)에 의한 SOI 웨이퍼로 제조될 수 있으며, 상업적으로 판매되는 웨이퍼를 사용할 수도 있다. 이때 절연막의 두께는 가능한 두꺼운 것을 사용하며, 단결정층의 두께는 응용분야에 따라 조절한다.As shown in Fig. 7A, an SOI wafer formed of a base wafer 600, an insulating film 601 formed thereon, and a silicon single crystal layer 602 formed on the insulating film is prepared. Such SOI wafers may be made of a separation by implanted oxygen (SIMOX) wafer or a SOI wafer by bonding, or may be a commercially available wafer. At this time, the thickness of the insulating film is used as thick as possible, the thickness of the single crystal layer is adjusted according to the application field.

상기와 같이 준비된 SOI 웨이퍼 위에 보호용 절연막(603, 604)을 형성한다.(도7a의 (b), 도7a의 (c)) 이 보호용 절연막은 베이스 웨이퍼를 제거할 때 실리콘 단결정층을 보호하기 위한 막으로 우선 실리콘 산화막(603)을 형성하고(도7a의 (b)) 그 위에 실리콘 질화막(604)을 형성한다(도7a의 (c)).Protective insulating films 603 and 604 are formed on the SOI wafer prepared as described above (Figs. 7A and 7A). This protective insulating film is used to protect the silicon single crystal layer when the base wafer is removed. A silicon oxide film 603 is first formed of a film (FIG. 7A (b)), and a silicon nitride film 604 is formed thereon (FIG. 7A (c)).

상기와 같이 형성된 절연막 위에 접착제로서 왁스(605)를 코팅한 후(도7a의 (d)), 그 위에 보조지지 웨이퍼(606)을 부착한다(도7a의 (e)). 이때 왁스는 물에도 잘 녹은 수용성을 선택할 수 있으며, 보조지지 웨이퍼(606)의 부착은 수직 혹은 수평 본딩에 의해 이루어진다. 보조지지 웨이퍼(606)은 후속의 그라인딩 공정에서 SOI 웨이퍼를 보호하고 공정을 용이하게 하기 위한 것이다. 즉, SOI 웨이퍼를 그라인딩할 때 웨이퍼가 그라인딩되면서 두께가 얇아져서 웨이퍼가 그라인딩용 척 내에서 깨지는 문제점이 발생하는 데, 보조지지 웨이퍼(606)를 부착한 후 SOI 웨이퍼를 그라인딩하게 되면 SOI 웨이퍼의 두께가 얇게 그라인딩 되어도 깨지지 않고 웨이퍼가 척 내에 안전하게 유지될 수 있다.After the wax 605 is coated with the adhesive on the insulating film formed as described above (FIG. 7A (d)), the auxiliary support wafer 606 is attached thereon (FIG. 7A (e)). In this case, the wax may select water solubility well dissolved in water, and the auxiliary support wafer 606 may be attached by vertical or horizontal bonding. Auxiliary support wafer 606 is for protecting and facilitating the SOI wafer in subsequent grinding processes. In other words, when grinding the SOI wafer, the wafer is ground and the thickness becomes thin, resulting in a problem that the wafer is broken in the grinding chuck. When the SOI wafer is ground after the auxiliary supporting wafer 606 is attached, the thickness of the SOI wafer is increased. Even though the grinding is thin, the wafer can be safely held in the chuck without breaking.

상기와 같이 보조지지 웨이퍼(606)가 부착된 상태에서 도7b의 (f)와 같이 베이스 웨이퍼를 소정 두께까지 그라인딩한다. 이때 그라인딩 두께는 자유롭게 조절할 수 있다.With the auxiliary support wafer 606 attached as described above, the base wafer is ground to a predetermined thickness as shown in FIG. 7B (f). At this time, the grinding thickness can be freely adjusted.

상기와 같이 그라인딩한 후, 수용액 혹은 화학 약품을 이용하여 왁스를 녹임으로서 보조지지 웨이퍼(606)을 분리시킨다(도7b의 (g)).After grinding as above, the auxiliary supporting wafer 606 is separated by dissolving the wax using an aqueous solution or a chemical (Fig. 7B (g)).

상기와 같이 보조지지 웨이퍼(606)를 제거한 후 이를 KOH 용액에서 습식 식각하여 그라인딩되고 남아 있는 베이스 웨이퍼의 잔여물(600a)을 제거한다.(도7b의 (h))After removing the auxiliary support wafer 606 as described above, it is wet etched in the KOH solution to remove the residue 600a of the ground and remaining ground wafer (FIG. 7B (h)).

상기와 같이 베이스 웨이퍼가 제거되면 7b의 (h)와 같이 실리콘 단결정층(602)의 상하부에 절연막(604, 603, 601)이 남아 있게 되며, 이 상태에서 단결정층과 절연막의 두께가 충분히 얇게 되어 가요성이 어느 정도 확보된다. 이러한 필름을 HF 용액에서 습식 식각하여 상하부의 절연막을 실리콘 질화막 및 실리콘 산화막의 순서로 전부 제거하면 도7b의 (i)와 같이 실리콘 단결정층만 남아 순수한 단결정 가요성 필름으로 제조된다. 또한 상부나 하부의 일면의 절연막만 식각에 의해 제거하면 절연막과 실리콘 단결정층으로 이루어진 가요성 필름이 제조될 수 있다.When the base wafer is removed as described above, the insulating films 604, 603, and 601 remain on the upper and lower portions of the silicon single crystal layer 602 as shown in (h) of 7b. In this state, the thickness of the single crystal layer and the insulating film is sufficiently thin. Some degree of flexibility is ensured. When the film is wet etched in HF solution and the upper and lower insulating films are completely removed in the order of the silicon nitride film and the silicon oxide film, only the silicon single crystal layer remains as shown in (i) of FIG. 7B, thereby forming a pure single crystal flexible film. In addition, if only the insulating film on one surface of the upper or lower portion is removed by etching, a flexible film including the insulating film and the silicon single crystal layer may be manufactured.

이러한 방법에 의해 가요성 필름을 제조하면, KOH 용액에서의 식각 시간을 현저하게 단축시킬 수 있으며, 소정 두께까지 기계적으로 연마하므로 식각 편평도가 양호하다. 또한, 본 실시예의 박형화 방법에 의해 상업적으로 시판되는 SOI 웨이퍼로부터 단결정 가요성 필름을 용이하게 제조할 수 있다.When the flexible film is produced by this method, the etching time in the KOH solution can be significantly shortened, and the etching flatness is good because it is mechanically polished to a predetermined thickness. In addition, a single crystal flexible film can be easily produced from a commercially available SOI wafer by the thinning method of this embodiment.

(실시예 4)(Example 4)

본 발명에 따른 소자가 형성된 단결정 가요성 필름의 제조에 관하여 도8 및도9을 참조하여 하기에서 보다 상세하게 살펴본다.The manufacturing of the single crystal flexible film having the device according to the present invention will be described in more detail below with reference to FIGS. 8 and 9.

도8의 (a)와 같이 베이스 웨이퍼(1000), 그 위에 형성된 절연막(1001), 절연막 위에 형성된 실리콘 단결정층(1002)으로 형성된 SOI 웨이퍼(1006)를 준비한다.As shown in Fig. 8A, an SOI wafer 1006 formed of a base wafer 1000, an insulating film 1001 formed thereon, and a silicon single crystal layer 1002 formed on the insulating film is prepared.

상기와 같이 준비된 SOI 웨이퍼의 단결정층에 일반적인 반도체 제조 공정을 이용하여 각종 전자 소자를 형성한다(도8의 (b)). 이러한 전자 소자(1004)는 원하는 목적에 따라 다양하게 제조될 수 있다. 즉, 각종 트랜지스터 및 TFT 어레이, 로직 회로 등 원하는 특성에 따라 설계되고 반도체 제조 공정을 이용하여 제조될 수 있다.Various electronic devices are formed on the single crystal layer of the SOI wafer prepared as described above using a general semiconductor manufacturing process (Fig. 8 (b)). The electronic device 1004 may be manufactured in various ways according to the desired purpose. That is, it can be designed according to desired characteristics such as various transistors, TFT arrays, logic circuits, etc., and can be manufactured using semiconductor manufacturing processes.

상기와 같이 각종 소자가 형성된 소자형성층 위에 소자를 보호하기 위한 보호막(1005)(도8의 (c))을 형성한다. 이러한 보호막은 일반적인 패시베이션 막 및 유기물 절연막 등을 사용할 수 있다.As described above, a protective film 1005 (Fig. 8C) is formed on the element formation layer on which various elements are formed to protect the element. As the passivation film, a general passivation film, an organic insulating film, or the like can be used.

상기와 같이 소자층이 제조된 SOI 웨이퍼에서 베이스 웨이퍼(1000)를 제거하여 가요성 필름을 제조한다(도8의 (d)). 이때 베이스 웨이퍼의 제거는 상기 실시예 1 내지 실시예 3과 동일한 방법으로 실시될 수 있다.As described above, the base wafer 1000 is removed from the SOI wafer on which the device layer is manufactured to manufacture a flexible film (FIG. 8 (d)). At this time, the removal of the base wafer can be carried out in the same manner as in the first to third embodiments.

상기와 같이 제조된 가요성 필름은 도9에 나타낸 바와 같이 단결정 실리콘 위에 원하는 소자가 형성된 유연성이 충분한 가요성 필름 상태이다. 도9의 (a)는 가요성이 풍부한 순수한 실리콘 단결정층 위에 소자가 형성된 가요성 필름이며 도9의 (b)는 절연막과 실리콘 단결정층으로 이루어진 가요성 필름 위에 소자가 형성된 형태로 절연막이 핸들링시에 실리콘 단결정층 및 소자를 보호하게 된다.As described above, the flexible film produced as described above is in a flexible film state with sufficient flexibility in which a desired element is formed on single crystal silicon. FIG. 9 (a) is a flexible film in which an element is formed on a pure silicon single crystal layer rich in flexibility, and FIG. 9 (b) is an element formed on a flexible film composed of an insulating film and a silicon single crystal layer. To protect the silicon single crystal layer and the device.

(실시예 5)(Example 5)

본 발명에 따른 그라인딩과 지그를 이용한 단결정 가요성 필름의 제조에 관하여 도10 내지 도11c를 참조하여 하기에서 보다 상세하게 살펴본다.The manufacturing of the single crystal flexible film using the grinding and jig according to the present invention will be described in more detail below with reference to FIGS. 10 to 11C.

도11a의 (a)와 같이 베이스 웨이퍼(600), 그 위에 형성된 매몰 절연막(601), 그 매몰 절연막(601) 위에 형성된 실리콘 단결정층(602)으로 형성된 SOI 웨이퍼를 준비한다. 이때 매몰 절연막(601)의 두께는 가능한 두꺼운 것을 사용하며, 단결정층의 두께는 응용분야에 따라 조절한다.As shown in Fig. 11A, an SOI wafer formed of a base wafer 600, a buried insulating film 601 formed thereon, and a silicon single crystal layer 602 formed on the buried insulating film 601 is prepared. At this time, the thickness of the buried insulating film 601 is used as thick as possible, the thickness of the single crystal layer is adjusted according to the application.

상기와 같이 준비된 SOI 웨이퍼 위에 접착제로서 왁스(605)를 코팅한 후(도11a의 (b)), 그 위에 보조지지 웨이퍼(606)을 부착한다(도11a의 (c)). 이때 왁스는 물에도 잘 녹은 수용성을 선택할 수 있으며, 보조지지 웨이퍼(606)의 부착은 수직 혹은 수평 본딩에 의해 이루어진다. 보조지지 웨이퍼(606)은 후속의 그라인딩 공정에서 SOI 웨이퍼를 보호하고 공정을 용이하게 하기 위한 것이다. 이때 보조지지 웨이퍼를 부착하기 전에 단결정층(602) 위에 보호 절연막을 형성할 수도 있다.After the wax 605 is coated with the adhesive on the SOI wafer prepared as described above (Fig. 11A (b)), the auxiliary support wafer 606 is attached thereon (Fig. 11A (c)). In this case, the wax may select water solubility well dissolved in water, and the auxiliary support wafer 606 may be attached by vertical or horizontal bonding. Auxiliary support wafer 606 is for protecting and facilitating the SOI wafer in subsequent grinding processes. In this case, a protective insulating layer may be formed on the single crystal layer 602 before attaching the auxiliary support wafer.

상기와 같이 보조지지 웨이퍼(606)가 부착된 상태에서 도11a의 (d)와 같이 베이스 웨이퍼를 소정 두께까지 그라인딩한다. 이때 그라인딩 두께는 자유롭게 조절할 수 있다. 보조지지 웨이퍼를 부착한 상태에서는 그라인딩시에도 SOI 웨이퍼가 보호될 수 있으므로 충분히 얇게 그라인딩할 수 있다. 예를 들면 50 ㎛까지 그라인딩할 수 있다.In the state where the auxiliary support wafer 606 is attached as described above, the base wafer is ground to a predetermined thickness as shown in FIG. At this time, the grinding thickness can be freely adjusted. In the state where the auxiliary support wafer is attached, the SOI wafer can be protected even during grinding, so that the grinding can be performed sufficiently thin. For example, grinding can be performed up to 50 μm.

상기와 같이 그라인딩한 후, 도11b 또는 도11c와 같이 지그를 사용하여 다음과 같이 식각한다. 이때 그라인딩을 하기 위해 지지대로 사용되는 보조지지 웨이퍼(606)는 상기의 과정에서 식각과정 전에 제거할 수도 있고 식각과정이 끝난 후에 제거할 수도 있다. 우선, 도11b를 참조하여 보조지지 웨이퍼를 식각과정 후에 제거하는 과정을 기준으로 하기에서 보다 상세하게 살펴본다.After grinding as above, using a jig as shown in Fig. 11b or 11c is etched as follows. In this case, the auxiliary support wafer 606 used as the support for grinding may be removed before the etching process or after the etching process is finished. First, referring to FIG. 11B, the auxiliary support wafer will be described in detail below based on a process of removing the auxiliary support wafer after the etching process.

도11b의 (a)와 같이 상기에서 소정 두께까지 베이스 웨이퍼를 그라인딩한 웨이퍼를 준비하여 베이스 웨이퍼 후면(소정 두께까지 그라인딩한 면) 전체가 노출되도록 지그로 웨이퍼 에지를 잡아서 고정한다(도11b의 (a)).As shown in Fig. 11B, a wafer obtained by grinding the base wafer to a predetermined thickness is prepared, and the wafer edge is held by a jig so as to expose the entire back side of the base wafer (the surface ground to a predetermined thickness) (Fig. 11B (Fig. 11B). a)).

상기과 같이 고정되어 노출된 베이스 웨이퍼의 후면에 KOH 용액(900)을 공급하여 베이스 웨이퍼를 식각한다(도11b의 (b)). 이때 KOH 용액에 의해 베이스 웨이퍼가 식각되며 매몰 절연막(601)이 식각 저지층의 역할을 하게 된다. KOH 용액을 배출한 후, HF 용액(901)을 공급하여 매몰 절연막(601)을 식각한다(도11b의 (c)). HF 용액(901)을 배출한 후 왁스(605)와 보조지지 웨이퍼(606)을 제거하여(도11b의 (d)) 순수한 실리콘 단결정 가요성 필름을 제조한다(도11b의 (e)).The base wafer is etched by supplying the KOH solution 900 to the rear surface of the fixed and exposed base wafer as described above (FIG. 11B (b)). At this time, the base wafer is etched by the KOH solution and the buried insulating film 601 serves as an etch stop layer. After discharging the KOH solution, the HF solution 901 is supplied to etch the buried insulating film 601 (Fig. 11B (c)). After discharging the HF solution 901, the wax 605 and the auxiliary support wafer 606 are removed (FIG. 11B) to produce a pure silicon single crystal flexible film (FIG. 11B).

또한 상기의 단계에서 KOH 식각만을 행한 후 지그를 풀고 왁스와 보조지지 웨이퍼를 제거하면 매몰 절연막과 실리콘 단결정층으로 이루어진 가요성 필름으로 제조할 수 있다.In addition, after the KOH etching is performed only in the above step, the jig is released and the wax and the auxiliary support wafer are removed. Thus, the flexible film may be made of a buried insulating film and a silicon single crystal layer.

도11c는 지그를 이용하여 베이스 웨이퍼의 한쪽면의 일부를 식각하여 제조하는 과정을 나타낸다. 이 방법을 활용하면 피처리체의 불필요한 부분까지 식각하는 것을 피할 수 있는데 즉, 원하는 모양에 따라 식각 지그를 제작하여 피처리체를 식각한 후 불필요한 부분을 절단하여 원하는 형태의 단결정층을 얻을 수 있다. 이때 불필요한 보조지지 웨이퍼(606)까지 절단해야 하는 불필요한 공정을 피하기 위해식각공정 전에 왁스(605)와 보조지지 웨이퍼(606)를 제거하기도 한다. 하기에서 보다 상세하게 살펴본다.11C illustrates a process of etching a portion of one side of the base wafer by using a jig. By using this method, it is possible to avoid etching even the unnecessary part of the target object, that is, by forming an etching jig according to the desired shape, after etching the target object and cutting the unnecessary part to obtain a single crystal layer having a desired shape. In this case, the wax 605 and the auxiliary support wafer 606 may be removed before the etching process in order to avoid an unnecessary process of cutting the unnecessary auxiliary support wafer 606. Look in more detail below.

상기와 동일하게 베이스 웨이퍼를 소정 두께까지 그라인딩한 웨이퍼를 준비하여(도11a의 d 참조)수용액 혹은 화학 약품을 이용하여 왁스를 녹임으로서 보조지지 웨이퍼(606)을 분리시킨 후, 도11c의 (a)와 같이 상기에서 설명한 지그를 이용하여 베이스 웨이퍼 후면의 일부가 노출되도록 웨이퍼 주변부를 상부 플레이트로 눌러 고정한다(도11c의 (a)).In the same manner as above, a wafer obtained by grinding the base wafer to a predetermined thickness is prepared (see d in FIG. 11a), and the auxiliary supporting wafer 606 is separated by melting the wax using an aqueous solution or a chemical, and then, the process shown in FIG. By using the jig described above, the wafer periphery is fixed to the upper plate so that a part of the back surface of the base wafer is exposed (FIG. 11C (a)).

상기와 같이 고정되어 노출된 베이스 웨이퍼의 후면에 KOH 용액(900)을 공급하여 베이스 웨이퍼를 식각하고(도11c의 (b)), KOH 용액(900)을 배출한다. 이때 실리콘 단결정층(602)의 하부에 매몰 절연막(601)이 남아 있게 되며, 이 상태에서 단결정층(602)과 매몰 절연막(601)의 두께가 충분히 얇게 되어 가요성이 확보되고 매몰 절연막(601)과 실리콘 단결정층(602)으로 이루어진 가요성 필름으로 활용할 수 있다. 실리콘 단결정층(602)만을 활용하려면, 그 다음으로 HF 용액(901)을 공급하여 매몰 절연막(601)을 식각하고(도11c의 (c)), HF 용액을 배출한 후(도11c의 (d)) 상기와 같이 식각된 피처리체의 주변부를 절단하여(도11c의 (e)) 순수한 실리콘 단결정 가요성 필름(602)을 제조한다(도11c의 (f)).As described above, the base wafer is etched by supplying the KOH solution 900 to the rear surface of the fixed and exposed base wafer ((b) of FIG. 11C), and the KOH solution 900 is discharged. At this time, the buried insulating film 601 remains at the lower portion of the silicon single crystal layer 602. In this state, the thickness of the single crystal layer 602 and the buried insulating film 601 is sufficiently thin to ensure flexibility and to bury the buried insulating film 601. And the silicon single crystal layer 602 can be utilized as a flexible film. To utilize only the silicon single crystal layer 602, the HF solution 901 is then supplied to etch the buried insulating film 601 (FIG. 11C), and the HF solution is discharged (D in FIG. 11C). )) The peripheral portion of the object to be etched as described above is cut (FIG. 11C) to produce a pure silicon single crystal flexible film 602 (FIG. 11C).

(실시예 6)(Example 6)

본 발명에 따른 그라인딩과 지그를 이용한 단결정 가요성 필름의 제조에 관하여 도12 내지 도13b를 참조하여 하기에서 보다 상세하게 살펴본다.The manufacturing of the single crystal flexible film using the grinding and jig according to the present invention will be described in more detail below with reference to FIGS. 12 to 13B.

도13a의 (a)와 같이 베이스 웨이퍼(600), 그 위에 형성된 매몰 절연막(601),그 매몰 절연막(601) 위에 형성된 실리콘 단결정층(602)으로 형성된 SOI 웨이퍼를 준비한다. 이때 매몰 절연막(601)의 두께는 가능한 두꺼운 것을 사용하며, 단결정층의 두께는 응용분야에 따라 조절한다.As shown in Fig. 13A (a), an SOI wafer formed of a base wafer 600, a buried insulating film 601 formed thereon, and a silicon single crystal layer 602 formed on the buried insulating film 601 is prepared. At this time, the thickness of the buried insulating film 601 is used as thick as possible, the thickness of the single crystal layer is adjusted according to the application.

상기와 같이 준비된 SOI 웨이퍼 위에 보호용 절연막(603, 604)을 형성한다. 이 보호용 절연막은 베이스 웨이퍼를 제거할 때 실리콘 단결정층을 보호하기 위한 막으로 우선 실리콘 산화막(603)을 형성하고(도13a의 (b)) 그 위에 실리콘 질화막(604)을 형성한다(도13a의 (c)).Protective insulating films 603 and 604 are formed on the SOI wafer prepared as described above. This protective insulating film is a film for protecting a silicon single crystal layer when the base wafer is removed, and a silicon oxide film 603 is first formed (FIG. 13A (b)) and a silicon nitride film 604 is formed thereon (FIG. 13A (c)).

상기와 같이 보호 절연막이 형성된 SOI 웨이퍼를 연마기를 이용하여 베이스 웨이퍼의 후면을 소정 두께까지 그라인딩한다.(도13a의 d) 보조지지 웨이퍼를 사용하지 않는 경우는 그라인딩시에 SOI 웨이퍼가 그라인딩용 척에서 깨어지는 문제가 발생할 수 있으므로 그라인딩 후 남은 베이스 웨이퍼의 두께를 비교적 두껍게 한다. 즉, 남는 베이스 웨이퍼의 두께를 적어도 150 ㎛이상 남기면서 원하는 두께로 자유롭게 조절한다.As described above, the back surface of the base wafer is ground to a predetermined thickness by using a polishing machine on the SOI wafer on which the protective insulating film is formed (Fig. 13 (a)). Since the problem of cracking may occur, the thickness of the base wafer remaining after grinding is relatively thick. That is, the thickness of the remaining base wafer is freely adjusted to the desired thickness while leaving at least 150 μm or more.

또한 본 실시예에서는 보조지지 웨이퍼를 사용하지 않는 경우를 설명하고 있으나, 베이스 웨이퍼를 그라인딩하기 전에 상기 실시예5와 동일한 방법으로 상기의 보호 절연막 위에 보조지지 웨이퍼를 부착하고 그라인딩 공정을 진행할 수도 있다.In this embodiment, the auxiliary support wafer is not used. However, before the base wafer is ground, the auxiliary support wafer may be attached onto the protective insulating film in the same manner as in Example 5, and the grinding process may be performed.

상기와 같이 그라인딩한 후, 지그를 사용하여 그라인딩 후 남은 베이스 웨이퍼(600b)를 다음과 같이 식각한다.After grinding as described above, the base wafer 600b remaining after grinding using the jig is etched as follows.

도13b는 지그를 이용하여 베이스 웨이퍼의 한쪽면의 일부를 식각하여 제조하는 과정을 나타낸다. 이 방법을 활용하면 피처리체의 불필요한 부분까지 식각하는것을 피할 수 있다. 즉, 원하는 모양에 따라 식각 지그를 제작하여 피처리체의 원하는 부분만을 식각한 후, 식각되지 않은 불필요한 부분을 절단하여 원하는 형태의 단결정층을 얻을 수 있다. 하기에서 보다 상세하게 살펴본다.13B illustrates a process of etching a portion of one side of the base wafer using a jig. By using this method, you can avoid etching unnecessary parts of the workpiece. That is, the etching jig may be manufactured according to a desired shape to etch only a desired portion of the object to be processed, and then unnecessary portions not etched may be cut to obtain a single crystal layer having a desired shape. Look in more detail below.

도13a의 (g)와 같이 소정 두께까지 베이스 웨이퍼를 그라인딩한 후, 도13b의 (a)와 같이 지그를 이용하여 베이스 웨이퍼 후면의 일부가 노출되도록 웨이퍼 주변부를 상부 플레이트로 눌러 고정한다(도13b의 (a)).After grinding the base wafer to a predetermined thickness as shown in Fig. 13A (g), the wafer periphery is fixed with the upper plate to expose a portion of the back side of the base wafer using a jig as shown in Fig. 13B (A) (Fig. 13B). (A)).

상기와 같이 고정되어 노출된 베이스 웨이퍼의 후면에 KOH 용액(900)을 공급하여 그라인딩 후 남은 베이스 웨이퍼(600b)를 식각하고(도13b의 (b)), KOH 용액을 배출한다. 그 다음으로 도13b의 (c)와 같이 매몰 절연막(601)이 드러난 웨이퍼에 HF 용액(901)을 공급하여 매몰 절연막(601)을 제거한다. 이때 실리콘 단결정층과 매몰 절연막으로 이루어진 가요성 필름을 활용하려면 매몰 절연막(601)은 그대로 두고 대면하는 면의 보호 절연막(603, 604)만 제거할 수 있다. 즉, 웨이퍼를 뒤집어서 웨이퍼의 다른면에 마련된 보호 절연막(603, 604)을 지그로 고정하여 HF 용액을 사용하여 제거한다. 마찬가지로 원하는 형태의 가요성 필름을 얻기 위해 지그를 이용하여 식각할 면의 일부가 노출되도록 웨이퍼 주변부를 상부 플레이트로 눌러 고정한 다음 식각하여 피처리체의 식각되지 않은 부분을 절단하면 용이하게 원하는 형태의 가요성 필름을 제조할 수 있다.The KOH solution 900 is supplied to the rear surface of the fixed and exposed base wafer as described above to etch the remaining base wafer 600b after grinding ((b) of FIG. 13B), and discharge the KOH solution. Next, as shown in FIG. 13B (c), the HF solution 901 is supplied to the wafer where the buried insulating film 601 is exposed to remove the buried insulating film 601. In this case, in order to utilize the flexible film including the silicon single crystal layer and the buried insulating film, the buried insulating film 601 may be left as it is and only the protective insulating films 603 and 604 of the facing surface may be removed. That is, the wafer is turned upside down, and the protective insulating films 603 and 604 provided on the other side of the wafer are fixed with a jig and removed using an HF solution. Similarly, to obtain a flexible film of a desired shape, a part of the surface to be etched using a jig is exposed by pressing the upper part of the wafer with a top plate, and then etched to cut an unetched portion of the object to be easily processed. Films can be produced.

상기의 과정을 도면과 함께 설명하면, 도13b의 (c)에서 HF 용액(901)을 공급하여 절연막을 식각하고(도13b의 (c)), HF 용액을 배출한 후(도13b의 (d)), 식각된 피처리체의 주변부를 절단한다(도13b의 (e)). 다시 웨이퍼를 뒤집어서 보호 절연막(603, 604)을 제거하는 단계를 실시한다. 즉, 지그로 식각할 보호 절연막이 있는 면이 노출되도록 고정한 후 HF 용액(901)을 공급하여(도13b의 (f)) 순수한 실리콘 단결정 가요성 필름을 제조한다(도13b의 (g)).Referring to the above process with the drawings, the HF solution 901 is etched in FIG. 13B (c) to etch the insulating film (FIG. 13B (c)), and the HF solution is discharged (D in FIG. 13B (d). ), The periphery of the etched object is cut ((e) of FIG. 13B). The wafer is inverted again to remove the protective insulating films 603 and 604. That is, the surface having the protective insulating film to be etched with a jig is fixed to be exposed, and then HF solution 901 is supplied (FIG. 13B (f)) to produce a pure silicon single crystal flexible film (G) of FIG. 13B.

상기에서는 지그를 이용하여 매몰 절연막(601) 및 보호 절연막(603, 604)을 제거하는 방법을 설명하였으나, 매몰 절연막과 보호 절연막은 지그를 풀고 베이스 웨이퍼가 제거된 피처리체 전체를 HF 용액에 디핑하여 제거할 수도 있다. 즉 베이스 웨이퍼를 제거한 상태(도13b의 c)에서 지그를 풀고 피처리체를 HF 용액에 디핑한다.In the above, the method of removing the buried insulating film 601 and the protective insulating films 603 and 604 by using a jig has been described. However, the buried insulating film and the protective insulating film have to be unzipped, and the entire workpiece to which the base wafer is removed is dipped in HF solution. You can also remove it. That is, the jig is released in the state in which the base wafer is removed (c of FIG. 13B) and the object to be processed is dipped in the HF solution.

또한 본 실시예에서는 웨이퍼의 주변부를 지그로 잡고 그라인딩한 후 남은 베이스 웨이퍼를 식각하는 방법을 설명하였으나, 상기와 같이 베이스 웨이퍼 후면을 그라인딩한 후 웨이퍼 에지를 지그로 잡아 베이스 웨이퍼 후면 전체를 노출시킨 후 KOH로 식각할 수 있으며, 이후 매몰 절연막 및 보호 절연막은 상기의 방법들을 이용하여 제거될 수 있다.In addition, in the present embodiment, the method of etching the remaining base wafer after grinding by grinding the peripheral portion of the wafer with a jig, but after grinding the back side of the base wafer as described above, after holding the wafer edge with a jig to expose the entire base wafer back surface It may be etched with KOH, and then the buried insulating film and the protective insulating film may be removed using the above methods.

상기와 같은 실시예들로 제조된 가요성 필름은 두께가 수십 마이크로 미터에서 수십 나노 미터까지 조절이 가능하므로 도14의 (a)의 가요성이 우수한 순수한 실리콘 단결정 필름(202) 및 b의 절연막(102)과 실리콘 단결정층(202)으로 이루어진 가요성 필름(203)으로 제조되어 여러 가지 응용 분야에 이용될 수 있고, 절연막과 실리콘 단결정층으로 이루어진 가요성 필름의 절연막(102)은 핸들링시에 실리콘 단결정층을 보호하게 된다.Since the flexible film manufactured by the above embodiments can be adjusted from several tens of micrometers to several tens of nanometers, the pure silicon single crystal film 202 having excellent flexibility as shown in FIG. It is made of a flexible film 203 composed of 102 and a silicon single crystal layer 202 and can be used for various applications. The insulating film 102 of a flexible film composed of an insulating film and a silicon single crystal layer is formed by silicon at the time of handling. It will protect the single crystal layer.

특히 제조된 실리콘 단결정 필름의 가요성 정도가 어느 정도 인지 알아보기위해 재료 파괴 시점까지의 이론적인 곡률 반경을 계산해 보았다. 즉, 도15의 (a)와 같이 두께 d인 실리콘 웨이퍼를 곡률 반경 R로 절곡시킨다면 이때 가해지는 응력은 다음의 식으로 나타낼 수 있다.In particular, the theoretical radius of curvature up to the point of material destruction was calculated to determine the degree of flexibility of the prepared silicon single crystal film. That is, if the silicon wafer having a thickness d is bent to the radius of curvature R as shown in Fig. 15A, the stress applied at this time can be expressed by the following equation.

σ= (d/2R)E (< σ_y및 < σ_f)σ = (d / 2R) E (<σ _y and <σ _f )

여기에서, σ는 응력, d는 두께, R은 곡률 반경, E는 탄성 계수, σ_y는 항복 응력, σ_f는 파괴 응력을 나타낸다.Is the stress, d is the thickness, R is the radius of curvature, E is the modulus of elasticity, σ _y is the yield stress, and σ _f is the fracture stress.

통상 E는 190 GPa이고, σ_y는 6.9 G㎩이며, σ_f는 2.8 G㎩이다. 실리콘 단결정 필름의 두께가 5 ㎛일때 파괴지점에서 이론적인 곡률 반경은 0.17 mm로 계산되었으며 본 발명에서 제조한 5 ㎛ 두께의 실리콘 단결정 가요성 필름은 적어도 3 mm 이하의 곡률 반경까지 파괴없이 구부릴 수 있었다(도15의 (b)). 그러므로 본 발명에서 제조한 실리콘 단결정 가요성 필름은 원하는 만큼 충분한 유연성을 가짐을 알 수 있다.Normally, E is 190 GPa, sigma _y is 6.9 G ,, and σ _f is 2.8 G2.8. The theoretical radius of curvature at the fracture point when the thickness of the silicon single crystal film was 5 μm was calculated to be 0.17 mm, and the 5 μm thick silicon single crystal flexible film prepared in the present invention could be bent without breaking to a radius of curvature of at least 3 mm. (Fig. 15 (b)). Therefore, it can be seen that the silicon single crystal flexible film prepared in the present invention has sufficient flexibility as desired.

(실시예 7)(Example 7)

도16 내지 도30에는 본 발명에 따른 단결정 실리콘을 액티브 층으로 사용한 고해상도 가요성 액정 디스플레이 제조의 일 실시예가 도시되어 있다.16-30 illustrate one embodiment of high resolution flexible liquid crystal display fabrication using monocrystalline silicon as an active layer in accordance with the present invention.

본 발명은 단결정 실리콘을 소자 형성에 사용하므로 도16에서 보여 주듯이 디스플레이용 화소 어레이 뿐만 아니라 이러한 화소 어레이를 구동시키는 각종 구동 회로 소자도 동일한 패널 내에 일체화시켜 동시에 제조할 수 있다. 그러므로 본 실시예에서는 화소 어레이를 화소 어레이부로 표시하고 구동 회로 소자가 형성되는 영역을 구동 회로 소자부로 표시하여 동시에 제조하는 과정을 설명한다. 또한 도16에 나타낸 바와 같이 대표적인 액정 디스플레이의 단위 화소 셀(A) 구조는 하나의 TFT(thin film transistor, 9803)와 그와 연결된 화소 전극(9804) 및 하나의 스토리지 커패시터(9800)로 이루어지며 스토리지 커패시터는 필요에 따라 위치를 변경할 수 있고, 또한 링 형태로 형성하여 그 자체로 블랙 마스크의 역할도 동시에 할 수 있다. 본 실시예에서는 이러한 단위 화소 셀을 부분별로 절단하여(점선으로 표시) 측부에서 본 측면도로 제조 과정을 설명한다.In the present invention, since single crystal silicon is used for element formation, as shown in Fig. 16, not only the display pixel array but also various driving circuit elements for driving such a pixel array can be integrated into the same panel and manufactured simultaneously. Therefore, in the present embodiment, a process of simultaneously manufacturing the pixel array by displaying the pixel array unit and the region where the driving circuit element is formed by the driving circuit element unit will be described. In addition, as shown in FIG. 16, a unit pixel cell A structure of a representative liquid crystal display includes one TFT (thin film transistor) 9803, a pixel electrode 9904 connected thereto, and one storage capacitor 9800. Capacitors can be repositioned as needed, and they can also be formed in a ring to act as a black mask on their own. In this embodiment, the manufacturing process will be described in a side view seen from the side by cutting the unit pixel cells into parts (indicated by the dotted lines).

도17의 (a)는 본 발명의 하부 기판부로 사용되는 나노 SOI 단결정 웨이퍼(9100)를 도시한다. 나노 SOI 단결정 웨이퍼(9100)에는 단결정 웨이퍼의 하부면인 실리콘 베이스(9100c) 위에 매몰 절연막(베리드 옥사이드)(9100b)와 단결정층(9100a)이 적층되어 있다. 무결함 단결정 실리콘층과 같은 단결정층(9100a)이 액티브 층으로 사용되며, 400 ㎚에서 30 ㎚ 이하까지의 두께로 형성된다. 이때 무결함 단결정층의 두께는 나노 SOI 단결정 웨이퍼의 제조 공정에서 조절된다. 절연층인 베리드 옥사이드(9100b)는 실리콘 베이스(9100c)를 식각으로 제거할 때 에치 스토퍼(etch stopper)로 사용되며, 200 ㎚ 이하의 두께로 형성한다. 이와 같은 나노 SOI 단결정 웨이퍼는 웨이퍼 박형화 기술 및 부착 방법에 의하여 제조될 수 있는데 제조 방법은 본 발명 참여자의 출원특허인 출원번호 제 02-47351을 참조한다.Fig. 17A shows a nano SOI single crystal wafer 9100 used as the lower substrate portion of the present invention. In the nano SOI single crystal wafer 9100, a buried insulating film (bury oxide) 9100b and a single crystal layer 9100a are stacked on the silicon base 9100c, which is a lower surface of the single crystal wafer. A single crystal layer 9100a, such as an intact single crystal silicon layer, is used as the active layer and is formed to a thickness of 400 nm to 30 nm or less. At this time, the thickness of the defect-free single crystal layer is controlled in the manufacturing process of the nano SOI single crystal wafer. The insulating layer 9100b is used as an etch stopper when the silicon base 9100c is removed by etching, and is formed to a thickness of 200 nm or less. Such a nano SOI single crystal wafer may be manufactured by a wafer thinning technique and an attachment method, which is referred to the application patent No. 02-47351 of the present invention applicant.

위와 같이 형성된 도17의 (a)의 나노 SOI 단결정 웨이퍼(9100)를 도17의 (b)와 같이 포토 및 건식 식각 공정을 거쳐 액티브 영역(9101)을 형성한다. 이때 액티브 영역(소자 형성 영역) 사이는 절연막을 형성하여 전기적 분리하게 된다. 본 실시예에서는 필드 분리 공정을 별도로 진행하지 않고 소자 형성 공정의 진행 중에 반도체 기판의 단위 셀 혹은 기타 소자가 형성될 영역을 평면적으로 분할하는 분리 절연막을 형성하는 방법으로 이루어진다.The nano SOI single crystal wafer 9100 of FIG. 17A formed as described above is formed through the photo and dry etching process as shown in FIG. 17B to form an active region 9101. At this time, an insulating film is formed between the active regions (element formation regions) to be electrically separated. In the present exemplary embodiment, a separation insulating layer is formed in which a unit cell of a semiconductor substrate or a region in which other elements are to be formed is planarly divided during a device forming process without separately performing a field separation process.

또한 필드 분리 공정은 이외에도 일반적으로 알려진 여러 가지 방법을 이용할 수 있다. 특히, 필드 분리를 위해 STI(shallow trench isolation) 방법을 사용하면 소자간의 거리를 가깝게 할 수 있어서 화소의 개구율을 높일 수 있다. 도33a 및 도33b와 도34a 및 도34b에는 도17의 방법 외에 2가지 STI 공정 실시예가 도시되어 있다. 도33a의 (a)와 같이, 액티브 영역(912, 도33b의 (e)에 도시됨)을 패터닝하기 위하여, (도17의 (a)에 도시된) 나노 SOI 단결정 웨이퍼(9100) 위에 실리콘 질화막(910, Si₃N₄)을 패터닝하고, 도33a의 (b)와 같이 필드 분리 절연막이 채워질 영역을 식각하여 트렌치(919)를 형성한다. 그 다음 도33a의 (c)에 도시된 바와 같이, 화학 증착법(CVD, chemical vapor deposition)을 이용하여 필드 분리 절연막(911)으로 나노 SOI 단결정 웨이퍼(9100)를 덮는다. 상기 필드 분리 절연막(911)은 바람직하게는 실리콘 산화막일 수 있다. 도33b의 (d)에서, CMP(chemical mechanical polishing)를 이용하여 평탄화하는 과정을 통하여 실리콘 질화막(910)이 패터닝 된 영역 상의 필드 분리 절연막(911)은 제거되고, 트렌치(919) 내의 상기 필드 분리 절연막(911)만 남게 된다. 이러한 과정에 의하여, 필드 분리 절연막(911)에 의한 액티브 영역(912) 사이의 분리가 이루어진다. 액티브 영역(912)이 분리된 상태에서 후속 공정을 진행하기 위해서는 도33b의 (e)에 도시된 바와 같이, 액티브 영역(912) 위에 남아있는 실리콘 질화막(910)을 제거한다. 그 다음, 표면을 평탄화시켜(도33b의 (f)) 다음 단계의 공정을 진행한다.In addition, the field separation process may use a variety of commonly known methods. In particular, when the shallow trench isolation (STI) method is used for field separation, the distance between the devices can be shortened, and the aperture ratio of the pixel can be increased. 33A and 33B and 34A and 34B illustrate two STI process embodiments in addition to the method of FIG. As shown in FIG. 33A (a), a silicon nitride film on the nano-SOI single crystal wafer 9100 (shown in FIG. 17A) to pattern the active regions 912 (shown in FIG. 33B). (910, Si ₃ N ₄ ) is patterned, and a trench 919 is formed by etching the region to be filled with the field isolation insulating film as shown in FIG. 33A (b). Then, as shown in FIG. 33A (c), the nano SOI single crystal wafer 9100 is covered with the field separation insulating film 911 using chemical vapor deposition (CVD). The field isolation insulating film 911 may be preferably a silicon oxide film. In FIG. 33B (d), the field isolation insulating film 911 on the region where the silicon nitride film 910 is patterned is removed by planarization using chemical mechanical polishing (CMP), and the field separation in the trench 919 is removed. Only the insulating film 911 remains. By this process, separation between the active regions 912 by the field isolation insulating layer 911 is performed. In order to proceed with the subsequent process while the active region 912 is separated, the silicon nitride film 910 remaining on the active region 912 is removed, as shown in FIG. 33B (e). Then, the surface is flattened (FIG. 33B) to proceed to the next step.

또 다른 실시예로서, 도34a 및 도34b는 본 발명에서 사용되는 STI의 다른 실시예를 도시한다. 즉, 도34a의 (a)의 나노 SOI 실리콘 기판(9100)은 단결정층(9100a) 및 베리드 옥사이드(9100b)의 일부 영역이 식각되어 트랜치(919)가 형성된다(도34a의 (b)). 그 다음, 도34a의 (c)에 도시된 바와 같이, 필드 분리 절연막(911)으로 나노 SOI 실리콘 기판(9100)을 덮는다. 필드 분리 절연막(911)은 CMP를 이용하여 평탄화된다(도34a의(d)). 도34b의 (e)와 같이 불순물 제거를 위해 액티브 영역(912) 상에 열산화막(921)을 형성하고, 도34b의 (f)와 같이 열산화막(921)을 식각하여 액티브 영역(912)간의 분리를 완료한다.As yet another embodiment, Figures 34A and 34B show another embodiment of the STI used in the present invention. That is, in the nano-SOI silicon substrate 9100 of FIG. 34A, some regions of the single crystal layer 9100a and the buried oxide 9100b are etched to form a trench 919 (FIG. 34A (b)). . Next, as shown in FIG. 34A (c), the nano SOI silicon substrate 9100 is covered with the field isolation insulating film 911. The field isolation insulating film 911 is planarized using CMP (Fig. 34A (d)). A thermal oxide film 921 is formed on the active region 912 to remove impurities as shown in (e) of FIG. 34B, and the thermal oxide film 921 is etched as shown in (f) of FIG. 34B to between the active regions 912. Complete the separation.

상기 두 실시예와 같이 STI를 사용하여 나노 SOI 실리콘 기판(9100) 상의 액티브 영역(912)을 분리하고, 그 다음으로 액티브 영역(912)에 소자를 형성하게 된다. 이외에도 기존에 알려져 있는 여러 가지 STI 공정을 이용할 수 있다.As in the above embodiments, the STI is used to separate the active region 912 on the nano SOI silicon substrate 9100, and then a device is formed in the active region 912. In addition, a number of known STI processes are available.

도18의 (a) 내지 (d)는 게이트 절연막을 열산화막(thermal oxide)으로 형성하고, 스토리지 커패시터의 전극 형성을 위한 도핑과 게이트 전극 형성 및 LDD 형성을 위한 n- 도핑 과정을 도시한다.18A to 18D illustrate a process of forming a gate insulating film as a thermal oxide, and a doping process for forming an electrode of a storage capacitor, and an n-doping process for forming a gate electrode and an LDD.

나노 SOI 단결정 웨이퍼(9100) 상에 도17(또는, 도33a 및 도33b와 도34a 및 도34b)에 의한 공정을 실시한 후 도18의 (a)와 같이 게이트 절연막(9102)을 열산화막(thermal oxide)으로 형성한다. 도33a 및 도33b와 도34a 및 도34b에 의한 STI 공정을 실시한 후의 공정은 도시하지 않았으나, 이들 이후의 공정은 이와 유사하다.After the process of FIG. 17 (or FIGS. 33A, 33B, 34A, and 34B) is performed on the nano SOI single crystal wafer 9100, the gate insulating film 9102 is thermally oxidized as shown in FIG. oxide). Although the steps after the STI process shown in Figs. 33A and 33B and 34A and 34B are not shown, the processes after them are similar.

상기와 같이 액티브 패턴 및 게이트 절연막을 형성한 후 도18의 (b)와 같이 화소 어레이부에 스토리지 커패시터의 하부 전극(9103)을 도핑하기 위해 포토레지스트(9104)로 스토리지 커패시터 이외의 부분을 가리는 스토리지 포토 리소그래피 공정을 행한 후 B(p+) 또는 P(n+)을 이온 주입하여 도핑한다.After forming the active pattern and the gate insulating film as described above, the storage portion which covers the portion other than the storage capacitor with the photoresist 9104 to dope the lower electrode 9203 of the storage capacitor to the pixel array portion as shown in FIG. 18B. After performing the photolithography process, B (p +) or P (n +) is ion-doped and doped.

도18의 (c)와 같이 게이트 전극(9105)을 증착하고 패터닝하여 구동 회로 소자부 및 화소 어레이부의 게이트 전극(9105) 및 스토리지 커패시터의 상부 전극(9105-1)을 형성한다.As shown in FIG. 18C, the gate electrode 9305 is deposited and patterned to form the gate electrode 9305 of the driving circuit element unit and the pixel array unit, and the upper electrode 9305-1 of the storage capacitor.

이러한 게이트 전극(9105)을 형성할 때 일반적으로는 고농도 폴리 실리콘(n+)을 사용한다. TFT LCD의 특성상 패널의 크기가 증가함에 따라 전극의 라인 부하가 증가하는 경우가 발생하기 때문에, 전극의 저항을 낮추기 위해 텅스텐과 폴리 실리콘(n+)의 2중층을 폴리 실리콘 대신 게이트 전극으로 사용할 수 있으며, W, W/WN, TiSi₂, WSi₂, Mo 등의 금속계 전극을 사용할 수도 있다.In forming the gate electrode 9905, high concentration polysilicon (n +) is generally used. Due to the characteristics of the TFT LCD, the line load of the electrode increases as the size of the panel increases, so a double layer of tungsten and polysilicon (n +) can be used as a gate electrode instead of polysilicon to lower the resistance of the electrode. Metal electrodes such as W, W / WN, TiSi ₂ , WSi ₂ , and Mo may be used.

상기와 같이 게이트 전극(9105)을 형성한 후 도18의 (d)에 도시된 바와 같이, 상기 게이트 전극 형성 후 포토 공정 없이 자기 정합(self-align) 방법을 이용하여 LDD(lightly doped drain) 구조를 형성을 하기 위해 인(P)을 이온 주입(implantation)하여 n- 도핑된 드레인(9106)을 형성한다.After the gate electrode 9305 is formed as shown in FIG. 18 (d), a lightly doped drain (LDD) structure is formed using the self-align method without the photo process after the gate electrode is formed. Phosphorus (P) is ion implanted to form n-doped drain 9106 to form.

LDD 구조의 n- 도핑부를 보호하는 도핑차단부로 오프셋을 형성하기 위해 도19의 (a)와 같이 실리콘 산화막(SiO₂, 9107)을 전면에 증착하고, 도19의 (b)와 같이 건식 식각 공정을 통해 사이드월 스페이서(9108)를 형성한다. 일반적인 LTPS와 HTPS에서 포토공정을 통해 포토 레지스트 패턴 및 도핑으로 TFT를 형성하는 방법에 비해, 본 발명은 사이트월 스페이서를 형성하고 고농도 도핑을 실시하는 LDD 형성 방법을 이용함으로써, 포토 공정에서의 정렬 에러에 의한 편차 발생도 방지할 수 있다. 따라서, 균일하고 신뢰성 높은 TFT 소자를 제작할 수 있다.A silicon oxide film (SiO ₂ , 9107) is deposited on the entire surface as shown in FIG. 19 (a) to form an offset as a doping blocking portion protecting the n-doped portion of the LDD structure, and a dry etching process as shown in FIG. Through the sidewall spacers 9108 is formed. Compared to a method of forming TFTs with photoresist patterns and doping through a photo process in general LTPS and HTPS, the present invention utilizes an LDD forming method for forming a sitewall spacer and performing a high concentration doping, so that alignment errors in the photo process It is also possible to prevent the occurrence of deviation due to. Therefore, a uniform and reliable TFT element can be manufactured.

상기와 같이 n- 도핑 및 사이드월 스페이서(9108)를 형성한 후, LDD 구조의 n+ 영역과 트랜지스터의 소오스(9110) 및 드레인(9109) 영역을 형성하기 위해 도20의 (a)와 같이 n+ 도핑을 포스포러스(P) 이온 주입 공정을 통해 실시한다. PMOS의 소오스(9110) 및 드레인(9109) 영역을 형성하기 위해서는, 도20의 (b)와 같이 P+ 도핑을 보론(B) 이온 주입 공정을 통해 실시한다. 그 다음, 상기 형성된 도핑 영역을 800 ℃ 이상의 노 어닐링(furnace annealing) 공정을 통하여 활성화 시켜 LDD 구조의 트랜지스터를 완성한다. 이러한 LDD 구조의 트랜지스터는 소자의 누설 전류를 감소시키고 신뢰성을 향상시킨다. 본 실시예는 LDD 구조의 트랜지스터를 설명하고 있으나, 이 외에도 원하는 소자의 특성에 따라 이미 알려져 있는 여러 가지 구조의 트랜지스터를 반도체 제조 공정을 이용하여 제조할 수 있다.After the n-doped and sidewall spacers 9108 are formed as described above, n + doped as shown in FIG. 20A to form the n + region of the LDD structure and the source 9210 and drain 9209 regions of the transistor. Is carried out through a phosphorus (P) ion implantation process. In order to form the source 9210 and drain 9209 regions of the PMOS, P + doping is performed through a boron (B) ion implantation process as shown in FIG. Then, the formed doped region is activated through a furnace annealing process of 800 ° C. or higher to complete the LDD structure transistor. This transistor of LDD structure reduces leakage current of device and improves reliability. Although the present embodiment has described a transistor having an LDD structure, in addition to this, transistors having various known structures can be manufactured using a semiconductor manufacturing process according to characteristics of a desired device.

다음으로 도21의 (a)와 같이 데이터 전극과 게이트 전극의 절연을 위한 1차 층간 절연막(9111)을 형성하기 위해 실리콘 산화막 등의 절연막을 증착한다. 이때층간 절연막을 무기물로 사용하는 경우에는 구부리기가 어렵게 되는 문제가 있으므로 유기물 절연막을 층간 절연막으로 사용한다. 또한 이러한 층간 절연막은 기판 전면에 도포되므로 각종 소자간의 분리 절연막으로도 기능할 수 있다.Next, as shown in FIG. 21A, an insulating film such as a silicon oxide film is deposited to form a primary interlayer insulating film 9111 for insulating the data electrode and the gate electrode. In this case, when the interlayer insulating film is used as an inorganic material, there is a problem that it becomes difficult to bend the organic insulating film as the interlayer insulating film. In addition, since the interlayer insulating film is applied to the entire surface of the substrate, it may function as a separation insulating film between various elements.

상기와 같이 층간 절연막을 형성한 후 도21의 (b)와 같이 컨택홀(922)을 형성하고 데이터 전극(9112)을 증착 및 패터닝한다. 이때, 데이터 전극(9112)은 Al과 TiN으로 스퍼터링하여 형성된다.After the interlayer insulating film is formed as described above, the contact hole 922 is formed as shown in FIG. 21B, and the data electrode 9112 is deposited and patterned. At this time, the data electrode 9112 is formed by sputtering with Al and TiN.

다음으로 컬러 필터 기판을 제작하는데 이는 색상을 구현하는 컬러 필터 패턴과, R, G, B 셀 사이의 구분과 광차단 역할을 하는 블랙 매트릭스와, 그리고 액정 셀에 전압 인가를 위한 공통 전극(ITO)을 포함한다.Next, a color filter substrate is fabricated, which includes a color filter pattern that implements color, a black matrix that serves to distinguish between R, G, and B cells and light blocking, and a common electrode (ITO) for voltage application to the liquid crystal cell. It includes.

도22의 (a)과 같이 데이터 전극이 형성된 위에 CVD를 이용하여 2차 층간 절연막(9113)을 SiO₂, SiN, Si₃N₄, SiON 이나 다른 절연 유기물로 증착하고, 그 위에 도22의 (b)와 같이, 게이트 전극(9105) 및 데이터 전극(9112)과 TFT 어레이부에서의 광 누설을 방지하기 위해 블랙 매트릭스(black matrix)(9114)를 형성한다. 블랙 매트릭스는 통상 Cr 스퍼터링에 의해 박막으로 형성되며, Cr외에 기타 CrOx/Cr, 블랙 포토 레지스트, MoOX 등이 사용될 수 있다.A secondary interlayer insulating film 9313 is deposited using SiO ₂ , SiN, Si ₃ N ₄ , SiON or other insulating organic material on the data electrode on which the data electrode is formed as shown in FIG. 22 (a). As in b), a black matrix 9314 is formed to prevent light leakage from the gate electrode 9305 and the data electrode 9112 and the TFT array portion. The black matrix is usually formed into a thin film by Cr sputtering, and in addition to Cr, other CrOx / Cr, black photoresist, MoOX, and the like may be used.

도23의 (a) 내지 (c)와 같이 레드(9115), 그린(9116), 블루(9117) 각각의 컬러를 가지는 포토 레지스트를 패터닝하여 상기 제작된 TFT 어레이 위에 컬러 필터(9115, 9116, 9117)를 형성시킨다. TFT 어레이부와 컬러 필터(9115, 9116, 9117)를 나중에 별도로 부착해야 하는 기존의 방법에서는 TFT 어레이부와 컬러 필터(9115, 9116, 9117)의 부착시 얼라인 마진의 정밀도가 요구된다. TFT 어레이부와 컬러 필터(9115, 9116, 9117)의 배열이 마진을 넘어가는 경우, 광의 누설이 발생하여 구동시 원하는 특성을 가질 수 없다. 하지만 본 발명에서는 상기와 같이 직접 TFT 어레이부에 컬러 필터용 포토 레지스트를 패터닝하여 제조함으로 기존 방법의 문제점을 제거하게 된다. 도23의 (c)와 같이 컬러 필터를 완성한 후 각 컬러 필터의 미세한 두께 차이에 의한 셀 간격 차이로 색 재현성의 저하가 일어날 수 있으므로 (도시되지 않은) 두께 보상용 투명 유기물을 컬러 필터의 전면에 코팅하여 두께를 보상할 수도 있다. 상기와 같이 컬러 필터를 TFT 어레이부에 일체화시키면 향후 TFT 어레이부와 컬러 필터(9115, 9116, 9117)의 합착 마진을 고려할 필요가 없어 고해상도의 LCD를 제작할 수 있다.As shown in (a) to (c) of FIG. 23, photoresists having colors of red 9315, green 9316 and blue 9171 are patterned, and color filters 9215, 9116 and 9117 are formed on the TFT array fabricated above. ). In the conventional method in which the TFT array unit and the color filters 9215, 9116, and 9117 are to be separately attached later, the alignment margin accuracy is required when the TFT array unit and the color filters 9115, 9116, and 9117 are attached. When the arrangement of the TFT array portion and the color filters 9215, 9116, and 9117 exceeds the margin, leakage of light occurs and cannot have desired characteristics during driving. However, the present invention eliminates the problem of the conventional method by directly patterning the photoresist for color filters in the TFT array unit as described above. After completion of the color filter as shown in FIG. 23 (c), the color reproducibility may be reduced due to the difference in cell spacing due to the minute thickness difference of each color filter. The thickness may be compensated by coating. When the color filter is integrated into the TFT array unit as described above, it is not necessary to consider the bonding margin between the TFT array unit and the color filters 9151, 9116, and 9117 in the future, thereby manufacturing a high-resolution LCD.

상기와 같이 컬러 필터를 형성한 후 도24의 (a)와 같이 TFT(NMOS) 소자와 화소 전극의 연결을 위해 컬러 필터(9115, 9116, 9117)와 층간 절연막(9113)을 2중 식각하여 컨택홀(923)을 제조하고, 컨택홀(923) 내 및 컬러 필터(9115) 위에 ITO(indium tin oxide) 등으로 투명 전극을 증착하고 패터닝하여 화소 전극(9118)을 형성한다. 화소 전극(9118)은 반사형 광학 장치에서 반사판으로 사용할 수 있도록 Al 등의 금속으로 제조할 수도 있다. 이때 반사형 액정 디스플레이를 제조하기 위해서는 컬러 필터의 하부에 반사판으로도 기능할 수 있는 금속 화소 전극을 형성하여야 한다. 혹은 컬러 필터 하부에 별도의 금속 반사판을 형성하고 상기와 동일한 공정으로 투명한 화소 전극을 형성할 수도 있다.After the color filter is formed as described above, as shown in FIG. 24 (a), the color filter 9215, 9116, 9117 and the interlayer insulating film 9113 are etched in contact to connect the TFT (NMOS) element and the pixel electrode. The hole 923 is manufactured, and a pixel electrode 9918 is formed by depositing and patterning a transparent electrode using indium tin oxide (ITO) or the like in the contact hole 923 and on the color filter 9315. The pixel electrode 9918 may be made of metal such as Al so as to be used as a reflecting plate in the reflective optical device. In this case, in order to manufacture a reflective liquid crystal display, a metal pixel electrode that can also function as a reflector must be formed under the color filter. Alternatively, a separate metal reflector may be formed below the color filter and a transparent pixel electrode may be formed by the same process as described above.

그 다음 도24의 (b)와 같이 블랙 매트릭스(9114)의 상부에 패턴화된 컬럼스페이서(9119)를 형성하여, 하부 기판부인 나노 SOI 단결정 웨이퍼(9100)와 투명 가요성 플라스틱 기판, 전극 및 가요성 편광판을 포함하는 상부 기판부(9600) 사이에 액정 주입을 위한 간격을 마련한다. 상기 컬럼 스페이서(9119)는 포토 레지스트와 같은 유기물이나 실리콘 산화막, 실리콘 질화막 등의 무기물로 만들어질 수 있다. 통상, 액정 디스플레이 장치는 상부 기판부와 하부 기판부 사이의 일정 간격에 주입된 액정 분자에 전압을 인가하여 구동시키기 때문에 두 기판을 일정한 간격으로 유지시키는 것이 중요하다. 셀 간격이 일정하지 않으면 그 부분을 통과하는 빛의 투과도가 달라져 불균형한 밝기를 나타내는 균일성 불량이 발생한다. 이에 본 실시예에서는 정확하게 정의된 컬럼 스페이서를 이용하여 양 기판 사이를 기판 전체에 걸쳐 일정하게 유지하게 된다.Then, as shown in FIG. 24B, a patterned column spacer 9119 is formed on the black matrix 9314 to form the nano SOI single crystal wafer 9100, the transparent substrate, the electrode, and the flexible substrate. A gap for injecting liquid crystal is provided between the upper substrate portions 9600 including the polarizing plate. The column spacer 9119 may be made of an organic material, such as a photoresist, or an inorganic material, such as a silicon oxide film or a silicon nitride film. In general, it is important to maintain two substrates at regular intervals because the liquid crystal display device is driven by applying a voltage to the liquid crystal molecules injected at a predetermined interval between the upper and lower substrate portions. If the cell spacing is not constant, the transmittance of light passing through the portion is changed, resulting in unevenness indicating uneven brightness. Thus, in this embodiment, between the substrates is kept constant throughout the substrate by using the column spacers that are accurately defined.

상기와 같이 형성된 TFT 어레이 및 컬러 필터 상에 배향막(9120)을 코팅하고 소성 및 러빙(rubbing)를 통해 액정을 배향시켜 하부 기판부를 제조한다.The lower substrate is manufactured by coating the alignment layer 9120 on the TFT array and the color filter formed as described above and aligning the liquid crystal through firing and rubbing.

다음으로 상부 기판부(9600)를 제조하는 공정이 도25의 (a) 내지 (c)에 도시된다. 도25의 (a)와 같이, 가요성 투명 플라스틱 기판(9200)의 하부에는 공통 전극인 투명 ITO 전극(9201)을 코팅하고, 상부에는 상부 보조 기판으로 투명 유리 보조 기판(9203)을 부착한다. 이때, (도25의 (b)에 도시된 바와 같이) 투명 유리 보조 기판(9203)은 용이한 제거를 위하여 UV 조사시 제거되는 접착 필름(9202)으로 부착될 수 있다. 이러한 유리 보조 기판은 향후 합착 공정과 나노 SOI 단결정 웨이퍼(9100)의 실리콘 베이스(9100c)의 제거시 핸들링을 용이하게 하기 위함이다. 실리콘 베이스(9100c)의 제거는 KOH로 습식 식각을 실시함으로써 달성될 수 있다.또한, 실리콘 베이스(9100c)의 식각후 소자 어레이가 어떤 응력을 가지고 있을지 모르며, 극한 상황의 경우 실리콘 베이스(9100c)가 제거된 LCD가 절곡 또는 상하부 기판부가 서로 분리될 수 있기 때문에 보조 기판(9203)을 부착하는 것이 바람직하다. 또한 상기 실시예의 과정 중에 1차, 2차 층간 절연막을 무기물인 SiO₂나 SiN로 할 경우, 박막이 깨지거나 게이트 전극 또는 데이터 전극이 끊어지는 문제와, 기판 전이 공정시 발생할 수 있는 응력의 영향을 완화시켜줄 수 없기 때문에, 본 실시예에서와 같이 유기물을 사용하는 것이 바람직하다.Next, a process of manufacturing the upper substrate portion 9600 is shown in Figs. 25A to 25C. As shown in Fig. 25A, a transparent ITO electrode 9201, which is a common electrode, is coated on the lower portion of the flexible transparent plastic substrate 9200, and a transparent glass auxiliary substrate 9203 is attached to the upper auxiliary substrate. In this case, the transparent glass auxiliary substrate 9203 (as shown in FIG. 25B) may be attached to the adhesive film 9202 which is removed upon UV irradiation for easy removal. Such a glass auxiliary substrate is intended to facilitate handling in a future bonding process and removal of the silicon base 9100c of the nano SOI single crystal wafer 9100. Removal of the silicon base 9100c can be accomplished by wet etching with KOH. In addition, it is not known what stress the device array will have after etching of the silicon base 9100c, and in extreme circumstances the silicon base 9100c may It is preferable to attach the auxiliary substrate 9203 because the removed LCD can bend or separate the upper and lower substrate portions. In addition, when the primary and secondary interlayer insulating films are formed of inorganic SiO ₂ or SiN during the process of the above embodiment, the thin film is broken, the gate electrode or the data electrode is broken, and the stresses that may occur during the substrate transition process. Since it cannot be alleviated, it is preferable to use an organic substance as in this embodiment.

나노 SOI 단결정 웨이퍼(9100)에 부착된 상부 기판부(9600)의 투명 공통 전극(9201)에 배향막(9204)을 인쇄, 소성, 러빙(rubbing)하여 배향시킨다. 본 실시예에서는 상하부 기판부의 배향막(9120, 9204)으로 쓰이는 폴리이미드계 고분자 화합물을 소성하기 위해서 약 200 ℃가 요구됨으로, 유리 보조 기판(9203)을 부착하는 접착필름(9202)이 온도에 민감할 수 있으므로, 투명 공통 전극에 배향막을 형성한 후 유리 보조 기판을 부착할 수도 있다.The alignment film 9304 is printed, fired, and rubbed on the transparent common electrode 9201 of the upper substrate portion 9600 attached to the nano SOI single crystal wafer 9100 to orient. In the present embodiment, about 200 ° C. is required to fire the polyimide polymer compound used as the alignment films 9320 and 9204 of the upper and lower substrate portions, so that the adhesive film 9202 attaching the glass auxiliary substrate 9203 may be sensitive to temperature. Since it is possible to form an alignment film on the transparent common electrode, the glass auxiliary substrate may be attached.

상기와 같이 각각 형성된 상부 기판부(9600)와 하부 기판부를 도26과 같이 합착한 후 그 사이에 액정(9205)을 주입하고 봉지제(9206)로 봉지하여 합착 공정을 완료한다.The upper substrate portion 9600 and the lower substrate portion formed as described above are bonded to each other as shown in FIG. 26, and then a liquid crystal 9305 is injected therebetween and sealed with an encapsulant 9206 to complete the bonding process.

상기와 같이 합착된 상하부 기판부는 식각 지그를 사용하여 도27a 또는 도27b1 및 도27b2와 같이 실리콘 베이스(9100c)를 제거하고 가요성 기판으로 전이하여 가요성 광학 장치를 완성한다. 도27a의 (a)는 실리콘 베이스(9100c)를 식각하는 일예로서, 합착된 상하부 기판부의 측면에 식각 지그(9300)를 설치하고 KOH(9301) 용액을 실리콘 베이스(9100c)에 접촉시켜 식각한다. 도27a의 (a)와 같이 실리콘 베이스(9100c)가 식각 제거될 때, 상기 형성되어 있는 베리드 옥사이드(9100b)는 식각을 저지하는 역할을 하여 화소 어레이부와 구동 회로 소자부를 보호할 수 있다.The upper and lower substrate portions bonded as described above are removed using the etching jig to remove the silicon base 9100c as shown in FIGS. 27A or 27B1 and 27B2 and transferred to the flexible substrate to complete the flexible optical device. 27A illustrates an example of etching the silicon base 9100c. An etching jig 9300 is installed on the side surfaces of the bonded upper and lower substrate portions, and the KOH 9301 solution is brought into contact with the silicon base 9100c. When the silicon base 9100c is etched away as shown in FIG. 27A (a), the buried oxide 9100b formed as a barrier prevents etching and protects the pixel array portion and the driving circuit element portion.

실리콘 베이스(9100c) 식각의 다른 실시예는 도27b1의 (a) 및 (b)와 도27b2의 (c)에서 설명된다. 도27b1의 (a)에 도시된 바와 같이, 식각 지그(9300)를 합착된 상하부 기판부의 불필요한 주변부에 설치하여 KOH(9301) 용액을 실리콘 베이스(9100c)에 접촉시켜 식각한다. 도27b1의 (b)는 실리콘 베이스(9100c)의 일부가 식각으로 제거된 합착된 상하부 기판부를 도시하며, 이는 도27b2의 (c)와 같이 식각 지그(9300)가 설치되었던 합착된 상하부 기판부의 주변부를 절단하여 실리콘 베이스(9100c)의 제거를 완료한다. 이러한 실리콘 베이스의 제거는 상기와 같은 지그를 사용하여 기판부의 일면만을 식각해 내는 방법 외에 여러 가지 제거 방법을 사용하여 실행할 수 있다.Another embodiment of silicon base 9100c etching is described in Figures 27B1 (a) and (b) and Figure 27B2 (c). As shown in (a) of FIG. 27B1, an etching jig 9300 is installed at an unnecessary periphery of the bonded upper and lower substrate portions, and the KOH 9301 solution is brought into contact with the silicon base 9100c for etching. 27B1 (b) shows the bonded upper and lower substrate portions in which part of the silicon base 9100c has been removed by etching, which is the periphery of the bonded upper and lower substrate portions where the etching jig 9300 was installed as shown in (c) of FIG. 27B2. Cutting to complete removal of the silicon base 9100c. The removal of the silicon base may be performed using various removal methods in addition to etching only one surface of the substrate using the jig as described above.

상기와 같이 하부 기판부의 실리콘 베이스(9100c)가 제거된 후, 합착된 상하부 기판부의 오염을 방지하고 편광판 부착시 편광 방향을 적절히 정렬할 수 있도록, 도28과 같이 가요성 투명 플라스틱 기판(9121)을 하부 기판부에 부착할 수 있다. 그러나, 가요성 투명 플라스틱 기판(9121)이 없이 하부 기판부의 실리콘 베이스(9100c)가 제거된 면에 직접 편광판(9401)을 부착할 수도 있다.After the silicon base 9100c of the lower substrate is removed as described above, the flexible transparent plastic substrate 9121 is removed as shown in FIG. 28 to prevent contamination of the bonded upper and lower substrate parts and to properly align the polarization direction when attaching the polarizer. It can be attached to the lower substrate. However, the polarizing plate 9401 may be directly attached to a surface of the lower substrate portion where the silicon base 9100c is removed without the flexible transparent plastic substrate 9121.

상기와 같이 하부 기판부에서 실리콘 베이스가 제거된 후 도29와 같이 UV를조사하여 상부 투명 유리 보조 기판(9203)을 제거하면 상하위 기판부의 전체를 구부릴 수 있는 가요성이 부여된다.After the silicon base is removed from the lower substrate as described above, the upper transparent glass auxiliary substrate 9203 is removed by UV irradiation as shown in FIG. 29, thereby providing flexibility to bend the entire upper and lower substrate portions.

가요성 기판으로 전이된 상기 상하부 기판부에 상부 가요성 편광판(9400)과 하부 가요성 편광판(9401)을 부착하고 하부에 가요성 백라이트(9402)를 부착하여 도30와 같이 본 발명의 가요성 단결정 실리콘 고해상도 투과형 액정 디스플레이 장치를 완성한다. 도30a는 하부 기판부에 편광판을 부착하기 전에 가요성 투명 플라스틱 기판(9121)을 부착한 구조이며, 도30b는 가요성 투명 플라스틱 기판을 부착하기 않고 직접 편광판을 부착한 구조이다.An upper flexible polarizing plate 9400 and a lower flexible polarizing plate 9401 are attached to the upper and lower substrate portions transferred to the flexible substrate, and a flexible backlight 9402 is attached to the lower portion of the flexible single crystal of the present invention as shown in FIG. A silicon high-resolution transmissive liquid crystal display device is completed. 30A illustrates a structure in which a flexible transparent plastic substrate 9121 is attached before attaching the polarizing plate to the lower substrate, and FIG. 30B illustrates a structure in which a polarizing plate is directly attached without attaching the flexible transparent plastic substrate.

액정은 자체가 빛을 내지 못하고 투과광의 양을 변조시키는 역할만 하며 LCD용 백라이트에 요구되는 성능은 액정 패널의 투과율이 10 % 미만이므로 충분한 휘도가 유지되어야 하고 표시면 전체에서 휘도가 균일해야 되는 것이다. 백라이트는 형광 램프, LED 발광소자, 무기EL, 유기EL 등으로 제조될 수 있고, 밝기가 균일한 평면광을 만드는 역할을 하며, 백라이트를 제외한 액정 표시 장치를 얇게 만들수록 광효율을 높이고 소비 전력을 낮출 수 있다.The liquid crystal itself does not emit light and only modulates the amount of transmitted light. The performance required for the backlight of the LCD is that the luminance of the liquid crystal panel is less than 10%, so that sufficient luminance must be maintained and luminance is uniform throughout the display surface. . The backlight can be made of fluorescent lamps, LED light emitting devices, inorganic EL, organic EL, etc., and serves to make flat light with uniform brightness, and the thinner the liquid crystal display except for the backlight, the higher the light efficiency and the lower the power consumption. Can be.

상기와 같이 제조된 단결정층을 소자로 제조하는 액정 디스플레이 장치는 비정질 실리콘을 결정화하여 사용하는 기존의 저온 폴리 실리콘(LTPS) TFT나 고온 폴리 실리콘(HTPS) TFT가 입계(grain boundary) 등에 의하여 결함 밀도가 매우 높은 단점이 있는 것에 반해, 나노 SOI 단결정 웨이퍼(9100)를 사용하기 때문에 무결함 단결정 실리콘을 액티브층으로 사용할 수 있다. 또한, 본 발명의 액정 디스플레이 장치는 고온에서도 공정 진행이 가능하여 일반적인 반도체 공정을 모두적용할 수있으므로, 특성이 가장 우수한 열산화막을 게이트 절연막으로 사용할 수 있고, 소자 특성이 우수하고 높은 신뢰성을 가지는 TFT 소자를 제작할 수 있다. 더욱이, 0.13 내지 0.03 ㎛ (130 내지 30 ㎚)의 극미세 디자인 룰을 적용할 수 있어 액정 디스플레이 장치 제작시 고개구율의 달성과 500 ppi에서 1000 ppi 이상에 이르는 미세 화소를 갖는 고해상도 TFT LCD의 제작이 가능하다. 또한 본 발명에 의해 제조되는 액정 디스플레이 장치는 소자 특성이 우수하면서도 가요성이 우수한 디스플레이 장치로 제작된다.In the liquid crystal display device fabricating a single crystal layer manufactured as described above, a conventional low temperature polysilicon (LTPS) TFT or a high temperature polysilicon (HTPS) TFT using crystallized amorphous silicon may have a defect density due to grain boundaries. On the other hand, since the nano SOI single crystal wafer 9100 is used, defect-free single crystal silicon can be used as the active layer. In addition, the liquid crystal display device of the present invention can be processed at a high temperature, so that all of the general semiconductor processes can be applied. Thus, a thermal oxide film having the best characteristics can be used as a gate insulating film, and TFT having excellent device characteristics and high reliability. A device can be manufactured. Furthermore, ultrafine design rules of 0.13 to 0.03 μm (130 to 30 nm) can be applied to achieve high aperture ratio in manufacturing liquid crystal display devices and fabrication of high resolution TFT LCDs having fine pixels ranging from 500 ppi to 1000 ppi or more. It is possible. In addition, the liquid crystal display device manufactured by the present invention is produced as a display device having excellent device characteristics and excellent flexibility.

상기의 실시예에서는 투과형 액정 디스플레이 장치를 제조하는 과정을 설명하였으나, 액정 디스플레이 장치는 컬러 필터 하부에 반사판이 형성하고 백라이트를 부착하지 않는 반사형으로도 제조할 수 있다.In the above embodiment, a process of manufacturing the transmissive liquid crystal display device has been described, but the liquid crystal display device may be manufactured in a reflective type in which a reflector is formed under the color filter and does not attach a backlight.

도31 및 도32에서 투과형(도31)과 반사형(도32)의 가요성 액정 디스플레이 장치의 예가 제시된다. 이때 도면 부호 500은 하부 기판부에서 매몰 절연막(베리드 옥사이드)(9100b)의 상부층들을 단순화하여 표시한 것이다. 도31은 투과형 액정 디스플레이 장치로 도31의 (a)는 하부 기판부의 실리콘 베이스(9100c)를 식각한 후 베리드 옥사이드에 직접 하부 편광판(9401)을 부착한 것을 도시하며, 도31의 (b)는 하부 기판부의 실리콘 베이스(9100c)를 식각한 후 가요성 투명 플라스틱 기판(9121)을 부착한 후 편광판(9401)을 부착한 것을 도시한다. 또한 도31은 가요성 백라이트(9402)를 편광판(9401)에 부착한다.31 and 32, examples of the flexible liquid crystal display apparatus of the transmissive type (Fig. 31) and the reflective type (Fig. 32) are shown. In this case, reference numeral 500 simplifies and displays upper layers of the buried insulating film (bury oxide) 9100b in the lower substrate. FIG. 31 is a transmissive liquid crystal display device, and FIG. 31A shows that the lower polarizing plate 9401 is directly attached to buried oxide after etching the silicon base 9100c of the lower substrate portion. FIG. 4 shows that after attaching the flexible transparent plastic substrate 9121 after etching the silicon base 9100c of the lower substrate, the polarizer 9401 is attached. 31 also attaches a flexible backlight 9402 to the polarizer 9401.

도32는 백라이트가 필요 없는 반사형 액정 디스플레이 장치로 도32의 (a)는 액정 패널의 내부에 반사판(9403)을 형성한 경우로 편광판(9400) 1매를 사용한 표시 모드로 반사형 STN(Super Twisted Nematic) 모드, ECB(Electrically Controlled Birefringence) 모드, OCB(Optically Compensated Bend) 모드 등을 채용할 수 있다. 이때 전술된 바와 같이 화소 전극(9118)을 Al 등의 금속으로 만들어, 화소 전극(9118)을 반사판으로 이용할 수도 있다. 도32의 (b)는 하부 편광판(9401) 외부에 가요성 반사판(9403)을 설치한 경우로 TN(Twisted Nematic), STN 모드를 채용할 수 있지만, 편광판(9400, 9401)을 2매 사용하고 있으므로 밝기가 떨어진다. 본 발명의 가요성 전기 광학 장치는 상기의 투과형 및 반사형 외에도 여러 가지 유형의 액정 디스플레이 장치에 적용하여 가요성 디스플레이로 제조할 수 있다.32 is a reflective liquid crystal display device requiring no backlight. FIG. 32 (a) is a display mode using one polarizing plate 9400 in the case where a reflective plate 9403 is formed inside the liquid crystal panel. Twisted Nematic (ECB) mode, Electrically Controlled Birefringence (ECB) mode, and Optically Compensated Bend (OCB) mode may be employed. At this time, as described above, the pixel electrode 9918 may be made of metal such as Al, and the pixel electrode 9918 may be used as a reflecting plate. 32 (b) shows a case in which the flexible reflecting plate 9403 is provided outside the lower polarizing plate 9401, and TN (Twisted Nematic) and STN modes can be employed, but two polarizing plates 9400 and 9401 are used. Therefore, the brightness drops. The flexible electro-optical device of the present invention can be manufactured as a flexible display by applying to various types of liquid crystal display devices in addition to the transmission type and the reflection type.

(실시예 8)(Example 8)

본 발명에 따른 단결정층을 포함한 나노 SOI 웨이퍼를 이용하여 제작한 전기 광학 장치를 가요성 전기 광학 장치로 전이하는 과정에 있어 그라인딩과 지그를 이용한 방법에 관해 하기의 다른 실시예에서 상세하게 살펴본다.The method of using grinding and jig in the process of transferring an electro-optical device manufactured using a nano SOI wafer including a single crystal layer according to the present invention to a flexible electro-optical device will be described in detail in another embodiment below.

실시예 7의 도16 내지 도25의 방법과 동일한 방법으로 상부 기판부(9600)와 하부 기판부를 제조한 후 실시예 7의 도26과 동일한 방법으로 상부 기판부와 하부 기판부를 합착한 후 그 사이에 액정을 주입하고 봉지제로 봉지하여 합착 공정을 완료한다.After manufacturing the upper substrate portion 9600 and the lower substrate portion in the same manner as in Figs. 16 to 25 of the seventh embodiment, the upper substrate portion and the lower substrate portion were joined in the same manner as in Fig. 26 of the seventh embodiment and therebetween. The liquid crystal is injected into and sealed with an encapsulant to complete the bonding process.

상기와 같이 합착된 상하부 기판부의 하부면인 실리콘 베이스(9100c)를 소정 두께까지 그라인딩한다.(도35) 이때, 실리콘 베이스(9100c)의 그라인딩시 지지대 역할을 할 수 있는 상부 기판부의 유리 보조 기판(9203)이 부착되어 있는 상태로 실리콘 베이스(9100c)를 그라인딩한다. 또한, 상기 유리 보조 기판(9203)은 그 다음 단계인 지그를 이용한 식각과정 전에 제거할 수도 있고 식각과정 후에 제거할 수도 있다. 다음의 실시예에서는 식각과정 전에 상기 유리 보조 기판(9203)을 제거하고 진행한다.The silicon base 9100c, which is the lower surface of the upper and lower substrate parts bonded as described above, is ground to a predetermined thickness. (Fig. 35) In this case, the glass auxiliary substrate (which serves as a support when grinding the silicon base 9100c) The silicon base 9100c is ground with the 9203 attached thereto. In addition, the glass auxiliary substrate 9203 may be removed before or after the etching process using the jig. In the following embodiment, the glass auxiliary substrate 9203 is removed before the etching process.

다음으로 도36의 (a)와 같이 합착된 상하부 기판부의 측면에 식각 지그(9300)를 설치하고 KOH(9301) 용액을 그라인딩 후 남은 실리콘 베이스(9100c)에 접촉시켜 식각한다. 도36의 (b)와 같이 실리콘 베이스(9100c)가 식각 제거될 때, 상기 형성되어 있는 베리드 옥사이드(9100b)는 식각을 저지하는 역할을 하여 화소 어레이부와 구동 회로 소자부를 보호할 수 있다.Next, as shown in FIG. 36 (a), an etching jig 9300 is installed on the side surfaces of the upper and lower substrates joined together, and the KOH 9301 solution is contacted with the remaining silicon base 9100c to be etched. When the silicon base 9100c is etched away as shown in FIG. 36 (b), the formed buried oxide 9100b serves to block etching to protect the pixel array and the driving circuit element.

실리콘 베이스(9100c) 식각의 다른 실시예는 도37a의 (a) 내지 (b), 도37b의 (c)에서 설명된다. 도37a의 (a)에 도시된 바와 같이, 식각 지그(9300)를 합착된 상하부 기판부의 불필요한 주변부에 설치하여, 그라인딩 후 남은 실리콘 베이스(9100c)에, KOH(9301) 용액을 접촉시켜 식각한다. 도37a의 (b)는 실리콘 베이스(9100c)의 일부가 식각으로 제거된 합착된 상하부 기판부를 도시하며, 이는 도37b의 (c)와 같이 식각 지그(9300)가 설치되었던 합착된 상하부 기판부의 주변부를 절단하여 실리콘 베이스(9100c)의 제거를 완료한다.Another embodiment of the silicon base 9100c etching is described in FIGS. 37A-37B and 37B-C. As shown in Fig. 37A (a), an etching jig 9300 is installed at an unnecessary periphery of the bonded upper and lower substrate portions, and the KOH 9301 solution is brought into contact with the silicon base 9100c remaining after grinding to be etched. FIG. 37A (b) shows the bonded upper and lower substrate portions in which part of the silicon base 9100c has been removed by etching, which is the periphery of the bonded upper and lower substrate portions on which the etching jig 9300 was installed as shown in (c) of FIG. 37B. Cutting to complete removal of the silicon base 9100c.

그 다음 단계는 실시예 7에서와 동일한 방법으로 도31a에서부터 계속 진행하여 제작한다.The next step is to proceed from Fig. 31A in the same manner as in the seventh embodiment.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의해 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, A deformation | transformation and improvement are possible by a person with ordinary skill in the art within the technical idea of this invention.

전술된 구성에 의한 본 발명의 단결정 가요성 필름은 원하는 특성을 소자를 용이하게 제조할 수 있으면서 가요성을 확보할 수 있는 효과가 있다. 특히, 단결정 웨이퍼를 이용하여 단결정 가요성 필름을 용이하게 제조할 수 있다.The single crystal flexible film of the present invention having the above-described configuration has an effect of ensuring flexibility while easily manufacturing the device with desired characteristics. In particular, a single crystal flexible film can be easily produced using a single crystal wafer.

또한 본 발명은 원하는 단결정 층에 각종 전자 소자가 형성된 가요성 필름을 단순한 방법으로 안정적으로 제조하며, 원하는 소자 특성을 구현할 수 있다. 즉, 단결정층 위에 각종 소자를 제조하므로 단결정층으로 소자용 액티브층을 형성하고, 반도체공정을 적용하기 때문에 전자 모빌리티(mobility)값이 탁월하게 높아서, 매우 우수한 소자특성을 얻을 수 있으며 누설전류(leakage current)도 다른 가요성 재료에 비해 현저하게 감소시킬 수 있다. 또한 각종 전자 소자의 크기를 일반적인 반도체 소자크기 수준으로 줄이는 것이 가능하고, 실리콘 웨이퍼를 통한 반도체 공정을 적용하므로 안정된 고온 공정과 우수한 정렬 정확도(align accuracy)를 확보한 반도체 포토 및 식각 공정으로 현재의 반도체공정에서 가능한 30 ㎚까지의 미세한 디자인 룰(design rule)로 회로 설계가 가능하다.In addition, the present invention can stably manufacture a flexible film having various electronic devices formed on a desired single crystal layer by a simple method, and implement desired device characteristics. That is, since various devices are manufactured on the single crystal layer, an active layer for the device is formed from the single crystal layer, and the semiconductor process is applied, so that the electron mobility value is excellent, so that excellent device characteristics can be obtained and leakage current is achieved. current) can also be significantly reduced compared to other flexible materials. In addition, it is possible to reduce the size of various electronic devices to the size of a general semiconductor device, and by applying a semiconductor process through a silicon wafer, a semiconductor photo and etching process that has a stable high-temperature process and excellent alignment accuracy is present. Circuit design is possible with fine design rules down to 30 nm possible in the process.

또한 본 발명은 상황에 따라 적절한 박형화 기술을 이용하여 단결정 가요성 필름을 제조할 수 있으며, 단결정 가요성 필름을 제조하는 제조 공정을 단순화시켜 생산성을 향상시키고 제조 단가를 저감시킬 수 있다.In addition, the present invention can manufacture a single crystal flexible film using a suitable thinning technology according to the situation, it is possible to simplify the manufacturing process for producing a single crystal flexible film to improve productivity and reduce the manufacturing cost.

전술된 구성에 의한 본 발명의 가요성 전기 광학 장치는 단결정 실리콘 웨이퍼의 박형화 기술, 나노 SOI 단결정 웨이퍼 제작 기술, 그리고 실리콘 웨이퍼의 하부면 식각 기술을 이용하여 전기 광학 장치의 회로 및 화소 구동 소자에 단결정 실리콘으로 액티브층을 형성하고, 반도체공정을 적용하기 때문에 다음 표 1과 같이 전자 모빌리티 값이 1000cm²/Vsec로 다른 실리콘 물질의 전자 모빌리티에 비해 탁월하게 높다. 따라서, 매우 우수한 소자 특성을 얻을 수 있으며, 누설 전류도 기존 폴리 실리콘 TFT에 비해 100배 이하로 감소시킬 수 있다.The flexible electro-optical device of the present invention having the above-described configuration uses a thin crystal of a single crystal silicon wafer, a nano-SOI single crystal wafer manufacturing technology, and a bottom surface etching technology of a silicon wafer to form a single crystal in a circuit and a pixel driving element of the electro-optical device. Since the active layer is formed of silicon and the semiconductor process is applied, the electron mobility value is 1000 cm ² / Vsec as shown in Table 1, which is superior to the electron mobility of other silicon materials. Therefore, very excellent device characteristics can be obtained, and leakage current can also be reduced to 100 times or less compared with the conventional polysilicon TFT.

본 발명의 가요성 전기 관학 장치는 TFT의 크기를 일반적인 반도체 소자 크기 수준으로 줄이는 것이 가능하다. 즉, 실리콘 웨이퍼를 통한 반도체 공정을 적용하므로 안정된 고온 공정과 우수한 정렬 정확도를 확보한 반도체 포토 및 식각 공정으로 현재의 반도체 공정에서 가능한 30 ㎚까지의 미세한 디자인 룰을 적용할 수 있어 소자 크기를 획기적으로 감소시키는 것이다. 그리하여 하나의 패널에 R, G, B 컬러를 실현할 수 있으면서도 1000 ppi 이상의 매우 높은 해상도를 갖는 전기 광학 장치 제작이 가능하다. 표2에는 실리콘 및 TFT의 종류에 따라 적용 가능한 디자인 룰을 비교한다. 나노 SOI 단결정 실리콘의 경우 0.13 ~ 0.03 ㎛로 매우 미세한 것을 알 수 있다. 표3을 통해서는 현재 상용화된 각 실리콘 종류별 해상도 달성 정도와 화소 크기를 비교하였다. 나노 SOI 단결정 실리콘의 경우 컬러 모드일 때 화소 크기가 25.4 ㎛ x 8.46 ㎛이고 해상도는 1000 ppi 이상으로 다른 실리콘 물질에 비해 월등히 특성이 좋은 것을 확인할 수 있다.The flexible electromagnetism apparatus of the present invention makes it possible to reduce the size of the TFT to a general semiconductor element size level. That is, by applying the semiconductor process through the silicon wafer, the semiconductor photo and etching process with stable high temperature process and excellent alignment accuracy can be applied to the fine design rule up to 30 nm possible in the current semiconductor process. To reduce. Thus, it is possible to manufacture an electro-optical device having a very high resolution of 1000 ppi or more while being able to realize R, G, and B colors in one panel. Table 2 compares the applicable design rules according to the types of silicon and TFT. In the case of the nano SOI single crystal silicon, it can be seen that very fine as 0.13 ~ 0.03 ㎛. Table 3 compares the resolution and pixel size of each commercially available silicon type. In the case of the nano SOI single crystal silicon, the pixel size is 25.4 μm × 8.46 μm in color mode and the resolution is 1000 ppi or more, which is much better than other silicon materials.

또한, 본 발명에 의하여 상기와 같은 소자 성능 향상 및 미세 디자인 룰의 적용 등으로 제작된 전기 광학 장치의 화소는 소자 크기의 감소, 패턴 공정시 포토 정렬 정확도 향상으로 설계시 고려해야 할 마진 면적이 감소될 수 있다. 또한, 소자 간격이 좁아짐으로 화소에서의 개구율의 향상도 기대할 수 있어, 밝기 향상, 콘트라스트율의 증가 등 화상 표시 성능의 향상을 기대할 수 있다.In addition, the pixel of the electro-optical device manufactured by the improvement of device performance and the application of the fine design rule according to the present invention may reduce the margin area to be considered in design by reducing the device size and improving the photo alignment accuracy during the pattern process. Can be. In addition, an increase in the aperture ratio in the pixel can be expected due to the narrower element spacing, and improvement in image display performance such as brightness enhancement and contrast ratio can be expected.

또한, 본 발명은 단결정의 안정된 채널 소자를 사용하므로 모든 구동회로를 일체화시킨 SOP(system on panel) 및 기타 메모리, 시스템 IC, 프로세서 등을 비롯한 특정 용도의 반도체 회로를 일체화할 수 있으며, 상기와 같은 모든 소자를 가요성 기판에서 실현시키는 것을 가능하게 한다.In addition, since the present invention uses a single crystal stable channel element, it is possible to integrate a semiconductor circuit for a specific use including a system on panel (SOP) and other memory, a system IC, a processor, etc., in which all driving circuits are integrated. It is possible to realize all the elements in a flexible substrate.

Claims

베이스 웨이퍼와, 상기 베이스 웨이퍼의 상부면에 형성된 매몰 절연막과, 상기 매몰 절연막 위에 형성된 단결정층을 포함하는 SOI 웨이퍼를 준비하는 단계와,Preparing an SOI wafer comprising a base wafer, an investment insulating film formed on an upper surface of the base wafer, and a single crystal layer formed on the investment insulating film;

보조지지 웨이퍼를 상기 SOI 웨이퍼의 상부면에 결합하는 단계와,Coupling an auxiliary support wafer to an upper surface of the SOI wafer;

베이스 웨이퍼 및 보조지지 웨이퍼를 제거하는 단계Removing the base wafer and the auxiliary support wafer

를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.Single crystal flexible film production method comprising a.

제1항에 있어서, 상기 베이스 웨이퍼를 제거하는 단계는 베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩 하는 단계와, 보조지지 웨이퍼를 제거하는 단계와, 상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와, 그라인딩 후 남은 베이스 웨이퍼의 후면을 습식 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.The method of claim 1, wherein the removing of the base wafer comprises grinding the back side of the base wafer to a predetermined thickness or less, removing the auxiliary support wafer, and using a jig to expose the back side of the remaining base wafer. Fixing and wet etching the back surface of the base wafer remaining after grinding, comprising the steps of.

제1항에 있어서, 상기 베이스 웨이퍼를 제거하는 단계는 베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩하는 단계와, 상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와, 그라인딩 후 남은 베이스 웨이퍼의 후면을 습식 식각하여 제거하는 단계와, 보조지지 웨이퍼를 제거하는 단계를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.The method of claim 1, wherein the removing of the base wafer comprises grinding the base wafer back surface to a predetermined thickness or less, fixing the SOI wafer with a jig to expose the back surface of the remaining base wafer, and remaining base after grinding. And wet-etching the back side of the wafer, and removing the auxiliary support wafer.

베이스 웨이퍼 후면을 일정 두께 이하로 그라인딩하는 단계와,Grinding the base wafer back surface to a predetermined thickness or less;

상기 남은 베이스 웨이퍼의 후면이 노출되도록 지그로 SOI 웨이퍼를 고정하는 단계와,Fixing the SOI wafer with a jig to expose the rear surface of the remaining base wafer;

그라인딩 후 남은 베이스 웨이퍼의 후면을 습식 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.And wet etching the back surface of the base wafer remaining after grinding.

제4항에 있어서, 그라인딩 전에 SOI 상부면에 보호절연막을 형성하는 단계를 포함하고 그라인딩 후에 남은 베이스 웨이퍼의 두께는 150 ㎛ 이상인 것을 특징으로 하는 단결정 가요성 필름 제조 방법.5. The method of claim 4, comprising forming a protective insulating film on the top surface of the SOI prior to grinding, wherein the thickness of the base wafer remaining after grinding is 150 [mu] m or more.

제5항에 있어서, 베이스 웨이퍼를 제거한 후 매몰 절연막 및 보호 절연막의 전부 또는 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.6. The method of claim 5, further comprising removing all or part of the buried insulating film and the protective insulating film after removing the base wafer.

제2항 내지 제6항 중 어느 한 항에 있어서, 상기 지그로 SOI 웨이퍼를 고정하는 단계는 SOI 웨이퍼의 에지를 지그로 잡아서 상기 남은 베이스 웨이퍼 후면 전체가 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.7. The method of any one of claims 2 to 6, wherein securing the SOI wafer with the jig comprises jig edges of the SOI wafer to expose the entire remaining back side of the base wafer. Method for producing a single crystal flexible film.

제2항 내지 제6항 중 어느 한 항에 있어서, 상기 지그로 SOI 웨이퍼를 고정하는 단계는 SOI 웨이퍼의 주변부를 지그로 잡아서 베이스 웨이퍼 후면의 일부가 노출되도록 하는 단계를 포함하고, 상기 습식 식각하는 단계 후에 지그로 잡았던 주변부를 절단하는 단계를 더 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.7. The method of any one of claims 2 to 6, wherein securing the SOI wafer with the jig comprises jig periphery of the SOI wafer to expose a portion of the backside of the base wafer. A method for producing a single crystal flexible film, characterized in that it further comprises the step of cutting the periphery of the jig after the step.

제1항 내지 제5항 중 어느 한 항에 있어서, 베이스 웨이퍼를 제거한 후에 매몰 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.The method according to any one of claims 1 to 5, further comprising removing the buried insulating film after removing the base wafer.

제1항 내지 제3항 중 어느 한 항에 있어서, SOI 웨이퍼에 보조지지 웨이퍼를 결합하기 전에 SOI 웨이퍼의 상부면에 보호 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.4. The method of any one of claims 1 to 3, further comprising forming a protective insulating film on the top surface of the SOI wafer prior to bonding the auxiliary support wafer to the SOI wafer. .

제1항 내지 제3항 중 어느 한 항에 있어서, 보조지지 웨이퍼를 SOI 웨이퍼의 상부면에 결합하는 단계는 SOI 웨이퍼 최상부 위에 왁스를 코팅하는 단계와, SOI 웨이퍼와 보조지지 웨이퍼를 결합하는 단계를 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.The method of any one of claims 1 to 3, wherein joining the auxiliary support wafer to the top surface of the SOI wafer comprises coating a wax on top of the SOI wafer and joining the SOI wafer and the auxiliary support wafer. A method for producing a single crystal flexible film, comprising:

제10항에 있어서, 보조지지 웨이퍼를 SOI 웨이퍼의 상부면에 결합하는 단계는 보호 절연막 위에 왁스를 코팅하는 단계와, SOI 웨이퍼와 보조지지 웨이퍼를 결합하는 단계를 포함하고, 베이스 웨이퍼 및 보조지지 웨이퍼를 제거한 후에는 매몰 절연막 및 보호 절연막의 모두 또는 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.12. The method of claim 10, wherein joining the auxiliary support wafer to the top surface of the SOI wafer includes coating wax on the protective insulating film, and bonding the SOI wafer and the auxiliary support wafer, wherein the base wafer and the auxiliary support wafer are combined. And removing all or part of the buried insulating film and the protective insulating film after removing the single crystal flexible film manufacturing method.

제2항 내지 제6항 중 어느 한 항에 있어서, 상기 습식 식각은 KOH로 수행하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.The method according to any one of claims 2 to 6, wherein the wet etching is performed with KOH.

상부면에 단결정층을 포함하는 하부 기판부를 제조하는 단계와,Manufacturing a lower substrate part including a single crystal layer on an upper surface thereof;

상기 단결정층 위에 전자 소자를 포함하는 소자형성층을 형성하는 단계와,Forming a device forming layer including an electronic device on the single crystal layer;

상부 보조 기판을 포함하는 투명한 상부 기판부를 제조하는 단계와,Manufacturing a transparent upper substrate portion comprising an upper auxiliary substrate;

상기 하부 기판부와 상부 기판부를 합착하는 단계와,Bonding the lower substrate portion and the upper substrate portion to each other;

상기 하부 기판부와 상부 기판부 사이에 전기 광학적 물질을 주입하는 단계와,Injecting an electro-optic material between the lower substrate portion and the upper substrate portion;

상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계를 포함하고,And providing flexibility to the bonded lower substrate portion and the upper substrate portion.

상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계는Imparting flexibility to the bonded lower substrate portion and the upper substrate portion

상기 하부 기판부의 하부면을 소정 두께까지 그라인딩하는 단계와,Grinding the lower surface of the lower substrate to a predetermined thickness;

상기 상부 보조 기판을 제거하는 단계와,Removing the upper auxiliary substrate;

상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을 제거하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.Removing the remaining bottom back surface remaining after the grinding.

상기 그라인딩 후 남은 하부 기판부의 잔여 하부 후면을 제거하는 단계와,Removing the remaining lower rear surface of the lower substrate portion remaining after the grinding;

상기 상부 보조 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.Removing the upper auxiliary substrate.

제14항 또는 제15항에 있어서, 상기 그라인딩 후 남은 하부 기판부의 하부 후면을 제거하는 단계는 합착된 하부 기판부와 상부 기판부의 에지를 지그로 잡아서 상기 하부 기판부의 잔여 하부 후면 전체가 노출되도록 하는 단계와 잔여 하부후면을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.The method of claim 14 or 15, wherein the removing of the lower rear surface of the lower substrate portion remaining after the grinding is performed by holding the bonded lower substrate portion and the upper substrate portion by jig to expose the entire remaining lower rear surface of the lower substrate portion. And wet etching the remaining bottom back surface.

제14항 또는 제15항에 있어서, 상기 그라인딩 후 남은 하부 기판부의 하부 후면을 제거하는 단계는 합착된 하부 및 상부 기판부의 주변부를 지그로 잡아서 상기 하부 기판부의 잔여 하부 후면의 일부가 노출되도록 하는 단계와, 잔여 하부 후면을 습식 식각하는 단계와, 지그로 잡았던 주변부를 절단하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.16. The method of claim 14 or 15, wherein the removing of the lower rear surface of the lower substrate portion remaining after the grinding comprises jigging the peripheral portions of the lower and upper substrate portions bonded together to expose a portion of the remaining lower rear surface of the lower substrate portion. And wet etching the remaining lower back surface, and cutting the periphery held by the jig.

제16항에 있어서, 상기 습식 식각은 KOH로 수행하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.17. The method of claim 16, wherein the wet etching is performed with KOH.

제17항에 있어서, 상기 습식 식각은 KOH로 수행하는 것을 특징으로 하는 단결정 가요성 필름 제조 방법.18. The method of claim 17, wherein the wet etching is performed with KOH.

투명한 가요성 상부 기판부를 제조하는 단계와,Manufacturing a transparent flexible upper substrate portion,

상기 하부 기판부의 하부면을 제거하여 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계를 포함하고,Removing the lower surface of the lower substrate portion to impart flexibility to the bonded lower substrate portion and the upper substrate portion,

상기 합착된 하부 및 상부 기판부의 주변부를 지그로 잡아서 상기 하부 기판부의 하부면의 일부가 노출되도록 하는 단계와, 상기 하부면의 일부를 식각하는 단계계와, 지그로 잡았던 주변부를 절단하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.Holding the bonded lower and upper substrate portions by jig to expose a portion of the lower surface of the lower substrate portion, etching a portion of the lower surface, and cutting the peripheral portions held by the jig. The manufacturing method of the flexible electro-optical device characterized by the above-mentioned.

제20항에 있어서, 상기 하부 기판부 상의 단결정층은 SOI 제조 공정에 의해 제조된 나노 SOI 단결정층을 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.21. The method of manufacturing a flexible electro-optical device according to claim 20, wherein the single crystal layer on the lower substrate portion comprises a nano SOI single crystal layer produced by an SOI manufacturing process.

제20항 또는 제21항에 있어서, 상기 소자형성층을 형성하는 단계는 상기 단결정층 위에 TFT 어레이와 주변구동회로소자를 동시에 형성하는 단계와, 상기TFT 어레이와 주변구동회로소자 상부에 컬러필터를 형성하는 단계와, 상기 컬러필터 위에 TFT와 연결되는 화소 전극을 형성하는 단계와, 상기 컬러필터 상부에 패턴된 스페이서를 형성하는 단계와, 상기 화소 전극 및 컬러필터의 상부에 배향막을 형성하는 단계를 더 포함하고, 상기 투명한 가요성 상부 기판부를 제조하는 단계는 가요성 투명 기판의 한 면에 전극을 형성하는 단계와 상기 전극 위에 배향막을 형성하는 단계와 상기 전극이 형성되지 않은 타면에 접착필름을 사용하여 상부 보조 기판을 부착하는 단계를 포함하고, 상기 합착된 하부 기판부와 상부 기판부에 가요성을 부여하는 단계는 상부 보조 기판을 제거하는 단계를 포함하는 것을 특징으로 하는 가요성 전기 광학 장치의 제조 방법.22. The method of claim 20 or 21, wherein forming the device forming layer comprises: simultaneously forming a TFT array and a peripheral driver circuit element on the single crystal layer, and forming a color filter on the TFT array and the peripheral driver circuit element. Forming a pixel electrode connected to the TFT on the color filter, forming a patterned spacer on the color filter, and forming an alignment layer on the pixel electrode and the color filter. The method may further include forming an electrode on one surface of the flexible transparent substrate, forming an alignment layer on the electrode, and using an adhesive film on the other surface of the electrode on which the electrode is not formed. Attaching an upper auxiliary substrate, wherein imparting flexibility to the joined lower substrate portion and the upper substrate portion includes: Removing the auxiliary substrate.

하부 플레이트와,Bottom plate,

관통 개구가 형성된 상부 플레이트와,An upper plate formed with a through opening,

이들을 합착하기 위한 고정 수단을 포함하고,Fastening means for joining them,

기판이 상기 하부 플레이트와 상부 플레이트 사이에 위치될 때, 상기 상부 플레이트의 관통 개구는 기판의 식각 처리될 부분이 상기 관통 개구에 노출되도록 구성되고, 상기 기판과 관통 개구는 밀봉되고, 상기 관통 개구를 통하여 식각 용액이 공급되는 것을 특징으로 하는 식각용 지그.When the substrate is positioned between the lower plate and the upper plate, the through opening of the upper plate is configured such that the portion to be etched of the substrate is exposed to the through opening, the substrate and the through opening are sealed, and the through opening is closed. Etching jig characterized in that the etching solution is supplied through.

제23항에 있어서, 상기 상부 플레이트에는 식각 용액을 담기 위한 용기를 포함하고, 상기 용기는 관통 개구와 연통하는 것을 특징으로 하는 식각용 지그.The jig for etching according to claim 23, wherein the upper plate includes a container for containing an etching solution, the container communicating with a through opening.

제24항에 있어서, 상기 용기에는 히터와 온도계를 포함하는 것을 특징으로 하는 식각용 지그.The jig for etching according to claim 24, wherein the container includes a heater and a thermometer.