JP2000111949A - Manufacture of electrooptical device and manufacture of driving substrate for the same - Google Patents
Manufacture of electrooptical device and manufacture of driving substrate for the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電気光学装置の製
造方法及び電気光学装置用の駆動基板の製造方法に関
し、特に絶縁基板上にグラフォエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるボトムゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以降、ボト
ムゲート型ＭＯＳＴＦＴと呼ぶ。尚、ボトムゲート型に
は逆スタガーＮＳＩ型と逆スタガーＩＳＩ型が含まれ
る。）と受動領域を有する液晶表示装置などに好適な方
法に関するものである。The present invention relates to a method of manufacturing an electro-optical device and a method of manufacturing a driving substrate for an electro-optical device, and more particularly to a method of forming a monocrystalline silicon layer, which is formed by grapho-epitaxial growth on an insulating substrate, as an active region. A liquid crystal display device having a gate type thin film insulated gate type field effect transistor (hereinafter referred to as a bottom gate type MOSTFT. Note that the bottom gate type includes an inverted staggered NSI type and an inverted staggered ISI type) and a passive region. The present invention relates to a method suitable for:
【０００２】[0002]
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。2. Description of the Related Art An active matrix type liquid crystal display device has a display portion using amorphous silicon for a TFT and an external driving circuit IC, and a display using a polycrystalline silicon for a TFT by a solid phase growth method. Unit and driving circuit integrated (Japanese Patent Laid-Open No. 6-242433), excimer laser-annealed polycrystalline silicon TFT
(Japanese Patent Laid-Open No. 7-13)
No. 1030).
【０００３】[0003]
【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。However, the above-mentioned conventional amorphous silicon TFT has good productivity, but has a low electron mobility of about 0.5 to 1.0 cm 2 / v · sec. MOSTFT (hereinafter pMO
Called STFT. ) Can not be made. Therefore, p
Since the peripheral driver using the MOSTFT cannot be formed on the same glass substrate as the display, the driver IC is externally mounted and mounted by the TAB method or the like, so that cost reduction is difficult. For this reason, there is a limit to high definition. Further, the electron mobility is 0.5 to 1.0 cm 2 / v · s
Since it is as low as around ec, sufficient on-current cannot be obtained, and when used in a display portion, the transistor size is inevitably increased, which is disadvantageous for a high aperture ratio of a pixel.
【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ2 ／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ2 ／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。In addition, the above-described conventional polycrystalline silicon TF
Since the electron mobility of T is 70 to 100 cm 2 / v · sec, which can cope with high definition, an LCD (liquid crystal display) using a polycrystalline silicon TFT integrated with a driving circuit has recently attracted attention. However, a large LCD of 15 inches or more
, The electron mobility of polycrystalline silicon is 70-100.
Because of cm 2 / v · sec, the driving ability is insufficient, and eventually, an external driving circuit IC is required.
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。In a TFT using polycrystalline silicon formed by a solid phase growth method, annealing is performed at a temperature of 600 ° C. or more for more than 10 hours, and a gate Si is formed by thermal oxidation at about 1000 ° C.
Since the formation of O 2 is necessary, a semiconductor manufacturing apparatus has to be adopted. For this reason, a wafer size of 8 to 12 inches φ is a limit, and it is inevitable to use expensive quartz glass having high heat resistance, and it is difficult to reduce the cost. Therefore, EV
F and data / AV projector applications.
【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。Further, in the above-described conventional polycrystalline silicon TFT by excimer laser annealing, there are many problems such as stability of excimer laser output, productivity, increase in apparatus price due to increase in size, reduction in yield / quality, and the like. .
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。[0007] In particular, when a large glass substrate of 1 m square or the like is used, the above-mentioned problems are magnified, and it becomes more difficult to improve performance / quality and reduce costs.
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ligh
tly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ
（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ
又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トラ
ンジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。An object of the present invention is to provide an active matrix substrate with a built-in high-performance driver by forming a single-crystal silicon layer having a high electron / hole mobility at a relatively low temperature and uniformly, particularly in a peripheral driving circuit portion. Enables the manufacture of electro-optical devices such as display thin-film semiconductor devices using the same, and has an LDD structure (Ligh
n-channel MOS TFT with tly doped drain structure)
(Hereinafter referred to as nMOSTFT) or pMOSTFT
Alternatively, a display portion of a complementary thin film insulated gate field effect transistor (hereinafter, referred to as a cMOSTFT) having a high driving capability, and the cMOSTFT, the nMOSTFT, or the pMOT
It is possible to integrate the STFT or a peripheral drive circuit composed of a mixture of them, and realize a high-quality, high-definition, narrow-frame, high-efficiency, large-screen display panel. It can be used even for large glass substrates with low cost, high productivity, no expensive manufacturing equipment is required, cost can be reduced, and threshold adjustment is easy and high speed operation due to low resistance And to enable a large screen.
【０００９】[0009]
【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板のそれぞれの製造方法
において、前記第１の基板の一方の面上にゲート電極と
ゲート絶縁膜とからなるゲート部を形成する工程と、前
記第１の基板の前記一方の面上に段差を形成する工程
と、この段差及び前記ゲート部を含む前記第１の基板上
にシリコンを含有する低融点金属の溶融液層を形成する
工程と、次いで冷却処理（望ましくは徐冷処理）によっ
て前記溶融液層の前記シリコンを前記段差をシードとし
てグラフォエピタキシャル成長させ、単結晶シリコン層
を析出させる工程と、この単結晶シリコン層に所定の処
理を施してチャンネル領域、ソース領域及びドレイン領
域を形成する工程と、前記チャンネル領域の下部にゲー
ト部を有し、前記周辺駆動回路部の少なくとも一部を構
成するボトムゲート型の第１の薄膜トランジスタ（特に
ＭＯＳＴＦＴ：以下、同様）を形成する工程とを有する
ことを特徴とする、電気光学装置、及びその駆動基板の
製造方法に係るものである。なお、本発明において、上
記薄膜トランジスタとは、電界効果トランジスタ（ＦＥ
Ｔ）（これにはＭＯＳ型と接合型があるが、いずれでも
よい。）とバイポーラトランジスタとがあるが、本発明
はいずれのトランジスタにも適用できる（以下、同
様）。That is, the present invention relates to a pixel electrode (for example, a plurality of pixel electrodes arranged in a matrix):
The same applies to the following. A display unit provided with the same) and a peripheral drive circuit unit provided around the display unit are provided on a first substrate (that is, a driving substrate: the same applies hereinafter). 1st substrate and 2nd
An electro-optical device in which a predetermined optical material such as a liquid crystal is interposed between the substrate and the substrate (that is, a counter substrate; the same applies hereinafter), and a method of manufacturing a driving substrate for the electro-optical device. Forming a gate portion including a gate electrode and a gate insulating film on one surface of the first substrate; forming a step on the one surface of the first substrate; Forming a melt layer of a low-melting metal containing silicon on the first substrate including a portion, and then seeding the silicon of the melt layer with the step by a cooling process (preferably a slow cooling process). Growing a grapho-epitaxial layer to deposit a single-crystal silicon layer; and performing a predetermined process on the single-crystal silicon layer to form a channel region, a source region, and a drain region. Forming a bottom gate type first thin film transistor (especially, MOSTFT: the same applies hereinafter) having a gate portion below the channel region and constituting at least a part of the peripheral driver circuit portion. And a method of manufacturing a driving substrate for the electro-optical device. In the present invention, the thin film transistor is a field effect transistor (FE)
T) (there is a MOS type and a junction type, whichever may be used) and a bipolar transistor. The present invention can be applied to any of the transistors (the same applies hereinafter).
【００１０】本発明によれば、基板に形成した上記段差
をシードにしてシリコンを溶解した低融点金属の溶融液
から、グラフォエピタキシャル成長で単結晶シリコン層
を形成し、これをアクティブマトリクス基板などの駆動
基板の周辺駆動回路のボトムゲート型ＭＯＳＴＦＴや表
示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置
の周辺駆動回路のボトムゲート型ＭＯＳＴＦＴなどに用
いているので、次の（Ａ）〜（Ｆ）に示す顕著な作用効
果を得ることができる。According to the present invention, a single-crystal silicon layer is formed by grapho-epitaxial growth from a melt of a low-melting-point metal in which silicon is dissolved using the above-mentioned step formed on a substrate as a seed, and this is formed on an active matrix substrate or the like. Since it is used for a bottom gate type MOSTFT of a peripheral driving circuit of a driving substrate or a bottom gate type MOSTFT of a peripheral driving circuit of an electro-optical device such as an LCD integrated with a display unit and a peripheral driving circuit, the following (A) to (A) The remarkable function and effect shown in F) can be obtained.
【００１１】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底辺の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層が得られるので、高性能ドライバ内蔵の表示用薄膜半
導体装置などの電気光学装置の製造が可能となる。この
場合、断面において底面に対し側面が直角状若しくは下
端側へ望ましくは９０°以下の底角をなすように傾斜状
となるような凹部として前記段差が形成されるのがよ
い。(A) A step having a predetermined shape / dimension is formed on a substrate, and the corner of the bottom of the step (base angle) is used as a seed to perform grapho-epitaxial growth to 540 cm.
Since a single-crystal silicon layer having a high electron mobility of 2 / v · sec or more can be obtained, it is possible to manufacture an electro-optical device such as a display thin-film semiconductor device with a built-in high-performance driver. In this case, the step is preferably formed as a concave portion such that the side surface is perpendicular to the bottom surface in the cross section or inclined so as to form a bottom angle of preferably 90 ° or less toward the lower end side.
【００１２】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン薄膜
は正孔でも十分に高い移動度を示すため、電子と正孔を
それぞれ単独でも、或いは双方を組み合せて駆動する周
辺駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又
はｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化した
パネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。(B) In particular, since the single-crystal silicon layer exhibits high electron and hole mobilities comparable to those of a single-crystal silicon substrate as compared with a conventional amorphous silicon layer or polycrystalline silicon layer, Bottom gate type M
The OSTFT has a high switching characteristic [preferably, an LDD (Lig
htly doped drain) structure]
It is possible to integrate a display unit composed of an STFT or cMOSTFT and a peripheral driving circuit unit composed of a cMOS having a high driving capability, or an nMOS, a pMOSTFT, or a mixture of these, thereby achieving high image quality, high definition, a narrow frame, and high efficiency. Thus, a large-screen display panel is realized. In particular, polycrystalline silicon has a high hole mobility pMOST as a TFT for LCD.
Although the FT is difficult to form, the single crystal silicon thin film according to the present invention exhibits sufficiently high mobility even with holes, so that a peripheral drive circuit for driving electrons and holes alone or in combination of both can be manufactured. A panel in which this is integrated with a TFT for a display portion having an LDD structure of nMOS, pMOS or cMOS can be realized. In the case of a small to medium-sized panel, there is a possibility that one of a pair of peripheral vertical drive circuits can be omitted.
【００１３】（Ｃ）そして、上記した段差をグラフォエ
ピタキシャル成長のシードとして用い、かつこの段差上
に上記した低融点金属の溶融液を低温（例えば３５０
℃）で調製し、それより少し高いだけの温度に加熱した
基板上に塗布などの方法で形成できるから、比較的低温
（例えば３５０〜４００℃）で単結晶シリコン層を均一
に形成することができる。(C) The step is used as a seed for grapho-epitaxial growth, and the low-melting-point metal melt is placed on the step at a low temperature (for example, 350 ° C.).
C), and formed on a substrate heated to a temperature slightly higher than that by coating or the like, so that a single-crystal silicon layer can be uniformly formed at a relatively low temperature (for example, 350 to 400 ° C.). it can.
【００１４】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。(D) Since annealing at medium temperature for a long time (about 600 ° C., ten and several hours) and excimer laser annealing as in the case of the solid phase growth method are not required, high productivity and expensive manufacturing equipment are required. Is unnecessary and cost can be reduced.
【００１５】（Ｅ）このグラフォエピタキシャル成長で
は、溶融液の組成比、溶融液温度、基板の加熱温度、冷
却速度等の調整により広範囲のＰ型不純物濃度と高移動
度の単結晶シリコン層が容易に得られるので、Ｖｔｈ
（しきい値）調整が容易であり、低抵抗化による高速動
作が可能である。(E) In this grapho-epitaxial growth, a single crystal silicon layer having a wide range of P-type impurity concentration and high mobility can be easily formed by adjusting the composition ratio of the melt, the melt temperature, the heating temperature of the substrate, the cooling rate, and the like. Vth
(Threshold) can be easily adjusted, and high-speed operation can be performed by lowering the resistance.
【００１６】（Ｆ）また、シリコン含有低融点金属の溶
融液層に、３族又は５族の不純物元素（ボロン、リン、
アンチモン、ひ素、ビスマス、アルミニウムなど）を別
途適量ドープしておけば、グラフォエピタキシャル成長
による単結晶シリコン層の不純物種及び／又はその濃
度、即ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度
を任意に制御することができる。(F) Further, in the melt layer of the silicon-containing low melting point metal, an impurity element belonging to Group 3 or Group 5 (boron, phosphorus,
If an appropriate amount of antimony, arsenic, bismuth, aluminum or the like is separately doped, the impurity type and / or concentration of the single crystal silicon layer formed by grapho-epitaxial growth, that is, the conductivity type such as P-type / N-type and / or the carrier concentration Can be arbitrarily controlled.
【００１７】[0017]
【発明の実施の形態】本発明においては、前記段差を、
断面において底面に対し側面が直角状若しくは下端側へ
望ましくは９０°以下の底角をなすように傾斜状となる
ような凹部として、絶縁基板又はその上の拡散バリア、
例えばシリコンナイトライド（以後ＳｉＮと呼ぶ。）な
どの膜（或いはこれらの双方）に形成し、この段差を前
記単結晶シリコン層のグラフォエピタキシャル成長時の
シードとするのがよい。この段差は、前記薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成するのがよい。また、受動素子、例えば抵抗を
前記単結晶シリコン層で形成する場合、抵抗が形成され
る素子領域の少なくとも一辺に沿って前記段差が形成さ
れるのがよい。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present invention, the step is
In a cross section, the side surface with respect to the bottom surface is perpendicular to the bottom surface or desirably inclined to form a bottom angle of 90 ° or less toward the lower end side, as an insulating substrate or a diffusion barrier thereon,
For example, it is preferable to form a film such as silicon nitride (hereinafter referred to as SiN) (or both of them) and use this step as a seed during the grapho-epitaxial growth of the single crystal silicon layer. The step is preferably formed along at least one side of an element region formed by the channel region, the source region, and the drain region of the thin film transistor. In the case where a passive element, for example, a resistor is formed of the single crystal silicon layer, the step is preferably formed along at least one side of an element region where the resistor is formed.
【００１８】この場合、前記ＭＯＳＴＦＴの如き第１の
薄膜トランジスタを前記段差による基板凹部内に設けて
よいが、凹部外又はこれらの双方にて基板上に設けてよ
い。In this case, the first thin film transistor such as the MOSTFT may be provided in the concave portion of the substrate due to the step, but may be provided on the substrate outside the concave portion or both of them.
【００１９】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、シリコンを例
えば２．０重量％〜０．００５重量％、例えば１重量％
含有する低融点金属の溶融液を加熱された絶縁基板に塗
布し、所定時間（数分〜数１０分）保持した後、前記冷
却処理を行うのがよい。これによって、厚さ数μｍ〜
０．００５μｍ、例えば０．１μｍの単結晶シリコン膜
を得ることができる。The step is formed by dry etching such as reactive ion etching, and silicon is added in an amount of, for example, 2.0 to 0.005% by weight, for example, 1% by weight.
It is preferable to apply the molten liquid of the low-melting-point metal to the heated insulating substrate and hold it for a predetermined time (several minutes to several tens of minutes) before performing the cooling treatment. With this, a thickness of several μm
A single crystal silicon film of 0.005 μm, for example, 0.1 μm can be obtained.
【００２０】また、前記基板として絶縁基板、例えばガ
ラス基板、耐熱性有機基板を使用し、前記低融点金属と
してインジウム、ガリウム、スズ、ビスマス、鉛、亜
鉛、アンチモン及びアルミニウムからなる群より選ばれ
た少なくとも１種を使用することができる。Further, an insulating substrate such as a glass substrate or a heat-resistant organic substrate is used as the substrate, and the low melting point metal is selected from the group consisting of indium, gallium, tin, bismuth, lead, zinc, antimony and aluminum. At least one can be used.
【００２１】この場合、前記低融点金属としてインジウ
ムを使用するときには前記溶融液を８５０〜１１００
℃、望ましくは９００〜９５０℃に加熱された前記絶縁
基板に塗布し、前記低融点金属としてインジウム・ガリ
ウム又はガリウムを使用するときには前記溶融液を３０
０〜１１００℃、望ましくは３５０〜６００℃又は４０
０〜１１００℃、望ましくは４２０〜６００℃に加熱さ
れた前記絶縁基板に塗布することができる。In this case, when indium is used as the low melting point metal, the molten liquid is 850 to 1100
C., preferably 900 to 950.degree. C., applied to the insulating substrate, and when using indium gallium or gallium as the low melting metal, the molten liquid is heated to 30.degree.
0-1100 ° C, preferably 350-600 ° C or 40
It can be applied to the insulating substrate heated to 0 to 1100 ° C, preferably 420 to 600 ° C.
【００２２】このようにシリコンを含有する低融点金属
は、図１１に示す状態図から明らかなように、低融点金
属の割合に応じて融点が低下する。インジウムを用いる
ときには、シリコンを含有（例えば１重量％含有）する
インジウム溶融液層を８５０〜１１００℃の基板温度で
形成するのは、１１００℃程度までは基板として石英板
ガラスを使用でき、１１００℃〜８５０℃まではそれよ
りも耐熱性が低いガラス、例えば結晶化ガラスでも使用
できることになる。ガリウムを用いるときにも、上記と
同様の理由から、シリコンを含有（例えば１重量％含
有）するガリウム溶融液層を４００〜１１００℃の基板
温度で形成することができる。As is clear from the state diagram shown in FIG. 11, the melting point of the low melting point metal containing silicon decreases in accordance with the proportion of the low melting point metal. When indium is used, forming an indium melt layer containing silicon (for example, containing 1% by weight) at a substrate temperature of 850 to 1100 ° C. can use a quartz plate glass as a substrate up to about 1100 ° C. Up to 850 ° C., glass having lower heat resistance, for example, crystallized glass can be used. When gallium is used, a gallium melt layer containing silicon (for example, containing 1% by weight) can be formed at a substrate temperature of 400 to 1100 ° C. for the same reason as described above.
【００２３】後者の場合（インジウム・ガリウム・シリ
コン又はガリウム・シリコンの場合）、基板として、比
較的歪点の低いガラス基板や耐熱性有機基板を用い得る
ので、大型ガラス基板（例えば１ｍ2 以上）上に半導体
結晶層を作成することが可能であるが、このような基板
は、安価で、薄板化が容易であり、長尺ロール化された
ガラス板を作製できる。これを用いて、長尺ロール化ガ
ラス板や耐熱性有機基板上に、上記手法により、グラフ
ォエピタキシャル成長による単結晶シリコン薄膜を連続
して又は非連続に作製することができる。In the latter case (in the case of indium gallium silicon or gallium silicon), a glass substrate having a relatively low strain point or a heat-resistant organic substrate can be used as the substrate, so that a large glass substrate (for example, 1 m 2 or more) is used. Although a semiconductor crystal layer can be formed thereon, such a substrate is inexpensive, easily thinned, and a long rolled glass plate can be manufactured. Using this, a single-crystal silicon thin film formed by grapho-epitaxial growth can be continuously or discontinuously formed on a long rolled glass plate or a heat-resistant organic substrate by the above method.
【００２４】上記の溶融液塗布式では一定時間（数分〜
数十分）保持した後に徐冷するが、この他にも、ガラス
基板を上記溶液に浸して、一定時間（数分〜数十分）保
持した後、徐々に引き上げるディッピング方式や、溶融
液中又は表面を適切な速度で移動させて徐冷するフロー
ティング方式でもよい。溶融液の組成、温度、引き上げ
速度によって、エピタキシャル成長層の厚さやキャリア
不純物濃度を制御することができる。塗布式、ディッピ
ング方式、フローティング方式等は、基板を連続又は断
続送りして処理できるため、量産性も向上する。In the above-mentioned melt coating method, a certain time (several minutes to
After holding for several tens of minutes, the substrate is gradually cooled. In addition, a dipping method in which a glass substrate is immersed in the above solution, held for a certain period of time (several minutes to several tens of minutes), and then gradually pulled up, Alternatively, a floating method in which the surface is moved at an appropriate speed and gradually cooled may be used. The thickness of the epitaxially grown layer and the carrier impurity concentration can be controlled by the composition, temperature, and pulling rate of the melt. The coating method, the dipping method, the floating method, and the like can process the substrate continuously or intermittently, so that mass productivity is also improved.
【００２５】上記のように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
シリコンナイトライド（ＳｉＮ：厚さ５０〜２００ｎｍ
程度）などの膜を形成するのがよい。従ってこの場合、
拡散バリア層上に前記シリコン含有の低融点金属層を形
成する。As described above, the constituent elements are easily diffused from the inside of the glass into the upper layer of the glass having a low strain point, and therefore, a thin film of the diffusion barrier layer (for example, silicon nitride (SiN : Thickness 50 to 200 nm
It is preferable to form a film such as So in this case,
The silicon-containing low melting point metal layer is formed on the diffusion barrier layer.
【００２６】上記したシリコンを溶かした低融点金属か
ら、徐冷によって、上記段差をシードとしてグラフォエ
ピタキシャル成長により前記単結晶シリコン層を析出さ
せた後に、この上の前記低融点金属の層を塩酸などで溶
解除去し、しかる後に前記単結晶シリコン層に所定の処
理を施して能動素子と受動素子を作製することができ
る。After the above-mentioned single crystal silicon layer is deposited from the above-mentioned low melting point metal in which silicon is dissolved by slow cooling, the single crystal silicon layer is deposited by grapho-epitaxial growth using the above-mentioned steps as a seed. Then, a predetermined process is performed on the single crystal silicon layer to produce an active element and a passive element.
【００２７】このように、冷却後に単結晶シリコン層の
上に析出したインジウムなどの低融点金属薄膜は塩酸等
を用いて溶解除去するが、インジウム等はシリコン層中
に微量（１０16ａｔｏｍｓ／ｃｃ程度）しか残留しない
よう作成できるので、作成直後はＰ型の単結晶シリコン
薄膜の半導体が作成される。従って、これはｎＭＯＳＴ
ＦＴの作製にとって都合が良い。しかし、適量のリン原
子などのＮ型不純物を全面又は選択的にイオン注入する
ことによって、全面又は選択的にＮ型の単結晶シリコン
薄膜を作成することができるので、ｐＭＯＳＴＦＴも作
成することができる。このため、ｃＭＯＳＴＦＴも作成
できることになる。多結晶又はアモルファスシリコン又
はシリコン含有低融点金属層の成膜時に、溶解度が大き
い３族又は５族の不純物元素（ボロン、リン、アンチモ
ン、ひ素、ビスマスなど）を別途適量ドープしておけ
ば、成長するシリコンエピタキシャル成長層の不純物種
及び／又はその濃度、即ちＰ型／Ｎ型及び／又はキャリ
ア濃度を任意に制御することができる。As described above, the low melting point metal thin film such as indium deposited on the single crystal silicon layer after cooling is dissolved and removed using hydrochloric acid or the like, but a small amount (10 16 atoms / cc) of indium or the like is contained in the silicon layer. ), A P-type single-crystal silicon thin film semiconductor is formed immediately after the formation. Therefore, this is nMOST
It is convenient for FT fabrication. However, by ion-implanting an appropriate amount of N-type impurities such as phosphorus atoms over the entire surface or selectively, an N-type single-crystal silicon thin film can be entirely or selectively formed, so that a pMOSTFT can also be formed. . For this reason, a cMOSTFT can also be produced. When a polycrystalline or amorphous silicon or a silicon-containing low-melting metal layer is formed, an impurity element of group 3 or 5 having high solubility (boron, phosphorus, antimony, arsenic, bismuth, etc.) may be separately doped in an appropriate amount to grow. The impurity species and / or the concentration thereof, that is, the P-type / N-type and / or the carrier concentration of the silicon epitaxial growth layer to be formed can be arbitrarily controlled.
【００２８】このように、基板上にグラフォエピタキシ
ャル成長した前記単結晶シリコン層を周辺駆動回路の少
なくとも一部を構成するボトムゲート型ＭＯＳＴＦＴの
チャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。As described above, the single crystal silicon layer grown by grapho-epitaxial growth on the substrate is applied to the channel region, the source region, and the drain region of the bottom gate type MOSTFT constituting at least a part of the peripheral driving circuit. And / or its concentration can be controlled.
【００２９】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。The peripheral driver circuit section and the thin film transistor of the display section constitute an n-channel, p-channel or complementary insulated gate field-effect transistor, for example, a set of complementary and n-channel transistors and a complementary and p-channel transistor. It may be composed of a set of a channel type or a set of a complementary type, an n-channel type and a p-channel type. Further, it is preferable that at least a part of the thin film transistor of the peripheral drive circuit section and / or the display section has an LDD (Lightly doped drain) structure. Note that the LDD structure may be provided not only between the gate and the drain, but also between the gate and the source, or between the gate and the source and between the gate and the drain (this is called a double LDD).
【００３０】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。In particular, the MOSTFT has n
A MOS or pMOS or cMOS LDD type TFT is formed, and a cMOS or nMOS
Alternatively, a pMOS TFT or a mixture of these may be formed.
【００３１】そして、前記ＭＯＳＴＦＴを前記段差によ
る基板凹部内及び／又は基板凹部外の凹部付近に設けて
よい。Further, the MOSTFT may be provided in the concave portion of the substrate due to the step and / or in the vicinity of the concave portion outside the concave portion of the substrate.
【００３２】この場合、前記第１の基板の一方の面上に
段差を形成し、この段差を含む前記基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記第２の
薄膜トランジスタを、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び／又は下
部にゲート部を有するトップゲート型、ボトムゲート型
又はデュアルゲート型としてよい。In this case, a step is formed on one surface of the first substrate, a monocrystalline, polycrystalline or amorphous silicon layer is formed on the substrate including the step, and the second thin film transistor is The single crystal, polycrystalline or amorphous silicon layer may be a channel region, a source region and a drain region, and may be a top gate type, a bottom gate type or a dual gate type having a gate portion above and / or below the channel region.
【００３３】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のグラフォエピタキシャル成長時のシードとする。Also in this case, the step similar to the above is formed as a concave portion in which the side surface is perpendicular to the bottom surface in the cross section or inclined so as to form a bottom angle of preferably 90 ° or less toward the lower end side. This step is used as a seed at the time of grapho-epitaxial growth of the single crystal silicon layer.
【００３４】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。The second thin film transistor includes the first thin film transistor.
The source, the drain, and the like are provided inside and / or outside of the substrate concave portion due to the step formed on the substrate and / or the film formed on the substrate and using a single crystal silicon layer formed by grapho-epitaxial growth similarly to the first thin film transistor. Each region of the channel may be formed.
【００３５】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層が設け
てよい。Also in the second thin film transistor, similarly to the above, the impurity species of Group 3 or Group 5 and / or the concentration thereof in the single crystal, polycrystalline or amorphous silicon layer is controlled, and the step is reduced by the second step. The thin film transistor may be formed along at least one side of an element region formed by the channel region, the source region, and the drain region. Further, it is preferable that the gate electrode under the single crystal, polycrystal or amorphous silicon layer has a trapezoidal shape at its side end. A diffusion barrier layer may be provided between the first substrate and the single crystal, polycrystalline or amorphous silicon layer.
【００３６】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。Preferably, the source or drain electrode of the first and / or second thin film transistor is formed on a region including the step.
【００３７】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともボトムゲート型とし、かつ、表示
部において画素電極をスイッチングするスイッチング素
子を、前記トップゲート型、前記ボトムゲート型又は前
記デュアルゲート型の第２の薄膜トランジスタとしてよ
い。The first thin film transistor is at least a bottom gate type selected from a top gate type, a bottom gate type or a dual gate type having a gate portion above and / or below a channel region; , The switching element for switching the pixel electrode may be the top gate type, the bottom gate type, or the dual gate type second thin film transistor.
【００３８】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。In this case, the gate electrode provided below the channel region is formed of a heat-resistant material, or the upper gate electrode of the second thin film transistor and the gate electrode of the first thin film transistor are formed of a common material. May do it.
【００３９】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。In the peripheral driver circuit section, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer is used as a channel region, and a top gate type having a gate portion above and / or below the channel region;
A bottom-gate or dual-gate thin film transistor, or a diode, a resistor, a capacitor, an inductance element, or the like using the single-crystal silicon layer, the polycrystalline silicon layer, or the amorphous silicon layer may be provided.
【００４０】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。The peripheral driver circuit section and / or the thin film transistor of the display section may be configured as a single gate or a multi-gate.
【００４１】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。When the n-type or p-channel type thin film transistor of the peripheral driver circuit portion and / or the display portion is a dual gate type, the upper or lower gate electrode is electrically open or an arbitrary negative voltage (n It is preferable that a thin film transistor of a bottom-gate type or a top-gate type be operated by applying a positive voltage (in the case of a channel type) or a positive voltage (in the case of a p-channel type).
【００４２】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。The thin film transistor of the peripheral drive circuit section is an n-channel type, a p-channel type or a complementary type of the first thin film transistor.
When the single-crystal silicon layer is used as a channel region, the thin-film transistor of the display portion is an n-channel type, a p-channel type, or a complementary type. When an amorphous silicon layer is used as a channel region, an n-channel type, a p-channel type, or a complementary type may be used.
【００４３】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。In the present invention, after the growth of the single crystal silicon layer, an upper gate portion including a gate insulating film and a gate electrode is formed on the single crystal silicon layer, and the upper gate portion is used as a mask to form the single crystal silicon layer. Group 3 or 5 in layer
The channel region, the source region, and the drain region may be formed by introducing a group III impurity element.
【００４４】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。When the second thin film transistor is a bottom gate type or a dual gate type, a lower gate electrode made of a heat resistant material is provided below the channel region, and a gate insulating film is formed on the gate electrode. After forming the lower gate portion, the second thin film transistor can be formed through a process common to the first thin film transistor including the step of forming the step. In this case, the upper gate electrode of the second thin film transistor and the gate electrode of the first thin film transistor can be formed of a common material.
【００４５】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。After forming the single-crystal silicon layer on the lower gate portion, an impurity element of Group 3 or Group 5 is introduced into the single-crystal silicon layer to form source and drain regions, and then activated. Processing can be performed.
【００４６】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラ
ンジスタの上部ゲート電極を形成してよい。After the formation of the single crystal silicon layer, the source and drain regions of the first and second thin film transistors are formed by ion implantation of the impurity element using a resist as a mask, and after the ion implantation, the activation process is performed. After forming the gate insulating film, the upper gate electrode of the second thin film transistor may be formed.
【００４７】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成することができ
る。When the second thin film transistor is a top gate type, after forming the single crystal silicon layer, each source and drain region of the first and second thin film transistors is formed by ion implantation of the impurity element using a resist as a mask. Then, an activation process is performed after the ion implantation, and thereafter, a gate portion including the gate insulating film and the gate electrode of the second thin film transistor can be formed.
【００４８】或いは、前記第２の薄膜トランジスタがト
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
このゲート部及びレジストをマスクとして前記第１及び
第２の薄膜トランジスタの各ソース及びドレイン領域を
前記不純物元素のイオン注入で形成し、このイオン注入
後に活性化処理を行ってもよい。Alternatively, when the second thin film transistor is a top gate type, after forming the single crystal silicon layer, a gate insulating film of the second thin film transistor and a gate electrode made of a heat resistant material are formed to form a gate portion. Forming
The source and drain regions of the first and second thin film transistors may be formed by ion implantation of the impurity element using the gate portion and the resist as a mask, and an activation process may be performed after the ion implantation.
【００４９】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。In addition, ion implantation for forming a source region and a drain region can be performed by using a resist mask covering the resist mask used for forming the LDD structure.
【００５０】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。The substrate may be optically opaque or transparent, and a reflective or transmissive display pixel electrode may be provided.
【００５１】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。When the display section has a laminated structure of the pixel electrode and the color filter layer, the color filter is formed on the display array section to improve the aperture ratio and brightness of the display panel. In addition, the cost can be reduced by omitting the color filter substrate and improving the productivity.
【００５２】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。In this case, when the pixel electrode is a reflective electrode, irregularities are formed on the resin film so as to obtain optimal reflection characteristics and viewing angle characteristics, and the pixel electrode is provided thereon. In the case of a transparent electrode, the surface is preferably flattened by a transparent flattening film, and a pixel electrode is preferably provided on this flattened surface.
【００５３】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。The display section is configured to emit light or adjust light by being driven by the MOSTFT. For example, a liquid crystal display (LCD), an electroluminescence display (E)
L) or field emission display (FED), light emitting polymer display (LEPD), light emitting diode display (LE
D) or the like. In this case, a plurality of the pixel electrodes may be arranged in a matrix on the display unit, and the switching element may be connected to each of the pixel electrodes.
【００５４】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。Next, preferred embodiments of the present invention will be described in more detail.
【００５５】＜第１の実施の形態＞図１〜図１４は、本
発明の第１の実施の形態を示すものである。<First Embodiment> FIGS. 1 to 14 show a first embodiment of the present invention.
【００５６】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）をシードとしてインジウム・シリコン
溶融液から単結晶シリコン層を高温グラフォエピタキシ
ャル成長させ、これを用いてボトムゲート型ＭＯＳＴＦ
Ｔを周辺駆動回路部に構成したアクティブマトリクス反
射型液晶表示装置（ＬＣＤ）に関するものである。ま
ず、この反射型ＬＣＤの全体のレイアウトを図１２〜図
１４について説明する。In this embodiment, a single-crystal silicon layer is grown at a high temperature by grapho-epitaxial growth from an indium-silicon melt using the above-described steps (concave portions) provided on a heat-resistant substrate as seeds.
The present invention relates to an active matrix reflective liquid crystal display (LCD) in which T is a peripheral drive circuit. First, the overall layout of this reflective LCD will be described with reference to FIGS.
【００５７】図１２に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。As shown in FIG. 12, in this active matrix reflective LCD, a main substrate 1 (which constitutes an active matrix substrate) and a counter substrate 32 are bonded together via a spacer (not shown). It has a flat panel structure, and liquid crystal (not shown here) is sealed between both substrates 1-32. On the surface of the main substrate 1, a display unit including pixel electrodes 29 (or 41) arranged in a matrix, a switching element for driving the pixel electrodes, and a peripheral drive circuit unit connected to the display unit are provided. Is provided.
【００５８】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくボト
ムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。The switching element of the display unit is formed of an nMOS, pMOS, or cMOS based on the present invention and a top gate type MOSTFT having an LDD structure. In the peripheral drive circuit section, cMOS or nMOS or pMOS of the bottom gate type MOSTFT according to the present invention is also used as a circuit element.
MOSTFTs or a mixture thereof are formed. Note that one of the peripheral drive circuit units is a horizontal drive circuit that supplies a data signal to drive the TFT of each pixel for each horizontal line, and the other peripheral drive circuit unit connects the gate of the TFT of each pixel for each scan line. , And are usually provided on both sides of the display unit. These drive circuits can be configured in either a dot-sequential analog system or a line-sequential digital system.
【００５９】図１３に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。As shown in FIG. 13, the above-mentioned TFT is arranged at the intersection of the orthogonal gate bus line and data bus line, and image information is written into a liquid crystal capacitor (C LC ) via this TFT, and the next information is written. Holds electric charge until comes. In this case, it is not enough to hold the TFT channel resistance alone. To compensate for this, a storage capacitor (auxiliary capacitor) (C S ) is added in parallel with the liquid crystal capacitor to compensate for a decrease in the liquid crystal voltage due to leak current. May be. Such TF for LCD
In T, the required performance differs between the characteristics of the TFT used for the pixel portion (display portion) and the characteristics of the TFT used for the peripheral drive circuit. In the TFT of the pixel portion, it is important to control the off current and secure the on current. It becomes a problem. For this reason, the display unit
By providing a TFT having an LDD structure as described below,
As a structure in which an electric field is hardly applied between the gate and the drain, an effective electric field applied to the channel region can be reduced, an off current can be reduced, and a change in characteristics can be reduced. However, the process becomes complicated, the element size becomes large, and problems such as a decrease in on-current occur. Therefore, an optimum design is required for each purpose of use.
【００６０】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。Usable liquid crystals include TN liquid crystal (nematic liquid crystal used for TN mode of active matrix drive), STN (super twisted nematic), GH (guest host), PC (phase change). , FLC (ferroelectric liquid crystal), AFL
Liquid crystals for various modes such as C (antiferroelectric liquid crystal) and PDLC (polymer dispersed liquid crystal) may be employed.
【００６１】また、図１４について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。Referring to FIG. 14, an outline of a circuit system of a peripheral driving circuit and a driving method thereof will be described. The driving circuit is divided into a gate side driving circuit and a data side driving circuit.
It is necessary to configure a shift register on both the data side.
Shift registers are generally pMOSTFT and nMOS
Using both TFTs (so-called CMOS circuit)
Some use only one of the MOSTFTs. However, in terms of operating speed, reliability, and low power consumption, cMOST
FT or CMOS circuits are common.
【００６２】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。The scanning drive circuit is composed of a shift register and a buffer, and sends a pulse synchronized with the horizontal scanning period from the shift register to each line. On the other hand, there are two driving methods for the data side driving circuit, a dot sequential method and a line sequential method. In the dot sequential method shown in the figure, the circuit configuration is relatively simple, and the display signal is controlled by a shift register through an analog switch. While writing to each pixel directly. Write sequentially to each pixel within one horizontal scanning time (R, G,
B schematically shows a pixel for each color).
【００６３】次に、図１〜図１０について、本実施の形
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図７において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。Next, an active matrix reflective LCD according to the present embodiment will be described with reference to FIGS. However, in FIGS. 1 to 7, the left side of each figure shows the manufacturing process of the display unit, and the right side shows the manufacturing process of the peripheral drive circuit unit.
【００６４】まず、図１の（１）に示すように、石英ガ
ラス、透明性結晶化ガラスなどの絶縁基板１の一主面に
おいて、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のス
パッタ膜７１（５００〜６００ｎｍ厚）を形成する。First, as shown in FIG. 1A, a sputtered film 71 (500) of a molybdenum / tantalum (Mo.Ta) alloy is formed on one main surface of an insulating substrate 1 such as quartz glass or transparent crystallized glass.厚 600 nm thick).
【００６５】次いで、図１の（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜９をテーパエッチングし、側端部７
１ａが台形状に２０〜４５度でなだらかに傾斜したゲー
ト電極７１を形成する。Next, as shown in FIG. 1B, a photoresist 70 is formed in a predetermined pattern, and the Mo.Ta film 9 is taper-etched using the photoresist 70 as a mask.
1a forms a trapezoidal gate electrode 71 that is gently inclined at 20 to 45 degrees.
【００６６】次いで、図１の（３）に示すように、フォ
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。Next, as shown in FIG. 1C, after the photoresist 70 is removed, the substrate 1 including the molybdenum-tantalum alloy film 71 is formed on the substrate 1 by a plasma CVD method or the like.
SiN film (about 100 nm thick) 72 and SiO 2 film (about 20 nm thick)
(Thickness of 0 nm) 73 is formed in this order to form a gate insulating film.
【００６７】次いで、図２の（４）に示すように、少な
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ4 プラズ
マのＦ+ イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。Next, as shown in FIG. 2D, a photoresist 2 is formed in a predetermined pattern at least in the TFT forming region, and using this as a mask, for example, F + ions 3 of CF 4 plasma are irradiated, and A plurality of steps 4 are formed in the gate insulating film (and also on the substrate 1) in appropriate shapes and dimensions by general-purpose photolithography such as active ion etching (RIE) and etching (photoetching).
【００６８】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、後述の単結晶シリコンのグラフォ
エピタキシャル成長時のシードとなるものであって、深
さｄ０．１〜０．４μｍ、幅ｗ２〜１０μｍ、長さ（紙
面垂直方向）１０〜２０μｍであってよく、底辺と側面
のなす角（底角）は直角とする。なお、基板１の表面に
は、ガラス基板からのＮａイオンなどの拡散防止のた
め、ＳｉＮ膜（例えば５０〜２００ｎｍ厚）と必要に応
じてシリコン酸化膜（以後ＳｉＯ2 膜と呼ぶ。）（例え
ば約１００ｎｍ厚）を予め連続形成してよい。In this case, quartz glass is used as the insulating substrate 1,
High heat-resistant substrates (8 to 1) made of transparent crystallized glass, ceramics, and the like (however, an opaque ceramic substrate or low-transparency crystallized glass cannot be used in a transmission type LCD described later).
2 inch φ, 700 to 800 μm thick) can be used. The step 4 serves as a seed during the later-described single-crystal silicon grapho-epitaxial growth, and has a depth d of 0.1 to 0.4 μm, a width w of 2 to 10 μm, and a length (perpendicular to the paper surface) of 10 to 20 μm. The angle between the base and the side (base angle) is a right angle. Note that, on the surface of the substrate 1, a SiN film (for example, 50 to 200 nm thick) and a silicon oxide film (hereinafter, referred to as an SiO 2 film) as needed (for example, a SiO 2 film) to prevent diffusion of Na ions and the like from the glass substrate. (About 100 nm thick) may be continuously formed in advance.
【００６９】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後に、シリコンを約１重量％含有す
るシリコン・インジウム溶融液６を、９００〜９３０℃
に加熱された基板１上に塗布する。或いは、溶融液中に
基板１をディッピングするか、或いは、溶融液表面を徐
々に移動させてフローティングさせる方法や、噴流式、
超音波作用下での接触方式も可能である。Next, as shown in FIG. 2 (5), after removing the photoresist 2, a silicon-indium melt 6 containing about 1% by weight of silicon is heated to 900 to 930 ° C.
Is applied on the substrate 1 which has been heated. Alternatively, the substrate 1 may be dipped in the melt, or the surface of the melt may be gradually moved and floated.
A contact method under the action of ultrasonic waves is also possible.
【００７０】次いで、基板１を数分〜数１０分間保持し
た後、徐々に冷却する（ディッピングの場合は徐々に引
き上げる）ことによって、インジウムに溶解していたシ
リコンは、段差４の底辺の角部をシード（種）として図
３の（６）に示すようにグラフォエピタキシャル成長
し、厚さ例えば０．１μｍ程度のＰ型単結晶シリコン層
７として析出する。この際、下地のゲート電極７１の側
端部７１ａはなだらかな傾斜面となっているので、この
面上には、段差４によるエピタキシャル成長を阻害せ
ず、段切れなしに単結晶シリコン層７が成長することに
なる。ディッピング法及びフローティング法では、溶融
液組成、温度、引き上げ速度などの管理が容易であり、
エピタキシャル成長層の厚みやＰ型キャリア不純物濃度
を容易にコントロールできる。Next, after holding the substrate 1 for several minutes to several tens of minutes, the substrate 1 is gradually cooled (in the case of dipping, gradually pulled up), so that the silicon dissolved in the indium is reduced to the corners at the bottom of the step 4. Is used as a seed to perform grapho-epitaxial growth as shown in FIG. 3 (6), and is deposited as a P-type single-crystal silicon layer 7 having a thickness of, for example, about 0.1 μm. At this time, the side edge 71a of the underlying gate electrode 71 has a gentle slope, so that the single-crystal silicon layer 7 grows on this surface without interrupting the epitaxial growth due to the step 4. Will do. In the dipping method and the floating method, it is easy to control the melt composition, temperature, pulling speed, etc.
The thickness of the epitaxial growth layer and the P-type carrier impurity concentration can be easily controlled.
【００７１】上記のようにして堆積した単結晶シリコン
層７は（１００）面が基板上にエピタキシャル成長した
ものであるが、これは、グラフォエピタキシャル成長と
称される公知の現象によるものである。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシャ
ル成長層を形成すると、図９（ａ）のようなランダムな
面方位であったものが図９（ｂ）のように（１００）面
が段差４の面に沿って結晶成長する。この単結晶粒の大
きさは、温度・時間に比例して大きくなるが、温度・時
間を低く、短くする時は、上記段差の間隔を短くしなけ
ればならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。The single crystal silicon layer 7 deposited as described above has a (100) plane epitaxially grown on a substrate, which is due to a known phenomenon called grapho-epitaxial growth. In this regard, as shown in FIG. 9, when a vertical wall such as the above-described step 4 is formed on an amorphous substrate (glass) 1 and an epitaxial growth layer is formed thereon, a random wall as shown in FIG. 9B, the (100) plane grows along the plane of the step 4 as shown in FIG. The size of the single crystal grain increases in proportion to the temperature and time. However, when the temperature and time are reduced or shortened, the interval between the steps must be shortened. Further, the shape of the step is shown in FIGS.
By changing variously as in (f), the crystal orientation of the growth layer can be controlled. When fabricating MOS transistors, the (100) plane is most often employed. In short, the cross-sectional shape of the step 4 may be such that the angle of the base corner (base angle) is a right angle, or may be inclined inward or outward from the upper end to the lower end. You only need to have it. Usually, the bottom angle of the step 4 is desirably a right angle or 90 ° or less, and the corner of the bottom surface preferably has a slight curvature.
【００７２】こうして、グラフォエピタキシャル成長に
よって基板１上に単結晶シリコン層７を析出させた後、
図３の（７）のように、表面側に析出したインジウム膜
６Ａを塩酸、硫酸などによって溶解除去（この際、低級
シリコン酸化膜が生成しないように後処理）し、単結晶
シリコン層７をチャンネル領域とするボトムゲート型Ｍ
ＯＳＴＦＴを周辺駆動回路部に、トップゲート型ＭＯＳ
ＴＦＴを表示部にそれぞれ作製する。After the single-crystal silicon layer 7 is deposited on the substrate 1 by grapho-epitaxial growth,
As shown in FIG. 3 (7), the indium film 6A deposited on the surface side is dissolved and removed with hydrochloric acid, sulfuric acid or the like (at this time, post-treatment so as not to form a lower silicon oxide film), and the single crystal silicon layer 7 is formed. Bottom gate type M as channel region
OSTFT in the peripheral drive circuit, top gate type MOS
TFTs are formed on the display unit.
【００７３】まず、上記のグラフォエピタキシャル成長
による単結晶シリコン層７はインジウムの含有によって
Ｐ型化しているが、そのＰ型不純物濃度はばらついてい
るので、ｐチャンネルＭＯＳＴＦＴ部をフォトレジスト
（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ
+ ）を１０ｋＶで２．７×１０11ａｔｏｍｓ／ｃｍ2の
ドーズ量でドーピングし、比抵抗を調整する。また、図
３（８）に示すように、ｐＭＯＳＴＦＴ形成領域の不純
物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト
６０でマスクし、Ｎ型不純物イオン（例えばＰ+ ）６５
を１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量
でドーピングし、Ｎ型ウエル７Ａを形成する。First, the single-crystal silicon layer 7 formed by the above-mentioned grapho-epitaxial growth is made P-type by containing indium. However, since the P-type impurity concentration varies, the p-channel MOSTFT portion is made of a photoresist (not shown). ) And p-type impurity ions (eg, B
+ ) Is doped at 10 kV with a dose of 2.7 × 10 11 atoms / cm 2 to adjust the specific resistance. Further, as shown in FIG. 3 (8), in order to control the impurity concentration in the pMOSTFT formation region, the nMOSTFT portion is masked with a photoresist 60 and N-type impurity ions (for example, P + )
At a dose of 1 × 10 11 atoms / cm 2 at 10 kV to form an N-type well 7A.
【００７４】次いで、図４の（９）に示すように、単結
晶シリコン層７の全面上に、プラズマＣＶＤ、高密度プ
ラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００ｎ
ｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形成
してゲート絶縁膜８を形成し、更に、モリブデン・タン
タル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６０
０ｎｍ厚）を形成する。Then, as shown in FIG. 4 (9), SiO 2 (about 200 n) is formed on the entire surface of the single crystal silicon layer 7 by plasma CVD, high-density plasma CVD, catalytic CVD, or the like.
m) and SiN (approximately 100 nm thick) in this order to form a gate insulating film 8, and a molybdenum-tantalum (Mo.Ta) alloy sputtered film 9 (500 to 60
(Thickness of 0 nm).
【００７５】次いで、図４の（１０）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部の段差領域（凹部内）にフォトレジストパターン１０
を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）
合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ
2 ）１２とを形成し、単結晶シリコン薄膜層７を露出さ
せる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓ
ｉＮはＣＦ4 ガスのプラズマエッチング、ＳｉＯ2 はフ
ッ酸系エッチング液で処理する。Next, as shown in FIG. 4 (10), the TFT in the display area is formed by a general-purpose photolithography technique.
Photoresist pattern 10 in the step region (in the concave portion)
Is formed, and (Mo.Ta) is obtained by continuous etching.
Alloy gate electrode 11 and gate insulating film (SiN / SiO
2 ) is formed to expose the single crystal silicon thin film layer 7. The (Mo.Ta) alloy film 9 is made of an acid-based etching solution, S
iN is plasma-etched with CF 4 gas, and SiO 2 is processed with a hydrofluoric acid-based etchant.
【００７６】次いで、図４の（１１）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。Next, as shown in FIG. 4 (11), all of the nMOS and pMOSTFTs in the peripheral drive region and the gate portion of the nMOSTFT in the display region are formed by photoresist 13
And cover the exposed source / drain regions of the nMOS TFT with phosphorus ions 14 at 5 × 10 13 at, for example, 20 kV.
By doping (ion implantation) at a dose of atoms / cm 2, the LDD portion 15 made of an N − -type layer is formed in a self-aligned manner (self-aligned).
【００７７】次いで、図５の（１２）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。Next, as shown in FIG. 5 (12), all of the pMOS TFTs in the peripheral drive region and n in the peripheral drive region
Gate portion of MOSTFT and nMOSTFT in display area
Is covered with a photoresist 16 and phosphorus or arsenic ions 17 are exposed to the
By doping (ion implantation) at 0 kV and a dose of 5 × 10 15 atoms / cm 2 , the source 18 and the drain 19 and the LDD 15 made of the N + type layer of the nMOS TFT are formed.
【００７８】次いで、図５の（１３）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。Next, as shown in FIG. 5 (13), the nMOSTFT in the peripheral drive region and the nMOST in the display region
The entire FT and the gate portion of the pMOSTFT are covered with a photoresist 20, and the exposed region is doped with boron ions 21 at, for example, 10 kV at a dose of 5 × 10 15 atoms / cm 2 , thereby ion-implanting the P + of the pMOSTFT. The source part 22 and the drain part 23 of the layer are formed.
Note that this operation is performed in pM
This is unnecessary work because there is no OSTFT.
【００７９】次いで、図５の（１４）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
層を汎用フォトリソグラフィ及びエッチング技術で除去
する。エッチング液はフッ酸系である。Next, as shown in FIG.
A photoresist 24 is provided to make an active element portion such as an FT or a diode or a passive element portion such as a resistor or an inductance into an island, and a single crystal other than the active element portion and the passive element portion in the peripheral driving region and the display region is provided. The silicon layer is removed by general-purpose photolithography and etching techniques. The etching solution is hydrofluoric acid.
【００８０】次いで、図６の（１５）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。Next, as shown in (15) of FIG. 6, an SiO 2 film (about 200 nm thick) and a phosphosilicate glass (PSG) film (about 300 nm thick) are formed by plasma CVD, high-density plasma CVD, catalytic CVD, or the like. ) Are continuously formed on the entire surface in this order to form the protective film 25.
【００８１】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。Then, the single crystal silicon layer is activated in this state. In this activation, lamp annealing conditions such as halogen are about 1000 ° C. and about 10 seconds, and a gate electrode material that can withstand this is required.
-Ta alloy is suitable. This gate electrode material therefore
The wiring can be provided not only as a gate portion but also as a wiring over a wide range. Here, expensive excimer laser annealing is not used, but if it is used, the condition is that XeCl (308 nm wavelength) is used for the entire surface, or the selective overlap of 90% or more of only the active element portion and the passive element portion. Scanning is preferred.
【００８２】次いで、図６の（１６）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。Then, as shown in FIG. 6 (16), contact windows for the source / drain portions of all the TFTs of the peripheral drive circuit and the source portions of the display TFTs are opened by general-purpose photolithography and etching techniques. .
【００８３】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中、約４００℃／１ｈで、シンター処理する。Then, a sputtered film of aluminum or an aluminum alloy having a thickness of 500 to 600 nm, for example, aluminum containing 1% Si or aluminum or copper containing 1 to 2% copper is formed on the entire surface, and a peripheral film is formed by general-purpose photolithography and etching techniques. The data lines and the gate lines are formed simultaneously with the formation of the source electrodes 26 of all the TFTs in the driving circuit and the display section and the drain electrodes 27 of the peripheral driving circuit section. Then, forming gas (N 2 +
Sinter treatment in H 2 ) at about 400 ° C./1 h.
【００８４】次いで、図６の（１７）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。Next, as shown in (17) of FIG. 6, an insulating film 36 consisting of a PSG film (about 300 nm thick) and a SiN film (about 300 nm thick) is formed by plasma CVD, high-density plasma CVD, catalytic CVD, or the like. Is formed on the entire surface.
Next, a contact window is opened in the drain portion of the display TFT. Note that SiO 2 , PSG and SiN in the pixel portion are used.
The film does not need to be removed.
【００８５】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図７の（１
８）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図７の（１９）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。As a basic requirement of the reflection type liquid crystal display device, the function of reflecting incident light and the function of scattering incident light must be provided inside the liquid crystal panel. This is because the direction of the observer with respect to the display is substantially determined, but the direction of the incident light cannot be uniquely determined.
For this reason, it is necessary to design a reflector assuming that a point light source exists in an arbitrary direction. Therefore, (1) in FIG.
8) As shown in 8), the entire surface is coated with a 2 to 3 μm layer by spin coating or the like.
A photosensitive resin film 28 having a thickness of m is formed, and as shown in (19) of FIG. 7, a concavo-convex pattern for obtaining optimal reflection characteristics and viewing angle characteristics at least for the pixel portion by general-purpose photolithography and etching techniques. Is formed and reflowed to form a lower reflective surface made of the roughened uneven surface 28A.
At the same time, a resin window for contact of the drain portion of the display TFT is opened.
【００８６】次いで、図７の（２０）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、画素部以外の
アルミニウム膜等を除去し、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。Next, as shown in FIG. 7 (20), a 400-500 nm thick aluminum or 1% Si
An aluminum film or the like other than the pixel portion is removed by a general-purpose photolithography and etching technique to form a sputtered film made of aluminum or the like, and a reflective portion 29 made of uneven aluminum or the like connected to the drain portion 19 of the display TFT is formed.
To form This is used as a pixel electrode for display. Then, about 300 ° C / 1h in forming gas
Sintering to make the contacts sufficient. Note that silver or a silver alloy may be used instead of the aluminum-based material in order to increase the reflectance.
【００８７】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして単結晶シリコン層７
を形成し、この単結晶シリコン層７を用いた表示部及び
周辺駆動回路部にそれぞれ、トップゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板３０を作製することができる。As described above, the step 4 is used as a seed for high-temperature grapho-epitaxial growth,
Are formed in the display section and the peripheral drive circuit section using the single crystal silicon layer 7, respectively.
It is possible to manufacture the display-peripheral driving circuit unit integrated type active matrix substrate 30 in which a CMOS circuit including an LDD-TFT, a bottom gate type pMOSTFT, and an nMOSTFT is formed.
【００８８】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図８について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。Next, using this active matrix substrate (drive substrate) 30, a reflective liquid crystal display (LCD)
A method of manufacturing the semiconductor device will be described with reference to FIG. Hereinafter, this active matrix substrate is referred to as a TFT substrate.
【００８９】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。When the liquid crystal cell of this LCD is manufactured by surface assembly (suitable for medium / large liquid crystal panels of 2 inch size or more), first, a TFT substrate 30 and a solid IT
A polyimide alignment film 3 is formed on an element forming surface of a counter substrate 32 provided with an O (Indium tin oxide) electrode 31.
3 and 34 are formed. This polyimide alignment film is formed to a thickness of 50 to 100 nm by roll coating, spin coating, or the like, and cured at 180 ° C. for 2 hours.
【００９０】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。Next, rubbing or optical alignment processing is performed on the TFT substrate 30 and the counter substrate 32. Rubbing buff materials include cotton and rayon, but cotton is more stable in terms of buff residue (garbage) and retardation.
Photoalignment is a technique for aligning liquid crystal molecules by non-contact linearly polarized ultraviolet irradiation. In addition, the orientation other than rubbing,
A polymer alignment film can be formed by obliquely entering polarized light or non-polarized light (such a polymer compound includes, for example, a polymethyl methacrylate-based polymer having azobenzene).
【００９１】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。Next, after cleaning, a common agent is applied to the TFT substrate 30 side, and a sealing agent is applied to the counter substrate 32 side.
Wash with water or IPA (isopropyl alcohol) to remove rubbing buff debris. Common agent is acrylic or epoxy acrylate containing conductive filler,
Alternatively, the sealant may be an acrylic adhesive, an epoxy acrylate, or an epoxy adhesive. Any of heat curing, ultraviolet irradiation curing, ultraviolet irradiation curing and heat curing can be used, but from the viewpoint of overlay accuracy and workability, the ultraviolet irradiation curing and heat curing type is preferable.
【００９２】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。Next, spacers for obtaining a predetermined gap are sprayed on the counter substrate 32 side, and are superposed on the TFT substrate 30 at a predetermined position. After the alignment marks on the counter substrate 32 and the alignment marks on the TFT substrate 30 are accurately aligned, the sealant is temporarily cured by irradiating with ultraviolet light, and then heat-cured collectively.
【００９３】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。Next, a scribe break is performed to
A single liquid crystal panel in which the substrate 30 and the counter substrate 32 are overlapped is created.
【００９４】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。Next, the liquid crystal 35 is injected into the gap between the two substrates 30-32, and the injection port is sealed with an ultraviolet adhesive, followed by IPA cleaning. Any type of liquid crystal may be used. For example, a high-speed TN (twisted nematic) mode using a nematic liquid crystal is generally used.
【００９５】次いで、加熱急冷処理して、液晶３５を配
向させる。Next, the liquid crystal 35 is oriented by heating and quenching.
【００９６】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。Next, a flexible wiring is connected to the panel electrode take-out portion of the TFT substrate 30 by thermocompression bonding of an anisotropic conductive film, and a polarizing plate is bonded to the counter substrate 32.
【００９７】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。Also, in the case of a single liquid crystal panel surface assembly (suitable for a small liquid crystal panel having a size of 2 inches or less), similarly to the above, the polyimide alignment 33, 34 are formed, and both substrates are subjected to rubbing or non-contact linear polarization ultraviolet light alignment treatment.
【００９８】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。Next, the TFT substrate 30 and the opposing substrate 32 are divided into single pieces by dicing or scribe-break, and washed with water or IPA. A common agent is applied to the TFT substrate 30, a sealing agent containing a spacer is applied to the counter substrate 32,
Lay both substrates together. Subsequent processes follow the above.
【００９９】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。In the reflection type LCD described above, the opposing substrate 32 is a CF (color filter) substrate, and the color filter layer 46 is provided below the ITO electrode 31.
The incident light from the counter substrate 32 side is efficiently reflected by the reflection film 29 and emitted from the counter substrate 32 side.
【０１００】他方、ＴＦＴ基板３０として、図８のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。On the other hand, as the TFT substrate 30, in addition to the above-described substrate structure as shown in FIG. 8, an on-chip color filter (OCCF) in which a color filter is provided on the TFT substrate 30.
When a TFT substrate having a structure is used, the counter substrate 32 has I
Solid TO electrode (or ITO with black mask)
The electrodes are solid).
【０１０１】なお、図１２に示した補助容量ＣS を画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。[0102] In the case of incorporating an auxiliary capacitance C S shown in FIG. 12 in the pixel unit, by connecting the dielectric layer provided on the substrate 1 described above (not shown) and the drain region 19 of monocrystalline silicon Good.
【０１０２】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。As described above, according to the present embodiment, the following remarkable functions and effects can be obtained.
【０１０３】（ａ）所定形状／寸法の段差４を基板１に
形成し、その段差の底辺の角をシードとして高温グラフ
ォエピタキシャル成長（但し、成長時の加熱温度は９０
０〜９３０℃と比較的低温）させることにより、５４０
ｃｍ2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリ
コン層７が得られるので、高性能ドライバ内蔵のＬＣＤ
の製造が可能となる。(A) A step 4 having a predetermined shape / dimension is formed on the substrate 1 and high-temperature grapho-epitaxial growth is performed by using the bottom corner of the step as a seed (however, the heating temperature during the growth is 90 ° C.).
0-930 ° C.).
Since a single-crystal silicon layer 7 having a high electron mobility of not less than cm 2 / v · sec can be obtained, an LCD with a built-in high-performance driver
Can be manufactured.
【０１０４】（ｂ）この単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンボトムゲート型ＭＯＳＴ
ＦＴは、高いスイッチング特性と低リーク電流のＬＤＤ
構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴ
の表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部
とを一体化した構成が可能となり、高画質、高精細、狭
額縁、大画面、高効率の表示パネルが実現する。この単
結晶シリコン薄膜７は十分に高い正孔移動度を示すた
め、電子と正孔をそれぞれ単独でも、或いは双方を組み
合せて駆動する周辺駆動回路を作製でき、これをｎＭＯ
Ｓ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦ
Ｔと一体化したパネルを実現できる。また、小型〜中型
パネルの場合には、周辺の一対の垂直駆動回路の一方を
省略できる可能性がある。(B) Since the single-crystal silicon layer exhibits high electron and hole mobilities comparable to those of a single-crystal silicon substrate as compared with a conventional amorphous silicon layer or polycrystalline silicon layer, the single-crystal silicon bottom Gate type MOST
FT is an LDD with high switching characteristics and low leakage current
NMOS or pMOS or cMOS TFT having structure
And a high drive capability cMOS, nMOS or pMOS
A configuration in which a MOST or a peripheral driving circuit portion composed of a mixture thereof is integrated becomes possible, and a display panel with high image quality, high definition, a narrow frame, a large screen, and high efficiency is realized. Since this single crystal silicon thin film 7 has a sufficiently high hole mobility, a peripheral drive circuit for driving electrons and holes alone or in combination of both can be manufactured.
TF for display of LDD structure of S or pMOS or cMOS
A panel integrated with T can be realized. In the case of a small to medium-sized panel, there is a possibility that one of a pair of peripheral vertical drive circuits can be omitted.
【０１０５】（ｃ）そして、上記したグラフォエピタキ
シャル成長時の加熱処理温度は９３０℃以下が可能であ
るから、絶縁基板上に比較的低温（例えば９００〜９３
０℃以下）で単結晶シリコン層７を均一に形成すること
ができる。なお、基板としては、石英ガラスや結晶化ガ
ラス、セラミック基板などが使用可能である。(C) Since the heat treatment temperature during the above-described grapho-epitaxial growth can be 930 ° C. or less, a relatively low temperature (for example, 900 to 93
(0 ° C. or lower), the single crystal silicon layer 7 can be formed uniformly. In addition, quartz glass, crystallized glass, a ceramic substrate, or the like can be used as the substrate.
【０１０６】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。(D) Since long-time annealing at an intermediate temperature and excimer laser annealing as in the case of the solid phase growth method are not required, productivity is high, costly manufacturing equipment is not required, and cost can be reduced. .
【０１０７】（ｅ）この高温ヘテロエピタキシャル成長
では、インジウム・シリコン組成比、段差の形状、基板
加熱温度、溶融液温度、冷却速度、添加するＮ型又はＰ
型キャリア不純物濃度等の調整により、広範囲のＰ型不
純物濃度と高移動度の単結晶シリコン薄膜が容易に得ら
れるので、Ｖｔｈ（しきい値）調整が容易であり、低抵
抗化による高速動作が可能である。(E) In this high-temperature heteroepitaxial growth, indium-silicon composition ratio, step shape, substrate heating temperature, melt temperature, cooling rate, N-type or P-type
By adjusting the type carrier impurity concentration and the like, a wide range of P-type impurity concentration and high mobility single-crystal silicon thin film can be easily obtained. It is possible.
【０１０８】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。(F) If a color filter is formed on the display array section, the cost reduction can be realized by improving the aperture ratio and luminance of the display panel, omitting the color filter substrate, and improving the productivity.
【０１０９】＜第２の実施の形態＞図１５〜図１８つい
て、本発明の第２の実施の形態を説明する。<Second Embodiment> A second embodiment of the present invention will be described with reference to FIGS.
【０１１０】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するが、上述の第１の実施の形態とは異なって、透過型
ＬＣＤに関するものである。即ち、図１の（１）から図
６の（１７）に示す工程までは同様であるが、その工程
後に、図１５の（１８）に示すように、絶縁膜２５、３
６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１
９を行うと同時に、透過率向上のために画素開口部の不
要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。The present embodiment differs from the first embodiment in that a similar top gate type MOSTFT is provided in the display portion and a bottom gate type MOSTFT is provided in the peripheral drive circuit portion. Unlike the embodiment, the present invention relates to a transmission type LCD. That is, the steps from (1) in FIG. 1 to the step shown in (17) in FIG. 6 are the same, but after that step, as shown in (18) in FIG.
6 Open window for drain contact of display TFT 1
At the same time as Step 9, unnecessary portions of the SiO 2 , PSG and SiN films in the pixel openings are removed to improve the transmittance.
【０１１１】次いで、図１８の（１９）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。Next, as shown in FIG. 18 (19),
A photosensitive acrylic transparent resin flattening film 28B having a thickness of 2 to 3 μm is formed on the entire surface by spin coating or the like, and a window is opened in the transparent resin 28B on the drain side of the display TFT by general-purpose photolithography. Let it cure.
【０１１２】次いで、図１８の（２０）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。Next, as shown in (20) of FIG.
An ITO sputtered film having a thickness of 130 to 150 nm is formed on the entire surface, and is contacted with the drain portion 19 of the display TFT by general-purpose photolithography and etching technology.
The TO transparent electrode 41 is formed. Then, by heat treatment (200 to 250 ° C./1 h in a forming gas), the contact resistance between the drain of the display TFT and the ITO is reduced and the transparency of the ITO is improved.
【０１１３】そして、図１６に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。Then, as shown in FIG.
2, and a transmissive LCD is assembled in the same manner as in the first embodiment. However, a polarizing plate is also attached to the TFT substrate side. In this transmissive LCD, transmitted light can be obtained as shown by the solid line, but the opposing substrate 3 can be obtained as shown by the dashed line.
It is also possible to obtain transmitted light from two sides.
【０１１４】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。In the case of this transmission type LCD, an on-chip color filter (OCCF) structure and an on-chip black (OCB) structure can be manufactured as follows.
【０１１５】即ち、図１の（１）〜図６の（１６）まで
の工程は上記の工程に準じて行うが、その後、図１７の
（１７）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。[0115] That is, steps up in FIG. 1 (1) of the to 6 (16) is carried out according to the above process, but then, as shown in (17) in FIG. 17, insulating the PSG / SiO 2 Membrane 25
The drain portion is also opened as a window to form an aluminum buried layer 41A for a drain electrode, and then an insulating film 36 of SiN / PSG is formed.
【０１１６】次いで、図１７の（１８）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１７の（１９）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。Next, as shown in (18) of FIG.
After forming a photoresist 61 having a predetermined thickness (1 to 1.5 μm) in which each color of R, G, and B is dispersed in a pigment for each segment, as shown in FIG. Each of the color filter layers 61 (R), 61 (G), is patterned by leaving only predetermined positions (each pixel portion).
61 (B) is formed (on-chip color filter structure). At this time, the window of the drain part is also opened. In addition, an opaque ceramic substrate, glass with low transmittance, and a heat-resistant resin substrate cannot be used.
【０１１７】次いで、図１７の（１９）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。Next, as shown in (19) of FIG.
In a contact hole communicating with the drain of the display TFT, a light shielding layer 43 serving as a black mask layer is formed by metal patterning over the color filter layer. For example, molybdenum is sputtered by 200 to 250 n.
An m-thick film is formed and patterned into a predetermined shape that covers the display TFT and shields light (on-chip black structure).
【０１１８】次いで、図１７の（２０）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。Next, as shown in (20) of FIG.
A flattening film 28B made of a transparent resin is formed, and an ITO transparent electrode 41 is further formed in a through hole provided in the flattening film by a light shielding layer 4.
3 is formed.
【０１１９】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。As described above, by forming the color filter 61 and the black mask 43 on the display array section, the aperture ratio of the liquid crystal display panel can be improved, and the power consumption of the display module including the backlight can be reduced. Realize.
【０１２０】＜第３の実施の形態＞本発明の第３の実施
の形態を説明する。<Third Embodiment> A third embodiment of the present invention will be described.
【０１２１】本実施の形態は、歪点の低いガラス基板に
上述した段差（凹部）４を形成し、これをシードとして
インジウム・ガリウム・シリコン又はガリウム・シリコ
ン溶融液から単結晶シリコン層を低温グラフォエピタキ
シャル成長させ、これを用いてトップゲート型ＭＯＳＴ
ＦＴを構成したアクティブマトリクス反射型液晶表示装
置（ＬＣＤ）に関するものである。In this embodiment, the above-described step (concave) 4 is formed on a glass substrate having a low strain point, and a single crystal silicon layer is formed from indium / gallium / silicon or gallium / silicon melt using a low-temperature graph as a seed. Mono-epitaxial growth, and using this, top gate type MOST
The present invention relates to an active matrix reflective liquid crystal display (LCD) having an FT.
【０１２２】即ち、本実施の形態では、上述の第１の実
施の形態と比べて、図１の（１）に示す工程で、基板１
として、歪点又は最高使用温度が例えば６００℃程度と
低いガラス、例えばホウケイ酸ガラスやアルミノケイ酸
ガラスなどのガラス基板を用いる。これは、安価でかつ
大型化が容易であり、薄板大型化（例えば５００×６０
０×０．１〜１．１ｍｍ厚）すればロール化／長尺化が
可能である。もちろん、石英基板や結晶化ガラス基板も
採用することができる。That is, in the present embodiment, as compared with the above-described first embodiment, in the step shown in FIG.
For example, a glass substrate such as borosilicate glass or aluminosilicate glass having a strain point or a maximum use temperature as low as about 600 ° C. is used. This is inexpensive and easy to increase in size, and to increase the thickness of a thin plate (for example, 500 × 60).
If it is 0 × 0.1 to 1.1 mm thick), it can be rolled / lengthened. Of course, a quartz substrate or a crystallized glass substrate can also be employed.
【０１２３】そして、上述と同様に段差４を形成した
後、図２の（５）に示す工程で、基板１上に、シリコン
を含有するインジウム・ガリウム溶融液（又はガリウム
溶融液）を塗布する。After the step 4 is formed in the same manner as described above, a silicon-containing indium / gallium melt (or gallium melt) is applied onto the substrate 1 in a step shown in FIG. .
【０１２４】次いで、徐々に冷却することによって、イ
ンジウム・ガリウム（又はガリウム）に溶解していたシ
リコンは、段差４の底辺の角部をシード（種）として図
３の（６）に示すようにグラフォエピタキシャル成長
し、厚さ例えば０．１μｍ程度の単結晶シリコン層７と
して析出する。Then, by gradually cooling, the silicon dissolved in indium gallium (or gallium) is used as a seed (seed) at the bottom of the step 4 as shown in FIG. Grapho-epitaxial growth is performed, and a single-crystal silicon layer 7 having a thickness of, for example, about 0.1 μm is deposited.
【０１２５】この場合、単結晶シリコン層７は上述した
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図９（ａ）〜（ｆ）
のように種々に変えることによって、成長層の結晶方位
を制御することができる。In this case, the single crystal silicon layer 7 has the (100) plane epitaxially grown on the substrate in the same manner as described above, but the shape of the step is changed as shown in FIGS. 9 (a) to 9 (f).
The crystal orientation of the growth layer can be controlled by various changes as described above.
【０１２６】こうして、低温グラフォエピタキシャル成
長によって基板１上に単結晶シリコン層７を析出させた
後、図３の（７）のように、表面側のインジウム・ガリ
ウム（又はガリウム）を塩酸、硫酸などによって溶解除
去する。After the single-crystal silicon layer 7 is deposited on the substrate 1 by low-temperature grapho-epitaxial growth, indium / gallium (or gallium) on the surface side is replaced with hydrochloric acid, sulfuric acid or the like as shown in FIG. To dissolve away.
【０１２７】しかる後、単結晶シリコン層７を用いて上
述の第１の実施の形態と同様にして表示部及び周辺駆動
回路部にそれぞれトップゲート型及びボトムゲート型の
ＭＯＳＴＦＴの作製を行う。また図８に示した構造は、
本実施の形態でも同様に適用されてよい。Thereafter, top gate type and bottom gate type MOSTFTs are formed in the display section and the peripheral drive circuit section using the single crystal silicon layer 7 in the same manner as in the first embodiment. The structure shown in FIG.
The present embodiment may be similarly applied.
【０１２８】本実施の形態によれば、上述した第１の実
施の形態で述べた作用効果に加え、次の如き顕著な作用
効果が得られる。According to the present embodiment, the following remarkable functions and effects can be obtained in addition to the functions and effects described in the first embodiment.
【０１２９】（ａ）ガラス基板１上に、約３００〜６０
０℃又は４２０〜６００℃と更に低温でのグラフォエピ
タキシャル成長により、単結晶シリコン層を均一に形成
することができる。(A) On the glass substrate 1, about 300 to 60
A single-crystal silicon layer can be formed uniformly by grapho-epitaxial growth at a lower temperature of 0 ° C. or 420 to 600 ° C.
【０１３０】（ｂ）従って、ガラス基板のみならず、有
機基板などの絶縁基板上に、単結晶シリコン層を形成で
きるため、歪点が低く、低コストで物性も良好な基板材
質を任意に選択でき、また、基板の大型化も可能とな
る。ガラス基板や有機基板は、石英基板やセラミック基
板に比べて、安価に作成することができ、さらに薄板化
／長尺化／ロール化が可能であるので、単結晶シリコン
層を形成した薄板を長尺／ロール化した大型ガラス基板
などを生産性良く、安価に作製することができる。ガラ
ス基板として、ガラス歪点（又は最高使用温度）が低い
（例えば５００℃）ガラスを用いると、この上層へガラ
ス内部からその構成元素が拡散して、トランジスタ特性
に影響する場合には、これを抑制する目的で、バリア層
薄膜（例えばシリコンナイトライド：厚さ５０〜２００
ｎｍ程度）を形成すればよい。(B) Therefore, since a single-crystal silicon layer can be formed not only on a glass substrate but also on an insulating substrate such as an organic substrate, a substrate material having a low strain point, low cost and good physical properties can be arbitrarily selected. In addition, the size of the substrate can be increased. Glass substrates and organic substrates can be manufactured at a lower cost than quartz substrates and ceramic substrates, and can be made thinner / longer / rolled. It is possible to manufacture a large-sized glass substrate or the like having a length / roll, with good productivity and at low cost. When a glass having a low glass strain point (or a maximum operating temperature) (for example, 500 ° C.) is used as the glass substrate, if the constituent elements diffuse from the inside of the glass to the upper layer and affect the transistor characteristics, this is used. For the purpose of suppressing, a barrier layer thin film (for example, silicon nitride: thickness 50 to 200)
nm).
【０１３１】（ｃ）この低温グラフォエピタキシャル成
長では、インジウム・ガリウム膜のインジウム／ガリウ
ム組成比、加熱温度、冷却速度等の調整により、広範囲
のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容
易に得られるので、Ｖｔｈ調整が容易で低抵抗化による
高速動作が可能である。(C) In this low-temperature grapho-epitaxial growth, by adjusting the indium / gallium composition ratio of the indium / gallium film, the heating temperature, the cooling rate, etc., a wide range of P-type impurity concentration and high mobility single crystal silicon thin film can be obtained. Since it is easily obtained, Vth adjustment is easy, and high-speed operation by lowering the resistance is possible.
【０１３２】＜第４の実施の形態＞本発明の第４の実施
の形態を説明する。<Fourth Embodiment> A fourth embodiment of the present invention will be described.
【０１３３】本実施の形態は、上述の第３の実施の形態
と比べて透過型ＬＣＤに関するものであってその製造工
程は上述の第２の実施の形態で述べたと同様、インジウ
ム・ガリウム溶融液を用いた低温グラフォエピタキシャ
ル成長によって単結晶シリコン層を形成することができ
る。This embodiment relates to a transmissive LCD as compared with the above-described third embodiment, and its manufacturing process is similar to that of the above-described second embodiment, and the indium-gallium molten liquid is used. A single-crystal silicon layer can be formed by low-temperature grapho-epitaxial growth using GaN.
【０１３４】そして、この単結晶シリコン層を用い、上
述した第２の実施の形態で述べたと同様、図１５〜図１
７に示した工程によって透過型ＬＣＤを作製することが
できる。但し、不透明のセラミック基板や、不透明又は
低透過率の有機基板は適していない。Using this single crystal silicon layer, as described in the second embodiment, FIGS.
The transmission type LCD can be manufactured by the process shown in FIG. However, an opaque ceramic substrate or an opaque or low transmittance organic substrate is not suitable.
【０１３５】従って、本実施の形態では、上述した第３
の実施の形態及び第２の実施の形態の双方の優れた作用
効果を併せ持つことができる。即ち、上述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性のポリイミド等の有機基板などの低コストで薄
板、長尺化が可能な基板１を用い得ること、インジウム
／ガリウム組成比によって単結晶シリコン層７の導電型
やＶｔｈの調整が容易となること、表示アレイ部上にカ
ラーフィルタ４２やブラックマスク４３を作りこむこと
により、液晶表示パネルの開口率を改善し、またバック
ライトも含めたディスプレイモジュールの低消費電力化
が実現することである。Therefore, in the present embodiment, the third
It is possible to have both excellent functions and effects of the embodiment and the second embodiment. That is, in addition to the functions and effects of the above-described first embodiment, it is possible to use a low-cost substrate 1 that can be made thin and long, such as an organic substrate such as borosilicate glass or heat-resistant polyimide. The composition ratio of gallium / gallium makes it easy to adjust the conductivity type and Vth of the single crystal silicon layer 7, and the color filter 42 and the black mask 43 are formed on the display array to improve the aperture ratio of the liquid crystal display panel. Another object is to realize low power consumption of a display module including a backlight.
【０１３６】＜第５の実施の形態＞図１８〜図２６は、
本発明の第５の実施の形態を示すものである。<Fifth Embodiment> FIGS. 18 to 26 show the fifth embodiment.
13 shows a fifth embodiment of the present invention.
【０１３７】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のボトムゲート型のｐＭＯ
ＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路
で構成する。表示部は反射型ではあるが、ＴＦＴを各種
ゲート構造のものとして、種々の組み合わせにしてい
る。In the present embodiment, the peripheral drive circuit section has a bottom gate type pMO similar to that of the above-described first embodiment.
It is composed of a CMOS drive circuit composed of an STFT and an nMOSTFT. The display section is of a reflection type, but has various combinations of TFTs having various gate structures.
【０１３８】即ち、図１８（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図１８（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１
８（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能であるが、特にデュアル
ゲート型の場合には上下のゲート部によって駆動能力が
向上し、高速スイッチングに適し、また上下のゲート部
のいずれかを選択的に用いて場合に応じてトップゲート
型又はボトムゲート型として動作させることもできる。FIG. 18A shows a top gate type nMOS LDD-T similar to that of the first embodiment.
Although the FT is provided in the display portion, the display portion shown in FIG. 18B has a bottom gate type nMOS LDD-TFT,
The display section shown in FIG. 8 (C) has a dual gate type nMOS.
LDD-TFTs are provided. Both of these bottom gate type and dual gate type MOS TFTs
As will be described later, the bottom gate type MOS of the peripheral drive circuit section
Although it can be manufactured in the same process as the TFT, especially in the case of the dual gate type, the driving capability is improved by the upper and lower gate portions, suitable for high-speed switching, and by selectively using either the upper or lower gate portion. Depending on the case, it can be operated as a top gate type or a bottom gate type.
【０１３９】なお、図１８（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のボトムゲート型ＭＯＳＴＦＴと同様の単
結晶シリコン層を用いたチャンネル領域等が形成されて
いる。また、図１８（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴ
ＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜８
２をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲー
ト電極８３を設けている。但し、いずれにおいても、グ
ラフォエピタキシャル成長のシードとなる段差４の外側
に各ゲート部を構成している。The bottom gate type MO shown in FIG.
In the STFT, reference numeral 71 in the drawing denotes a gate electrode of Mo / Ta, etc., reference numeral 72 denotes a SiN film, and reference numeral 73 denotes a SiO 2 film, which forms a gate insulating film. A channel region using a single crystal silicon layer similar to that of the bottom gate type MOSTFT is formed. Also, the dual gate type MOST shown in FIG.
In the FT, the lower gate portion is a bottom gate type MOST
FT is the same as FT, but the upper gate is
2 is formed of a SiO 2 film and a SiN film, on which an upper gate electrode 83 is provided. However, in each case, each gate portion is formed outside the step 4 serving as a seed for grapho-epitaxial growth.
【０１４０】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１９〜図２３で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２４〜図２６でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図１〜図６において述べたものと
同じであるので、ここでは図示を省略している。Next, the above bottom gate type MOSTFT
19 to 23, and a method for manufacturing the above-described dual gate type MOSTFT will be described with reference to FIGS. 24 to 26, respectively. In addition, the bottom gate type MO of the peripheral drive circuit section
Since the method of manufacturing the STFT is the same as that described with reference to FIGS. 1 to 6, illustration is omitted here.
【０１４１】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１９の（１）に示すよう
に、図１の（１）と同じ工程において、基板１上に、モ
リブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７
１（５００〜６００ｎｍ厚）を形成する。In the display section, a bottom gate type MOST
In order to manufacture the FT, first, as shown in FIG. 19A, a sputtered film 7 of a molybdenum / tantalum (Mo.Ta) alloy is formed on the substrate 1 in the same step as FIG.
1 (500 to 600 nm thick).
【０１４２】次いで、図１９の（２）に示すように、図
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜９をテーパエッチングし、側端部７１ａが台形状に２
０〜４５度でなだらかに傾斜したゲート電極７１を形成
する。Next, as shown in FIG. 19B, in the same step as FIG. 1B, a photoresist 70 is formed in a predetermined pattern, and using this as a mask, Mo.Ta is used.
The film 9 is taper-etched so that the side end 71a has
A gate electrode 71 that is gently inclined at 0 to 45 degrees is formed.
【０１４３】次いで、図１９の（３）に示すように、図
１の（３）と同じ工程において、フォトレジスト７１の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ2 膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。Next, as shown in FIG. 19 (3), in the same step as FIG. 1 (3), after removing the photoresist 71, the substrate 1 including the molybdenum-tantalum alloy film 71 is formed on the substrate 1 by the plasma CVD method. The SiN film (about 10
A gate insulating film is formed by laminating a 0 nm thick film 72 and a SiO 2 film (about 200 nm thick) 73 in this order.
【０１４４】次いで、図１９の（４）に示すように、図
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのグラフォエピタキシャル成長時のシードとなるも
のであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜
３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。Next, as shown in (4) of FIG. 19, in the same step as (4) of FIG. 2, a photoresist 2 is formed in a predetermined pattern at least in the TFT formation region, and this is used as a mask. Similarly, a plurality of steps 4 are formed in the gate insulating film on the substrate 1 (and also on the substrate 1) in appropriate shapes and dimensions. The step 4 serves as a seed during the later-described monocrystalline silicon grapho-epitaxial growth, and has a depth d = 0.3 to 0.4 μm and a width w = 2 to 2.
The length may be 3 μm and the length (perpendicular to the paper surface) may be 10 to 20 μm, and the angle (base angle) between the base and the side surface is a right angle.
【０１４５】次いで、図２０の（５）に示すように、フ
ォトレジスト２の除去後に、図２の（５）と同じ工程に
おいて、シリコンを含有するインジウム（又はインジウ
ム・ガリウム又はガリウム）溶融液６を塗布する。Next, as shown in FIG. 20 (5), after the photoresist 2 is removed, in the same step as (5) in FIG. 2, indium (or indium gallium or gallium) melt 6 containing silicon is formed. Is applied.
【０１４６】次いで、図２０の（６）に示すように、図
３の（６）と同じ工程において、単結晶シリコンをグラ
フォエピタキシャル成長し、厚さ例えば０．１μｍ程度
の単結晶シリコン層７として析出させる。この際、下地
のゲート電極７１の側端部７１ａはなだらかな傾斜面と
なっているので、この面上には、段差４によるエピタキ
シャル成長を阻害せず、段切れなしに単結晶シリコン層
７が成長することになる。Then, as shown in FIG. 20 (6), in the same step as in FIG. 3 (6), single crystal silicon is grown by grapho-epitaxial growth to form a single crystal silicon layer 7 having a thickness of, for example, about 0.1 μm. Precipitate. At this time, the side edge 71a of the underlying gate electrode 71 has a gentle slope, so that the single-crystal silicon layer 7 grows on this surface without interrupting the epitaxial growth due to the step 4. Will do.
【０１４７】次いで、図２０の（７）に示すように、イ
ンジウム等の膜６Ａを除去し、更に図２の（８）〜図４
の（１０）の工程を経た後、図２０の（８）に示すよう
に、図４の（１１）と同じ工程において、表示部のｎＭ
ＯＳＴＦＴのゲート部をフォトレジスト１３でカバー
し、露出したｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層からなるＬＤＤ部１５を自己整合的に形成する。こ
のとき、ボトムゲート電極７１の存在によって表面高低
差（又はパターン）を認識し易く、フォトレジスト１３
の位置合わせ（マスク合わせ）を行い易く、アライメン
トずれが生じにくい。Next, as shown in FIG. 20 (7), the film 6A of indium or the like is removed, and further, as shown in FIG.
After the step (10), as shown in (8) of FIG. 20, in the same step as (11) of FIG.
The gate portion of the OSTFT is covered with a photoresist 13, and the exposed source / drain regions of the nMOSTFT are doped (ion-implanted) with phosphorus ions 14 to form N −.
An LDD portion 15 made of a mold layer is formed in a self-aligned manner. At this time, the surface height difference (or pattern) can be easily recognized by the presence of the bottom gate electrode 71, and the photoresist 13
(Mask alignment) is easy to perform, and alignment deviation hardly occurs.
【０１４８】次いで、図２１（９）に示すように、図５
の（１２）と同じ工程において、ｎＭＯＳＴＦＴのゲー
ト部及びＬＤＤ部をフォトレジスト１６でカバーし、露
出した領域にリン又はひ素イオン１７をドーピング（イ
オン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からなるソ
ース部１８及びドレイン部１９を形成する。Next, as shown in FIG.
In the same step as (12), the gate portion and the LDD portion of the nMOSTFT are covered with the photoresist 16, and the exposed region is doped with phosphorus or arsenic ion 17 (ion implantation) to form the n + type layer of the nMOSTFT. A source part 18 and a drain part 19 are formed.
【０１４９】次いで、図２１の（１０）に示すように、
図５の（１３）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成
する。Next, as shown in FIG. 21 (10),
In the same step as (13) in FIG. 5, the entire nMOS TFT is covered with the photoresist 20 and the boron ions 2
Doping (ion implantation) into the peripheral drive circuit
A source portion and a drain portion of the P + layer of the MOSTFT are formed.
【０１５０】次いで、図２１の（１１）に示すように、
図５の（１４）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン薄膜層を汎用フォトリソグラフィ
及びエッチング技術で選択的に除去する。Next, as shown in FIG. 21 (11),
In the same step as (14) in FIG. 5, a photoresist 24 is provided to make the active element portion and the passive element portion into islands, and the single crystal silicon thin film layer is selectively removed by general-purpose photolithography and etching techniques.
【０１５１】次いで、図２１の（１２）に示すように、
図６の（１５）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。Next, as shown in FIG. 21 (12),
In the same step as (15) in FIG.
SiO by high-density plasma CVD, catalytic CVD, etc.
A second film 53 (about 300 nm thick) and a phosphosilicate glass (PSG) film 54 (about 300 nm thick) are formed on the entire surface in this order. The SiO 2 film 53 and the PSG film 54 correspond to the above-described protective film 25. Then, in this state, the single crystal silicon film is activated in the same manner as described above.
【０１５２】次いで、図２２の（１３）に示すように、
図６の（１６）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ＴＦＴのソー
ス電極２６を形成すると同時に、データライン及びゲー
トラインを形成する。その後に、フォーミングガス中、
約４００℃／１ｈで、シンター処理する。Next, as shown in (13) of FIG.
In the same step as (16) in FIG. 6, a contact window is opened in the source section by general-purpose photolithography and etching technology. And 400 to 500 nm on the entire surface
A thick sputtered film of aluminum or the like is formed, and a data line and a gate line are formed simultaneously with the source electrode 26 of the TFT by general-purpose photolithography and etching techniques. Then, during forming gas,
Sintering is performed at about 400 ° C. for 1 hour.
【０１５３】次いで、図２２の（１４）に示すように、
図６の（１７）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。Next, as shown in FIG.
In the same step as (17) in FIG.
PSD film (about 300 nm) by VD, catalytic CVD, etc.
Thickness) and an insulating film 3 composed of a SiN film (about 300 nm thick)
6 is formed on the entire surface, and a contact window is opened in the drain of the display TFT.
【０１５４】次いで、図２２の（１５）に示すように、
図７の（１８）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２２の
（１６）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。Next, as shown in FIG. 22 (15),
In the same step as (18) in FIG. 7, a photosensitive resin film 28 having a thickness of 2 to 3 μm is formed by spin coating or the like, and as shown in (16) in FIG. A concave-convex pattern that obtains optimum reflection characteristics and viewing angle characteristics is formed in the portion, and reflow is performed to form a lower reflective surface including the concave-convex rough surface 28A. At the same time, a resin window for contact of the drain portion of the display TFT is opened.
【０１５５】次いで、図２２の（１６）に示すように、
図７の（２０）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎
用フォトリソグラフィ及びエッチング技術により、表示
用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミ
ニウム等の反射部２９を形成する。Next, as shown in FIG.
In the same step as (20) in FIG.
A sputtered film made of aluminum or the like having a thickness of 00 nm is formed, and a reflective portion 29 made of aluminum or the like connected to the drain portion 19 of the display TFT is formed by general-purpose photolithography and etching technology.
【０１５６】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用いた表示部にボトムゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ（周辺部ではボトムゲート型のｐＭＯＳ
ＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。As described above, the bottom gate type nMOS is formed on the display portion using the single crystal silicon layer 7 formed with the step 4 as a seed for high-temperature grapho-epitaxial growth.
LDD-TFT (bottom gate type pMOS in the periphery)
CMOS drive circuit composed of TFT and nMOS TFT)
The active matrix substrate 30 integrated with the display unit and the peripheral drive circuit unit incorporating the above can be manufactured.
【０１５７】図２３は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。FIG. 23 shows an example in which the gate insulating film of the above-mentioned bottom gate type MOSTFT provided in the display portion is formed by an anodic oxidation method of Mo · Ta.
【０１５８】即ち、図１９の（２）の工程後に、図２３
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2Ｏ5 からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。That is, after the step (2) in FIG.
As shown in (3), the molybdenum-tantalum alloy film 71
Is subjected to a known anodic oxidation treatment so that T
a 2 O 5 gate insulating film 74 of 100 to 200 n
m thickness.
【０１５９】この後の工程は、図２３の（４）に示すよ
うに、図１９の（４）〜図２０の（７）の工程と同様に
して段差４を形成し、単結晶シリコン膜７をグラフォエ
ピタキシャル成長した後、図２０の（８）〜図２２の
（１６）の工程と同様にして図２５の（５）に示すよう
に、アクティブマトリクス基板３０を作製する。In the subsequent steps, as shown in FIG. 23 (4), steps 4 are formed in the same manner as in the steps (4) to (7) in FIG. 19, and the single crystal silicon film 7 is formed. After grapho-epitaxial growth, an active matrix substrate 30 is manufactured as shown in FIG. 25 (5) in the same manner as in the steps (8) to (16) of FIG.
【０１６０】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図１９の（１）〜
図２０の（７）までの工程は、上述したと同様に行う。Next, in order to manufacture a dual gate type MOSTFT in the display section, first, FIG.
Steps up to (7) in FIG. 20 are performed in the same manner as described above.
【０１６１】即ち、図２４の（８）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、段差
４をシードとして単結晶シリコン層７をグラフォエピタ
キシャル成長させる。次いで、図４の（９）と同じ工程
において、単結晶シリコン薄膜７上の全面に、プラズマ
ＣＶＤ、触媒ＣＶＤ等によりＳｉＯ2 膜（約２００ｎｍ
厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形成
して絶縁膜８０（これは上述の絶縁膜８に相当）を形成
し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００〜
６００ｎｍ厚）（これは上述のスパッタ膜９に相当）を
形成する。That is, as shown in FIG. 24 (8), a step 4 is formed on the insulating films 72 and 73 and the substrate 1, and the single crystal silicon layer 7 is grown by grapho-epitaxial growth using the step 4 as a seed. Next, in the same step as (9) in FIG. 4, an SiO 2 film (about 200 nm) is formed on the entire surface of the single crystal silicon thin film 7 by plasma CVD, catalytic CVD, or the like.
Thickness) and a SiN film (about 100 nm thick) are successively formed in this order to form an insulating film 80 (which corresponds to the above-described insulating film 8), and further, a Mo—Ta alloy sputtered film 81 (500 to 500 nm).
A thickness of 600 nm (this corresponds to the above-described sputtered film 9) is formed.
【０１６２】次いで、図２４の（９）に示すように、図
４の（１０）と同じ工程において、フォトレジストパタ
ーン１０を形成し、連続したエッチングによりＭｏ・Ｔ
ａ合金のトップゲート電極８２（これは上述のゲート電
極１２に相当）と、ゲート絶縁膜８３（これは上述のゲ
ート絶縁膜１１に相当）を形成し、単結晶シリコン薄膜
層７を露出させる。Next, as shown in (9) of FIG. 24, in the same step as (10) of FIG. 4, a photoresist pattern 10 is formed, and Mo · T is continuously etched.
An a-alloy top gate electrode 82 (which corresponds to the above-described gate electrode 12) and a gate insulating film 83 (which corresponds to the above-described gate insulating film 11) are formed to expose the single crystal silicon thin film layer 7.
【０１６３】次いで、図２４の（１０）に示すように、
図４の（１１）と同じ工程において、ｎＭＯＳＴＦＴの
トップゲート部をフォトレジスト１３でカバーし、露出
した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層のＬＤＤ部１５を形成する。Next, as shown in FIG. 24 (10),
In the same step as (11) in FIG. 4, the top gate portion of the nMOSTFT is covered with a photoresist 13, and the exposed source / drain regions of the display nMOSTFT are doped (ion-implanted) with phosphorus ions 14 to form N −.
The LDD part 15 of the mold layer is formed.
【０１６４】次いで、図２４の（１１）に示すように、
図５の（１２）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。Next, as shown in (11) of FIG.
In the same step as (12) in FIG. 5, the gate portion and the LDD portion of the nMOS TFT are covered with a photoresist 16, and the exposed region is doped (ion-implanted) with phosphorus or arsenic ion 17 to form an n + type layer of the nMOS TFT. The source part 18 and the drain part 19 are formed.
【０１６５】次いで、図２５の（１２）に示すように、
図５の（１３）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部及
びドレイン部を形成する。Next, as shown in FIG. 25 (12),
In the same step as (13) in FIG. 5, the gate portion of the pMOSTFT is covered with a photoresist 20, and the exposed region is doped with boron ions 21 (ion implantation) to perform the source of the P + layer of the pMOSTFT in the peripheral drive circuit portion. And a drain part are formed.
【０１６６】次いで、図２５の（１３）に示すように、
図５の（１４）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン層
を汎用フォトリソグラフィ及びエッチング技術で選択的
に除去する。Next, as shown in FIG. 25 (13),
In the same step as (14) in FIG. 5, a photoresist 24 is provided in order to make the active element section and the passive element section into islands, and the single crystal silicon layer other than the active element section and the passive element section is subjected to general-purpose photolithography and etching techniques. To remove selectively.
【０１６７】次いで、図２５の（１４）に示すように、
図６の（１５）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。Next, as shown in (14) of FIG.
In the same step as (15) in FIG.
SiO by high-density plasma CVD, catalytic CVD, etc.
A 2 film 53 (about 200 nm thick) and a phosphosilicate glass (PSG) film 54 (about 300 nm thick) are formed on the entire surface. These films 53 and 54 correspond to the protective film 25 described above. Then, the single crystal silicon layer 7 is activated.
【０１６８】次いで、図２５の（１５）に示すように、
図６の（１６）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウムのスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極２
６を形成すると同時に、データライン及びゲートライン
を形成する。Next, as shown in FIG. 25 (15),
In the same step as (16) in FIG. 6, a contact window is opened in the source section. And 400-500n on the whole surface
A m-thick aluminum sputtered film is formed, and the source electrode 2 is formed by general-purpose photolithography and etching techniques.
At the same time as forming 6, a data line and a gate line are formed.
【０１６９】次いで、図２６の（１６）に示すように、
図６の（１７）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。Next, as shown in (16) of FIG.
In the same step as (17) in FIG.
Thickness) and an insulating film 3 composed of a SiN film (about 300 nm thick)
6 is formed on the entire surface, and a contact window is opened in the drain of the display TFT.
【０１７０】次いで、図２６の（１７）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２６の（１８）に示すように、図７
の（１９）、（２０）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム反射部２９を形成する。Next, as shown in (17) of FIG.
A photosensitive resin film 28 having a thickness of 2 to 3 μm is formed on the entire surface by spin coating or the like, and as shown in FIG.
In the same manner as in the steps (19) and (20), the lower part of the reflection surface composed of the rough surface 28A is formed at least in the pixel part, and at the same time, the contact resin window is opened in the drain part of the display TFT, and the display is further performed. An aluminum reflection portion 29 having a concave and convex shape for obtaining optimum reflection characteristics and viewing angle characteristics connected to the drain portion 19 of the TFT for use is formed.
【０１７１】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用い、表示部にデュアルゲート型のｎＭＯ
ＳＬＤＤＴＦＴを、周辺駆動回路部にボトムゲート型の
ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。As described above, using the single crystal silicon layer 7 formed with the step 4 as a seed for high-temperature grapho-epitaxial growth, the dual gate type nMO
A display unit-peripheral drive circuit unit-integrated active matrix substrate 30 in which a CMOS drive circuit including a bottom gate type pMOSTFT and an nMOSTFT is built in the peripheral drive circuit unit of the SLDD TFT can be manufactured.
【０１７２】＜第６の実施の形態＞図２７〜図３４は、
本発明の第６の実施の形態を示すものである。<Sixth Embodiment> FIGS. 27 to 34 show
14 shows a sixth embodiment of the present invention.
【０１７３】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウ
ム、アルミニウム合金、例えば１％Ｓｉ入りアルミニウ
ム、１〜２％銅入りアルミニウム、銅等の比較的耐熱性
の低い材料で形成している。In the present embodiment, unlike the above-described embodiment, the gate electrode of the top gate portion is made of aluminum, an aluminum alloy, for example, 1% Si-containing aluminum, 1-2% copper-containing aluminum, copper or the like. It is made of a material with low heat resistance.
【０１７４】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第１の実施の形態における図
１の（１）〜図３の（８）までの工程は同様に行って、
図２７の（８）に示すように、周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にＮ型ウエル７Ａを形成する。First, the top gate type MOSTF
When T is a bottom gate type MOSTFT provided in the peripheral drive circuit portion, the steps from (1) to (8) in FIG. 1 and FIG.
As shown in (8) of FIG. 27, the pMO
An N-type well 7A is formed in the STFT portion.
【０１７５】次いで、図２７の（９）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
に形成する。Next, as shown in FIG. 27 (9), all of the nMOS and pMOSTFTs in the peripheral drive region and the gate portion of the nMOSTFT in the display region are formed by photoresist 13
And cover the exposed source / drain regions of the nMOS TFT with phosphorus ions 14 at 5 × 10 13 at, for example, 20 kV.
By doping (ion implantation) at a dose of atoms / cm 2, the LDD portion 15 made of an N − -type layer is formed in a self-aligned manner.
【０１７６】次いで、図２８の（１０）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。この場合、仮想線のようにレジス
ト１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。Next, as shown in FIG. 28 (10),
All of the pMOSTFTs in the peripheral drive area, the gates of the nMOSTFTs in the peripheral drive area, and the nMOSTFs in the display area.
The gate of T and the LDD portion are covered with a photoresist 16, and the exposed region is doped (ion-implanted) with phosphorus or arsenic ion 17 at a dose of 5 × 10 15 atoms / cm 2 at, for example, 20 kV to form an nMOS TFT. N +
LDD with Source 18 and Drain 19 Made of Mold Layer
The part 15 is formed. In this case, if the resist 13 is left like an imaginary line, and the resist 16 is provided so as to cover the resist 13, the mask 13 can be used as a guide for the mask alignment at the time of forming the resist 16, the mask alignment can be facilitated, and the misalignment can be achieved. Is also reduced.
【０１７７】次いで、図２８の（１１）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。Next, as shown in FIG. 28 (11),
NMOS TFT in peripheral drive area and nMOS in display area
The entirety of the TFT and the gate of the pMOSTFT are covered with a photoresist 20, and boron ions 21
(Ion implantation) at a dose of 5 × 10 15 atoms / cm 2 at 10 kV, for example,
The source part 22 and the drain part 23 of the P + layer are formed.
【０１７８】次いで、レジスト２０の除去後に、図２８
の（１２）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着又はスパッタ法で形成可能である。Next, after removing the resist 20, FIG.
As shown in (12), the single crystal silicon layers 7 and 7A are activated in the same manner as described above, and a gate insulating film 12 and a gate electrode material (aluminum or aluminum containing 1% Si or the like) 11 are further provided on the surface. Form. The gate electrode material layer 11 can be formed by vacuum evaporation or sputtering.
【０１７９】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図２９の（１３）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。Next, as described above, after patterning each gate section, the active element section and the passive element section are made into islands, and as shown in FIG.
2 film (about 200 nm thick) and phosphorus silicate glass (P
An SG) film (about 300 nm thick) is continuously formed on the entire surface in this order to form the protective film 25.
【０１８０】次いで、図２９の（１４）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。Next, as shown in (14) of FIG.
By general-purpose photolithography and etching technology, contact windows are opened in the source / drain portions of all the TFTs of the peripheral drive circuit and the source portions of the display TFT.
【０１８１】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。Then, a sputtered film of aluminum or aluminum containing 1% Si having a thickness of 500 to 600 nm is formed on the entire surface, and the peripheral drive circuit and the source electrodes 26 of all TFTs in the display section are formed by general-purpose photolithography and etching techniques. A data line and a gate line are formed at the same time as the formation of the drain electrode 27 of the peripheral driving circuit. After that, forming gas (N 2 + H 2 )
Sintering is performed at about 400 ° C. for 1 hour.
【０１８２】次いで、図６の（１７）〜図７の（２０）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を
作り込んだ表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板３０を作製することができる。Next, FIG. 6 (17) to FIG. 7 (20)
A top gate type nMOS LDD-TFT and a bottom gate type pMOST having a gate electrode of aluminum or aluminum containing 1% Si, respectively, in the display section and the peripheral drive circuit section using the single crystal silicon layer 7 in the same manner as described above.
A display-peripheral drive circuit unit integrated type active matrix substrate 30 incorporating a CMOS drive circuit composed of FT and nMOSTFT can be manufactured.
【０１８３】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等ゲート電極１１を形成しているので、その活性化
処理時の熱の影響はゲート電極材料の耐熱性とは無関係
となるため、トップゲート電極材料として比較的耐熱性
が低く、低コストのアルミニウム又は１％Ｓｉ入りアル
ミニウム等でも使用可能となり、電極材料の選択の幅も
広がる。これは、表示部がボトムゲート型ＭＯＳＴＦＴ
の場合も同様である。In the present embodiment, since the gate electrode 11 such as aluminum or aluminum containing 1% Si is formed after the activation process of the single crystal silicon layer 7, the influence of heat during the activation process is limited to the gate electrode material. The top gate electrode material has relatively low heat resistance, so that low-cost aluminum or aluminum containing 1% Si or the like can be used as a top gate electrode material. This is because the display unit has a bottom gate type MOSTFT
The same applies to the case of.
【０１８４】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第５の実施の形態における図１
９の（１）〜図２０の（７）までの工程は同様に行っ
て、図３０の（８）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。Next, a dual gate type MOST is provided in the display section.
In the case where a bottom gate type MOSTFT is provided for the FT and the peripheral driving circuit, the circuit shown in FIG.
The steps from (1) to (7) in FIG. 9 are performed in the same manner, and as shown in (8) in FIG.
An N-type well 7A is formed in the MOSTFT portion.
【０１８５】次いで、図３０の（９）に示すように、図
２７の（９）と同様にして、表示部のＴＦＴ部にリンイ
オン１４をドープしてＬＤＤ部１５を形成する。Next, as shown in FIG. 30 (9), the LDD section 15 is formed by doping the TFT section of the display section with phosphorus ions 14 in the same manner as in FIG. 27 (9).
【０１８６】次いで、図３１の（１０）に示すように、
図２８の（１０）と同様にして表示部及び周辺駆動回路
部のｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ
+ 型ソース領域１８及びドレイン領域１９をそれぞれ形
成する。Next, as shown in (10) of FIG.
In the same manner as (10) in FIG. 28, the nMOSTFT portion of the display portion and the peripheral drive circuit portion is doped with phosphorus ions 17 and
A + type source region 18 and a drain region 19 are formed respectively.
【０１８７】次いで、図３１の（１１）に示すように、
図２８の（１１）と同様にして周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にボロンイオン２１をドープしてＰ+ 型ソー
ス領域２２及びドレイン領域２３をそれぞれ形成する。Next, as shown in FIG. 31 (11),
The pMO of the peripheral drive circuit unit is similar to (11) of FIG.
The STFT portion is doped with boron ions 21 to form a P + type source region 22 and a drain region 23, respectively.
【０１８８】次いで、レジスト２０の除去後に、図３１
の（１２）に示すように、単結晶シリコン層７をパター
ニングして能動素子部と受動素子部をアイランド化した
後、図３２の（１３）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表面に
ゲート絶縁膜８０を形成する。Next, after removing the resist 20, FIG.
As shown in (12) of FIG. 32, after patterning the single crystal silicon layer 7 to make the active element portion and the passive element portion into islands, as shown in FIG. 32 (13), the single crystal silicon layers 7 and 7A are An activation process is performed in the same manner as described above, and a gate insulating film 80 is formed on the surface.
【０１８９】次いで、図３２の（１４）に示すように、
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３を形成する。Next, as shown in FIG. 32 (14),
The upper gate electrode 83 of the display section is formed by patterning aluminum formed on the entire surface by a sputtering method.
【０１９０】次いで、図３２の（１５）に示すように、
ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。Next, as shown in FIG. 32 (15),
An SiO 2 film (about 200 nm thick) and a phosphosilicate glass (PSG) film (about 300 nm thick) are successively formed on the entire surface in this order to form a protective film 25.
【０１９１】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウムをトップゲート電極とするデュアルゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐ
ＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。Next, in the same manner as described above, the source electrodes 26 of all the TFTs in the peripheral drive circuit and the display section and the drain electrode 27 of the peripheral drive circuit section are formed, and the display section and the single crystal silicon layer 7 are used. A dual-gate nMOS LDD-TFT using aluminum as a top gate electrode and a bottom-gate p
A display-peripheral drive circuit unit integrated type active matrix substrate 30 incorporating a CMOS drive circuit composed of MOSTFTs and nMOSTFTs can be manufactured.
【０１９２】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウムゲート電極８３を形成して
いるので、その活性化処理時の熱の影響はゲート電極材
料の耐熱性とは無関係となるため、トップゲート電極材
料として比較的耐熱性が低く、低コストのアルミニウム
又はアルミニウム合金、銅等でも使用可能となり、電極
材料の選択の幅も広がる。なお、図３２の（１４）の工
程でソース電極２６を（更にはドレイン電極も）同時に
形成することができるが、この場合には製法上のメリッ
トがある。Also in the present embodiment, since aluminum gate electrode 83 is formed after activation treatment of single crystal silicon layer 7, the effect of heat during the activation treatment is independent of the heat resistance of the gate electrode material. Therefore, heat resistance is relatively low as a top gate electrode material, and low-cost aluminum, aluminum alloy, copper, or the like can be used, and the choice of electrode material is widened. Although the source electrode 26 (and the drain electrode) can be formed simultaneously in the step (14) of FIG. 32, there is an advantage in the manufacturing method in this case.
【０１９３】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３３
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３３（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。In any of the above-described embodiments, for example, when manufacturing a bottom gate type, a top gate type, or a dual gate type MOSTFT, FIG.
As schematically shown in FIG. 2A, when the step 4 is provided, the single crystal silicon film 7 grown thereon may be thin, resulting in step disconnection (poor connection) or thinning (increase in resistance). In order to surely connect to the source electrode 26 (or the drain electrode), it is preferable that the electrode is deposited on a region including the step 4, as shown in FIGS.
【０１９４】なお、図２７の（９）の工程又は図３０の
（９）の工程において、単結晶シリコン層７上にトップ
ゲート絶縁膜の形成後に、イオン注入、活性化処理し、
その後にトップゲート電極、ソース、ドレイン電極をア
ルミニウムで同時に形成してよい。In the step (9) of FIG. 27 or the step (9) of FIG. 30, after forming the top gate insulating film on the single crystal silicon layer 7, ion implantation and activation are performed.
Thereafter, the top gate electrode, the source, and the drain electrode may be simultaneously formed of aluminum.
【０１９５】また、上記した段差４は、図３４（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３４（Ｂ）に示
すように、基板１上のＳｉＮ膜５１（これはガラス基板
１からのイオンの拡散ストッパ機能がある。）に形成す
ることもできる。In addition, as shown in FIG. 34A, the above-described step 4 is formed on the substrate 1 in the above-described example (further, the S
For example, as shown in FIG. 34B, an SiN film 51 on the substrate 1 (which has a function of stopping diffusion of ions from the glass substrate 1) is formed. Can also.
【０１９６】＜第７の実施の形態＞図３５〜図３７は、
本発明の第７の実施の形態を示すものである。<Seventh Embodiment> FIGS. 35 to 37 show
14 shows a seventh embodiment of the present invention.
【０１９７】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。In this embodiment, various examples in which each TFT is formed outside the above-described step 4 (that is, on the substrate 1 other than the step) will be described. The single crystal silicon layer 7 and the gate /
The source / drain electrodes 26 and 27 are schematically illustrated.
【０１９８】まず、図３５はトップゲート型ＭＯＳＴＦ
Ｔを示すが、（ａ）は段差による凹部４をソース側の一
辺にソース領域に沿って形成し、この凹部以外の基板平
坦面上において単結晶シリコン層７上にゲート絶縁膜１
２及びゲート電極１１を形成している。同様に、（ｂ）
は、段差による凹部４をソース領域のみならずチャンネ
ル長方向にドレイン領域端まで沿って２辺に亘ってＬ字
パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ
能動領域を囲むように４辺に亘って矩形状に形成した例
を示す。また、（ｄ）は同様の凹部４を３辺に亘って形
成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パ
ターンに形成した例であるが、いずれも、隣接する凹部
４−４間は連続していない。First, FIG. 35 shows a top gate type MOSTF.
3A, a recess 4 due to a step is formed along one side of the source along the source region, and the gate insulating film 1 is formed on the single crystal silicon layer 7 on the flat surface of the substrate other than the recess.
2 and a gate electrode 11 are formed. Similarly, (b)
Is an example in which a concave portion 4 due to a step is formed in an L-shaped pattern over two sides not only in the source region but also in the channel length direction up to the end of the drain region.
An example is shown in which a rectangular shape is formed over four sides so as to surround an active area. (D) is an example in which the same concave portion 4 is formed over three sides, and (e) is an example in which the same concave portion 4 is formed in an L-shaped pattern over two sides. The recesses 4-4 are not continuous.
【０１９９】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。As described above, since the recesses 4 of various patterns can be formed and the TFTs are provided on the flat surface other than the recesses 4, the TFT can be easily manufactured.
【０２００】図３６は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３５に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
６（ａ）は図３５（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３６（ｂ）は図３
５（ｂ）に、図３６（ｃ）は図３５（ｃ）や（ｄ）に対
応した例を示す。FIG. 36 shows the case of a bottom gate type MOSTFT, but the steps (or recesses) 4 of various patterns shown in FIG. 35 can be formed in the same manner. That is, FIG.
6 (a) is an example corresponding to FIG. 35 (a), in which a bottom gate type MOSTFT is formed on a flat surface other than the recess 4 due to a step. Similarly, FIG. 36B shows FIG.
FIG. 5C shows an example corresponding to FIGS. 5C and 5D.
【０２０１】図３７は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３５に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３５（ｃ）や（ｄ）に示した段差４の内側領域の平
坦面上にデュアルゲート型ＭＯＳＴＦＴを作製すること
ができる。FIG. 37 shows a dual gate type MOSTFT.
In this case, the steps (or recesses) 4 of the various patterns shown in FIG. 35 can be formed in the same manner. For example, the steps 4 in the inner region of the steps 4 shown in FIGS. A dual-gate MOSTFT can be manufactured over a flat surface.
【０２０２】＜第８の実施の形態＞図３８〜図４０は、
本発明の第８の実施の形態を示すものである。<Eighth Embodiment> FIGS. 38 to 40 show
14 shows an eighth embodiment of the present invention.
【０２０３】図３８の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。FIG. 38 shows an example in which the self-aligned LDD
The present invention relates to an FT, for example, a double gate type MOSTFT in which a plurality of top gate type LDD-TFTs are connected.
【０２０４】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ+ 型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、この
ためＬＤＤトランジスタを２個つなげても所要面積が大
きくならないようにすることができる。なお、上記の第
１、第２のゲートは互いに完全に分離し、独立して動作
させることも可能である。According to this, the gate electrode 11 is branched into two, one of which is used as the first gate to form the first LDD-TF.
A second LDD-TF for T and the other as a second gate
Used for T (however, an N + -type region 100 is provided between gate electrodes at the center of the single crystal silicon layer to reduce resistance). In this case, a different voltage may be applied to each gate, and even if one gate becomes inoperable for some reason, carriers can be moved between the source and the drain by using the remaining gates. Thus, a highly reliable device can be provided. Further, since the first LDD-TFT and the second LDD-TFT are connected in series to form a thin film transistor for driving each pixel, the source of each thin film transistor is turned off when it is off. The voltage applied between the drains can be greatly reduced. Therefore, the leakage current flowing during the off state can be reduced, and the contrast and the image quality of the liquid crystal display can be improved satisfactorily. In addition, since the two LDD transistors are connected using only the same semiconductor layer as the low-concentration drain region in the LDD transistor, the connection distance between the transistors can be shortened. Even if two pieces are connected, the required area can be prevented from increasing. The first and second gates can be completely separated from each other and operated independently.
【０２０５】図３９の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。FIG. 39 shows an example of a bottom gate type MOSTF.
T has a double-gate structure (A) and dual-gate MOSTFT has a double-gate structure (B).
【０２０６】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。These double gate type MOS TFTs also
It has the same advantages as the above-mentioned top gate type. Among them, the dual gate type has the further advantage that one of the upper and lower gate portions can be used even if one of the upper and lower gate portions becomes inoperable.
【０２０７】図４０には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
またはマルチゲート構造において、チャンネル領域内に
２以上の分岐した同電位のゲート電極を有するか、また
は分割された異電位又は同電位のゲート電極を有してい
てよい。FIG. 40 shows each of the above-mentioned double gate type MOs.
FIG. 2 shows an equivalent circuit diagram of an STFT. In the above description, the gate is branched into two, but the gate may be branched or divided into three or more. In these double-gate or multi-gate structures, a channel region may have two or more branched gate electrodes having the same potential or divided gate electrodes having different potentials or the same potential.
【０２０８】＜第９の実施の形態＞図４１は、本発明の
第９の実施の形態を示すものであって、ｎＭＯＳＴＦＴ
のデュアルゲート型構造のＴＦＴにおいて、上下のゲー
ト部のいずれか一方をトランジスタ動作させるが、他方
のゲート部は次のように動作させている。<Ninth Embodiment> FIG. 41 shows a ninth embodiment of the present invention.
In the dual gate type TFT described above, one of the upper and lower gates operates as a transistor, while the other gate operates as follows.
【０２０９】即ち、図４１（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４１（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。That is, FIG. 41A shows that in the nMOS TFT, an arbitrary negative voltage is always applied to the gate electrode on the top gate side to reduce the leakage current in the back channel. The case where the top gate electrode is opened is when the device is used as a bottom gate type. Also,
In FIG. 41B, an arbitrary negative voltage is always applied to the gate electrode on the bottom gate side to reduce the leakage current of the back channel. Also in this case, when the bottom gate electrode is opened, it can be used as a top gate type. In the case of a pMOSTFT, if an arbitrary positive voltage is always applied to the gate electrode, the leakage current of the back channel can be reduced.
【０２１０】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。In any case, the interface between the single crystal silicon layer 7 and the insulating film has poor crystallinity and a leak current easily flows, but the leak current can be cut off by applying a negative voltage to the electrode as described above. This is advantageous in combination with the effect of the LDD structure. In addition, a leak current may flow due to light incident from the glass substrate 1 side. However, since the light is blocked by the bottom gate electrode, the leak current can be reduced.
【０２１１】＜第１０の実施の形態＞図４２〜図５０
は、本発明の第１０の実施の形態を示すものである。<Tenth Embodiment> FIGS. 42 to 50
Shows a tenth embodiment of the present invention.
【０２１２】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。As described above, each of the top gate type, bottom gate type, and dual gate type TFTs has a difference in structure or function or a feature, so that these are employed in the display portion and the peripheral drive circuit portion. At this time, it may be advantageous to provide various combinations of TFTs between these units.
【０２１３】例えば、図４２に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、或いはそれらが混在
することも可能である。この組み合わせは１２通り（N
o.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳ
ＴＦＴにデュアルゲート構造を用いると、このようなデ
ュアルゲート構造は、上下のゲート部の選択によってト
ップゲート型にもボトムゲート型にも容易に変更するこ
とができ、また、周辺駆動回路の一部に大きな駆動能力
のＴＦＴが必要な場合は、デュアルゲート型が必要とな
る場合もある。例えば、ＬＣＤ以外の電気光学装置とし
て本発明を有機ＥＬやＦＥＤ等に適用する場合は必要で
あると考えられる。For example, as shown in FIG. 42, when any one of a top gate type, a bottom gate type, and a dual gate type MOSTFT is adopted for the display portion, the top gate type MOSTFT and the bottom gate type MOSTFT are used for the peripheral driving circuit.
At least a bottom gate type of the TFT and the dual gate type MOSTFT may be adopted, or both may be mixed. There are 12 combinations (N
o.1 to No.12). Especially, MOS of peripheral drive circuit
When a dual gate structure is used for a TFT, such a dual gate structure can be easily changed to a top gate type or a bottom gate type by selecting upper and lower gate portions. When a TFT having a large driving capacity is required, a dual gate type may be required. For example, it is considered necessary when the present invention is applied to an organic EL or FED as an electro-optical device other than an LCD.
【０２１４】図４３及び図４４は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図４５及び図４６は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４７及び図４
８は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図４９及び図５０は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。FIGS. 43 and 44 show the MOSTFT of the display section.
45 and FIG. 46 show the case where the MOSTFT of the display section has the LDD structure when FIG.
Reference numeral 8 denotes a TF having an LDD structure in which a MOSTFT in a peripheral drive circuit section has an LDD structure.
49 and FIG. 50, when both the peripheral drive circuit section and the display section include the MOSD having the LDD structure, the MOSTs of the peripheral drive circuit section and the display section are respectively shown.
Various examples (No. 1 to No. 216) showing combinations of FTs by channel conductivity type are shown.
【０２１５】このように、図４２に示したゲート構造別
の組み合わせは、具体的には図４３〜図５０に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図４２
〜図５０に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンや、アモルファスシリコン（但し、
表示部のみ）で形成する場合も同様に適用可能である。As described above, the combinations for the respective gate structures shown in FIG. 42 are specifically as shown in FIGS. 43 to 50. The same combination is possible even when the peripheral drive circuit section is composed of a mixed-type MOSTFT of a top gate type and another gate type. FIG. 42
The various combinations of TFTs shown in FIG. 50 to FIG. 50 are not limited to the case where the channel region and the like of the TFT are formed of single crystal silicon, but may be polycrystalline silicon or amorphous silicon
The same applies to the case of forming the display portion only).
【０２１６】＜第１１の実施の形態＞図５１〜図５２
は、本発明の第１１の実施の形態を示すものである。<Eleventh Embodiment> FIGS. 51 to 52
Shows an eleventh embodiment of the present invention.
【０２１７】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはボトムゲート型
に限らず、他のゲート型が混在してよいし、チャンネル
導電型も種々であってもよく、また単結晶シリコン層以
外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれて
いてもよい。これに対し、表示部のＭＯＳＴＦＴは、単
結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。In the present embodiment, in an active matrix drive LCD, a TFT using the above-described single crystal silicon layer is provided in the peripheral drive circuit portion based on the present invention from the viewpoint of improvement in drive capability. However, this is not limited to the bottom gate type, other gate types may be mixed, the channel conductivity type may be various, and a MOSTFT using a polycrystalline silicon layer other than a single crystal silicon layer is included. It may be. On the other hand, the MOSTFT of the display portion preferably uses a single-crystal silicon layer, but is not limited to this, and may use a polycrystalline silicon or amorphous silicon layer, or at least three types of silicon layers. A mixture of two types may be used. However, when the display section is formed of an nMOS TFT, a practical switching speed can be obtained by using an amorphous silicon layer.
The area can be reduced, and it is more advantageous than amorphous silicon in reducing pixel defects. In addition, not only single-crystal silicon but also polycrystalline silicon is generated at the same time as the above-mentioned grapho-epitaxial growth, so-called CGS (Continuo).
Us grain silicon) structures may also be included, but can also be used to form active and passive devices.
【０２１８】図５１には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５２
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。FIG. 51 shows examples (A), (B) and (C) of various combinations of MOSTFTs between the respective parts.
Shows a specific example. When single crystal silicon is used, the current driving capability is improved, so that the element can be made smaller.
The screen can be enlarged, and the aperture ratio in the display section is improved.
【０２１９】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。In the peripheral drive circuit section, the above MOS
Of course, not only the TFT but also an electronic circuit in which a diode, a capacitance, a resistance, an inductance and the like are integrated may be formed integrally on an insulating substrate (a glass substrate or the like).
【０２２０】＜第１２の実施の形態＞図５３は、本発明
の第１２の実施の形態例を示すものである。<Twelfth Embodiment> FIG. 53 shows a twelfth embodiment of the present invention.
【０２２１】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。In this embodiment, each of the above-described embodiments is directed to an example of active matrix driving, but the present invention is applied to passive matrix driving.
【０２２２】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。That is, the display section is provided with no switching element such as the MOSTFT described above, and the incident light or the reflected light of the display section is dimmed only by a potential difference caused by a voltage applied between a pair of electrodes formed on the opposing substrate. You. Such dimming devices include reflective and transmissive LCDs, organic or inorganic ELs (electroluminescent display devices), FEDs (field emission display devices), LEPDs (light emitting polymer display devices), LEDs (light emitting diodes). Display element).
【０２２３】＜第１３の実施の形態＞図５４は、本発明
の第１３の実施の形態を示すものである。<Thirteenth Embodiment> FIG. 54 shows a thirteenth embodiment of the present invention.
【０２２４】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス表示素子）やＦＥＤ（電界放出型表示素子）、Ｌ
ＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオ
ード表示素子）などに適用したものである。In the present embodiment, the present invention is applied to an electro-optical device other than an LCD, such as an organic or inorganic EL (electroluminescence display element), an FED (field emission display element),
It is applied to EPD (light emitting polymer display element), LED (light emitting diode display element) and the like.
【０２２５】即ち、図５４（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。That is, FIG. 54A shows an EL element driven by an active matrix. For example, an organic EL layer using an amorphous organic compound (or an inorganic EL layer using ZnS: Mn) 90 is formed on the substrate 1. The transparent electrode (ITO) 41 described above is formed at the lower part, and the cathode 91 is formed at the upper part. Light emission of a predetermined color can be obtained through the filter 61 by applying a voltage between these two electrodes.
【０２２６】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の段差４をシードとしてグラフォエピタキシャル成長さ
せた単結晶シリコン層を用いた本発明による単結晶シリ
コンＭＯＳＴＦＴ（即ち、ｎＭＯＳＬＤＤ−ＴＦＴ）が
基板１上に作り込まれている。同様のＴＦＴは周辺駆動
回路にも設けられる。このＥＬ素子は、単結晶シリコン
層を用いたＭＯＳＬＤＤ−ＴＦＴで駆動しているので、
スイッチング速度が早く、またリーク電流も少ない。な
お、上記のフィルタ６１は、ＥＬ層９０が特定色を発光
するものであれば、省略可能である。At this time, in order to apply a data voltage to the transparent electrode 41 by active matrix driving, a single crystal silicon MOS TFT according to the present invention using a single crystal silicon layer grown by grapho-epitaxial growth using the step 4 on the substrate 1 as a seed. (I.e., an nMOS LDD-TFT) is formed on the substrate 1. A similar TFT is provided in a peripheral driving circuit. Since this EL element is driven by a MOSLDD-TFT using a single crystal silicon layer,
High switching speed and low leakage current. The filter 61 can be omitted if the EL layer 90 emits a specific color.
【０２２７】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。In the case of the EL element, since the driving voltage is high, the peripheral driving circuit section includes, in addition to the above MOSTFT,
It is advantageous to provide a high breakdown voltage driver element (such as a high breakdown voltage cMOS TFT and a bipolar element).
【０２２８】図５４（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。FIG. 54B shows an FED driven by passive matrix. Electrons emitted from the cold cathode 94 by a voltage applied between the electrodes 92 and 93 in a vacuum section between the opposing glass substrates 1-32. Is incident on the opposing phosphor layer 96 by selecting the gate line 95, thereby obtaining light emission of a predetermined color.
【０２２９】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。Here, the emitter line 92 is guided to a peripheral driving circuit and driven by a data voltage. The peripheral driving circuit is provided with a MOSTFT using a single crystal silicon layer according to the present invention. This contributes to high-speed driving of the emitter line 92. The FED can be driven in an active matrix by connecting the above-mentioned MOSTFT to each pixel.
【０２３０】なお、図５４（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５４（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。In the device shown in FIG.
If a known light emitting polymer is used instead of the layer 90, a passive matrix or active matrix driven light emitting polymer display device (LEPD) can be formed. In addition, a device similar to the FED using the diamond thin film on the cathode side in the element of FIG. Further, in a light emitting diode, for example, a gallium-based (gallium.
It can drive a light-emitting portion made of a film of aluminum, arsenic, or the like.
【０２３１】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。The embodiments of the present invention described above can be variously modified based on the technical idea of the present invention.
【０２３２】例えば、上述した低融点金属の溶融液６の
塗布時に、溶解度が大きい３族又は５族元素を、例えば
ボロン、リン、アンチモン、ひ素、アルミニウム、ガリ
ウム、インジウム、ビスマスなどを適量ドープしておけ
ば、成長するシリコンエピタキシャル成長層７のＰ型又
はＮ型のチャンネル導電型や、そのキャリア濃度を任意
に制御することができる。For example, at the time of applying the low-melting-point metal melt 6 described above, a Group 3 or Group 5 element having high solubility is doped with an appropriate amount of, for example, boron, phosphorus, antimony, arsenic, aluminum, gallium, indium, bismuth, or the like. If so, the P-type or N-type channel conductivity type of the silicon epitaxial growth layer 7 to be grown and the carrier concentration thereof can be arbitrarily controlled.
【０２３３】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ2 膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。In order to prevent diffusion of ions from the glass substrate, a SiN film (for example, 50 to 200 nm) is formed on the substrate surface.
Thickness) and, if necessary, a SiO 2 film (for example, 100 n
m thickness), and the step 4 as described above may be formed on these films. The above-described steps can be formed by ion milling or the like in addition to RIE.
【０２３４】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。Although the present invention is suitable for a TFT of a peripheral driving circuit, the active region of an element such as a diode and the passive region such as a resistor, a capacitance, and an inductance can be formed by a single crystal silicon according to the present invention. It is also possible to form them in layers.
【０２３５】[0235]
【発明の作用効果】本発明によれば、基板に形成した上
記段差をシードにしてシリコンを溶解した低融点金属の
溶融液から、グラフォエピタキシャル成長で単結晶シリ
コン層を形成し、このエピタキシャル成長層をアクティ
ブマトリクス基板などの駆動基板の周辺駆動回路のボト
ムゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型
のＬＣＤなどの電気光学装置の周辺駆動回路のボトムゲ
ート型ＭＯＳＴＦＴなどに用いているので、次の（Ａ）
〜（Ｆ）に示す顕著な作用効果を得ることができる。According to the present invention, a single-crystal silicon layer is formed by grapho-epitaxial growth from a melt of a low-melting-point metal in which silicon is dissolved using the above-mentioned step formed on a substrate as a seed, and this epitaxially grown layer is formed. Since it is used for a bottom gate type MOSTFT of a peripheral driving circuit of a driving substrate such as an active matrix substrate and a bottom gate type MOSTFT of a peripheral driving circuit of an electro-optical device such as an LCD integrated with a display unit and a peripheral driving circuit, (A)
~ (F), it is possible to obtain the remarkable function and effect shown in (F).
【０２３６】（Ａ）所定形状／寸法の段差を基板に形成
し、その段差の底辺の角をシードとしてグラフォエピタ
キシャル成長させることにより、５４０ｃｍ2 ／ｖ・ｓ
ｅｃ以上の高い電子移動度の単結晶シリコン層が得られ
るので、高性能ドライバ内蔵の表示用薄膜半導体装置な
どの電気光学装置の製造が可能となる。(A) A step having a predetermined shape / dimension is formed on a substrate, and 540 cm 2 / v · s
Since a single-crystal silicon layer having a high electron mobility of ec or more can be obtained, it is possible to manufacture an electro-optical device such as a display thin-film semiconductor device with a built-in high-performance driver.
【０２３７】（Ｂ）特にこの単結晶シリコン層による単
結晶シリコンボトムゲート型ＭＯＳＴＦＴは、高いスイ
ッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又は
ｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力
のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺駆動回路とを一体化した構成が可
能となり、高画質、高精細、狭額縁、高効率、大画面の
表示パネルが実現する。(B) In particular, the single-crystal silicon bottom gate type MOSTFT made of the single-crystal silicon layer has a high switching characteristic, a display section of an nMOS, pMOS or cMOSTFT having an LDD structure, and a cMOS or a high driving capability. A configuration in which an nMOS or pMOSTFT or a peripheral drive circuit comprising a mixture of these is integrated becomes possible, and a display panel with high image quality, high definition, a narrow frame, high efficiency, and a large screen is realized.
【０２３８】（Ｃ）上記した段差をグラフォエピタキシ
ャル成長のシードとして用い、かつこの段差上に、上記
した低融点金属の溶融液を低温（例えば３５０℃）で調
製し、それより少し高いだけの温度に加熱した基板上に
塗布などの方法で形成できるから、比較的低温（例えば
３５０〜４００℃）でシリコン単結晶膜を均一に形成す
ることができる。(C) The above-mentioned step is used as a seed for grapho-epitaxial growth, and a low-melting-point metal melt is prepared at a low temperature (for example, 350 ° C.) on this step, and a temperature slightly higher than that is prepared. Thus, a silicon single crystal film can be uniformly formed at a relatively low temperature (for example, 350 to 400 ° C.).
【０２３９】（Ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。(D) Since long-time annealing at medium temperature and excimer laser annealing as in the case of the solid-phase growth method are not required, productivity is high, costly manufacturing equipment is not required, and cost can be reduced. .
【０２４０】（Ｅ）このグラフォエピタキシャル成長で
は、溶融液の組成比、溶融液温度、基板の加熱温度、冷
却速度等の調整により広範囲のＰ型不純物濃度と高移動
度の単結晶シリコン層が容易に得られるので、Ｖｔｈ
（しきい値）調整が容易であり、低抵抗化による高速動
作が可能である。(E) In this grapho-epitaxial growth, a single crystal silicon layer having a wide range of P-type impurity concentration and high mobility can be easily formed by adjusting the composition ratio of the melt, the melt temperature, the heating temperature of the substrate, the cooling rate, and the like. Vth
(Threshold) can be easily adjusted, and high-speed operation can be performed by lowering the resistance.
【０２４１】（Ｆ）また、シリコン含有低融点金属溶融
液層に、３族又は５族の不純物元素（ボロン、リン、ア
ンチモン、ひ素、ビスマス、アルミニウムなど）を別途
適量ドープしておけば、グラフォエピタキシャル成長に
よる単結晶シリコン層の不純物種及び／又はその濃度、
即ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度を任
意に制御することができる。(F) If the silicon-containing low-melting-point metal melt layer is doped with an appropriate amount of a Group III or Group V impurity element (boron, phosphorus, antimony, arsenic, bismuth, aluminum, etc.), a graph can be obtained. The impurity species and / or its concentration in the single crystal silicon layer by epitaxial growth;
That is, the conductivity type such as P-type / N-type and / or the carrier concentration can be arbitrarily controlled.
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。FIG. 1 is a cross-sectional view showing a manufacturing process of an LCD (Liquid Crystal Display) according to a first embodiment of the present invention in the order of steps.
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 5 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図７】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。FIG. 7 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図８】同、ＬＣＤの要部断面図である。FIG. 8 is a sectional view of a main part of the LCD.
【図９】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。FIG. 9 is a schematic perspective view for explaining the state of silicon crystal growth on an amorphous substrate.
【図１０】グラフォエピタキシャル成長技術における各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。FIG. 10 is a schematic cross-sectional view showing various step shapes and a silicon growth crystal orientation in the grapho-epitaxial growth technique.
【図１１】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態
図（Ｂ）である。11A and 11B are a Si-In phase diagram (A) and a Si-Ga phase diagram (B).
【図１２】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。FIG. 12 is a perspective view showing an overall schematic layout of the LCD according to the first embodiment of the present invention.
【図１３】同、ＬＣＤの等価回路図である。FIG. 13 is an equivalent circuit diagram of the LCD.
【図１４】同、ＬＣＤの概略構成図である。FIG. 14 is a schematic configuration diagram of the same LCD.
【図１５】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。FIG. 15 is a cross-sectional view showing a manufacturing process of the LCD according to the second embodiment of the present invention in the order of steps.
【図１６】同、ＬＣＤの要部断面図である。FIG. 16 is a sectional view of a principal part of the LCD.
【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 17 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図１８】本発明の第５の実施の形態によるＬＣＤの要
部断面図である。FIG. 18 is a sectional view of a main part of an LCD according to a fifth embodiment of the present invention.
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 19 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 20 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 21 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 22 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 23 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 24 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 25 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 26 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２７】本発明の第６の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。FIG. 27 is a cross-sectional view showing a manufacturing process of the LCD according to the sixth embodiment of the present invention in the order of steps.
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 28 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 29 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 30 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 31 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図３２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。FIG. 32 is a cross-sectional view showing a manufacturing process of the LCD in the order of steps.
【図３３】同、ＬＣＤの製造時の要部断面図である。FIG. 33 is a fragmentary cross-sectional view of the same at the time of manufacturing the LCD;
【図３４】同、ＬＣＤの製造時の要部断面図である。FIG. 34 is a fragmentary cross-sectional view of the same during manufacture of the LCD.
【図３５】本発明の第７の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。FIG. 35 is a plan view or a sectional view showing various TFTs of an LCD according to a seventh embodiment of the present invention.
【図３６】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。FIG. 36 is a cross-sectional view showing various TFTs at the time of manufacturing the LCD.
【図３７】同、ＬＣＤの要部断面図である。FIG. 37 is a cross-sectional view of main parts of the same LCD.
【図３８】本発明の第８の実施の形態によるＬＣＤの要
部断面図である。FIG. 38 is a cross-sectional view of a main part of an LCD according to an eighth embodiment of the present invention.
【図３９】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。FIG. 39 is a cross-sectional view of a principal part of various TFTs of the LCD.
【図４０】同、ＬＣＤのＴＦＴの等価回路図である。FIG. 40 is an equivalent circuit diagram of a TFT of the LCD.
【図４１】本発明の第９の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。FIG. 41 shows T of the LCD according to the ninth embodiment of the present invention.
It is principal part sectional drawing of FT.
【図４２】本発明の第１０の実施の形態によるＬＣＤの
各部ＴＦＴの組み合せを示す図である。FIG. 42 is a diagram showing a combination of TFTs of each part of the LCD according to the tenth embodiment of the present invention.
【図４３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 43 is a diagram showing a combination of TFTs in each part of the LCD.
【図４４】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 44 is a view showing a combination of TFTs of each part of the LCD.
【図４５】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 45 is a diagram showing a combination of TFTs of each part of the LCD.
【図４６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 46 is a diagram showing a combination of TFTs of each part of the LCD.
【図４７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 47 is a diagram showing a combination of TFTs in each part of the LCD.
【図４８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 48 is a view showing a combination of TFTs of each part of the LCD.
【図４９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 49 is a diagram showing a combination of TFTs of each part of the LCD.
【図５０】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。FIG. 50 is a diagram showing a combination of TFTs of each part of the LCD.
【図５１】本発明の第１１の実施の形態によるＬＣＤの
概略レイアウト図である。FIG. 51 is a schematic layout diagram of an LCD according to an eleventh embodiment of the present invention.
【図５２】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。FIG. 52 is a view showing a combination of TFTs in each part of the LCD.
【図５３】本発明の第１２の実施例によるデバイスの概
略レイアウト図である。FIG. 53 is a schematic layout diagram of a device according to a twelfth embodiment of the present invention.
【図５４】本発明の第１３の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。FIG. 54 is a sectional view of a main part of an EL and FED according to a thirteenth embodiment of the present invention;
１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ+ 型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
+ 型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、７２…ＳｉＮ膜、７３…ＳｉＯ2 膜DESCRIPTION OF SYMBOLS 1 ... Glass (or quartz) substrate, 4 ... Step, 7 ... Single crystal silicon layer, 9 ... Mo.Ta layer, 11, 71 ... Gate electrode, 12 ... Gate oxide film, 14, 17 ... N-type impurity ion, 15 ... LDD portions, 18, 19 ... N + type source or drain regions, 21 ... P type impurity ions, 22, 23 ... P
+ Type source or drain region, 25, 36 ... insulating film, 2
6, 27, 31, 41: electrode, 28: flattening film, 28A
... Rough surface (irregularity), 29 ... Reflective film (or electrode), 30 ... L
CD (TFT) substrate, 33, 34: alignment film, 35: liquid crystal, 37, 46: color filter layer, 43: black mask layer, 72: SiN film, 73: SiO 2 film
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H090 HA03 HD03 JB02 JB03 JB04 KA04 KA05 KA06 KA08 KA09 KA11 LA15 MA02 MB02 MB14 2H092 JA02 JA24 JA25 JA26 JA27 JA34 JA37 JB69 KA03 KA04 KA05 MA05 MA06 MA07 MA15 MA29 MA30 NA05 NA07 NA19 NA27 NA29 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5C094 AA05 AA13 AA14 AA25 AA43 BA03 BA43 DA09 DA13 GB01 5F110 AA06 AA08 AA09 AA18 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD07 DD14 DD21 EE03 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF09 FF29 FF30 GG02 GG12 GG13 GG15 GG24 GG25 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL23 HM15 HM18 NN03 NN04 NN23 NN24 NN25 NN35 NN44 NN46 NN47 NN54 PP02 PP10 PP23 PP24 PP34 QQ09 QQ11 QQ19 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) H01L 29/78 627G (72) Inventor Yuichi Sato 6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation ( 72) Inventor: Hajime Yagi 6-35, Kita-Shinagawa, Shinagawa-ku, Tokyo F-term within Sony Corporation (reference) 2H090 HA03 HD03 JB02 JB03 JB04 KA04 KA05 KA06 KA08 KA09 KA11 LA15 MA02 MB02 MB14 2H092 JA02 JA24 JA25 JA26 JA27 JA27 JA34 JA37 JB69 KA03 KA04 KA05 MA05 MA06 MA07 MA15 MA29 MA30 NA05 NA07 NA19 NA27 NA29 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5C094 AA05 AA13 AA14 AA25 AA43 BA03 BA43 DA09 DA13 GB01 5F110 AA09 AA DD DD EE03 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF09 FF29 FF30 GG02 GG12 GG13 GG15 GG24 GG25 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL23 HM15 HM18 NN03 NN23 NN04 NN23 NN04 NN23
Claims (80)
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置の製造方法におい
て、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
膜とからなるゲート部を形成する工程と、 前記第１の基板の前記一方の面上に段差を形成する工程
と、 前記段差及び前記ゲート部を含む前記第１の基板上にシ
リコンを含有する低融点金属の溶融液層を形成する工程
と、 次いで冷却処理（望ましくは徐冷処理）によって前記溶
融液層の前記シリコンを前記段差をシードとしてグラフ
ォエピタキシャル成長させ、単結晶シリコン層を析出さ
せる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置の製造方法。1. A display device comprising: a display portion on which a pixel electrode is disposed; and a peripheral driver circuit portion disposed around the display portion on a first substrate. A method of manufacturing an electro-optical device having a predetermined optical material interposed therebetween, wherein a step of forming a gate portion comprising a gate electrode and a gate insulating film on one surface of the first substrate; Forming a step on the one surface of the one substrate; forming a molten liquid layer of a low melting metal containing silicon on the first substrate including the step and the gate portion; A step of subjecting the silicon of the molten liquid layer to grapho-epitaxial growth using the step as a seed by a cooling treatment (preferably a gradual cooling treatment) to deposit a single-crystal silicon layer; and performing a predetermined treatment on the single-crystal silicon layer. Channel area Forming a source region and a drain region; and forming a first bottom-gate thin film transistor having the gate portion below the channel region and constituting at least a part of the peripheral driver circuit portion. A method for manufacturing an electro-optical device, comprising:
しくは下端側へ傾斜状となるような凹部として前記段差
を形成し、この段差を前記単結晶シリコン層のグラフォ
エピタキシャル成長時のシードとする、請求項１に記載
した電気光学装置の製造方法。2. The step is formed as a concave portion whose side surface is perpendicular to the bottom surface or inclined toward the lower end in the cross section, and this step is used as a seed during the grapho-epitaxial growth of the single crystal silicon layer. A method for manufacturing the electro-optical device according to claim 1.
融液を加熱された前記第１の基板に塗布し、所定時間保
持した後、前記冷却処理を行う、請求項１に記載した電
気光学装置の製造方法。3. The electro-optical device according to claim 1, wherein a melt of the low-melting-point metal containing silicon is applied to the heated first substrate, held for a predetermined time, and then subjected to the cooling process. Manufacturing method.
熱性有機基板を使用し、前記低融点金属をインジウム、
ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及び
アルミニウムからなる群より選ばれた少なくとも１種と
する、請求項１に記載した電気光学装置の製造方法。4. A glass substrate or a heat-resistant organic substrate is used as the first substrate, and the low melting point metal is indium,
The method for manufacturing an electro-optical device according to claim 1, wherein the method is at least one selected from the group consisting of gallium, tin, bismuth, lead, zinc, antimony, and aluminum.
するときには前記溶融液層を８５０〜１１００℃に加熱
された前記第１の基板に塗布し、前記低融点金属として
インジウム・ガリウム又はガリウムを使用するときには
前記溶融液層を３００〜１１００℃又は４００〜１１０
０℃に加熱された前記第１の基板に塗布する、請求項４
に記載した電気光学装置の製造方法。5. When indium is used as the low melting point metal, the melt layer is applied to the first substrate heated to 850 to 1100 ° C., and indium / gallium or gallium is used as the low melting point metal. Sometimes the melt layer is heated to 300-1100 ° C. or 400-110.
The method according to claim 4, wherein the first substrate is heated to 0 ° C.
2. The method for manufacturing an electro-optical device according to item 1.
し、この上に前記低融点金属の溶融液層を形成する、請
求項１に記載した電気光学装置の製造方法。6. The method according to claim 1, wherein a diffusion barrier layer is formed on the first substrate, and a low-melting-point metal melt layer is formed thereon.
族の不純物元素を混入させ、これによって前記単結晶シ
リコン層の不純物種及び／又はその濃度を制御する、請
求項１に記載した電気光学装置の製造方法。7. The group 3 or 5 in the molten liquid layer of the low melting point metal.
The method of manufacturing an electro-optical device according to claim 1, wherein an impurity element of a group III is mixed to control an impurity species and / or a concentration thereof in the single crystal silicon layer.
１の基板及び／又はその上の膜に形成した前記段差によ
る基板凹部内及び／又は外に設ける、請求項１に記載し
た電気光学装置の製造方法。8. The electro-optical device according to claim 1, wherein the first thin film transistor is provided inside and / or outside a substrate recess formed by the step formed on the first substrate and / or a film thereon. Production method.
ンネル領域、前記ソース領域及び前記ドレイン領域で形
成される素子領域の少なくとも一辺に沿って、前記段差
を形成する、請求項１に記載した電気光学装置の製造方
法。9. The electro-optical device according to claim 1, wherein the step is formed along at least one side of an element region formed by the channel region, the source region, and the drain region of the first thin film transistor. Manufacturing method.
電極をその側端部にて台形状にする、請求項１に記載し
た電気光学装置の製造方法。10. The method of manufacturing an electro-optical device according to claim 1, wherein the gate electrode under the single-crystal silicon layer has a trapezoidal shape at a side end thereof.
単結晶シリコン層に３族又は５族の不純物元素を導入し
て前記チャンネル領域、前記ソース領域及び前記ドレイ
ン領域を形成する、請求項１に記載した電気光学装置の
製造方法。11. The channel region, the source region, and the drain region are formed by introducing a Group 3 or Group 5 impurity element into the single crystal silicon layer after growing the single crystal silicon layer. 2. The method for manufacturing an electro-optical device according to item 1.
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項１に記載した電気光学装置の製造方法。12. In the peripheral driver circuit section, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer is used as a channel region, and a top gate type and a bottom type having a gate portion above and / or below the channel region. 2. The electro-optical device according to claim 1, wherein a gate, a dual-gate thin film transistor, or a diode, a resistor, a capacitance, an inductance element, or the like using the single crystal silicon layer, the polycrystalline silicon layer, or the amorphous silicon layer is provided. Production method.
イッチングするためのスイッチング素子を前記第１の基
板上に設ける、請求項１に記載した電気光学装置の製造
方法。13. The method according to claim 1, wherein a switching element for switching the pixel electrode in the display unit is provided on the first substrate.
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項１３に記載した電気
光学装置の製造方法。14. The first thin film transistor is at least a bottom gate type selected from a top gate type, a bottom gate type, or a dual gate type having a gate portion above and / or below a channel region, and
14. The method of manufacturing an electro-optical device according to claim 13, wherein a second thin film transistor of the top gate type, the bottom gate type, or the dual gate type is formed as the switching element.
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項１４に記載し
た電気光学装置の製造方法。15. When the second thin film transistor is a bottom gate type or a dual gate type, a lower gate electrode made of a heat resistant material is provided below the channel region, and a gate insulating film is formed on the gate electrode. 15. The method of manufacturing an electro-optical device according to claim 14, wherein after forming the lower gate portion, the second thin film transistor is formed through a process common to the first thin film transistor including the step of forming the step. .
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項１４に記載し
た電気光学装置の製造方法。16. After forming the single-crystal silicon layer on the lower gate portion, introducing a Group 3 or Group 5 impurity element into the single-crystal silicon layer to form source and drain regions, and then activate the single-crystal silicon layer. The method of manufacturing an electro-optical device according to claim 14, wherein the processing is performed.
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラン
ジスタの上部ゲート電極を形成する、請求項１６に記載
した電気光学装置の製造方法。17. After forming the single-crystal silicon layer, source and drain regions of the first and second thin film transistors are formed by ion implantation of the impurity element using a resist as a mask, and the activation process is performed after the ion implantation. 17. The method for manufacturing an electro-optical device according to claim 16, wherein after forming the gate insulating film, an upper gate electrode of the second thin film transistor is formed.
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項１４
に記載した電気光学装置の製造方法。18. When the second thin film transistor is a top gate type, after forming the single crystal silicon layer, each source and drain region of the first and second thin film transistors is ion-implanted using a resist as a mask. 15. The method according to claim 14, wherein an activation process is performed after the ion implantation, and then a gate portion including a gate insulating film and a gate electrode of the second thin film transistor is formed.
2. The method for manufacturing an electro-optical device according to item 1.
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極とを形成してゲート部を形成し、この
ゲート部及びレジストをマスクとして前記第１及び第２
の薄膜トランジスタの各ソース及びドレイン領域を不純
物元素のイオン注入で形成し、このイオン注入後に活性
化処理を行う、請求項１４に記載した電気光学装置の製
造方法。19. When the second thin film transistor is a top gate type, after forming the single crystal silicon layer, a gate insulating film of the second thin film transistor and a gate electrode made of a heat-resistant material are formed to form a gate portion. And forming the first and second gates using the gate and the resist as a mask.
15. The method of manufacturing an electro-optical device according to claim 14, wherein each source and drain region of the thin film transistor is formed by ion implantation of an impurity element, and an activation process is performed after the ion implantation.
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項１４に記載した電気光学装置の製造方法。20. The method of manufacturing an electro-optical device according to claim 14, wherein an n-channel, p-channel, or complementary insulated gate field-effect transistor is configured as the thin film transistor of the peripheral driver circuit section and the display section.
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項２０に記載した電
気光学装置の製造方法。21. The thin film transistor of the peripheral drive circuit portion is formed by a set of a complementary type and an n-channel type, a set of a complementary type and a p-channel type, or a set of a complementary type, an n-channel type and a p-channel type. The method for manufacturing an electro-optical device according to claim 20, wherein
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
１４に記載した電気光学装置の製造方法。22. At least a part of the thin film transistor of the peripheral driver circuit section and / or the display section is formed by an LDD (Li
(ghtly doped drain) structure, and the LDD structure is a single type having an LDD portion between a gate and a source or a drain, or a double type having an LDD portion between a gate and a source and a drain. 15. The method for manufacturing an electro-optical device according to 14.
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項２２に記載した電気光学装置の製造方
法。23. The electro-optical device according to claim 22, wherein a resist mask used for forming the LDD structure is left, and ion implantation for forming a source region and a drain region is performed using a resist mask covering the resist mask. Device manufacturing method.
形成し、この段差を含む前記第１の基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶又はアモルファスシリコン層をチャンネル領
域、ソース領域及びドレイン領域とし、その上部及び／
又は下部にゲート部を有する前記第２の薄膜トランジス
タを形成する、請求項１４に記載した電気光学装置の製
造方法。24. A step is formed on one surface of the first substrate, and a single crystal, polycrystalline or amorphous silicon layer is formed on the first substrate including the step, and A crystalline or amorphous silicon layer is used as a channel region, a source region and a drain region,
The method of manufacturing an electro-optical device according to claim 14, wherein the second thin film transistor having a gate portion at a lower portion is formed.
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項２
４に記載した電気光学装置の製造方法25. When the thin film transistor of the peripheral driver circuit portion is the first thin film transistor of an n-channel type, a p-channel type or a complementary type, and the thin film transistor of the display portion is a single-crystal silicon layer in a channel region, n Channel type, p channel type or complementary type,
3. An n-channel type, a p-channel type or a complementary type when a polycrystalline silicon layer is used as a channel region, and an n-channel type, a p-channel type or a complementary type when an amorphous silicon layer is used as a channel region.
4. A method for manufacturing an electro-optical device according to item 4.
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項２４に
記載した電気光学装置の製造方法。26. The step is formed as a concave portion whose side surface is perpendicular to the bottom surface or inclined toward the lower end in the cross section, and this step is used as a seed during the grapho-epitaxial growth of the single crystal silicon layer. A method for manufacturing the electro-optical device according to claim 24.
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項２４に記載した電気光学装置の製
造方法。27. The method according to claim 24, wherein a source or drain electrode of the first and / or second thin film transistor is formed on a region including the step.
第１の基板及び／又はその上の膜に形成した前記段差に
よる基板凹部内及び／又は外に設ける、請求項２４に記
載した電気光学装置の製造方法。28. The electro-optical device according to claim 24, wherein the second thin film transistor is provided inside and / or outside a substrate recess formed by the step formed on the first substrate and / or a film thereon. Production method.
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項２４に記載した電気光学装置の製
造方法。29. The method of manufacturing an electro-optical device according to claim 24, wherein the impurity species and / or the concentration of Group 3 or 5 of the single crystal, polycrystal or amorphous silicon layer is controlled.
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って前記段差
を形成する、請求項２４に記載した電気光学装置の製造
方法。30. The electro-optical device according to claim 24, wherein the step is formed along at least one side of an element region formed by the channel region, the source region, and the drain region of the second thin film transistor. Production method.
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項２４に記載した電気光学装置の製造方法。31. The method of manufacturing an electro-optical device according to claim 24, wherein the gate electrode under the single crystal, polycrystal or amorphous silicon layer has a trapezoidal shape at a side end thereof.
又はアモルファスシリコン層との間に拡散バリア層を設
ける、請求項２４に記載した電気光学装置の製造方法。32. The method of manufacturing an electro-optical device according to claim 24, wherein a diffusion barrier layer is provided between the first substrate and the single crystal, polycrystal, or amorphous silicon layer.
耐熱性有機基板を使用する、請求項１に記載した電気光
学装置の製造方法。33. The method according to claim 1, wherein a glass substrate or a heat-resistant organic substrate is used as the first substrate.
透明とする、請求項１に記載した電気光学装置の製造方
法。34. The method according to claim 1, wherein the first substrate is optically opaque or transparent.
示部用として設ける、請求項１に記載した電気光学装置
の製造方法。35. The method according to claim 1, wherein the pixel electrode is provided for a reflective or transmissive display unit.
ィルタ層との積層構造を設ける、請求項１に記載した電
気光学装置の製造方法。36. The method of manufacturing an electro-optical device according to claim 1, wherein a laminated structure of the pixel electrode and a color filter layer is provided in the display unit.
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項１に記載した電気光学装置の製造
方法。37. When the pixel electrode is a reflective electrode, an unevenness is formed on a resin film, and a pixel electrode is provided thereon.
2. The method according to claim 1, wherein when the pixel electrode is a transparent electrode, the surface is flattened by a transparent flattening film, and the pixel electrode is provided on the flattened surface.
よる駆動で発光又は調光を行うように構成する、請求項
１３に記載した電気光学装置の製造方法。38. The method of manufacturing an electro-optical device according to claim 13, wherein the display section is configured to emit light or modulate light by being driven by the switching element.
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項１３に記載した
電気光学装置の製造方法。39. The method according to claim 13, wherein a plurality of the pixel electrodes are arranged in a matrix on the display unit, and the switching element is connected to each of the pixel electrodes.
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして製造する、請求
項１に記載した電気光学装置の製造方法。40. The method of manufacturing an electro-optical device according to claim 1, which is manufactured as a liquid crystal display device, an electroluminescence display device, a field emission display device, a light emitting polymer display device, a light emitting diode display device, or the like.
示部の周辺に配された周辺駆動回路部とを基板上に有す
る電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
らなるゲート部を形成する工程と、 前記基板の前記一方の面上に段差を形成する工程と、 前記段差及び前記ゲート部を含む前記基板上にシリコン
を含有する低融点金属の溶融液層を形成する工程と、 次いで冷却処理（望ましくは徐冷処理）によって前記溶
融液層の前記シリコンを前記段差をシードとしてグラフ
ォエピタキシャル成長させ、単結晶シリコン層を析出さ
せる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置用の駆動基板の製造
方法。41. A method of manufacturing a drive substrate for an electro-optical device, comprising: a display portion on which a pixel electrode is disposed; and a peripheral drive circuit portion disposed around the display portion on the substrate. Forming a gate portion including a gate electrode and a gate insulating film on a surface of the substrate; forming a step on the one surface of the substrate; and forming silicon on the substrate including the step and the gate portion. Forming a melt layer of a low-melting-point metal containing: and then subjecting the silicon of the melt layer to grapho-epitaxial growth by cooling (preferably slow cooling) using the steps as seeds to form a single crystal silicon layer. Depositing a single crystal silicon layer, performing a predetermined process on the single crystal silicon layer to form a channel region, a source region, and a drain region; Forming a bottom gate type first thin film transistor that forms at least a part of the peripheral drive circuit section, the manufacturing method of the drive substrate for an electro-optical device. .
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項４１に
記載した電気光学装置用の駆動基板の製造方法。42. The step is formed as a concave part whose side surface is perpendicular to the bottom surface or inclined toward the lower end in the cross section, and this step is used as a seed during the grapho-epitaxial growth of the single crystal silicon layer. A method for manufacturing a drive substrate for an electro-optical device according to claim 41.
溶融液を加熱された前記基板に塗布し、所定時間保持し
た後、前記冷却処理を行う、請求項４１に記載した電気
光学装置用の駆動基板の製造方法。43. The drive for an electro-optical device according to claim 41, wherein the cooling treatment is performed after applying a molten liquid of the low melting point metal containing silicon to the heated substrate and holding the substrate for a predetermined time. Substrate manufacturing method.
有機基板を使用し、前記低融点金属をインジウム、ガリ
ウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアル
ミニウムからなる群より選ばれた少なくとも１種とす
る、請求項４１に記載した電気光学装置用の駆動基板の
製造方法。44. A glass substrate or a heat-resistant organic substrate is used as the substrate, and the low melting point metal is at least one selected from the group consisting of indium, gallium, tin, bismuth, lead, zinc, antimony and aluminum. The method for manufacturing a drive substrate for an electro-optical device according to claim 41, wherein
用するときには前記溶融液層を８５０〜１１００℃に加
熱された前記基板に塗布し、前記低融点金属としてイン
ジウム・ガリウム又はガリウムを使用するときには前記
溶融液層を３００〜１１００℃又は４００〜１１００℃
に加熱された前記第１の基板に塗布する、請求項４４に
記載した電気光学装置用の駆動基板の製造方法。45. When indium is used as said low melting point metal, said molten liquid layer is applied to said substrate heated to 850 to 1100 ° C., and when indium / gallium or gallium is used as said low melting point metal, said molten layer is melted. 300-1100 ° C or 400-1100 ° C for liquid layer
The method for manufacturing a drive substrate for an electro-optical device according to claim 44, wherein the method is applied to the first substrate heated to a temperature.
この上に前記低融点金属の溶融液層を形成する、請求項
４１に記載した電気光学装置用の駆動基板の製造方法。46. A diffusion barrier layer is formed on the substrate,
The method for manufacturing a drive substrate for an electro-optical device according to claim 41, wherein a melt liquid layer of the low melting point metal is formed thereon.
５族の不純物元素を混入させ、これによって前記単結晶
シリコン層の不純物種及び／又はその濃度を制御する、
請求項４１に記載した電気光学装置用の駆動基板の製造
方法。47. An impurity element belonging to Group 3 or 5 of the low melting point metal is mixed into the molten liquid layer of the low melting point metal, whereby the impurity species of the single crystal silicon layer and / or the concentration thereof are controlled.
A method for manufacturing a drive substrate for an electro-optical device according to claim 41.
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。48. The driving substrate for an electro-optical device according to claim 41, wherein the first thin film transistor is provided inside and / or outside a substrate recess formed by the step formed on the substrate and / or a film thereon. Manufacturing method.
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項４１に記載した電気光学装置用の
駆動基板の製造方法。49. The electro-optical device according to claim 41, wherein the step is formed along at least one side of an element region formed by the channel region, the source region, and the drain region of the first thin film transistor. Of manufacturing a driving substrate for a semiconductor device.
電極をその側端部にて台形状にする、請求項４１に記載
した電気光学装置用の駆動基板の製造方法。50. The method of manufacturing a driving substrate for an electro-optical device according to claim 41, wherein the gate electrode under the single-crystal silicon layer has a trapezoidal shape at a side end thereof.
単結晶シリコン層に３族又は５族の不純物元素を導入し
て前記チャンネル領域、前記ソース領域及び前記ドレイ
ン領域を形成する、請求項４１に記載した電気光学装置
用の駆動基板の製造方法。51. After the growth of the single crystal silicon layer, the channel region, the source region and the drain region are formed by introducing a Group 3 or Group 5 impurity element into the single crystal silicon layer. 3. A method for manufacturing a drive substrate for an electro-optical device according to claim 1.
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項４１に記載した電気光学装置用の駆動基
板の製造方法。52. In the peripheral driver circuit portion, in addition to the first thin film transistor, a polycrystalline or amorphous silicon layer is used as a channel region, and a top gate type and a bottom portion having a gate portion above and / or below the channel region. 42. An electro-optical device according to claim 41, wherein a gate type or dual gate type thin film transistor, or a diode, a resistor, a capacitance, an inductance element, or the like using the single crystal silicon layer, the polycrystal silicon layer, or the amorphous silicon layer is provided. Method for manufacturing a drive substrate.
イッチングするためのスイッチング素子を前記基板上に
設ける、請求項４１に記載した電気光学装置用の駆動基
板の製造方法。53. The method of manufacturing a driving substrate for an electro-optical device according to claim 41, wherein a switching element for switching the pixel electrode in the display unit is provided on the substrate.
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項５３に記載した電気
光学装置用の駆動基板の製造方法。54. The first thin film transistor is at least a bottom gate type selected from a top gate type, a bottom gate type, or a dual gate type having a gate portion above and / or below a channel region; and
The method for manufacturing a driving substrate for an electro-optical device according to claim 53, wherein the top gate type, the bottom gate type, or the dual gate type second thin film transistor is formed as the switching element.
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項５４に記載し
た電気光学装置用の駆動基板の製造方法。55. When the second thin film transistor is a bottom gate type or a dual gate type, a lower gate electrode made of a heat resistant material is provided below the channel region, and a gate insulating film is formed on the gate electrode. 55. The drive for an electro-optical device according to claim 54, wherein after forming the lower gate portion, the second thin film transistor is formed through steps common to the first thin film transistor including the step of forming the step. Substrate manufacturing method.
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項５４に記載し
た電気光学装置用の駆動基板の製造方法。56. After forming the single crystal silicon layer on the lower gate portion, introducing a Group 3 or Group 5 impurity element into the single crystal silicon layer to form source and drain regions, 55. The method for manufacturing a drive substrate for an electro-optical device according to claim 54, wherein the process is performed.
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラン
ジスタの上部ゲート電極を形成する、請求項５６に記載
した電気光学装置用の駆動基板の製造方法。57. After the formation of the single crystal silicon layer, source and drain regions of the first and second thin film transistors are formed by ion implantation of the impurity element using a resist as a mask, and after the ion implantation, the activation process is performed. 57. The method of manufacturing a driving substrate for an electro-optical device according to claim 56, wherein after forming a gate insulating film, an upper gate electrode of the second thin film transistor is formed.
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項５４
に記載した電気光学装置用の駆動基板の製造方法。58. When the second thin film transistor is a top gate type, after forming the single crystal silicon layer, each source and drain region of the first and second thin film transistors is ion-implanted using a resist as a mask. 55. An activation process is performed after the ion implantation, and a gate portion including a gate insulating film and a gate electrode of the second thin film transistor is formed thereafter.
3. A method for manufacturing a drive substrate for an electro-optical device according to claim 1.
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極とを形成してゲート部を形成し、この
ゲート部及びレジストをマスクとして前記第１及び第２
の薄膜トランジスタの各ソース及びドレイン領域を不純
物元素のイオン注入で形成し、このイオン注入後に活性
化処理を行う、請求項５４に記載した電気光学装置用の
駆動基板の製造方法。59. When the second thin film transistor is a top gate type, after forming the single crystal silicon layer, a gate insulating film of the second thin film transistor and a gate electrode made of a heat resistant material are formed to form a gate portion. And forming the first and second gates using the gate and the resist as a mask.
55. The method of manufacturing a driving substrate for an electro-optical device according to claim 54, wherein each source and drain region of the thin film transistor is formed by ion implantation of an impurity element, and an activation process is performed after the ion implantation.
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項５４に記載した電気光学装置用の駆動基板
の製造方法。60. The driving substrate for an electro-optical device according to claim 54, wherein an n-channel type, a p-channel type, or a complementary type insulated gate field effect transistor is formed as the thin film transistor of the peripheral driving circuit portion and the display portion. Manufacturing method.
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項６０に記載した電
気光学装置用の駆動基板の製造方法。61. The thin film transistor of the peripheral drive circuit portion is formed by a set of a complementary type and an n-channel type, a set of a complementary type and a p-channel type, or a set of a complementary type, an n-channel type and a p-channel type. The method for manufacturing a drive substrate for an electro-optical device according to claim 60, wherein
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
５４に記載した電気光学装置用の駆動基板の製造方法。62. At least a part of the thin film transistor of the peripheral driving circuit section and / or the display section is formed by an LDD (Li
(ghtly doped drain) structure, and the LDD structure is a single type having an LDD portion between a gate and a source or a drain, or a double type having an LDD portion between a gate and a source and a drain. 54. The method for manufacturing a drive substrate for an electro-optical device according to 54.
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項６２に記載した電気光学装置用の駆動基
板の製造方法。63. The electro-optical device according to claim 62, wherein a resist mask used for forming the LDD structure is left and ion implantation for forming a source region and a drain region is performed using a resist mask covering the resist mask. A method for manufacturing a drive substrate for an apparatus.
し、この段差を含む前記基板上に単結晶、多結晶又はア
モルファスシリコン層を形成し、前記単結晶、多結晶又
はアモルファスシリコン層をチャンネル領域、ソース領
域及びドレイン領域とし、その上部及び／又は下部にゲ
ート部を有する前記第２の薄膜トランジスタを形成す
る、請求項５４に記載した電気光学装置用の駆動基板の
製造方法。64. A step is formed on one surface of the substrate, a single crystal, polycrystal or amorphous silicon layer is formed on the substrate including the step, and the single crystal, polycrystal or amorphous silicon layer is formed. 55. The method for manufacturing a driving substrate for an electro-optical device according to claim 54, wherein the second thin film transistor having a channel portion, a source region, and a drain region and having a gate portion above and / or below the channel region is formed.
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項６
４に記載した電気光学装置用の駆動基板の製造方法。65. When the thin film transistor of the peripheral driver circuit portion is the n-channel, p-channel or complementary first thin film transistor, and the thin film transistor of the display portion is a single crystal silicon layer in a channel region, n is n. Channel type, p channel type or complementary type,
7. An n-channel type, a p-channel type or a complementary type when a polycrystalline silicon layer is used as a channel region, and an n-channel type, a p-channel type or a complementary type when an amorphous silicon layer is used as a channel region.
5. The method for manufacturing a drive substrate for an electro-optical device according to item 4.
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項６３に
記載した電気光学装置用の駆動基板の製造方法。66. The step is formed as a recess whose side surface is perpendicular to the bottom surface or inclined toward the lower end in the cross section, and the step is used as a seed during the graphoepitaxial growth of the single crystal silicon layer. A method for manufacturing a drive substrate for an electro-optical device according to claim 63.
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。67. The method of manufacturing a driving substrate for an electro-optical device according to claim 64, wherein a source or drain electrode of the first and / or second thin film transistor is formed on a region including the step.
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項６４に記載した
電気光学装置用の駆動基板の製造方法。68. The driving substrate for an electro-optical device according to claim 64, wherein the second thin film transistor is provided inside and / or outside of a substrate recess formed by the step formed on the substrate and / or a film thereon. Manufacturing method.
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。69. The method of manufacturing a driving substrate for an electro-optical device according to claim 64, wherein the group III or group V impurity species of the single crystal, polycrystal or amorphous silicon layer and / or the concentration thereof are controlled.
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。70. The electro-optical device according to claim 64, wherein the step is formed along at least one side of an element region formed by the channel region, the source region, and the drain region of the second thin film transistor. Of manufacturing a driving substrate for a semiconductor device.
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項６４に記載した電気光学装置用の駆動基板の
製造方法。71. The method of manufacturing a driving substrate for an electro-optical device according to claim 64, wherein the gate electrode under the single crystal, polycrystal or amorphous silicon layer has a trapezoidal shape at a side end thereof.
モルファスシリコン層との間に拡散バリア層を設ける、
請求項６４に記載した電気光学装置用の駆動基板の製造
方法。72. A diffusion barrier layer is provided between the substrate and the single crystal, polycrystalline or amorphous silicon layer.
A method for manufacturing a drive substrate for an electro-optical device according to claim 64.
有機基板を使用する、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。73. The method according to claim 41, wherein a glass substrate or a heat-resistant organic substrate is used as the substrate.
する、請求項４１に記載した電気光学装置用の駆動基板
の製造方法。74. The method according to claim 41, wherein the substrate is optically opaque or transparent.
示部用として設ける、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。75. The method of manufacturing a driving substrate for an electro-optical device according to claim 41, wherein the pixel electrode is provided for a reflective or transmissive display unit.
ィルタ層との積層構造を設ける、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。76. The method according to claim 41, wherein a laminated structure of the pixel electrode and the color filter layer is provided in the display unit.
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項４１に記載した電気光学装置用の
駆動基板の製造方法。77. When the pixel electrode is a reflective electrode, unevenness is formed on a resin film, and a pixel electrode is provided thereon,
42. The method according to claim 41, wherein when the pixel electrode is a transparent electrode, the surface is flattened by a transparent flattening film, and the pixel electrode is provided on the flattened surface. .
よる駆動で発光又は調光を行うように構成する、請求項
５３に記載した電気光学装置用の駆動基板の製造方法。78. The method of manufacturing a driving substrate for an electro-optical device according to claim 53, wherein the display section is configured to emit light or adjust light by being driven by the switching element.
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項５３に記載した
電気光学装置用の駆動基板の製造方法。79. The manufacturing of a driving substrate for an electro-optical device according to claim 53, wherein the plurality of pixel electrodes are arranged in a matrix on the display section, and the switching element is connected to each of the pixel electrodes. Method.
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置用などとして製造する、請
求項４１に記載した電気光学装置用の駆動基板の製造方
法。80. The driving substrate for an electro-optical device according to claim 41, which is manufactured for a liquid crystal display device, an electroluminescence display device, a field emission display device, a light emitting polymer display device, a light emitting diode display device, or the like. Production method.
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-
1998
- 1998-10-05 JP JP28258798A patent/JP2000111949A/en active Pending
Cited By (2)
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| JP4565568B2 (en) * | 2006-02-14 | 2010-10-20 | 株式会社日立製作所 | Liquid crystal display |
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