KR20040055590A - 회로 장치 및 그 제조 방법 - Google Patents

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KR20040055590A
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conductive
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이가라시유스께
다까꾸사끼노부히사
사까노준
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

두께가 다른 다종의 회로 소자(12)가 내장되는 회로 장치(10)의 박형화를 행한다. 비교적 박형의 회로 소자(12A)가 실장되는 제1 도전 패턴을 두껍게 하고, 비교적 두꺼운 제2 회로 소자(12B)가 실장되는 제2 도전 패턴(11B)을 얇게 형성한다. 또한, 얇게 형성되는 제2 도전 패턴(12B)을 이용하여 미세한 배선부를 구성할 수도 있다. 이것에 의해, 두꺼운 회로 소자가 내장되는 경우에도, 그것을 얇게 형성된 제2 도전 패턴(11B)에 고착함으로써, 전체 두께를 얇게 할 수 있다. 따라서, 회로 장치(10) 전체의 박형화를 실시할 수 있다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히 비교적 얇은 소자가 실장되는 도전 패턴을 두껍게 형성하고, 두께를 갖는 회로 소자가 실장되는 도전 패턴을 얇게 형성함으로써, 장치 전체를 얇게 할 수 있는 회로 장치 및 그 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 위해, 소형화, 박형화, 경량화가 요구되고 있다.
예를 들면, 회로 장치로서 반도체 장치를 예로 들어 설명하면, 일반적인 반도체 장치로서, 최근에는 CSP(칩 사이즈 패키지)라고 하는, 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다도 약간 큰 사이즈의 CSP가 개발되고 있다.
도 13은 지지 기판으로서 유리 에폭시 기판(5)을 채용한, 칩 사이즈보다도 약간 큰 CSP(66)를 도시한 것이다. 여기서는 유리 에폭시 기판(65)에 트랜지스터 칩 T가 실장된 것으로서 설명해간다.
이 유리 에폭시 기판(65)의 표면에는, 제1 전극(67), 제2 전극(68) 및 다이 패드(69)가 형성되고, 이면에는 제1 이면 전극(70)과 제2 이면 전극(71)이 형성되어 있다. 그리고 관통 홀 TH를 통하여, 상기 제1 전극(67)과 제1 이면 전극(70)이, 제2 전극(68)과 제2 이면 전극(71)이 전기적으로 접속되어 있다. 또한 다이 패드(69)에는 베어의 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(67)이 금속 세선(72)을 개재하여 접속되고, 트랜지스터의 베이스 전극과 제2 전극(68)이 금속 세선(72)을 개재하여 접속되어 있다. 또한 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(65)에 수지층(73)이 형성되어 있다.
상기 CSP(66)는 유리 에폭시 기판(65)을 채용하지만, 웨이퍼 스케일 CSP와달리, 칩 T로부터 외부 접속용 이면 전극(70, 71)까지의 연장 구조가 간단하고, 염가로 제조할 수 있는 장점을 갖는다.
그러나, 상기한 CSP(66)는 유리 에폭시 기판(65)을 인터포저로서 이용하고 있어, 이것에 의해 CSP(66)의 소형화 및 박형화에는 한계가 있었다. 이로 인해 도 14에 도시한 바와 같은 실장 기판을 필요로 하지 않는 회로 장치(80)가 개발되었다(예를 들면, 특허 문헌 1 참조).
도 14를 참조하면, 회로 장치(80)는 도전 패턴(81)과, 도전 패턴(81) 상에 고착된 회로 소자(82)와, 회로 소자(82)와 도전 패턴(81)을 전기적으로 접속하는 금속 세선(84)과, 도전 패턴(81)의 이면을 노출시켜 회로 소자(82)와, 회로 소자(82) 및 도전 패턴(81)을 피복하는 절연성 수지(83)로 구성되어 있다. 따라서, 회로 장치(80)는 실장 기판을 필요로 하지 않는 구성으로 되어, CSP(66)와 비교하면, 박형이며 또한 소형으로 형성되어 있었다.
특허 문헌 1 : 일본 특개 2002-076246호 공보(제7페이지, 도 1)
그러나, 상기한 회로 장치(80)에서는, 도전 패턴(81)의 두께는 일정하게 형성되어 있었다. 따라서, 두께가 다른 다종의 회로 소자(82)를 도전 패턴(81) 상에 고착한 경우, 두께를 갖는 회로 소자(82)가 피복되도록 절연성 수지(83)도 두껍게 형성된다. 따라서, 회로 장치(80) 전체가 두껍게 이루어지게 되어, 회로 장치의 경량화/소형화에 한계가 있다는 문제가 있었다.
또한, 장치의 박형화를 위해, 도전 패턴(81)을 얇게 하면, 회로 소자(82)가발열을 수반하는 소자인 경우, 과도 열저항이 크게 된다는 문제가 있었다.
본 발명은 상기한 문제를 감안하여 이루어진 것으로, 본 발명의 주된 목적은 비교적 두꺼운 회로 소자가 내장된 경우에도 회로 장치 전체의 두께의 증가를 억제 할 수 있는 회로 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명의 회로 장치를 설명하는 단면도 (a), 평면도 (b).
도 2는 본 발명의 회로 장치를 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도 (b).
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도 (b).
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도 (b).
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도 (b).
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도(b).
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도 (a), 단면도 (b).
도 13은 종래의 회로 장치를 설명하는 단면도.
도 14는 종래의 회로 장치를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 회로 장치
11A : 제1 도전 패턴
11B : 제2 도전 패턴
12A : 제1 회로 소자
12B : 제2 회로 소자
13 : 절연성 수지
14 : 금속 세선
16A : 제1 분리홈
16B : 제2 분리홈
17 : 잘록한 부분
본 발명의 회로 장치는, 두껍게 형성되어 제1 분리홈으로 분리되는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 얇게 형성되고 또한 제2 분리홈으로 분리되는 제2 도전 패턴과, 상기 제1 도전 패턴에 고착되는 제1 회로 소자 및 상기 제2 도전 패턴에 고착되는 제2 회로 소자와, 상기 양 도전 패턴의 이면을 노출시켜서 상기 회로 소자 및 상기 도전 패턴을 피복하여 상기 양 분리홈에 충전되는 절연성 수지를 갖는 것을 특징으로 한다.
본 발명의 회로 장치는, 두껍게 형성되어 제1 분리홈으로 분리되는 제1 도전 패턴과, 상기 제1 도전 패턴보다도 얇게 형성되고 또한 제2 분리홈으로 분리되어 미세한 배선을 구성하는 제2 도전 패턴과, 상기 제1 도전 패턴에 고착되는 회로 소자와, 상기 양 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 상기 양 분리홈에 충전되는 절연성 수지를 갖는 것을 특징으로 한다.
본 발명의 회로 장치의 제조 방법은, 도전박을 준비하여 상기 도전박의 표면에 제1 레지스트를 도포하는 공정과, 제1 도전 패턴이 형성되는 영역에 상기 제1 레지스트를 잔존시켜 에칭을 행함으로써, 상기 제1 도전 패턴을 분리하는 제1 분리홈을 형성하고, 또한 제2 도전 패턴이 형성되는 영역의 상기 도전박을 일정하게 움푹 들어가게 한 공정과, 적어도 상기 제1 도전 패턴의 상면 및 상기 제2 도전 패턴이 형성되는 영역의 상기 도전박의 표면을 제2 레지스트로 피복하여 에칭을 행함으로써, 상기 제1 분리홈을 깊게 형성하고, 또한 상기 제2 도전 패턴을 분리하는 제2 분리홈을 형성하는 공정과, 상기 제1 도전 패턴 및 상기 제2 도전 패턴의 양쪽 또는 어느 하나에 회로 소자를 고착하는 공정과, 상기 회로 소자를 피복하여 상기 양 분리홈에 충전되도록 절연성 수지를 형성하는 공정과, 상기 양 분리홈에 충전된 절연성 수지가 노출할 때까지 상기 도전박의 이면을 제거하는 공정을 구비하는 것을 특징으로 한다.
제1 도전 패턴보다도 제2 도전 패턴을 얇게 형성하고, 제2 도전 패턴에 두꺼운 회로 소자를 고착함으로써, 장치 전체를 얇게 형성할 수 있다. 또, 두껍게 형성되는 제1 도전 패턴에 발열을 수반하는 소자를 고착함으로써, 과도 열저항을 작게 할 수 있다.
<발명의 실시 형태>
(회로 장치의 구성을 설명하는 제1 실시 형태)
도 1을 참조하면, 회로 장치(10A)는 두껍게 형성되어 제1 분리홈(16A)에 의해 분리되는 제1 도전 패턴(11A)과, 제1 도전 패턴(11A)보다도 얇게 형성되고 또한 제2 분리홈(16B)에 의해 분리되는 제2 도전 패턴(11B)과, 제1 도전 패턴(11A)에 고착되는 제1 회로 소자(12A) 및 제2 도전 패턴(11B)에 고착되는 제2 회로 소자(12B)와, 양 도전 패턴(11)의 이면을 노출시켜서 회로 소자(12) 및 도전 패턴(11)을 피복하여 양 분리홈(16)에 충전되는 절연성 수지(13)를 갖는다. 이러한 구성을 이하에 상술한다. 도 1의 (a)는 회로 장치(10A)의 단면도이고, 도 1의 (b)는 그 평면도이다.
제1 도전 패턴(11A)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어진 도전박 등이 채용된다. 여기서는, 제1 도전 패턴(11A)은 이면을 노출시켜서 절연성 수지(13)에 매립된 구조로 되어 있고, 제1 분리홈(16A)에 의해 전기적으로 분리되어 있다. 제1 도전 패턴(11A)의 두께는, 제2 도전 패턴(11B)보다도 두껍게 형성되고, 예를 들면 140㎛ 이상으로 형성되어 있다. 또한, 절연성 수지(13)로부터 노출되는 제1 도전 패턴(11A)의 이면에는 땜납 등의 납재로 이루어진 외부 전극(15)이 형성되어 있다.
또한, 제1 분리홈(16A)에 의해 제1 도전 패턴(11A)은 전기적으로 분리되어 있다. 그리고, 제1 분리홈(16A)의 측부에는 적어도 1개의 잘록한 부분(17)이 형성되어 있어, 제1 도전 패턴(11A)과 절연성 수지(13)와의 밀착은 강고하게 이루어져 있다. 여기서는, 제1 도전 패턴(11A)은 상면에 제1 회로 소자가 실장되는 아일런드와, 금속 세선(14)을 개재하여 제1 회로 소자(12A)와 전기적으로 접속되는 본딩 패드를 형성하고 있다. 또한, 장치의 이면에서 외부 전극(15)이 형성되지 않은 개소는, 레지스트(16)로 피복되어 있다.
제2 도전 패턴(11B)은, 상술한 제1 도전 패턴(11A)과 동일한 재료로 이루어지고, 제1 도전 패턴(11A)보다도 얇게 형성되어 있다. 또한, 제1 도전 패턴(11A)의 이면과, 제2 도전 패턴(11B)의 이면은, 동일 평면 상에 있으므로, 제1 도전 패턴(11A)의 표면은, 제2 도전 패턴(11B)의 표면보다도 높게 형성되어 있다. 여기서는, 제2 도전 패턴(11B) 상면에, 두께를 갖는 제2 회로 소자(12B)가 고착되어 있지만, 또한 미세한 배선부를 구성하는 것도 가능하다. 또한, 제2 도전 패턴(11B)의 구체적인 두께는, 예를 들면 50㎛ 정도이다. 또한, 제1 도전 패턴(11A)과 제2 도전 패턴(11B)은 배선부를 개재하여 전기적으로 접속되어도 된다.
제1 회로 소자(12A)는, 여기서는 반도체 소자가 채용되고, 페이스 업으로 제1 도전 패턴(11A)으로 이루어진 아일런드 상에 고착되어 있다. 그리고, 제1 회로 소자(12A)의 전극과, 제1 도전 패턴(11A)으로 이루어진 본딩 패드는, 금속 세선(14)을 개재하여 전기적으로 접속되어 있다. 상술한 바와 같이, 제1 도전 패턴(11A)은 두껍게 형성되어 있기 때문에, 제1 회로 소자(12A)가 발열을 수반하는 소자(예를 들면, 파워계의 반도체 소자)라도, 제1 도전 패턴(11A)이 히트싱크로서 기능하여 과도 열저항을 저감할 수 있다. 또한, 제1 회로 소자(12A)로서는, 구체적으로는 대전류계의 반도체 소자를 채용할 수 있다. 대전류계의 반도체 소자인 경우에는, 동작 중에 많은 열을 발생한다. 따라서, 이러한 대전류의 반도체 소자인 제1 회로 소자(12A)의 열의 방산을 촉진하기 위해서, 두꺼운 제1 도전 패턴이 우위가 된다.
제2 회로 소자(12B)는, 여기서는 칩 저항 또는 칩 컨덴서 등의 두께를 갖는 칩 부품이 채용되어 있고, 땜납 등의 도전성 접착제를 개재하여 제2 도전 패턴(11B)에 고착되어 있다. 특히, 상술한 제1 회로 소자(12A)로서 대전류계의 반도체 소자를 채용한 경우, 그 근방에 노이즈 대책으로서의 대용량의 컨덴서가 필요해지지만, 대용량의 컨덴서는 일반적으로 높이가 높게 형성된다. 따라서, 이와 같은 높이가 높은 대용량의 컨덴서를, 제1 도전 패턴(11A)보다도 얇은 제2 도전 패턴에 고착함으로써, 회로 장치(10A) 전체 두께를 얇게 할 수 있다.
절연성 수지(13)는, 제1 도전 패턴(11A) 및 제2 도전 패턴(11B)의 이면을 노출시켜 회로 소자(12), 금속 세선(14) 및 도전 패턴(11)을 피복하고 있다. 절연성 수지(13)로서는, 열 경화성 수지 또는 열가소성 수지를 전반적으로 채용할 수 있다. 또, 각 도전 패턴(11)을 분리하는 분리홈(16)에는 절연성 수지(13)가 충전되어 있다. 또한, 본 발명의 회로 장치(10A)는 절연성 수지(13)에 의해 전체가 지지되어 있다.
상기한 바와 같이, 두께를 다르게 한 제1 도전 패턴(11A) 및 제2 도전 패턴(11B)을 갖는 것의 장점을 설명한다. 비교적 두껍게 형성된 제1 도전 패턴(11B)에는 얇은 제1 회로 소자(12A)가 고착되고, 제1 도전 패턴(11A)보다도 얇게 형성된 제2 도전 패턴(11B)에는 두꺼운 회로 소자(12B)가 실장된다. 이로 인해, 두께가 다른 다종의 회로 소자(12)가 회로 장치(10A)에 내장되는 경우에도, 두꺼운 회로 소자(12B)를 얇게 형성된 제2 도전 패턴(11B)에 실장함으로써, 전체의 두께를 억제할 수 있다. 또한, 제1 도전 패턴(11A)의 높이와 제1 회로 소자(12A)의 높이를 가산한 높이가, 제2 도전 패턴(11B)의 높이와 제2 회로 소자(12B)의 높이를 가산한 높이와 같은 정도가 되도록, 양 도전 패턴의 높이의 차를 조절할 수 있다. 이로 인해, 이들을 피복하는 절연성 수지(13)의 두께를 최소로 할 수 있기 때문에, 장치 전체의 두께를 얇게 할 수 있다.
제1 분리홈(16A)은 복수회의 에칭에 의해 제1 도전 패턴(11A) 사이에 형성되고 중간부에는 잘록한 부분(17)이 형성되고 있다. 잘록한 부분(17)의 가로 방향의 폭은, 제1 분리홈(16A)의 다른 개소보다도 폭을 좁게 하여 형성되어 있다. 따라서, 잘록한 부분(17)에 절연성 수지(13)가 밀착됨으로써, 잘록한 부분(17)의 측면은 제1 도전 패턴(11A)의 측면에 대응하고 있기 때문에, 제1 도전 패턴(11A)과 절연성 수지(13)와의 밀착 강도를 향상시킬 수 있다. 상기한 바와 같이 제1 분리홈(16A)은 도전 패턴(11)의 재료인 도전박의 동일 개소를 복수회에 걸쳐 에칭함으로써 형성된다. 따라서, 제1 분리홈(16A)의 깊이는 그 폭보다도 깊게 형성되어 있다. 또한, 잘록한 부분(17)은 제1 분리홈(11A)의 측면부 전체에 걸쳐서 연속적으로 형성되어 있다.
여기서는, 2회의 에칭에 의해 제1 분리홈(16A)이 형성되어 있기 때문에, 제1 분리홈(16A)의 깊이는 그 폭의 2배 정도로 형성되어 있다. 또한 다수회의 에칭에 의해 제1 분리홈(16A)을 형성한 경우에는, 그 폭에 대하여 깊이를 더욱 깊게 하는 것이 가능하다. 또한, 제1 도전 패턴(11A)의 두께는 제1 분리홈(16A)의 깊이에 대응하고 있기 때문에, 본 발명에서는 제1 분리홈(11A)의 폭보다도 두껍게 형성된 제1 도전 패턴(11A)을 형성할 수 있다.
도 2를 참조하면, 다른 형태의 회로 장치(10B)의 구성을 설명한다. 회로 장치(10B)는, 두껍게 형성되어 제1 분리홈(16A)에 의해 분리되는 제1 도전 패턴(11A)과, 제1 도전 패턴(11A)보다도 얇게 형성되고 또한 제2 분리홈(16B)에 의해 분리되어 미세한 배선을 구성하는 제2 도전 패턴(11B)과, 제1 도전 패턴(11A)에 고착되는회로 소자(12)와, 양 도전 패턴(11)의 이면을 노출시켜 회로 소자(12) 및 도전 패턴(11)을 피복하고 양 분리홈(16)에 충전되는 절연성 수지(13)를 갖는다.
이러한 구성을 갖는 회로 장치(10B)와, 도 1을 참조하여 설명한 회로 장치(10A)와의 차이는, 제2 도전 패턴(11B)이 미세한 배선을 구성하고 있는 점에 있다. 구체적으로는, 제2 도전 패턴(11B)의 두께는 50㎛ 정도로 얇게 형성하는 것이 가능하기 때문에, 에칭에 의해 미세한 배선 구조를 실현하는 것이 가능하게 된다. 이것에 의해, 발열을 수반하는 회로 소자(12)의 히트 싱크로서 기능하기 위해서 두껍게 형성된 제1 도전 패턴과, 미세한 배선이 형성된 제2 도전 패턴(11B)을 동일한 회로 장치(10B) 내부에 형성할 수 있다. 또한, 제1 도전 패턴(11B)과 도통시켜서 제2 도전 패턴(11B)을 형성하는 것도 가능하다. 또한, 회로 소자(12)로서는, 도 1에서의 제1 회로 소자(12A)와 마찬가지의 것을 채용하는 것이 가능하다.
(회로 장치의 제조 방법을 설명하는 제2 실시 형태)
도 3∼도 11을 참조하여 회로 장치(10)의 제조 방법을 설명한다. 본 발명의 회로 장치의 제조 방법에서는, 도전박(40)을 준비하여 도전박(40) 표면에 제1 레지스트 PR1을 도포하는 공정과, 제1 도전 패턴(11A)이 형성되는 영역에 제1 레지스트 PR1을 잔존시켜 에칭을 행함으로써, 제1 도전 패턴(11A)을 분리하는 제1 분리홈(16A)을 형성하고, 또한 제2 도전 패턴이 형성되는 영역의 도전박(40)을 일정하게 움푹 들어가게 한 공정과, 적어도 제1 도전 패턴(11A)의 상면 및 제2 도전 패턴(11B)이 형성되는 영역의 도전박(40)의 표면을 제2 레지스트 PR2로 피복하여 에칭을 행함으로써, 제1 분리홈(11A)을 깊게 형성하고, 또한 제2 도전 패턴(11B)을분리하는 제2 분리홈(16B)을 형성하는 공정과, 제1 도전 패턴(11A) 및 제2 도전 패턴(11B)의 양쪽 또는 어느 하나에 회로 소자(12)를 고착하는 공정과, 회로 소자(12)를 피복하여 상기 양 분리홈(16)에 충전되도록 절연성 수지(13)를 형성하는 공정과, 양 분리홈(16)에 충전된 절연성 수지(13)가 노출될 때까지 도전박(40)의 이면을 제거하는 공정을 구비한다. 상기 각 공정을 이하에 상술한다.
본 발명의 제1 공정은, 도 3 내지 도 5에 도시한 바와 같이, 도전박(40)을 준비하여 도전박(40)의 표면에 제1 레지스트 PR1을 도포하고, 제1 도전 패턴(11A)이 형성되는 영역에 제1 레지스트 PR1을 잔존시켜 에칭을 행함으로써, 제1 도전 패턴(11A)을 분리하는 제1 분리홈(16A)을 형성하고, 또한 제2 도전 패턴이 형성되는 영역의 도전박(40)을 일정하게 움푹 들어가게 한 것에 있다.
본 공정에서는, 우선 도 3과 같이, 시트형 도전박(40)을 준비한다. 이 도전박(40)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어진 도전박 등이 채용된다. 도전박의 두께는, 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하다.
계속해서, 도 4를 참조하면, 도전박(40) 표면에, 내에칭 마스크인 제1 레지스트 PR1을 형성하고, 제1 도전 패턴(11A)이 되는 영역을 제외한 도전박(40)이 노출되도록 제1 레지스트 PR1을 패터닝한다. 또한, 제2 도전 패턴(11B)이 되는 영역이 얇게 형성되도록, 이 영역의 도전박(40)의 표면도 노출한다.
또한, 도 5를 참조하면, 에칭을 행함으로써 제1 분리홈(16A)이 형성된다.에칭에 의해 형성된 분리홈(16A)의 깊이는, 예를 들면 50㎛로, 그 측면은 거친 면이 되기 때문에 절연성 수지(13)와의 접착성이 향상된다. 여기서 사용하는 에칭제는, 염화 제2 철 또는 염화 제2 구리가 주로 채용되고, 상기 도전박은 이 에칭제 속에 디핑되거나, 이 에칭제로 샤워링된다. 여기서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에, 측면은 만곡 구조가 된다. 또한, 제2 도전 패턴(11B)이 되는 영역의 도전박(40)도, 제1 분리홈(16A)의 깊이와 같은 정도로 에칭되고, 그 표면은 기본적으로는 평탄하게 이루어진다.
본 발명의 제2 공정은, 도 6 내지 도 8에 도시한 바와 같이, 적어도 제1 도전 패턴(11A)의 상면 및 제2 도전 패턴(11B)이 형성되는 영역의 도전박(40)의 표면을 제2 레지스트 PR2로 피복하여 에칭을 행함으로써, 제1 분리홈(11A)을 깊게 형성하고, 또한 제2 도전 패턴(11B)을 분리하는 제2 분리홈(16B)을 형성하는 데에 있다.
우선, 도 6을 참조하면, 제1 레지스트 PR1을 박리하여 제거한 후에, 제1 분리홈(16A)의 표면도 포함시켜 도전박(40)의 표면에 제2 레지스트 PR2를 형성한다.
다음에, 도 7의 (a)를 참조하면, 제2 레지스트 PR2의 노광 및 현상을 행함으로써, 제1 분리홈(16A)의 바닥부 및 제2 도전 패턴(11B)을 분리하는 제2 분리홈(16B)이 되는 영역의 도전박(40)의 표면을 노출시킨다. 제1 분리홈(16A)에 대해서는 그 측변의 일부에도 제2 레지스트 PR2가 부착된다.
다음에, 도 7의 (b)를 참조하면, 제2 레지스트 PR2로부터 노출되는 도전박(40)을 에칭함으로써, 제1 분리홈(16A)을 더욱 깊게 하고, 제2 분리홈(16B)을 형성한다. 제2 레지스트 PR2로부터 노출된 제1 분리홈(16A)의 바닥면으로부터 에칭이 등방성으로 진행함으로써, 제1 분리홈(16A)은 깊게 형성되고, 그 깊이 방향의 중간부 부근에 잘록한 부분(17)이 형성된다. 이와 같이, 복수회의 에칭에 의해 제1 분리홈(16A)을 형성함으로써, 다른 개소보다도 폭이 좁게 형성된 잘록한 부분(17)을 형성할 수 있다. 또한, 1회의 에칭에 의해 형성되는 분리홈과 동등한 폭으로, 깊은 분리홈을 형성할 수 있다. 따라서, 제1 분리홈(16A)의 폭을 넓히지 않고, 제1 도전 패턴(11A)을 두껍게 형성할 수 있다.
도 8을 참조하면, 본 공정에서 제2 도전 패턴(11B)에 의해 미세한 배선부를 형성하는 방법에 대하여 설명한다.
우선, 도 8의 (a)을 참조하면, 제1 분리홈(16A)의 바닥부 및 형성 예정의 제2 도전 패턴(11B)을, 제2 레지스트 PR2로 피복한다. 여기서는, 제2 도전 패턴(11B)이 미세한 배선부를 구성할 수 있도록, 제2 레지스트 PR2도 미세하게 형성된다.
다음에, 도 8의 (b)를 참조하면, 에칭을 행함으로써, 제1 분리홈(16A)을 더욱 깊게 하고, 제2 분리홈(16B)을 형성한다. 상술한 제1 공정에서, 제2 도전 패턴(11B)이 형성되는 영역의 도전박(40)은 얇게 형성되어 있기 때문에, 제2 도전 패턴(11B)에 의해 미세한 배선부를 구성하는 것이 가능하게 된다. 여기서, 제2 도전 패턴끼리의 간격은, 예를 들면 50㎛ 정도로 할 수 있다.
본 발명의 제3 공정은, 도 9에 도시한 바와 같이, 제1 도전 패턴(11A) 및 제2 도전 패턴(11B)의 양쪽 또는 어느 하나에 회로 소자(12)를 고착하는 것에 있다.
도 9의 (a)를 참조하면, 여기서는 제1 도전 패턴(11A) 및 제2 도전 패턴(11B) 양쪽에 회로 소자(12)가 실장된다. 바람직하게는, 두껍게 형성된 제1 도전 패턴(11A)에는 얇은 회로 소자(12A)가 실장되고, 제1 도전 패턴(11A)보다도 얇게 형성된 제2 도전 패턴에는 두꺼운 제2 회로 소자(12B)가 실장된다. 여기서는, 제1 도전 패턴(11A)으로 이루어진 아일런드 상에 반도체 소자인 제1 회로 소자(12A)가 페이스 업으로 고착되어 있다. 그리고, 제1 회로 소자(12A) 상면의 전극과, 본딩 패드인 제1 도전 패턴(11A)은, 금속 세선(14)에 의해 전기적으로 접속되어 있다. 제2 회로 소자(12B)는 여기서는 칩 저항이나 칩 컨덴서 등의 칩 부품으로, 땜납 등의 납재를 개재하여 제2 도전 패턴(11B)에 고착되어 있다. 여기서, 제1 회로 소자(12A)로서는, 예를 들면 대전류계의 반도체 소자를 채용하는 것이 가능하다. 또한, 제2 회로 소자(12B)로서는, 예를 들면 칩 컨덴서를 채용할 수 있다.
도 9의 (b)을 참조하면, 여기서는 제2 도전 패턴(11B)은 미세한 배선부를 구성하고 있기 때문에, 제1 도전 패턴(11A)에만 회로 소자(12)가 실장된다. 실장되는 회로 소자(12)의 종류로서는, 상기한 제1 회로 소자(12A)와 마찬가지의 것을 채용할 수 있다.
본 발명의 제4 공정은, 도 10에 도시한 바와 같이, 회로 소자(12)를 피복하여 상기 양 분리홈(16)에 충전되도록 절연성 수지(13)를 형성하는 것에 있다.
도 10의 (a)를 참조하면, 절연성 수지(13)는 회로 소자(12) 및 복수의 도전패턴(11)을 피복하고, 도전 패턴(11) 사이의 분리홈(16)에는 절연성 수지(13)가 충전되어 도전 패턴(11) 측면의 만곡 구조와 감합하여 강고하게 결합한다. 그리고 절연성 수지(13)에 의해 도전 패턴(11)이 지지되어 있다.
또한, 제1 분리홈(16)에는 폭이 좁게 형성된 잘록한 부분(17)이 형성되어 있기 때문에, 잘록한 부분(17)에 절연성 수지(13)가 밀착됨으로써, 절연성 수지(13)와 도전 패턴(11)과의 밀착은 강고하게 된다. 또한 본 공정에서는, 트랜스퍼 몰드, 주입 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌 설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
본 공정의 이점은, 절연성 수지(13)를 피복하기까지는, 도전 패턴(11)이 되는 도전박(40)이 지지 기판이 되는 것이다. 종래에서는, 본래 필요로 하지 않는 지지 기판을 채용하여 도전로를 형성하고 있지만, 본 발명에서는, 지지 기판이 되는 도전박(40)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점을 가지며 비용의 저하도 실현할 수 있다.
또한, 두꺼운 제2 회로 소자(12A)는, 얇게 형성된 제2 도전 패턴(11B)에 고착되어 있다. 이로 인해, 제2 회로 소자(12B)의 최상부와 제1 회로 소자(12A)의 최상부는 같은 정도의 높이로 되어 있다. 따라서, 두꺼운 회로 소자(12A)를 내장하는 경우에도, 그것을 피복하는 절연성 수지(13)의 두께가 여분으로 증가하는 것을 억제할 수 있다.
도 10의 (b)를 참조하면, 여기서는 제2 도전 패턴(11B)이 미세한 배선부를구성하고 있고, 제2 도전 패턴(11B)을 분리하는 제2 분리홈(16B)에는 절연성 수지(13)가 충전되어 있다.
본 발명의 제5 공정은, 도 11에 도시한 바와 같이 양 분리홈(16)에 충전된 절연성 수지(13)가 노출할 때까지 도전박(40)의 이면을 제거하는 데에 있다.
도 11의 (a)를 참조하면, 여기서는 제1 및 제2 분리홈(16A, 16B)에 충전된 절연성 수지(13)가 노출될 때까지 도전박(40)의 이면을 제거하여, 각 도전 패턴(11)의 분리를 행한다. 본 공정은 도전박(40)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전 패턴(11)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다. 제1 분리홈(16A)은 깊게 형성되어 있기 때문에, 제1 도전 패턴(11)도 여기서는 두껍게 형성하는 것이 가능하게 된다. 구체적으로는 150㎛ 정도 이상으로 두껍게 형성하는 것이 가능하다.
도 11의 (b)를 참조하면, 여기서는 상기한 방법과 동일한 방법으로, 미세한 배선부를 구성하는 제2 도전 패턴(11B)이 전기적으로 분리되어 있다. 제2 도전 패턴(11B)이 형성되는 영역의 도전박(40)은, 상술한 제1 공정에서 충분히 얇게 되어 있기 때문에, 미세한 배선부를 구성할 수 있다.
본 공정이 종료한 후에, 도전 패턴(11)의 이면을 레지스트(16)로 피복하고, 원하는 개소에 외부 전극(15)을 형성한다. 또한, 매트릭스 형상으로 형성된 각 회로 장치(10)의 경계부의 절연성 수지(13)를 다이싱함으로써, 개별의 회로 장치(10)로 분할한다. 상기 공정을 거쳐서, 도 1 또는 도 2에 도시한 바와 같은 회로 장치(10)가 제조된다.
도 12의 (a) 및 도 12의 (b)을 참조하면, 도전박(40)의 이면을 부분적으로 제거함으로써 각 도전 패턴(11)의 분리를 행할 수 있다. 여기서는, 도전박(40)의 이면을 레지스트 등으로 선택적으로 피복하고나서, 에칭을 행함으로써, 도전박(40)의 이면의 부분적인 제거를 행하고 있다. 부분적으로 제거되는 도전박(40)의 영역은 분리홈(16)이 형성되는 영역에 대응하고 있다. 이와 같이 부분적인 제거 방법에 의해, 각 도전 패턴(11)의 분리를 행함으로써, 도전 패턴(11)의 두께를 두껍게 하는 것이 가능하게 된다. 따라서, 회로 장치 전체의 방열성을 향상시킬 수 있다.
본 발명의 회로 장치에 따르면, 두께를 갖는 제1 도전 패턴(11A)에 얇은 제1 회로 소자(12B)를 고착하고, 제1 도전 패턴(11A)보다도 얇게 형성되는 제2 도전 패턴(11B)에 두꺼운 회로 소자(12B)를 실장한다. 이로 인해, 도전 패턴(11)과 그 상면에 고착되는 회로 소자(12)를 가산한 전체 두께를 저감할 수 있다. 따라서, 회로 장치(10) 전체의 한층 더한 박형화를 행할 수 있다.
또한, 두껍게 형성된 제1 도전 패턴(11A)에 파워계의 반도체 소자 등의 발열을 수반하는 소자를 실장함으로써, 제1 도전 패턴(11A)이 히트 싱크로서 기능하여 과도 열저항을 저감시킬 수 있다.
또한, 얇은 제2 도전 패턴(11B)에 의해 미세한 배선부를 구성할 수 있으므로, 히트 싱크로서 기능하는 제1 도전 패턴(11A)과, 배선부를 구성하는 제2 도전 패턴(12B)을 갖는 회로 장치(10B)를 제공할 수 있다.
본 발명의 회로 장치의 제조 방법에 따르면, 제1 레지스트 PR2를 이용하여도전박(40)의 에칭을 행하는 것으로, 제1 분리홈(16A)을 형성하고, 제2 도전 패턴(11B)이 형성될 예정의 영역의 도전박(40)을 일정하게 얇게 한다. 그리고, 제2 레지스트 PR2를 이용하여 다시 도전박(40)을 에칭함으로써, 제1 분리홈(16A)을 깊게 하여, 제2 분리홈(16A)를 형성하고 있다. 따라서, 제1 분리홈(16A)에 의해 분리되는 두꺼운 제1 도전 패턴(11A)과, 제2 분리홈(16A)에 의해 분리되는 얇은 제2 도전 패턴(16B)을 형성할 수 있다.

Claims (17)

  1. 제1 분리홈으로 분리되는 제1 도전 패턴과,
    상기 제1 도전 패턴보다도 얇게 형성되고 또한 제2 분리홈으로 분리되는 제2 도전 패턴과,
    상기 제1 도전 패턴에 고착되는 제1 회로 소자 및 상기 제2 도전 패턴에 고착되는 제2 회로 소자와,
    상기 양 도전 패턴의 이면을 노출시켜서 상기 회로 소자 및 상기 도전 패턴을 피복하고 상기 양 분리홈에 충전되는 절연성 수지
    를 포함하는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 제1 도전 패턴의 표면은 상기 제2 도전 패턴의 표면보다도 높게 형성되는 것을 특징으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 제1 도전 패턴을 분리하는 분리홈의 측부에는 적어도 하나의 잘록한 부분이 형성되는 것을 특징으로 하는 회로 장치.
  4. 제1항에 있어서,
    상기 제1 회로 소자보다도 상기 제2 회로 소자가 두꺼운 것을 특징으로 하는 회로 장치.
  5. 제1항에 있어서,
    상기 제1 회로 소자의 높이와 상기 제1 도전 패턴의 높이를 가산한 높이는, 상기 제2 회로 소자의 높이와 상기 제2 도전 패턴의 높이를 가산한 높이와 동등하게 형성되는 것을 특징으로 하는 회로 장치.
  6. 제1항에 있어서,
    상기 제1 회로 소자는 반도체 소자인 것을 특징으로 하는 회로 장치.
  7. 제1항에 있어서,
    상기 제1 회로 소자는 발열을 수반하는 소자인 것을 특징으로 하는 회로 장치.
  8. 제1항에 있어서,
    상기 제2 회로 소자는 칩 컨덴서인 것을 특징으로 하는 회로 장치.
  9. 제1항에 있어서,
    상기 제2 도전 패턴에 의해 미세한 배선부가 구성되는 것을 특징으로 하는회로 장치.
  10. 제1 분리홈으로 분리되는 제1 도전 패턴과,
    상기 제1 도전 패턴보다도 얇게 형성되고 또한 제2 분리홈으로 분리되어 미세한 배선을 구성하는 제2 도전 패턴과,
    상기 제1 도전 패턴에 고착되는 회로 소자와,
    상기 양 도전 패턴의 이면을 노출시켜 상기 회로 소자 및 상기 도전 패턴을 피복하고 상기 양 분리홈에 충전되는 절연성 수지
    를 포함하는 것을 특징으로 하는 회로 장치.
  11. 제10항에 있어서,
    상기 제1 도전 패턴의 표면은 상기 제2 도전 패턴의 표면보다도 높게 형성되는 것을 특징으로 하는 회로 장치.
  12. 제10항에 있어서,
    상기 제1 도전 패턴을 분리하는 분리홈의 측부에는 적어도 1개의 잘록한 부분이 형성되는 것을 특징으로 하는 회로 장치.
  13. 제10항에 있어서,
    상기 회로 소자는 반도체 소자인 것을 특징으로 하는 회로 장치.
  14. 제10항에 있어서,
    상기 회로 소자는 발열을 수반하는 소자인 것을 특징으로 하는 회로 장치.
  15. 도전박을 준비하여 상기 도전박의 표면에 제1 레지스트를 도포하는 공정과,
    제1 도전 패턴이 형성되는 영역에 상기 제1 레지스트를 잔존시켜 에칭을 행함으로써, 상기 제1 도전 패턴을 분리하는 제1 분리홈을 형성하고, 또한 제2 도전 패턴이 형성되는 영역의 상기 도전박을 일정하게 움푹 들어가게 하는 공정과,
    적어도 상기 제1 도전 패턴의 상면 및 상기 제2 도전 패턴이 형성되는 영역의 상기 도전박의 표면을 제2 레지스트로 피복하여 에칭을 행함으로써, 상기 제1 분리홈을 깊게 형성하고, 또한 상기 제2 도전 패턴을 분리하는 제2 분리홈을 형성하는 공정과,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴의 양쪽 또는 어느 하나에 회로 소자를 고착하는 공정과,
    상기 회로 소자를 피복하여 상기 양 분리홈에 충전되도록 절연성 수지를 형성하는 공정과,
    상기 양 분리홈에 충전된 절연성 수지가 노출될 때까지 상기 도전박의 이면을 제거하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 레지스트로 상기 제1 분리홈의 측면을 피복하고나서, 에칭을 행함으로써, 상기 제1 분리홈의 측부에 잘록한 부분을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 도전박의 이면을 부분적으로 제거함으로써 상기 절연성 수지의 노출을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
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