JP2007180445A - 回路装置およびその製造方法 - Google Patents
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Abstract
【課題】ダイパッド等を相互に接続する配線を具備する回路装置の更なる小型化に寄与する回路装置及びその製造方法を提供する。
【解決手段】本形態の回路装置10Aは、半導体素子14等から成る回路素子と、この回路素子が電気的に接続されたダイパッド12A等から成る導電パターンと、この導電パターンの下面が露出された状態で導電パターン及び回路素子を被覆する封止樹脂16を具備している。更に本形態では、配線13Bの上端は、ボンディングパッド11Fやダイパッド12Aの上面よりも下方に位置している。
【選択図】 図1
【解決手段】本形態の回路装置10Aは、半導体素子14等から成る回路素子と、この回路素子が電気的に接続されたダイパッド12A等から成る導電パターンと、この導電パターンの下面が露出された状態で導電パターン及び回路素子を被覆する封止樹脂16を具備している。更に本形態では、配線13Bの上端は、ボンディングパッド11Fやダイパッド12Aの上面よりも下方に位置している。
【選択図】 図1
Description
本発明は、回路装置およびその製造方法に関し、特に、ダイパッド等を相互に接続するように延在する導電パターンから成る配線を具備する回路装置およびその製造方法に関する。
電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、CSP(Chip Scale Package)と呼ばれる、内蔵される半導体素子と同等のサイズを有する回路装置が開発されている。
図9は、支持基板として基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここでは、半田等の接合材75を介して、基板65にトランジスタチップTが実装されている。
この基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70Aと第2の裏面電極70Bが形成されている。そしてスルーホールTHを介して、第1の電極67と第1の裏面電極70Aが接続されている。更にスルーホールTHを介して、第2の電極68と第2の裏面電極70Bが電気的に接続されている。
ダイパッド69には接合材75を介してトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続される。更に、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。トランジスタチップTを覆うように基板65に樹脂層73が設けられている。
しかしながら、上述した構成のCSP66では、支持基板65が用いられるため、CSP66の小型化が容易でない問題があった。この問題を解決して、回路装置をより小型化するために、図10に示すような回路装置100が開発されている(下記特許文献1を参照)。図10(A)は回路装置100の平面図であり、図10(B)はその断面図である。
回路装置100は、特に図10(B)を参照すると、ダイパッド101Aの上面に回路素子104Aが実装され、ダイパッド101Bの上面に回路素子104Bが実装されている。更に、回路素子104A、104Bは、金属細線105を介して、ボンディングパッド102Fに接続されている。更に、ダイパッド101A等の導電パターンと回路素子104A等は、封止樹脂107により被覆されている。また、ダイパッド101A等の導電パターンの下面は、封止樹脂107から露出している。
図10(A)を参照して、回路装置100は、ダイパッド101A〜101D、ボンディングパッド102A〜102F、配線103A〜103Cから成る導電パターンを具備する。ダイパッド101A〜101Dの上面には、トランジスタ等の半導体素子である回路素子104A〜104Dが固着されている。また、ボンディングパッド102A〜102Fは、金属細線105を介して、回路素子104A〜104Dの何れかと接続されている。
上記した配線103A〜103Cは、パッド同士を接続するように延在する導電パターンである。具体的には、配線103Aは、ダイパッド101Bとダイパッド101Cとを接続するように延在している。配線103Bは、ボンディングパッド102Cとボンディングパッド102Dとを接続するように延在している。また、配線103Cは、ダイパッド101Aとダイパッド101Dとを接続するように延在している。このように、配線103A〜103Cを採用することにより、複数個の回路素子から成るシステムを回路装置100に内蔵させることができる。
特開2004−071898号公報
しかしながら、携帯電話やノート型パソコン等に採用される回路装置には、更なる小型化が要求されている。例えば、図10(A)を参照すると、配線103A等は、ダイパッド101A等やボンディングパッド102A等と比較するとその幅が狭く形成されている。例えば、配線103A等の幅は0.1mm程度以下である。ところが、この配線103A等を採用することにより、僅かであるが回路装置100が平面的に大きくなってしまい、回路装置の更なる小型化が困難になる問題があった。
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ダイパッド等を相互に接続する配線を具備する回路装置の更なる小型化に寄与する回路装置及びその製造方法を提供することにある。
本発明の回路装置は、回路素子と、前記回路素子と電気的に接続される導電パターンとを具備し、前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、前記配線の上端は、前記ダイパッドおよび前記ダイパッドの上面よりも下方に位置することを特徴とする。
本発明の回路装置は、回路素子と、前記回路素子と電気的に接続される導電パターンと、前記導電パターンの下面が露出された状態で前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、前記配線の上端は、前記ダイパッドおよび前記ボンディングパッドの上面よりも下方に位置することを特徴とする。
本発明の回路装置の製造方法は、導電箔の表面を選択的にエッチングマスクで被覆した後にエッチングを行うことにより、凸状に突出する導電パターンを前記導電箔の表面に形成するエッチング工程と、前記導電パターンに回路素子を電気的に接続する接続工程と、前記回路素子が被覆されて前記分離溝が充填されるように封止樹脂を形成する封止工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去し、前記導電パターンを分離する分離工程とを具備し、前記エッチング工程では、第1導電パターンと、前記第1導電パターンの上面よりも上端が低く形成される第2導電パターンとを形成することを特徴とする。
本発明の回路装置に依れば、ダイパッド同士等を接続するように延在する配線の上端を、他の導電パターンの上面よりも低く形成したので、例えば、ダイパッドに固着される半導体素子の下方に、この配線を延在させることができる。従って、半導体素子等の回路素子の下方の領域を、配線を延在させる領域として兼用することができるので、回路装置全体の平面的なサイズを小さくすることができる。
更に、本発明の回路装置の製造方法に依れば、エッチング工程により、上端の位置が第1導電パターンの上面よりも低い第2導電パターンを形成することができる。従って、ダイパッド等の第1導電パターンと、上端の位置が他の導電パターンよりも低い第2導電パターンとを、ウェットエッチングにより同時に形成することができる。このことから、工数の増加を伴わずに、配線である第2導電パターンを形成することができる。
<第1の実施の形態>
本実施の形態では、図1から図3を参照して回路装置の構成を説明する。
本実施の形態では、図1から図3を参照して回路装置の構成を説明する。
図1を参照して、先ず、本発明の回路装置10Aの構成を説明する。図1(A)は回路装置10Aの平面図であり、図1(B)は図1(A)のB−B’線に於ける断面図である。
図1(A)および図1(B)を参照して、本形態の回路装置10Aは、半導体素子14A等から成る回路素子と、この回路素子が電気的に接続されたダイパッド12A等から成る導電パターンと、導電パターンの下面が露出された状態で導電パターン及び回路素子を被覆する封止樹脂16を具備している。
図1(A)を参照して、ここでは、ダイパッド12A〜12Dが形成されている。ダイパッド12Aの上面には、LSI(Large Scale Integration)である半導体素子14Aが固着される。また、ダイパッド12Bには、ディスクリート型のトランジスタである半導体素子14Bが固着されている。ここで、半導体素子14A、14Bは、半田、導電性ペーストまたは金シリコン共晶により実装される。
本形態では、半導体素子14Aよりもダイパッド12Aを小さく形成し、半導体素子14Aを部分的に側方にはみ出して実装している。図では、半導体素子14Aは、ダイパッド12Aから左側にはみ出している。更に、はみ出す部分の半導体素子14Aの下方に、配線13Bが延在している。この事項の詳細は図2を参照して後述する。
更に、ダイパッド12C、12Dには、抵抗やコンデンサであるチップ素子14Cが固着される。チップ素子14Cは、半田や導電性ペースト等の接合材を用いて実装される。ここで、ダイパッド12A等の導電パターンの材料としては、銅、アルミニウム、またはこれらを主材料とする金属が採用される。
ボンディングパッド11A〜11Fは、金属細線が上部に接続される導電パターンまたは、裏面に外部電極が形成される導電パターンである。例えば、ボンディングパッド11Aは、金属細線15を介して、半導体素子14Aの表面に形成された電極と電気的に接続される。また、図1(B)を参照すると、ボンディングパッド11Fの裏面には、半田等から成る外部電極17が付着されている。
上記した導電パターンに電気的に接続される回路素子としては、能動素子および受動素子の両方が採用可能である。具体的には、トランジスタ、ダイオード、IC、システムLSI、コンデンサ、抵抗等を回路素子として採用可能である。
配線13A〜13Dは、上記したパッド同士を接続するように延在する導電パターンである。例えば、配線13Aは、ボンディングパッド11Aとボンディングパッド11Bとを連結するように、両者と一体化されて延在している。更に、配線13Bは、ダイパッド12Bと、ボンディングパット11Cとを接続するように延在している。また、配線13Cは、ダイパッド12Cとダイパッド12Bとを接続するように延在している。更に、配線13Dは、ボンディングパッド11Dとダイパッド12Dとを接続するように延在している。
本形態では、配線13A等を採用することにより、装置内部において回路素子同士を電気的に接続することができる。更に、配線13Aを金属細線15の下方に延在させて両者を交差させることができる。従って、配線13A等を採用することで、複数個の回路素子から成る複雑なシステムを、単層の配線構造の回路装置10Aに内蔵させることができる。
図1(B)を参照して、ダイパッド等の各導電パターンは、分離溝20A等により分離されている。ここでは、ボンディングパッド11F、配線13B、ダイパッド12A、ボンディングパッド11Eの間に、分離溝20C、20B、20Aが位置している。ここで、配線13Bを挟んで位置している分離溝20C、20Bは、両者が一体化した断面の形状となっている。また、これらの分離溝は、導電箔をウェットエッチングすることにより形成されるので、その断面は湾曲形状となる。更に、ボンディングパッド11F等の各導電パターンの側面も内側に窪む湾曲形状となるので、導電パターンの側面と封止樹脂16との密着強度が向上されている。更に本形態では、分離溝20A等に充填されて外部に露出する封止樹脂16の外面は、ボンディングパッド11F等の導電パターンの下面よりも外部に突出する。
更に、分離溝20A等の幅は、例えば125μm〜150μm程度である。また、分離溝20A等の深さは、例えば60μm程度である。
ここで、ボンディングパッド11A等およびダイパッド12A等の表面には、金(Au)や銀(Ag)等から成るメッキ膜が形成されても良い。ボンディングパッド11A等の導電パターンの表面にメッキ膜を形成することにより、金属細線15の接続が容易になる利点がある。
被覆樹脂19は、封止樹脂16の下面および導電パターンの下面を被覆するように、回路装置10Aの裏面に形成されている。また、ボンディングパッド11E等の裏面が露出されるように、被覆樹脂19を部分的に除去して開口部18が設けられている。更に、開口部18から露出するボンディングパッド11E等の裏面には、半田等から成る外部電極17が形成される。
次に、図2の拡大断面図を参照して、配線13Bの詳細を説明する。この図を参照して、導電パターンを構成するボンディングパッド11F、配線13B、ダイパッド12Aの下面(裏面)は、同一平面上に位置する。更に、ボンディングパッド11F等の裏面は、分離溝20B等から外部(下方)に突出する封止樹脂16よりも内部(上方)に位置している。
また、配線13Bの上端は、ボンディングパッド11Fやダイパッド12Aの上面よりも下方に位置している。即ち、配線13Bの上端の位置は、ボンディングパッド11F等の他の導電パターンの上面よりも低い。更に、配線13Bは、他の導電パターンよりも幅が狭く形成されている。配線13Bの厚さT2は、例えば20μm〜30μmであり、配線13Bの幅W1は、例えば30μm〜40μmである。
このように、配線13Bの上端を、ダイパッド12A等の他の導電パターンよりも低くすることにより、半導体素子14A等の回路素子の下方に、配線13Bを延在させることができる。図では、半導体素子14Aのはみ出す部分の下方に配線13Bが位置している。具体的には、ダイパッド12Aの上面には、半田や導電性ペースト等の接合材を介して、半導体素子14Aが固着させている。本形態では、ダイパッド12Aよりもサイズが大きい半導体素子14Aが固着されているので、半導体素子14Aは部分的に側方にはみ出す。ここでは、ダイパッド12Aから左側に半導体素子14Aがはみ出している。そして、配線13Bは、はみ出す部分の半導体素子14Aの下方に、半導体素子14Aの裏面から離間して設けられている。このようにすることにより、半導体素子14Aの下方の領域を、配線13Bが延在する領域として用いることができるので、回路装置の平面的なサイズを小さくすることができる。
上述したように、配線13Bの上端は、ダイパッド12Aの上面よりも下方に位置している。従って、はみ出す部分の半導体素子14Aの下方を、配線13Bが延在しても、半導体素子14Aと配線13Bとは充分に離間されている。従って、配線13Bと半導体素子14Aとはショートしない。
次に、図3を参照して、他の形態の回路装置10Bの構成を説明する。回路装置10Bの基本的な構成は、上述した回路装置10Aと同様であり、相違点は多層の配線構造を具備している点になる。この図では、2層の多層の配線構造が示されているが、3層以上の多層の配線構造が形成されても良い。
即ち、回路装置10Bでは、絶縁層21を介して積層された第1配線層22および第2配線層23とから成る多層の配線構造が形成されている。上層の第1配線層22により、ダイパッド12A、ボンディングパッド11Eや配線13B等が形成される。また、下層の第2配線層23により、裏面に外部電極17が付着されるボンディングパッド等が形成される。また、外部電極17が形成される部分を除いて、第2配線層23は、被覆樹脂24により被覆される。
回路装置10Bでは、上層の第1配線層22に形成される配線13Bの上端が、ダイパッド12A等の上面よりも下方に位置している。このことにより、半導体素子14Aの下方に、配線13Bを延在させることが可能となり、回路装置10B全体の平面的なサイズを小型化することができる。ここで、配線13Bは、下層の第2配線層23に設けられても良い。
図1(B)を参照して、上述した実施の形態では、半導体素子14Aはフェイスアップにて実装されていたが、半導体素子14Aをフリップチップ実装することもできる。この場合は、半田等から成るバンプ電極を介して、半導体素子14Aの電極がボンディングパッド11E、11Fに固着される。そして、各ボンディングパッド同士を接続するように、配線13Bが形成される。更に、この配線13Bは、フリップチップ実装される半導体素子14Aの下方を延在する。
更に、上述した実施の形態では、半導体素子14Aの下方に配線13Bを延在させたが、他の回路素子の下方に配線13Bを延在させることも可能である。例えば、図1(A)を参照して、チップ素子14Cの下方に配線13Bを延在させることも可能である。
<第2の実施の形態>
次に、図4から図8を参照して、上記した回路装置10Aの製造方法を説明する。
次に、図4から図8を参照して、上記した回路装置10Aの製造方法を説明する。
第1工程:図4および図5を参照
本工程では、ウェットエッチングにより導電箔40の表面に分離溝20A等を形成する。具体的には、分離溝20A等を導電箔40の表面から形成することにより、ボンディングパッド11E、ボンディングパッド11F、ダイパッド12Aおよび配線13Bを凸状に形成する。
本工程では、ウェットエッチングにより導電箔40の表面に分離溝20A等を形成する。具体的には、分離溝20A等を導電箔40の表面から形成することにより、ボンディングパッド11E、ボンディングパッド11F、ダイパッド12Aおよび配線13Bを凸状に形成する。
図4を参照して、先ず、導電箔40の表面をレジスト41により選択的に被覆した後に、等方性にて進行するウェットエッチングを行うことで、導電箔40の表面に分離溝20A〜20Eを形成する。
図4(A)は、ウェットエッチングを行うために、表面が選択的にレジスト41(耐エッチングマスク)により被覆された導電路40の断面図である。この図では、ウェットエッチングにより形成される分離溝20A等の断面を点線にて図示している。
導電箔40の材料は、CuまたはAlを主材料とした導電箔またはFe−Ni等の合金が採用される。また、導電箔40の厚さは、後の工程にて分離溝が形成可能な程度であり、例えば100μm〜300μm程度である。
レジスト41は、形成予定の導電パターン(ダイパッド等)に対応する領域を被覆するように導電箔40の表面にパターニングされている。従って、各導電パターン間に形成される分離溝20A等に対応する領域の導電箔40の表面は、レジスト41から露出している。図では、レジスト41を部分的に除去して設けた開口部48A〜48Eから、導電箔40の表面が露出している。レジスト41の形成は、導電箔40の表面全域を覆うように樹脂から成るレジスト41を形成し、露光した後に現像することにより行われる。
本工程では、各開口部48A〜48Eの幅を同一にしている。このことにより、各開口部48A〜38Eから形成される分離溝20A〜20Eの幅及び深さを均一にすることができる。分離溝20A〜20Eの幅を均一にすることにより、導電パターン同士が離間される幅を均一にすることが可能となる。更に、分離溝20A〜20Eの深さを均一にすることにより、後の工程にて導電パターン間から外部に突出する封止樹脂の突出する長さを均一にすることができる(図7(C)を参照)。
各開口部48A〜48Eの幅は、ウェットエッチングによるサイドエッチが考慮されて、形成予定の分離溝20A〜20Eよりも狭く形成される。例えば、形成される分離溝20A〜20Eの幅が125μm〜150μmであるときは、20μmの両側のサイドエッチングが考慮された各開口部48A〜48Eの幅は、85μm〜110μmとなる。
本工程では、分離溝20A〜20Eに対応して、レジスト41の開口部48A〜48Eが設けられる。これらの開口部48A〜48Eの中でも、開口部48Bと開口部48Cとは接近して設けられている。このように、開口部48Bと開口部48Cとを接近させることにより、両開口部から進行するサイドエッチングによって、細長い配線13Bを形成することができる。更に、このサイドエッチングにより、配線13Bの上端部はオーバーエッチングされて除去され、配線13Bの上端は、他の導電パターンの上面よりも下方に位置する構成となる。
例えば、開口部48Bと開口部48Cとが離間する距離W2は、30μm〜40μm程度が好適である。この距離W2が40μmより長いと、開口部48Bから進行するサイドエッチングが、開口部48Cから進行するサイドエッチングに到達しない。従って、配線13Bの上部がオーバーエッチングされずに、配線13Bの上端が他の導電パターンと同じ高さに成ってしまい、図2に示すような構成を採用することが困難になる。また、距離W2が30μmより短いと、分離溝20Bと分離溝20Cとが一体化してU字状の断面に成ってしまい、配線13Bとなる凸状の部位が形成されない恐れがある。上記を換言すると、開口部48Bと開口部48Cとが離間する距離W2は、両側から進行するサイドエッチングの幅の2倍未満が好適である。
また、上記した距離W2は、分離溝20Bとなる領域を被覆するレジスト41Aの幅に相当する。
図4(B)を参照して、次に、上記のように形成されたレジスト41をエッチングマスクとして、ウェットエッチングを行う。本工程では、各開口部48A〜48Eから等方性のエッチングが進行して、湾曲な断面形状の分離溝20A〜20Eが形成される。そして、分離溝20A〜20Eにより凸状に突出する導電パターンが形成される。図では、導電パターンとして、ボンディングパッド11F、配線13B、ダイパッド12A、ボンディングパッド11Eが示されている。上述したように、本工程では、分離溝20A〜20Eの幅および深さは均一に形成される。
ここで、請求項に記載された第1導電パターンとは、例えば、ボンディングパッド11F、ダイパッド12A、ボンディングパッド11Eである。更に、第2導電パターンは配線13Bが該当する。
更に、分離溝20Bと分離溝20Cとは、サイドエッチングが進行することにより、両者は一体化した断面形状と成っている。この理由は、開口部48Bと開口部48Cとが、上記した範囲で接近しており、開口部48Bから左側に進行するサイドエッチングが、開口部48Cから右側に進行するサイドエッチングに到達するからである。
また、分離溝20Bと分離溝20Cとの間には、凸状に残存した導電箔40から成る配線13Bが形成されている。即ち、開口部48Bおよび開口部48Cから進行するウェットエッチングにより、配線13Bの上方の部分の導電箔40はオーバーエッチングされている。一方、ダイパッド12A等の他の導電パターンの上部は、オーバーエッチングされていない。従って、配線13Bの上端は、ダイパッド12A等の他の導電パターンの上面よりも下方に位置している。
本工程のエッチングが終了した後に、レジスト41は剥離されて除去される。
図5に、上記したエッチングにより、配線13Bを含む導電パターンが凸状に形成された導電箔40を示す。図5(A)は導電箔40の断面図であり、図5(B)は1つのブロック42を拡大した平面図である。
図5(A)を参照して、上記エッチングの工程により、導電箔40の表面には、分離溝20A〜20Eにより、導電パターンが凸状に形成されている。ここで、導電パターンは、ボンディングパッド11F、配線13B、ダイパッド12Aおよびボンディングパッド11Eを含む。また、上述したように、配線13Bの上端部は、ダイパッド12A等の他の導電パターンの上面よりも下方に位置している。
図5(B)を参照して、1つのブロック42には2行2列のマトリックス状に4個の回路装置部45が配列され、各回路装置部45毎に同一の導電パターン11が設けられている。ここで、回路装置部(ユニット)45とは、1つの回路装置となる部位のことである。ブロック42の内側には、ダイシング時の位置合わせマーク47が設けられている。この位置合わせマーク47は、導電パターンと同様に、エッチングにより導電箔40の表面に凸状に形成されている。
更に、導電箔40には、スリット43およびインデックス孔44が設けられている。スリット43は、各ブロック42間の導電箔40を部分的に貫通して設けられ、モールド工程等の加熱を伴う工程にて、熱応力を吸収する機能を有する。また、インデックス孔44は、導電箔40の周辺部を円形に貫通して設けられた孔であり、各工程にて、導電箔40の位置決めを行うために使用される。
更に、後の工程にて回路素子が実装される領域および金属細線が接続される領域の導電パターンの表面には、銀(Ag)等から成るメッキ膜が形成される。ここで、メッキ膜の形成は、エッチング工程の前に行っても良いし、後に行っても良い。
第2工程:図6参照
本工程では、各回路装置部45の導電パターンに回路素子を電気的に接続する。図6(A)は本工程を示す断面図であり、図6(B)は1つの回路装置部45を示す平面図である。
本工程では、各回路装置部45の導電パターンに回路素子を電気的に接続する。図6(A)は本工程を示す断面図であり、図6(B)は1つの回路装置部45を示す平面図である。
図6(A)および図6(B)を参照して、本工程では、半導体素子14A、半導体素子14Bおよびチップ素子14Cを実装する。LSIである半導体素子14Aは、接合材を介してダイパッド12Aに実装され、その表面の電極は金属細線15を介してボンディングパッド11A等と接続される。また、ディスクリート型の半導体素子14Bは、固着材を介してダイパッド12Bの上面に実装され、金属細線15を介して、ボンディングパッドに接続される。また、チップ素子14Cの両端の電極は、固着材を介してダイパッド12Cおよびダイパッド12Dに接続される。上記固着材としては、絶縁性接着材、導電性ペースト、半田等が採用される。
図6(A)を参照して、本工程では、配線13B側にはみ出すように、半導体素子14Aをダイパッド12Aの上面に固着している。具体的には、ダイパッド12Aよりもサイズが大きい半導体素子14Aを、ダイパッド12Aの上面に固着している。従って、サイズの大きい半導体素子14Aはダイパッド12Aからはみ出すが、本工程では、半導体素子14Aのはみ出す部分を、配線13Bの上方に位置させている。上述したように、配線13Bの上端部は、ダイパッド12A等の他の導電パターンよりも下方に位置している。従って、半導体素子14Aを配線13Bの上方に位置させても、半導体素子14Aの裏面と配線13Bの上端とは充分に離間されているので、両者はショートしない。
上記のように配線13Bの上方にはみ出すように、半導体素子14Aを固着することにより、ダイパッド12Aよりも平面的なサイズが大きい半導体素子14Aを、ダイパッド12Aに固着することができる。換言すると、配線13Bの上方の領域を、半導体素子14Aを配置する領域として用いることができる。このことが、回路装置の小型化に寄与する。
第3工程:図7および図8を参照
本工程では、回路素子等が被覆されるように封止樹脂16を形成し、導電箔40を裏面から除去して各導電パターンを分離する。更に、ブロック42をダイシングして個別の回路装置10Aを得る。
本工程では、回路素子等が被覆されるように封止樹脂16を形成し、導電箔40を裏面から除去して各導電パターンを分離する。更に、ブロック42をダイシングして個別の回路装置10Aを得る。
図7(A)を参照して、先ず、半導体素子14A等の回路素子が被覆され、且つ、分離溝20に充填されるように封止樹脂16を形成する。
本工程では、分離溝20の側面(導電パターンの側面)はエッチングにより形成された湾曲形状と成っているので、導電パターンと封止樹脂16とは強固に結合する。本工程は、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。封止樹脂16としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
図7(B)を参照して、更に、本工程でトランスファーモールドする際に、各ブロック42毎に1つの封止樹脂16で共通にモールドを行う。
図7(C)を参照して、次に、導電箔40を裏面からエッチングにより取り除いて、各導電パターンを分離する。
具体的には、分離溝20に埋め込まれた封止樹脂16が下方に露出するまで、導電箔40の裏面を全面的にウェットエッチングする。本工程では、分離溝20の深さよりも、ダイパッド12A等の導電パターンの厚みが薄くなるまで、導電箔40を裏面からエッチングしている。従って、分離溝20に充填された封止樹脂16は、導電パターン間から外部に突出する。このようにすることで、各導電パターンを確実に分離することができる。例えば、分離溝20の深さが60μm程度の場合は、ダイパッド12A等の導電パターンの厚みが40μm程度に薄くなるように、導電箔40はオーバーエッチングされる。
図4(A)の説明にて上述したように、レジスト41に設けた均等の幅の開口部48A〜48Eから形成される各分離溝20の深さは、略同一である。従って、分離溝20に充填された封止樹脂16は外部に突出するが、この突出する長さも同一になる。
更に本工程では、分離溝20Bと分離溝20Cとの間に位置する配線13Bが残存するように、エッチングが行われる。導電箔40を裏面からエッチングにより除去する本工程により、ボンディングパッド11F、配線13B、ダイパッド12A、ボンディングパッド11Eの裏面は、同一平面上に位置する。
上記工程が終了した後に、導電パターンの裏面処理を行い、例えば図1に示す最終構造を得る。すなわち、封止樹脂16およびそこから露出する導電パターンの裏面を被覆樹脂19(図1参照)により被覆する。更に、ボンディングパッド11F等の導電パターンの裏面を部分的に被覆樹脂19から露出させて、半田等の導電材料から成る外部電極17(図1参照)を形成する。
図8を参照して、次に、各ブロック42の封止樹脂16をダイシングすることにより、回路装置部45を個別に分離する。
本工程では、ダイシングブレード49で各回路装置部45間のダイシングライン(一点鎖線)に沿って封止樹脂16をダイシングし、個別の回路装置に分離する。更に本工程では、裏面に露出した位置合わせマーク47の位置を基準にしてダイシングを行う。
上記の工程により、図1に構造を示す回路装置10Aが製造される。
10A、10B 回路装置
11A〜11F ボンディングパッド
12A〜12D ダイパッド
13A〜13C 配線
14A、14B 半導体素子
14C チップ素子
15 金属細線
16 封止樹脂
17 外部電極
18 開口部
19 被覆樹脂
20A〜20E 分離溝
21 絶縁層
22 第1配線層
23 第2配線層
24 被覆樹脂
40 導電箔
41 レジスト
42 ブロック
43 スリット
44 インデックス孔
45 回路装置部
47 位置合わせマーク
48A〜48E 開口部
49 ブレード
11A〜11F ボンディングパッド
12A〜12D ダイパッド
13A〜13C 配線
14A、14B 半導体素子
14C チップ素子
15 金属細線
16 封止樹脂
17 外部電極
18 開口部
19 被覆樹脂
20A〜20E 分離溝
21 絶縁層
22 第1配線層
23 第2配線層
24 被覆樹脂
40 導電箔
41 レジスト
42 ブロック
43 スリット
44 インデックス孔
45 回路装置部
47 位置合わせマーク
48A〜48E 開口部
49 ブレード
Claims (11)
- 回路素子と、前記回路素子と電気的に接続される導電パターンとを具備し、
前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、
前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、
前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、
前記配線の上端は、前記ダイパッドおよび前記ダイパッドの上面よりも下方に位置することを特徴とする回路装置。 - 前記配線は、前記回路素子の下方を延在することを特徴とする請求項1記載の回路装置。
- 前記回路素子は、前記ダイパッドに固着される半導体素子を含み、
前記半導体素子は、前記ダイパッドからはみ出して固着され、
前記配線は、はみ出す部分の前記半導体素子の下方を延在することを特徴とする請求項1記載の回路装置。 - 前記導電パターンは、多層の配線構造を有することを特徴とする請求項1記載の回路装置。
- 回路素子と、前記回路素子と電気的に接続される導電パターンと、前記導電パターンの下面が露出された状態で前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、
前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、
前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、
前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、
前記配線の上端は、前記ダイパッドおよび前記ボンディングパッドの上面よりも下方に位置することを特徴とする回路装置。 - 前記配線は、前記回路素子の下方を延在することを特徴とする請求項5記載の回路装置。
- 露出する前記導電パターンの下面は、前記封止樹脂の外面よりも内部に位置することを特徴とする請求項5記載の回路装置。
- 前記回路素子は、前記ダイパッドに固着される半導体素子を含み、
前記半導体素子は、前記ダイパッドからはみ出して固着され、
前記配線は、はみ出す部分の前記半導体素子の下方を延在することを特徴とする請求項5記載の回路装置。 - 導電箔の表面を選択的にエッチングマスクで被覆した後にエッチングを行うことにより、凸状に突出する導電パターンを前記導電箔の表面に形成するエッチング工程と、
前記導電パターンに回路素子を電気的に接続する接続工程と、
前記回路素子が被覆されて前記分離溝が充填されるように封止樹脂を形成する封止工程と、
前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去し、前記導電パターンを分離する分離工程とを具備し、
前記エッチング工程では、第1導電パターンと、前記第1導電パターンの上面よりも上端が低く形成される第2導電パターンとを形成することを特徴とする回路装置の製造方法。 - 前記エッチング工程では、前記第2導電パターンの両側に形成される前記分離溝が一体化されるまで、エッチングを行うことを特徴とする請求項9記載の回路装置の製造方法。
- 前記第1導電パターンはダイパッドおよびボンディングパッドを含み、
前記第2導電パターンは、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを接続するように延在する配線であることを特徴とする請求項9記載の回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005380133A JP2007180445A (ja) | 2005-12-28 | 2005-12-28 | 回路装置およびその製造方法 |
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JP2005380133A Pending JP2007180445A (ja) | 2005-12-28 | 2005-12-28 | 回路装置およびその製造方法 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011023548A (ja) * | 2009-07-16 | 2011-02-03 | Nippon Foil Mfg Co Ltd | グラビア版胴、並びに、これを用いたエッチングレジストの印刷方法及びプリント配線基板の製造方法 |
CN101252112B (zh) * | 2007-02-21 | 2011-04-13 | 株式会社新川 | 半导体装置及引线接合方法 |
JP2018018864A (ja) * | 2016-07-25 | 2018-02-01 | Shマテリアル株式会社 | 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 |
JP2020009913A (ja) * | 2018-07-09 | 2020-01-16 | スタンレー電気株式会社 | 実装基板及びその製造方法 |
-
2005
- 2005-12-28 JP JP2005380133A patent/JP2007180445A/ja active Pending
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