JP2007180445A - 回路装置およびその製造方法 - Google Patents

Abstract

【課題】ダイパッド等を相互に接続する配線を具備する回路装置の更なる小型化に寄与する回路装置及びその製造方法を提供する。
【解決手段】本形態の回路装置１０Ａは、半導体素子１４等から成る回路素子と、この回路素子が電気的に接続されたダイパッド１２Ａ等から成る導電パターンと、この導電パターンの下面が露出された状態で導電パターン及び回路素子を被覆する封止樹脂１６を具備している。更に本形態では、配線１３Ｂの上端は、ボンディングパッド１１Ｆやダイパッド１２Ａの上面よりも下方に位置している。
【選択図】 図１

Description

本発明は、回路装置およびその製造方法に関し、特に、ダイパッド等を相互に接続するように延在する導電パターンから成る配線を具備する回路装置およびその製造方法に関する。

電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、ＣＳＰ（Chip Scale Package）と呼ばれる、内蔵される半導体素子と同等のサイズを有する回路装置が開発されている。

図９は、支持基板として基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここでは、半田等の接合材７５を介して、基板６５にトランジスタチップＴが実装されている。

この基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０Ａと第２の裏面電極７０Ｂが形成されている。そしてスルーホールＴＨを介して、第１の電極６７と第１の裏面電極７０Ａが接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７０Ｂが電気的に接続されている。

ダイパッド６９には接合材７５を介してトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うように基板６５に樹脂層７３が設けられている。

しかしながら、上述した構成のＣＳＰ６６では、支持基板６５が用いられるため、ＣＳＰ６６の小型化が容易でない問題があった。この問題を解決して、回路装置をより小型化するために、図１０に示すような回路装置１００が開発されている（下記特許文献１を参照）。図１０（Ａ）は回路装置１００の平面図であり、図１０（Ｂ）はその断面図である。

回路装置１００は、特に図１０（Ｂ）を参照すると、ダイパッド１０１Ａの上面に回路素子１０４Ａが実装され、ダイパッド１０１Ｂの上面に回路素子１０４Ｂが実装されている。更に、回路素子１０４Ａ、１０４Ｂは、金属細線１０５を介して、ボンディングパッド１０２Ｆに接続されている。更に、ダイパッド１０１Ａ等の導電パターンと回路素子１０４Ａ等は、封止樹脂１０７により被覆されている。また、ダイパッド１０１Ａ等の導電パターンの下面は、封止樹脂１０７から露出している。

図１０（Ａ）を参照して、回路装置１００は、ダイパッド１０１Ａ〜１０１Ｄ、ボンディングパッド１０２Ａ〜１０２Ｆ、配線１０３Ａ〜１０３Ｃから成る導電パターンを具備する。ダイパッド１０１Ａ〜１０１Ｄの上面には、トランジスタ等の半導体素子である回路素子１０４Ａ〜１０４Ｄが固着されている。また、ボンディングパッド１０２Ａ〜１０２Ｆは、金属細線１０５を介して、回路素子１０４Ａ〜１０４Ｄの何れかと接続されている。

上記した配線１０３Ａ〜１０３Ｃは、パッド同士を接続するように延在する導電パターンである。具体的には、配線１０３Ａは、ダイパッド１０１Ｂとダイパッド１０１Ｃとを接続するように延在している。配線１０３Ｂは、ボンディングパッド１０２Ｃとボンディングパッド１０２Ｄとを接続するように延在している。また、配線１０３Ｃは、ダイパッド１０１Ａとダイパッド１０１Ｄとを接続するように延在している。このように、配線１０３Ａ〜１０３Ｃを採用することにより、複数個の回路素子から成るシステムを回路装置１００に内蔵させることができる。
特開２００４−０７１８９８号公報

しかしながら、携帯電話やノート型パソコン等に採用される回路装置には、更なる小型化が要求されている。例えば、図１０（Ａ）を参照すると、配線１０３Ａ等は、ダイパッド１０１Ａ等やボンディングパッド１０２Ａ等と比較するとその幅が狭く形成されている。例えば、配線１０３Ａ等の幅は０．１ｍｍ程度以下である。ところが、この配線１０３Ａ等を採用することにより、僅かであるが回路装置１００が平面的に大きくなってしまい、回路装置の更なる小型化が困難になる問題があった。

本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ダイパッド等を相互に接続する配線を具備する回路装置の更なる小型化に寄与する回路装置及びその製造方法を提供することにある。

本発明の回路装置は、回路素子と、前記回路素子と電気的に接続される導電パターンとを具備し、前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、前記配線の上端は、前記ダイパッドおよび前記ダイパッドの上面よりも下方に位置することを特徴とする。

本発明の回路装置は、回路素子と、前記回路素子と電気的に接続される導電パターンと、前記導電パターンの下面が露出された状態で前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、前記配線の上端は、前記ダイパッドおよび前記ボンディングパッドの上面よりも下方に位置することを特徴とする。

本発明の回路装置の製造方法は、導電箔の表面を選択的にエッチングマスクで被覆した後にエッチングを行うことにより、凸状に突出する導電パターンを前記導電箔の表面に形成するエッチング工程と、前記導電パターンに回路素子を電気的に接続する接続工程と、前記回路素子が被覆されて前記分離溝が充填されるように封止樹脂を形成する封止工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去し、前記導電パターンを分離する分離工程とを具備し、前記エッチング工程では、第１導電パターンと、前記第１導電パターンの上面よりも上端が低く形成される第２導電パターンとを形成することを特徴とする。

本発明の回路装置に依れば、ダイパッド同士等を接続するように延在する配線の上端を、他の導電パターンの上面よりも低く形成したので、例えば、ダイパッドに固着される半導体素子の下方に、この配線を延在させることができる。従って、半導体素子等の回路素子の下方の領域を、配線を延在させる領域として兼用することができるので、回路装置全体の平面的なサイズを小さくすることができる。

更に、本発明の回路装置の製造方法に依れば、エッチング工程により、上端の位置が第１導電パターンの上面よりも低い第２導電パターンを形成することができる。従って、ダイパッド等の第１導電パターンと、上端の位置が他の導電パターンよりも低い第２導電パターンとを、ウェットエッチングにより同時に形成することができる。このことから、工数の増加を伴わずに、配線である第２導電パターンを形成することができる。

＜第１の実施の形態＞
本実施の形態では、図１から図３を参照して回路装置の構成を説明する。

図１を参照して、先ず、本発明の回路装置１０Ａの構成を説明する。図１（Ａ）は回路装置１０Ａの平面図であり、図１（Ｂ）は図１（Ａ）のＢ−Ｂ’線に於ける断面図である。

図１（Ａ）および図１（Ｂ）を参照して、本形態の回路装置１０Ａは、半導体素子１４Ａ等から成る回路素子と、この回路素子が電気的に接続されたダイパッド１２Ａ等から成る導電パターンと、導電パターンの下面が露出された状態で導電パターン及び回路素子を被覆する封止樹脂１６を具備している。

図１（Ａ）を参照して、ここでは、ダイパッド１２Ａ〜１２Ｄが形成されている。ダイパッド１２Ａの上面には、ＬＳＩ（Large Scale Integration）である半導体素子１４Ａが固着される。また、ダイパッド１２Ｂには、ディスクリート型のトランジスタである半導体素子１４Ｂが固着されている。ここで、半導体素子１４Ａ、１４Ｂは、半田、導電性ペーストまたは金シリコン共晶により実装される。

本形態では、半導体素子１４Ａよりもダイパッド１２Ａを小さく形成し、半導体素子１４Ａを部分的に側方にはみ出して実装している。図では、半導体素子１４Ａは、ダイパッド１２Ａから左側にはみ出している。更に、はみ出す部分の半導体素子１４Ａの下方に、配線１３Ｂが延在している。この事項の詳細は図２を参照して後述する。

更に、ダイパッド１２Ｃ、１２Ｄには、抵抗やコンデンサであるチップ素子１４Ｃが固着される。チップ素子１４Ｃは、半田や導電性ペースト等の接合材を用いて実装される。ここで、ダイパッド１２Ａ等の導電パターンの材料としては、銅、アルミニウム、またはこれらを主材料とする金属が採用される。

ボンディングパッド１１Ａ〜１１Ｆは、金属細線が上部に接続される導電パターンまたは、裏面に外部電極が形成される導電パターンである。例えば、ボンディングパッド１１Ａは、金属細線１５を介して、半導体素子１４Ａの表面に形成された電極と電気的に接続される。また、図１（Ｂ）を参照すると、ボンディングパッド１１Ｆの裏面には、半田等から成る外部電極１７が付着されている。

上記した導電パターンに電気的に接続される回路素子としては、能動素子および受動素子の両方が採用可能である。具体的には、トランジスタ、ダイオード、ＩＣ、システムＬＳＩ、コンデンサ、抵抗等を回路素子として採用可能である。

配線１３Ａ〜１３Ｄは、上記したパッド同士を接続するように延在する導電パターンである。例えば、配線１３Ａは、ボンディングパッド１１Ａとボンディングパッド１１Ｂとを連結するように、両者と一体化されて延在している。更に、配線１３Ｂは、ダイパッド１２Ｂと、ボンディングパット１１Ｃとを接続するように延在している。また、配線１３Ｃは、ダイパッド１２Ｃとダイパッド１２Ｂとを接続するように延在している。更に、配線１３Ｄは、ボンディングパッド１１Ｄとダイパッド１２Ｄとを接続するように延在している。

本形態では、配線１３Ａ等を採用することにより、装置内部において回路素子同士を電気的に接続することができる。更に、配線１３Ａを金属細線１５の下方に延在させて両者を交差させることができる。従って、配線１３Ａ等を採用することで、複数個の回路素子から成る複雑なシステムを、単層の配線構造の回路装置１０Ａに内蔵させることができる。

図１（Ｂ）を参照して、ダイパッド等の各導電パターンは、分離溝２０Ａ等により分離されている。ここでは、ボンディングパッド１１Ｆ、配線１３Ｂ、ダイパッド１２Ａ、ボンディングパッド１１Ｅの間に、分離溝２０Ｃ、２０Ｂ、２０Ａが位置している。ここで、配線１３Ｂを挟んで位置している分離溝２０Ｃ、２０Ｂは、両者が一体化した断面の形状となっている。また、これらの分離溝は、導電箔をウェットエッチングすることにより形成されるので、その断面は湾曲形状となる。更に、ボンディングパッド１１Ｆ等の各導電パターンの側面も内側に窪む湾曲形状となるので、導電パターンの側面と封止樹脂１６との密着強度が向上されている。更に本形態では、分離溝２０Ａ等に充填されて外部に露出する封止樹脂１６の外面は、ボンディングパッド１１Ｆ等の導電パターンの下面よりも外部に突出する。

更に、分離溝２０Ａ等の幅は、例えば１２５μｍ〜１５０μｍ程度である。また、分離溝２０Ａ等の深さは、例えば６０μｍ程度である。

ここで、ボンディングパッド１１Ａ等およびダイパッド１２Ａ等の表面には、金（Ａｕ）や銀（Ａｇ）等から成るメッキ膜が形成されても良い。ボンディングパッド１１Ａ等の導電パターンの表面にメッキ膜を形成することにより、金属細線１５の接続が容易になる利点がある。

被覆樹脂１９は、封止樹脂１６の下面および導電パターンの下面を被覆するように、回路装置１０Ａの裏面に形成されている。また、ボンディングパッド１１Ｅ等の裏面が露出されるように、被覆樹脂１９を部分的に除去して開口部１８が設けられている。更に、開口部１８から露出するボンディングパッド１１Ｅ等の裏面には、半田等から成る外部電極１７が形成される。

次に、図２の拡大断面図を参照して、配線１３Ｂの詳細を説明する。この図を参照して、導電パターンを構成するボンディングパッド１１Ｆ、配線１３Ｂ、ダイパッド１２Ａの下面（裏面）は、同一平面上に位置する。更に、ボンディングパッド１１Ｆ等の裏面は、分離溝２０Ｂ等から外部（下方）に突出する封止樹脂１６よりも内部（上方）に位置している。

また、配線１３Ｂの上端は、ボンディングパッド１１Ｆやダイパッド１２Ａの上面よりも下方に位置している。即ち、配線１３Ｂの上端の位置は、ボンディングパッド１１Ｆ等の他の導電パターンの上面よりも低い。更に、配線１３Ｂは、他の導電パターンよりも幅が狭く形成されている。配線１３Ｂの厚さＴ２は、例えば２０μｍ〜３０μｍであり、配線１３Ｂの幅Ｗ１は、例えば３０μｍ〜４０μｍである。

このように、配線１３Ｂの上端を、ダイパッド１２Ａ等の他の導電パターンよりも低くすることにより、半導体素子１４Ａ等の回路素子の下方に、配線１３Ｂを延在させることができる。図では、半導体素子１４Ａのはみ出す部分の下方に配線１３Ｂが位置している。具体的には、ダイパッド１２Ａの上面には、半田や導電性ペースト等の接合材を介して、半導体素子１４Ａが固着させている。本形態では、ダイパッド１２Ａよりもサイズが大きい半導体素子１４Ａが固着されているので、半導体素子１４Ａは部分的に側方にはみ出す。ここでは、ダイパッド１２Ａから左側に半導体素子１４Ａがはみ出している。そして、配線１３Ｂは、はみ出す部分の半導体素子１４Ａの下方に、半導体素子１４Ａの裏面から離間して設けられている。このようにすることにより、半導体素子１４Ａの下方の領域を、配線１３Ｂが延在する領域として用いることができるので、回路装置の平面的なサイズを小さくすることができる。

上述したように、配線１３Ｂの上端は、ダイパッド１２Ａの上面よりも下方に位置している。従って、はみ出す部分の半導体素子１４Ａの下方を、配線１３Ｂが延在しても、半導体素子１４Ａと配線１３Ｂとは充分に離間されている。従って、配線１３Ｂと半導体素子１４Ａとはショートしない。

次に、図３を参照して、他の形態の回路装置１０Ｂの構成を説明する。回路装置１０Ｂの基本的な構成は、上述した回路装置１０Ａと同様であり、相違点は多層の配線構造を具備している点になる。この図では、２層の多層の配線構造が示されているが、３層以上の多層の配線構造が形成されても良い。

即ち、回路装置１０Ｂでは、絶縁層２１を介して積層された第１配線層２２および第２配線層２３とから成る多層の配線構造が形成されている。上層の第１配線層２２により、ダイパッド１２Ａ、ボンディングパッド１１Ｅや配線１３Ｂ等が形成される。また、下層の第２配線層２３により、裏面に外部電極１７が付着されるボンディングパッド等が形成される。また、外部電極１７が形成される部分を除いて、第２配線層２３は、被覆樹脂２４により被覆される。

回路装置１０Ｂでは、上層の第１配線層２２に形成される配線１３Ｂの上端が、ダイパッド１２Ａ等の上面よりも下方に位置している。このことにより、半導体素子１４Ａの下方に、配線１３Ｂを延在させることが可能となり、回路装置１０Ｂ全体の平面的なサイズを小型化することができる。ここで、配線１３Ｂは、下層の第２配線層２３に設けられても良い。

図１（Ｂ）を参照して、上述した実施の形態では、半導体素子１４Ａはフェイスアップにて実装されていたが、半導体素子１４Ａをフリップチップ実装することもできる。この場合は、半田等から成るバンプ電極を介して、半導体素子１４Ａの電極がボンディングパッド１１Ｅ、１１Ｆに固着される。そして、各ボンディングパッド同士を接続するように、配線１３Ｂが形成される。更に、この配線１３Ｂは、フリップチップ実装される半導体素子１４Ａの下方を延在する。

更に、上述した実施の形態では、半導体素子１４Ａの下方に配線１３Ｂを延在させたが、他の回路素子の下方に配線１３Ｂを延在させることも可能である。例えば、図１（Ａ）を参照して、チップ素子１４Ｃの下方に配線１３Ｂを延在させることも可能である。

＜第２の実施の形態＞
次に、図４から図８を参照して、上記した回路装置１０Ａの製造方法を説明する。

第１工程：図４および図５を参照
本工程では、ウェットエッチングにより導電箔４０の表面に分離溝２０Ａ等を形成する。具体的には、分離溝２０Ａ等を導電箔４０の表面から形成することにより、ボンディングパッド１１Ｅ、ボンディングパッド１１Ｆ、ダイパッド１２Ａおよび配線１３Ｂを凸状に形成する。

図４を参照して、先ず、導電箔４０の表面をレジスト４１により選択的に被覆した後に、等方性にて進行するウェットエッチングを行うことで、導電箔４０の表面に分離溝２０Ａ〜２０Ｅを形成する。

図４（Ａ）は、ウェットエッチングを行うために、表面が選択的にレジスト４１（耐エッチングマスク）により被覆された導電路４０の断面図である。この図では、ウェットエッチングにより形成される分離溝２０Ａ等の断面を点線にて図示している。

導電箔４０の材料は、ＣｕまたはＡｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金が採用される。また、導電箔４０の厚さは、後の工程にて分離溝が形成可能な程度であり、例えば１００μｍ〜３００μｍ程度である。

レジスト４１は、形成予定の導電パターン（ダイパッド等）に対応する領域を被覆するように導電箔４０の表面にパターニングされている。従って、各導電パターン間に形成される分離溝２０Ａ等に対応する領域の導電箔４０の表面は、レジスト４１から露出している。図では、レジスト４１を部分的に除去して設けた開口部４８Ａ〜４８Ｅから、導電箔４０の表面が露出している。レジスト４１の形成は、導電箔４０の表面全域を覆うように樹脂から成るレジスト４１を形成し、露光した後に現像することにより行われる。

本工程では、各開口部４８Ａ〜４８Ｅの幅を同一にしている。このことにより、各開口部４８Ａ〜３８Ｅから形成される分離溝２０Ａ〜２０Ｅの幅及び深さを均一にすることができる。分離溝２０Ａ〜２０Ｅの幅を均一にすることにより、導電パターン同士が離間される幅を均一にすることが可能となる。更に、分離溝２０Ａ〜２０Ｅの深さを均一にすることにより、後の工程にて導電パターン間から外部に突出する封止樹脂の突出する長さを均一にすることができる（図７（Ｃ）を参照）。

各開口部４８Ａ〜４８Ｅの幅は、ウェットエッチングによるサイドエッチが考慮されて、形成予定の分離溝２０Ａ〜２０Ｅよりも狭く形成される。例えば、形成される分離溝２０Ａ〜２０Ｅの幅が１２５μｍ〜１５０μｍであるときは、２０μｍの両側のサイドエッチングが考慮された各開口部４８Ａ〜４８Ｅの幅は、８５μｍ〜１１０μｍとなる。

本工程では、分離溝２０Ａ〜２０Ｅに対応して、レジスト４１の開口部４８Ａ〜４８Ｅが設けられる。これらの開口部４８Ａ〜４８Ｅの中でも、開口部４８Ｂと開口部４８Ｃとは接近して設けられている。このように、開口部４８Ｂと開口部４８Ｃとを接近させることにより、両開口部から進行するサイドエッチングによって、細長い配線１３Ｂを形成することができる。更に、このサイドエッチングにより、配線１３Ｂの上端部はオーバーエッチングされて除去され、配線１３Ｂの上端は、他の導電パターンの上面よりも下方に位置する構成となる。

例えば、開口部４８Ｂと開口部４８Ｃとが離間する距離Ｗ２は、３０μｍ〜４０μｍ程度が好適である。この距離Ｗ２が４０μｍより長いと、開口部４８Ｂから進行するサイドエッチングが、開口部４８Ｃから進行するサイドエッチングに到達しない。従って、配線１３Ｂの上部がオーバーエッチングされずに、配線１３Ｂの上端が他の導電パターンと同じ高さに成ってしまい、図２に示すような構成を採用することが困難になる。また、距離Ｗ２が３０μｍより短いと、分離溝２０Ｂと分離溝２０Ｃとが一体化してＵ字状の断面に成ってしまい、配線１３Ｂとなる凸状の部位が形成されない恐れがある。上記を換言すると、開口部４８Ｂと開口部４８Ｃとが離間する距離Ｗ２は、両側から進行するサイドエッチングの幅の２倍未満が好適である。

また、上記した距離Ｗ２は、分離溝２０Ｂとなる領域を被覆するレジスト４１Ａの幅に相当する。

図４（Ｂ）を参照して、次に、上記のように形成されたレジスト４１をエッチングマスクとして、ウェットエッチングを行う。本工程では、各開口部４８Ａ〜４８Ｅから等方性のエッチングが進行して、湾曲な断面形状の分離溝２０Ａ〜２０Ｅが形成される。そして、分離溝２０Ａ〜２０Ｅにより凸状に突出する導電パターンが形成される。図では、導電パターンとして、ボンディングパッド１１Ｆ、配線１３Ｂ、ダイパッド１２Ａ、ボンディングパッド１１Ｅが示されている。上述したように、本工程では、分離溝２０Ａ〜２０Ｅの幅および深さは均一に形成される。

ここで、請求項に記載された第１導電パターンとは、例えば、ボンディングパッド１１Ｆ、ダイパッド１２Ａ、ボンディングパッド１１Ｅである。更に、第２導電パターンは配線１３Ｂが該当する。

更に、分離溝２０Ｂと分離溝２０Ｃとは、サイドエッチングが進行することにより、両者は一体化した断面形状と成っている。この理由は、開口部４８Ｂと開口部４８Ｃとが、上記した範囲で接近しており、開口部４８Ｂから左側に進行するサイドエッチングが、開口部４８Ｃから右側に進行するサイドエッチングに到達するからである。

また、分離溝２０Ｂと分離溝２０Ｃとの間には、凸状に残存した導電箔４０から成る配線１３Ｂが形成されている。即ち、開口部４８Ｂおよび開口部４８Ｃから進行するウェットエッチングにより、配線１３Ｂの上方の部分の導電箔４０はオーバーエッチングされている。一方、ダイパッド１２Ａ等の他の導電パターンの上部は、オーバーエッチングされていない。従って、配線１３Ｂの上端は、ダイパッド１２Ａ等の他の導電パターンの上面よりも下方に位置している。

本工程のエッチングが終了した後に、レジスト４１は剥離されて除去される。

図５に、上記したエッチングにより、配線１３Ｂを含む導電パターンが凸状に形成された導電箔４０を示す。図５（Ａ）は導電箔４０の断面図であり、図５（Ｂ）は１つのブロック４２を拡大した平面図である。

図５（Ａ）を参照して、上記エッチングの工程により、導電箔４０の表面には、分離溝２０Ａ〜２０Ｅにより、導電パターンが凸状に形成されている。ここで、導電パターンは、ボンディングパッド１１Ｆ、配線１３Ｂ、ダイパッド１２Ａおよびボンディングパッド１１Ｅを含む。また、上述したように、配線１３Ｂの上端部は、ダイパッド１２Ａ等の他の導電パターンの上面よりも下方に位置している。

図５（Ｂ）を参照して、１つのブロック４２には２行２列のマトリックス状に４個の回路装置部４５が配列され、各回路装置部４５毎に同一の導電パターン１１が設けられている。ここで、回路装置部（ユニット）４５とは、１つの回路装置となる部位のことである。ブロック４２の内側には、ダイシング時の位置合わせマーク４７が設けられている。この位置合わせマーク４７は、導電パターンと同様に、エッチングにより導電箔４０の表面に凸状に形成されている。

更に、導電箔４０には、スリット４３およびインデックス孔４４が設けられている。スリット４３は、各ブロック４２間の導電箔４０を部分的に貫通して設けられ、モールド工程等の加熱を伴う工程にて、熱応力を吸収する機能を有する。また、インデックス孔４４は、導電箔４０の周辺部を円形に貫通して設けられた孔であり、各工程にて、導電箔４０の位置決めを行うために使用される。

更に、後の工程にて回路素子が実装される領域および金属細線が接続される領域の導電パターンの表面には、銀（Ａｇ）等から成るメッキ膜が形成される。ここで、メッキ膜の形成は、エッチング工程の前に行っても良いし、後に行っても良い。

第２工程：図６参照
本工程では、各回路装置部４５の導電パターンに回路素子を電気的に接続する。図６（Ａ）は本工程を示す断面図であり、図６（Ｂ）は１つの回路装置部４５を示す平面図である。

図６（Ａ）および図６（Ｂ）を参照して、本工程では、半導体素子１４Ａ、半導体素子１４Ｂおよびチップ素子１４Ｃを実装する。ＬＳＩである半導体素子１４Ａは、接合材を介してダイパッド１２Ａに実装され、その表面の電極は金属細線１５を介してボンディングパッド１１Ａ等と接続される。また、ディスクリート型の半導体素子１４Ｂは、固着材を介してダイパッド１２Ｂの上面に実装され、金属細線１５を介して、ボンディングパッドに接続される。また、チップ素子１４Ｃの両端の電極は、固着材を介してダイパッド１２Ｃおよびダイパッド１２Ｄに接続される。上記固着材としては、絶縁性接着材、導電性ペースト、半田等が採用される。

図６（Ａ）を参照して、本工程では、配線１３Ｂ側にはみ出すように、半導体素子１４Ａをダイパッド１２Ａの上面に固着している。具体的には、ダイパッド１２Ａよりもサイズが大きい半導体素子１４Ａを、ダイパッド１２Ａの上面に固着している。従って、サイズの大きい半導体素子１４Ａはダイパッド１２Ａからはみ出すが、本工程では、半導体素子１４Ａのはみ出す部分を、配線１３Ｂの上方に位置させている。上述したように、配線１３Ｂの上端部は、ダイパッド１２Ａ等の他の導電パターンよりも下方に位置している。従って、半導体素子１４Ａを配線１３Ｂの上方に位置させても、半導体素子１４Ａの裏面と配線１３Ｂの上端とは充分に離間されているので、両者はショートしない。

上記のように配線１３Ｂの上方にはみ出すように、半導体素子１４Ａを固着することにより、ダイパッド１２Ａよりも平面的なサイズが大きい半導体素子１４Ａを、ダイパッド１２Ａに固着することができる。換言すると、配線１３Ｂの上方の領域を、半導体素子１４Ａを配置する領域として用いることができる。このことが、回路装置の小型化に寄与する。

第３工程：図７および図８を参照
本工程では、回路素子等が被覆されるように封止樹脂１６を形成し、導電箔４０を裏面から除去して各導電パターンを分離する。更に、ブロック４２をダイシングして個別の回路装置１０Ａを得る。

図７（Ａ）を参照して、先ず、半導体素子１４Ａ等の回路素子が被覆され、且つ、分離溝２０に充填されるように封止樹脂１６を形成する。

本工程では、分離溝２０の側面（導電パターンの側面）はエッチングにより形成された湾曲形状と成っているので、導電パターンと封止樹脂１６とは強固に結合する。本工程は、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。封止樹脂１６としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。

図７（Ｂ）を参照して、更に、本工程でトランスファーモールドする際に、各ブロック４２毎に１つの封止樹脂１６で共通にモールドを行う。

図７（Ｃ）を参照して、次に、導電箔４０を裏面からエッチングにより取り除いて、各導電パターンを分離する。

具体的には、分離溝２０に埋め込まれた封止樹脂１６が下方に露出するまで、導電箔４０の裏面を全面的にウェットエッチングする。本工程では、分離溝２０の深さよりも、ダイパッド１２Ａ等の導電パターンの厚みが薄くなるまで、導電箔４０を裏面からエッチングしている。従って、分離溝２０に充填された封止樹脂１６は、導電パターン間から外部に突出する。このようにすることで、各導電パターンを確実に分離することができる。例えば、分離溝２０の深さが６０μｍ程度の場合は、ダイパッド１２Ａ等の導電パターンの厚みが４０μｍ程度に薄くなるように、導電箔４０はオーバーエッチングされる。

図４（Ａ）の説明にて上述したように、レジスト４１に設けた均等の幅の開口部４８Ａ〜４８Ｅから形成される各分離溝２０の深さは、略同一である。従って、分離溝２０に充填された封止樹脂１６は外部に突出するが、この突出する長さも同一になる。

更に本工程では、分離溝２０Ｂと分離溝２０Ｃとの間に位置する配線１３Ｂが残存するように、エッチングが行われる。導電箔４０を裏面からエッチングにより除去する本工程により、ボンディングパッド１１Ｆ、配線１３Ｂ、ダイパッド１２Ａ、ボンディングパッド１１Ｅの裏面は、同一平面上に位置する。

上記工程が終了した後に、導電パターンの裏面処理を行い、例えば図１に示す最終構造を得る。すなわち、封止樹脂１６およびそこから露出する導電パターンの裏面を被覆樹脂１９（図１参照）により被覆する。更に、ボンディングパッド１１Ｆ等の導電パターンの裏面を部分的に被覆樹脂１９から露出させて、半田等の導電材料から成る外部電極１７（図１参照）を形成する。

図８を参照して、次に、各ブロック４２の封止樹脂１６をダイシングすることにより、回路装置部４５を個別に分離する。

本工程では、ダイシングブレード４９で各回路装置部４５間のダイシングライン（一点鎖線）に沿って封止樹脂１６をダイシングし、個別の回路装置に分離する。更に本工程では、裏面に露出した位置合わせマーク４７の位置を基準にしてダイシングを行う。

上記の工程により、図１に構造を示す回路装置１０Ａが製造される。

本発明の回路装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。 本発明の回路装置を示す断面図である。 本発明の回路装置を示す断面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は断面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図である。 本発明の回路装置の製造方法を示す図であり、（Ａ）は断面図であり、（Ｂ）は平面図であり、（Ｃ）は断面図である。 本発明の回路装置の製造方法を示す平面図である。 従来の回路装置を示す断面図である。 従来の回路装置を示す図であり、（Ａ）は平面図であり、（Ｂ）は断面図である。

符号の説明

１０Ａ、１０Ｂ 回路装置
１１Ａ〜１１Ｆ ボンディングパッド
１２Ａ〜１２Ｄ ダイパッド
１３Ａ〜１３Ｃ 配線
１４Ａ、１４Ｂ 半導体素子
１４Ｃ チップ素子
１５ 金属細線
１６ 封止樹脂
１７ 外部電極
１８ 開口部
１９ 被覆樹脂
２０Ａ〜２０Ｅ 分離溝
２１ 絶縁層
２２ 第１配線層
２３ 第２配線層
２４ 被覆樹脂
４０ 導電箔
４１ レジスト
４２ ブロック
４３ スリット
４４ インデックス孔
４５ 回路装置部
４７ 位置合わせマーク
４８Ａ〜４８Ｅ 開口部
４９ ブレード

Claims (11)

1. 回路素子と、前記回路素子と電気的に接続される導電パターンとを具備し、
   前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、
   前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、
   前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、
   前記配線の上端は、前記ダイパッドおよび前記ダイパッドの上面よりも下方に位置することを特徴とする回路装置。
2. 前記配線は、前記回路素子の下方を延在することを特徴とする請求項１記載の回路装置。
3. 前記回路素子は、前記ダイパッドに固着される半導体素子を含み、
   前記半導体素子は、前記ダイパッドからはみ出して固着され、
   前記配線は、はみ出す部分の前記半導体素子の下方を延在することを特徴とする請求項１記載の回路装置。
4. 前記導電パターンは、多層の配線構造を有することを特徴とする請求項１記載の回路装置。
5. 回路素子と、前記回路素子と電気的に接続される導電パターンと、前記導電パターンの下面が露出された状態で前記回路素子および前記導電パターンを被覆する封止樹脂とを具備し、
   前記導電パターンは、少なくともダイパッド、ボンディングパッドおよび配線を含み、
   前記配線は、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを相互に連結するように延在し、
   前記ダイパッド、前記ボンディングパッドおよび前記配線の下面は、同一平面上に位置し、
   前記配線の上端は、前記ダイパッドおよび前記ボンディングパッドの上面よりも下方に位置することを特徴とする回路装置。
6. 前記配線は、前記回路素子の下方を延在することを特徴とする請求項５記載の回路装置。
7. 露出する前記導電パターンの下面は、前記封止樹脂の外面よりも内部に位置することを特徴とする請求項５記載の回路装置。
8. 前記回路素子は、前記ダイパッドに固着される半導体素子を含み、
   前記半導体素子は、前記ダイパッドからはみ出して固着され、
   前記配線は、はみ出す部分の前記半導体素子の下方を延在することを特徴とする請求項５記載の回路装置。
9. 導電箔の表面を選択的にエッチングマスクで被覆した後にエッチングを行うことにより、凸状に突出する導電パターンを前記導電箔の表面に形成するエッチング工程と、
   前記導電パターンに回路素子を電気的に接続する接続工程と、
   前記回路素子が被覆されて前記分離溝が充填されるように封止樹脂を形成する封止工程と、
   前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔を裏面から除去し、前記導電パターンを分離する分離工程とを具備し、
   前記エッチング工程では、第１導電パターンと、前記第１導電パターンの上面よりも上端が低く形成される第２導電パターンとを形成することを特徴とする回路装置の製造方法。
10. 前記エッチング工程では、前記第２導電パターンの両側に形成される前記分離溝が一体化されるまで、エッチングを行うことを特徴とする請求項９記載の回路装置の製造方法。
11. 前記第１導電パターンはダイパッドおよびボンディングパッドを含み、
    前記第２導電パターンは、前記ダイパッド同士、前記ボンディングパッド同士または、前記ダイパッドと前記ボンディングパッドとを接続するように延在する配線であることを特徴とする請求項９記載の回路装置の製造方法。
    

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