KR20040037836A - 반도체 소자의 비트라인 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는, 소자의 수율 향상 및 신뢰성을 향상시키는 비트라인 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 비트라인 형성방법은 접합 영역과 콘택된 콘택플러그를 구비한 실리콘 기판을 제공하는 단계; 상기 콘택플러그를 포함한 실리콘 기판 상에 Ti막과 제1TiN막을 차례로 증착하는 단계; 상기 기판 결과물을 급속열처리하여 상기 Ti막을 Ti-실리사이드막으로 변환시키는 단계; 상기 급속열처리하는 단계에서 상기 제1TiN막의 표면 상에 발생된 산화막을 플라즈마 건식 세정으로 제거하는 단계; 상기 제1TiN막 상에 제2TiN막과 텅스텐막을 차례로 증착하는 단계 및 상기 텅스텐막, 제2TiN막, 제1TiN막 및 Ti-실리사이드막을 패터닝하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 보다 상세하게는, 소자의 수율 향상 및 신뢰성을 향상시키는 비트라인 형성방법에 관한 것이다.
주지된 바와 같이, 소자 내에서 데이터의 입·출력 경로를 제공하는 비트라인은 인(phosphorus)이 도핑된 폴리실리콘, 또는, 상기 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드(polycide) 구조로 형성되어져 왔다.
그런데, 상기 폴리실리콘 또는 폴리사이드 구조의 비트라인은 그 형성이 안정하다는 장점은 있으나, 폴리실리콘이 갖는 높은 비저항 특성으로 인하여, 상기한 재질의 비트라인으로는 고집적 소자에서 요구되는 동작 속도의 향상에 한계가 있고, 특히, 상기 재질의 비트라인은 p+의 접합 영역과는 집적 접촉시킬 수 없다는 단점이 있다.
따라서, 상기한 문제를 해결하기 위한 다양한 연구들이 진행되고 있으며, 한 예로서, 텅스텐(W) 등의 고융점 금속을 비트라인의 재질로 이용하는 기술이 진행되고 있다. 상기 텅스텐과 같은 고융점 금속은 폴리실리콘에 비해 상대적으로 낮은 비저항을 갖기 때문에, 상기 고융점 금속 재질의 비트라인은 고집적 소자에서 요구하는 동작 속도를 만족시킬 수 있으며, 특히, 4G 이상의 고집적 메모리 소자의 제조에 적용될 수 있으리라 예상된다.
도 1a 내지 도 1c는 종래의 텅스텐을 이용한 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 콘택 플러그를 포함한 소정의 하지층을 구비한 실리콘 기판(1) 상에 Ti막(3a)을 증착하고, 상기 Ti막(3a) 상에 제1TiN막(5)을 물리적 기상증착법(Plasma Vapor Depositon : 이하, PVD) 방식으로 증착한다. 이때, 상기 제1TiN막(5)은 확산방지막 또는 접착막으로서 기능을 한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 기판 결과물에 700℃ 이상의 고온에서 급속열처리(Rapid Themal Process) 공정을 수행하여 상기 Ti막을 실리콘 기판(1)과 상호확산 반응시켜 TiSix막으로 변환하고, 연속해서, Ti-실리사이드 (Silicide)막(3b)으로 변환시킨다. 이때, 상기 Ti막을 상기 급속열처리 공정으로 TiSix막으로 먼저 변환시킴으로서, 상기 Ti막은 안정한 Ti-실리사이드막(3b)으로 변환된다.
여기서, 상기 Ti막을 Ti-실리사이드막(3b)으로 변환 시키기 위한 열처리 공정시 상기 제1TiN막(5) 상에 원치 않는 얇은 산화막(7)이 형성된다.
한편, 상기 제1TiN막(5)은 상기 Ti막이 TiSix막으로 변환하는 과정에서 야기되는 부피수축으로 인하여 과도한 응력이 집중되어 미세한 균열이 발생한다. 이때, 상기 제1TiN막(5)에 발생하는 미세한 균열은 얇은 산화막(7)이 형성된 제1TiN막(5) 상에 후속의 텅스텐(W)막을 증착하는 과정에서 텅스텐막 증착 소스 가스인 WF6가스가 상기 제1TiN막(5)에 스며들어 하부층에 침식을 유발하는 문제점이 발생한다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 도 1c에 도시된 바와 같이, 상기 제1TiN막(5) 상에 형성된 얇은 산화막(7) 상에 제2TiN막(9)을 증착하고, 계속해서, 상기 제2TiN막(9) 상에 텅스텐막(11)을 증착한다.
이후, 도시하고 설명하지는 않았지만, 상기 텅스텐막, 제2TiN막, 제1TiN막 및 Ti-실리사이드막을 패터닝하여 종래의 비트라인 형성을 완성한다.
그러나, 상기와 같은 텅스텐 비트라인 형성방법은 제1TiN막 증착 후 실시하는 급속열처리 공정에서 제1TiN막 상에 원치 않는 얇은 산화막이 형성되고, 이로 인해, 상기 산화막 상에 증착되는 제2TiN막의 결정 미세구조에 변화를 유발한다.
또한, 상기 산화막은 제2TiN막 상에 증착되는 텅스텐막의 미세구조에도 영향을 주어 상기 텅스텐막의 표면 거칠기가 매우 심하게 되는 현상을 초래한다.
여기서, 상기 표면이 거친 텅스텐막은 후속의 비트라인 패터닝 공정시 불안정한 마스크 작업 및 에칭으로 인하여 비트라인간의 단란(Bridge)을 유발하는 문제점을 야기하며, 또한, 상기와 같은 문제점은 반도체 소자의 고집적화로 인하여 소자의 회로선간 거리가 감소할수록 더욱더 악화된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 텅스텐막의 표면 거칠기를 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 23 : Ti-실리사이드막
25 : 제1TiN막 27 : 제2TiN막
29 : 텅스텐막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성방법은, 접합 영역과 콘택된 콘택플러그를 구비한 실리콘 기판을 제공하는 단계; 상기 콘택플러그를 포함한 실리콘 기판 상에 Ti막과 제1TiN막을 차례로 증착하는 단계; 상기 기판 결과물을 급속열처리하여 상기 Ti막을 Ti-실리사이드막으로 변환시키는 단계; 상기 급속열처리하는 단계에서 상기 제1TiN막의 표면 상에 발생된 산화막을 플라즈마 건식 세정으로 제거하는 단계; 상기 제1TiN막 상에 제2TiN막과 텅스텐막을 차례로 증착하는 단계 및 상기 텅스텐막, 제2TiN막, 제1TiN막 및 Ti-실리사이드막을 패터닝하는 단계를 포함한다.
여기서, 본 발명의 플라즈마 건식 세정은 NF3가스의 유량을 1∼500 SCCM 또는 He 가스의 유량을 10∼1000 SCCM으로 하면서 파워를 0.05W∼1KW, 압력을 0.1∼100 Torr로 하는 조건 하에서 진행된다.
본 발명에 따르면, 상기 TiN막 상에 발생하는 원치 않는 산화막을 제거함으로써 후속의 텅스텐막 증착시, 상기 텅스텐막의 표면 거칠기를 개선할 수 있으며, 이에 따라, 소자의 수율 향상 및 신뢰성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 콘택 플러그를 포함한 소정의 하지층을 구비한 실리콘 기판(21) 상에 Ti막(23a)을 증착하고, 상기 Ti막(23a) 상에 제1TiN막(25)을 PVD 방식으로 증착한다. 이때, 상기 제1TiN막(25)은 확산방지막 또는 접착막으로서 기능을 한다.
도 2b를 참조하면, 상기 기판 결과물에 700℃ 이상의 고온에서 급속열처리 공정을 수행하여 상기 Ti막을 실리콘 기판(21)과 상호확산 반응을 시켜 TiSix막으로 변환하고, 연속해서, Ti-실리사이드막(23b)으로 변환시킨다. 이때, 상기 급속열처리 공정에서 상기 Ti막은 먼저 TiSix막으로 먼저 변환되므로, 상기 Ti막은 안정한 Ti-실리사이드막(23b)으로 변환된다.
이때, 상기 Ti막을 Ti-실리사이드막(23b)으로 변환하는 과정에서 수행되는 급속열처리 공정에 의하여 상기 제1TiN막 상에 원치 않는 얇은 산화막(27)이 형성된다. 여기서, 상기 산화막(27)은 후속에 증착되는 제2TiN막의 미세 결정 구조에 변화를 유발하며, 또한, 연속적으로 증착되는 텅스텐막의 표면 거칠기를 유발한다.
도 2c를 참조하면, 상기 산화막을 NF3가스 또는 He 가스를 소스 가스로 하는 플라즈마 건식 세정방법으로 제거한다.
여기서, 상기 플라즈마 건식 세정 공정의 화학 반응식은 다음과 같다.
2TiO2＋ 2NF3⇒ 2TiF3＋ N2＋2O2 ㆍㆍㆍㆍㆍ(I)
이때, 상기 화학 반응식(I)에서 F 이온은 상기 산화막의 Ti와 반응하여 휘발성의 TiF3, O2및 N2형태로 발산되어 상기 산화막을 제거하게 된다.
여기서, 상기 플라즈마 건식 세정방법은 NF3가스의 유량을 1∼500 SCCM 또는 He 가스의 유량을 10∼1000 SCCM으로 하면서 파워를 0.05W∼1KW, 압력을 0.1∼100 Torr로 하는 조건 하에서 진행된다.
도 2d를 참조하면, 한편, 상기 제1TiN막(25)은 Ti막이 TiSix막으로 변환하는 과정에서 야기되는 부피수축으로 인하여 과도한 응력이 집중되어 미세한 균열이 발생한다. 이때, 상기 제1TiN막(25)에 발생한 미세 균열은 상기 제1TiN막(25) 상에 후속의 텅스텐막을 증착하는 과정에서 텅스텐막 증착 소스 가스인 WF6가스가 스며들어 하부층에 침식을 유발하는 문제점을 야기시킨다.
따라서, 상기와 같은 문제점을 해결하기 위하여 상기 제1TiN막(25) 상에 제2TiN막(29)을 증착하고, 그런다음, 상기 제2TiN막(29) 상에 텅스텐막(31)을 증착한다.
이후, 도시하고 설명하지는 않았지만, 상기 텅스텐막, 제2TiN막, 제1TiN막 및 Ti-실리사이드막을 패터닝하여 본 발명에 따른 비트라인 형성을 완성한다.
이상에서와 같이, 본 발명은 제1TiN막 상에 발생하는 원치않는 산화막을 건식 플라즈마 세정방법으로 제거함으로써, 후속의 제2TiN막과 텅스텐막 형성시 텅스텐막의 표면 거칠기를 개선할 수 있다.
따라서, 상기 표면 거칠기가 개선된 텅스텐막은 후속의 비트라인 패터닝 공정시 비트라인 선간 단락을 방지하므로 소자의 수율 향상 및 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 접합 영역과 콘택된 콘택플러그를 구비한 실리콘 기판을 제공하는 단계;상기 콘택플러그를 포함한 실리콘 기판 상에 Ti막과 제1TiN막을 차례로 증착하는 단계;상기 기판 결과물을 급속열처리하여 상기 Ti막을 Ti-실리사이드막으로 변환시키는 단계;상기 급속열처리하는 단계에서 상기 제1TiN막의 표면 상에 발생된 산화막을 플라즈마 건식 세정으로 제거하는 단계;상기 제1TiN막 상에 제2TiN막과 텅스텐막을 차례로 증착하는 단계 및 상기 텅스텐막, 제2TiN막, 제1TiN막 및 Ti-실리사이드막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 1 항에 있어서, 상기 플라즈마 건식 세정은 NF3가스 또는 He 가스를 소스 가스로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
- 제 2 항에 있어서, 상기 플라즈마 건식 세정은NF3가스의 유량을 1∼500 SCCM 또는 He 가스의 유량을 10∼1000 SCCM으로하면서 0.05W∼1KW의 파워, 0.1∼100 Torr의 압력 조건에서 진행하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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