KR20030049901A - 반도체 소자 제조 방법 - Google Patents

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KR20030049901A KR1020010080234A KR20010080234A KR20030049901A KR 20030049901 A KR20030049901 A KR 20030049901A KR 1020010080234 A KR1020010080234 A KR 1020010080234A KR 20010080234 A KR20010080234 A KR 20010080234A KR 20030049901 A KR20030049901 A KR 20030049901A
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김정태
황의성
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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택 저항을 감소시키며, 주변 전극과의 전기적 단락을 방지하기에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 식각공정에 따른 상기 콘택홀 저면의 탄소화합불순물과 자연산화막을 제거하기 위해 수소를 포함하는 플라즈라처리하는 단계; 및 상기 수소를 포함하는 플라즈마 처리 후 잔류하는 상기 자연산화막을 제거하기 위해 불소기를 포함하는 가스를 이용하여 플라즈마 처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{A fabricating method of semiconductor devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 콘택 형성 방법에 관한 것이다.
현재 반도체 소자의 비트라인 및 메탈 콘택의 오믹접합층은 물리기상증착법(Physical Vapor Deposition; 이하 PVD라 함)법에 의한 Ti 증착 공정이 주를 이루고 있으나, PVD-Ti는 높은 콘택 단차비를 갖는 0.1㎛ 이하의 선폭을갖는 기술에서는 초고집적 소자의 비트라인 및 메탈 콘택에서는 층덮힘성이 떨어져 소자의 신뢰도가 하락하게 된다. 따라서, PVD-Ti의 나쁜 층덮힘성에서 오는 문제점을 해결하고자 층덮힘성이 우수한 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함)법에 의한 Ti 증착 방법이 이용되고 있다.
그러나, 콘택 식각후 CVD-Ti 증착 전까지의 대기중 노출로 인하여 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함) 등에 의한 습식 세정에도 불구하고 콘택 영역이 대기에 노출되는 시간이 경과함에 따라서 콘택저항이 급격히 증가하게 된다. 더불어 습식세정을 과도하게 실시함으로써 콘택홀의 크기가 증가되 후속 공정에서 주변 배선과 연결되어 단락되는 문제점도 발생하는 바, 예컨대 비트라인 콘택의 경우 스토리지노드 콘택과 단락된다.
한편, 최근에는 NF3가스를 이용하여 건식세정하는 방법이 연구되고 있으나 콘택 식각 후 대기 노출에 따른 콘택 저항은 습식 세정과 마찬가지로 크게 증가한다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 콘택 저항을 감소시키며, 주변 전극과의 전기적 단락을 방지하기에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판12 : 층간절연막
13 : 콘택홀
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 식각공정에 따른 상기 콘택홀 저면의 탄소화합불순물과 자연산화막을 제거하기 위해 수소를 포함하는 플라즈라처리하는 단계; 및 상기 수소를 포함하는 플라즈마 처리 후 잔류하는 상기 자연산화막을 제거하기 위해 불소기를 포함하는 가스를 이용하여 플라즈마 처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
바람직하게 본 발명의 상기 수소를 포함하는 플라즈마 처리하는 단계에서, 10SCCM 내지 5000SCCM의 수소와, 100SCCM 내지 500SCCM의 아르곤을 이용하는 것을 특징으로 하며,
상기 플라즈마 처리하는 단계에서 25℃ 내지 700℃의 온도와 0.5Torr 내지 100Torr의 압력 하에서 100W 내지 1KW의 RF파워를 사용하는 것을 특징으로 한다.
본 발명은 비트라인 또는 메탈 콘택에서 CVD-Ti 공정 적용시 콘택 저항 증가를 억제하기 위하여 수소가스 플라즈마를 처리를 1차로 실시한 후, NF3또는 ClF3등의 불소(F)기가 함유된 가스 분위기에서 2차로 플라즈마처리를 실시하여 콘택 저면애 잔존하는 탄소화합물 및 자연산화막을 제거하여 콘택저항을 개선시키며 또한 콘택홀 크기 증가의 억제에 의한 주변 배선과의 단락을 방지하는 것을 그 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(11) 상에 층간절연막(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 금속배선 또는 비트라인 등과 연결을 위한 콘택홀(13)을 형성한다.
한편, 오믹접촉층의 역할을 하는 금속막 즉, CVD-Ti 증착 공정을 위해서는 반드시 대기 중에 노출되는 과정이 필요한 바, 이는 콘택홀(13) 식각 및 금속막 증착을 수행하기 위해서는 반드시 대기 중에 노출되는 과정이 필요하기 때문이다. 따라서, 콘택홀(13) 식각 후 콘택홀(13) 저면의 실리콘 접합층은 대기에 노출되어 시간이 지남에 따라서 공기 중의 탄소화합물 및 불순물에 심각하게 오염되고 부도체인 자연산화막이 형성된다.
이러한 탄소 성분을 함유한 불순물들은 CVD-Ti 공정 진행시 비정상적인 Ti 또는 TiSi2의 성장을 유발하여 전류의 흐름을 차단하여 콘택 저항을 증가시킨다.
따라서, 도 1b에 도시된 바와 같이 전술한 탄소 함유 불순물들을 제거하기 위해 수소분위기에서 플라즈마 처리를 수행하여 콘택홀(130 저면의 오염 물질인 탄소화합 불순물을 제거한다. 즉, 플라즈마 상태의 수소이온들을 콘택홀(13) 저면의탄소 불순물 성분과 화학적으로 반응시켜 하이드로카본(CxHy) 형태로 발산시켜 완전히 제거한다.
이 때, 공정가스로는 H2(수소), Ar(아르곤)을 이용하며, 공정 온도는 25℃ ∼ 700℃를 유지하며, 공정압력은 0.5Torr ∼ 100Torr, RF 파워는 100W ∼ 1KW의 범위에서 수행하며, 전술한 수소는 10SCCM ∼ 5000SCCM, 아르곤은 100SCCM ∼ 500SCCM의 유량을 사용하는 것이 바람직하다.
계속해서, 도 1c에 도시된 바와 같이 콘택홀(13) 저면의 기판(10) 즉, 실리콘접합층 상부에서 탄소성분 함유 불순물 제거 후에 잔류하는 실리콘 자연 산화막을 제거하기 위해 NF3또는 ClF3등의 불소기가 함유된 가스 분위기에서 이차로 플라즈마 처리를 수행한다.
즉, 실리콘산화막은 불소이온과의 환원반응에 의해 SiFx+O2의 형태로 발산되어 제거된다.
이 때, 공정가스로는 전술한 불소기가 함유된 가스 이외에 아르곤 가스를 더 이용하며, 공정온도는 25℃ ∼ 700℃를 유지하며, 공정압력은 0.5Torr ∼ 100Torr, RF 파워는 100W ∼ 1KW의 범위에서 수행하며, NF3과 ClF3는 각각 10SCCM ∼ 5000SCCM, 아르곤은 100SCCM ∼ 500SCCM의 유량을 사용하는 것이 바람직하다.
다음으로, 도 1d에 도시된 바와 같이, 콘택홀(13)의 내벽 및 상부 표면을 따라 일정 두께의 금속막(14) 즉, CVD-Ti막과 콘택홀(13) 저면의 기판(10)과 접하는계면에 금속실리사이드(15) 예컨대, TiSi2막을 형성한다. 이 때, CVD-Ti막은 전술한 플라즈마 처리 장비 예컨대, 클러스터 툴 시스템(Cluster tool system)에서 일련의 과정으로 진행하거나 별도의 챔버에서도 진행할 수 있다.
이어서, CVD-TiN 증착 챔버에 기판(10)을 장입하고, 금속막(14)을 포함한 전면에 CVD-TiN 증착 공정을 수행하는 바, TiCl4/NH3소스를 이용하여 TiN 배리어막(16)을 증착한 다음, N2또는 NH3를 포함하는 가스를 플로우시킴으로써, TiN 배리어막(16) 내의 Cl계 불순물을 제거한다.
한편, 도면에 도시되지는 않았지만 CVD-W을 증착하여 콘택홀을 채운 후 식각 공정을 실시하여 이웃하는 콘택 배리어막과의 분리가 이루어진다.
전술한 본 발명은 비트라인 또는 메탈 콘택에서 CVD-Ti 공정 적용시 콘택 저항 증가를 억제하기 위하여 수소가스 플라즈마를 처리를 1차로 실시한 후, NF3또는 ClF3등의 불소(F)기가 함유된 가스 분위기에서 2차로 플라즈마처리를 실시하여 콘택 저면애 잔존하는 탄소화합물 및 자연산화막을 제거하여 콘택저항을 개선시키며 또한 콘택홀 크기 증가의 억제에 의한 주변 배선과의 단락을 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 콘택 형성시 콘택 저항과 전극간 단락을 방지할 수 있어, 궁극적으로 소자의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계;
    상기 식각공정에 따른 상기 콘택홀 저면의 탄소화합불순물과 자연산화막을 제거하기 위해 수소를 포함하는 플라즈라처리하는 단계; 및
    상기 수소를 포함하는 플라즈마 처리 후 잔류하는 상기 자연산화막을 제거하기 위해 불소기를 포함하는 가스를 이용하여 플라즈마 처리하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 수소를 포함하는 플라즈마 처리하는 단계에서, 10SCCM 내지 5000SCCM의 수소와, 100SCCM 내지 500SCCM의 아르곤을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 플라즈마 처리하는 단계에서 25℃ 내지 700℃의 온도와 0.5Torr 내지 100Torr의 압력 하에서 100W 내지 1KW의 RF파워를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 불소기를 포함하는 가스는 NF3또는 ClF3를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 불소기를 포함하는 가스를 이용하여 플라즈마 처리하는 단계에서 상기 NF3와 상기 ClF3는 10SCCM 내지 5000SCCM의 유량을 사용하며, 상기 아르곤은 100SCCM 내지 500SCCM의 유량을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 처리하는 단계에서 25℃ 내지 700℃의 온도와 0.5Torr 내지 100Torr의 압력 하에서 100W 내지 1KW의 RF파워를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 불소기를 포함하는 가스를 이용하여 플라즈마 처리하는 단계 후, 상기 콘택홀을 포함한 프로파일을 따라 화학기상증착법을 이용하여 Ti막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101068149B1 (ko) * 2004-01-08 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법

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Publication number Priority date Publication date Assignee Title
KR101068149B1 (ko) * 2004-01-08 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
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