KR20040015900A - 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법 - Google Patents

이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성한 후, 활성영역 상에 게이트 절연막을 형성하는 단계를 포함한다. 게이트 절연막을 포함하는 반도체기판 상에, 게이트 절연막의 소정영역을 노출시키는 포토레지스트 패턴을 형성한다. 이후, 불순물 영역 형성을 위한 이온 주입 공정 및 터널 절연막 형성을 위한 게이트 절연막 식각 공정을 차례로 실시한다. 이때, 이온 주입 공정 및 게이트 절연막 식각 공정은 상기 포토레지스트 패턴을 공통의 마스크로 사용하여 실시한다. 이렇게 형성되는 불순물 영역은 부유 불순물 영역 및 채널 불순물 영역을 포함한다. 또한, 게이트 절연막 식각 공정은 포토레지스트 패턴을 통해 노출되는 소자분리막을 리세스시킬 수도 있다. 이렇게 형성되는 장치는 채널 불순물 영역에서 이격된 부분의 소자분리막이 채널 불순물 영역에 인접한 부분의 소자분리막보다 더 높은 상부면을 갖는 것을 특징으로 한다.

Description

이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조 방법{Semiconductor Device Having electrically erasable programmable read-only memory(EEPROM) And Mask-ROM And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 이이피롬(EEPROM) 트랜지스터 및 마스크롬(MaskROM) 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
신분증, 신용카드 및 전자화폐 등과 같이, 여러 기능을 한 장의 카드에 담을 수 있는 스마트 카드(smart card)의 사용이 점차 확대되고 있다. 상기 스마트 카드는 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램을 내장하고 있다. 이에 따라, 상기 스마트 카드는 사용자 정보 및 거래 정보를 기록/저장(write/store)하기 위한 비휘발성 메모리 트랜지스터들과 프로그램을 수록(coding)하기 위한 마스크롬 트랜지스터들을 함께 구비한다. 이때, 상기 스마트 카드에서 사용되는 상기 비휘발성 메모리 트랜지스터는 통상적으로 안정된 정보 저장 특성을 갖는 FLOTOX(floating gate tunnel oxide)형 이이피롬(electrically erasable programmable read-only memory, EEPROM)이다. 또한, 상기 마스크롬 트랜지스터는 공핍형 또는 증가형 전계 효과 트랜지스터(depletion mode or enhancement mode MOSFET)를 주로 사용한다.
도 1 내지 도 4는 종래 기술에 따른 이이피롬 트랜지스터 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 소자분리막(20)을 형성한다. 상기 소자분리막(110)은 셀 어레이 영역(1) 및 마스크롬 영역(2)에서 각각 셀 활성영역 및 마스크롬 활성영역을 한정한다. 상기 셀 활성영역 및 상기 마스크롬 활성영역 상에 게이트 산화막(30)을 형성한다. 상기 게이트 산화막(30)이 형성된 반도체기판 상에, 상기 셀 및 마스크롬 활성영역의 각 소정영역을 노출시키는 개구부(45)들을 갖는 제 1 포토레지스트 패턴(40)을 형성한다. 이때, 상기 셀 활성영역을 노출시키는 개구부(45)는 부유 불순물 영역(floating doped region)을 정의하고, 상기 마스크롬 활성영역을 노출시키는 개구부(45)는 채널 불순물 영역(channel doped region)을 정의한다. 이후, 상기 제 1 포토레지스트 패턴(40)을 이온 주입 마스크로 사용하는 이온 주입 공정(50)을 실시한다. 이에 따라, 상기 셀 및 마스크롬 활성영역에는 각각 부유 불순물 영역(60) 및 채널 불순물 영역(65)이 형성된다.
도 2를 참조하면, 상기 제 1 포토레지스트 패턴(40)을 제거한 후, 그 결과물 상에 상기 셀 활성영역의 상기 게이트 산화막(30)을 노출시키는 개구부(75)를 갖는 제 2 포토레지스트 패턴(70)을 형성한다. 이때, 상기 제 2 포토레지스트 패턴(70)의 개구부(75)는 상기 부유 불순물 영역(60) 상의 상기 게이트 산화막(30)을 노출시킨다.
상기 제 2 포토레지스트 패턴(70)을 식각 마스크로 사용하여, 상기 개구부(75)를 통해 노출된 상기 게이트 산화막(30)을 식각한다. 이에 따라, 상기부유 불순물 영역(60)이 노출된다. 이때, 상기 제 2 포토레지스트 패턴(70)은 상기 마스크롬 영역(2)의 전면을 덮음으로써, 상기 마스크롬 영역(2)의 상기 게이트 산화막(30)과 상기 소자분리막(20)은 식각되지 않는다.
도 3을 참조하면, 상기 제 2 포토레지스트 패턴(70)을 제거한 후, 상기 노출된 부유 불순물 영역(60)에 터널 산화막(80)을 형성한다. 상기 터널 산화막(80)은 상기 노출된 반도체기판(10)을 열산화시키는 방법을 사용하여, 상기 게이트 산화막(30)보다 얇게 형성한다.
이러한 종래 기술에 따르면, 상기 부유 불순물 영역(60)과 상기 터널 산화막(80)은 서로 다른 포토레지스트 패턴들(40, 70)을 사용하여 형성된다. 이에 따라, 상기 부유 불순물 영역(60) 및 상기 터널 산화막(80)을 형성하기 위해서는 두번의 사진 공정이 요구된다. 하지만, 일련의 사진 공정들은 오정렬의 문제로부터 완전히 자유로울 수는 없으며, 단지 허용되는 공정 편차의 범위(tolerance limit of processing variation) 내에서 정확하게 정렬(align)되는 것이 요구될 뿐이다. 이에 따라, 상기 터널 산화막(80)은 상기 부유 불순물 영역(60)으로부터, 허용되는 공정 편차의 범위 내에서, 오정렬될 수 있다. 이러한 오정렬의 문제는 두개의 단위 셀들이 면대칭적으로(plane symmetrically) 배치되는 이이피롬에서, 셀 문턱 전압의 균일성(uniformity)을 교란하는 원인이 된다. 이는 인접하는 두개의 이이피롬 트랜지스터를 도시하는 아래 도 4를 통해 더욱 상세하게 설명하기로 한다.
도 4를 참조하면, 상기 터널 산화막(80)을 형성한 후, 상기 셀 활성영역을 가로지르는 메모리 게이트(92) 및 선택 게이트(94)를 형성한다. 인접하는 두개의상기 메모리 게이트들(92) 사이의 셀 활성영역에는 공통 소오스 영역(85s)이 형성된다. 인접하는 두개의 상기 선택 게이트들(94) 사이의 셀 활성영역에는 드레인 영역(85d)이 형성된다. 상기 메모리 및 선택 게이트(92, 94)를 포함하는 반도체기판은 층간절연막(96)으로 덮여진다. 상기 드레인 영역(85d)에는 상기 층간절연막(96)을 관통하여 콘택/배선(98)이 접속된다.
이때, 도 3에서 설명한 것처럼, 상기 부유 불순물 영역(60) 및 상기 터널 산화막(80) 형성을 위한 사진 공정들 사이에는 오정렬이 발생할 수 있다. 이에 따라, 상기 부유 불순물 영역(60)과 상기 공통 소오스 영역(85s) 사이의 거리, 즉 좌우 셀 트랜지스터들의 각 채널 길이는 서로 달라질 수 있다(lL1≠lL2). 특히, 상기 이이피롬 셀 트랜지스터들이 면대칭적 구조를 가질 경우, 상기 오정렬에 따른 부작용은 증폭된다. 즉, 상기 부유 불순물 영역(60)과 상기 터널 산화막(80)을 형성하는 공정들에서의 정렬 편차가 δ일 경우, 상기 셀 트랜지스터들의 좌우 채널 길이의 차이는 2δ가 된다(| lL1-lL2|= 2δ). 면대칭적 구조를 갖는 좌우 이이피롬 셀에서, 채널 길이의 이러한 변화는 BTBT(Band-To-Band Tunneling)에 따른 셀 트랜지스터들의 문턱 전압(threshold voltage)의 변화를 유발한다.
또한, 사진 공정은 일반적으로 비용이 많이 소모되는 반도체 장치의 제조 단계이다. 따라서, 반도체 장치의 제조 비용 감소를 위해서는 상기 사진 공정의 단계 수를 줄이는 것이 필요하다. 이를 위해, 상기 부유 불순물 영역(60) 및 상기 터널 산화막(80)을 형성하기 위해 실시되는 두번의 사진 공정을 한단계로 줄일 수 있는방법은 반도체 장치의 제조 비용을 절감하는 방법을 제공할 것이다.
본 발명이 이루고자 하는 기술적 과제는 터널 산화막이 부유 불순물 영역에 오정렬되는 문제를 예방할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 한단계의 사진 공정을 사용하여 부유 불순물 영역 및 터널 산화막을 형성하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 면대칭적 구조를 갖는 이이피롬 셀 트랜지스터들을 구비하는 반도체 장치를 제공하는 데 있다.
도 1 내지 도 4는 종래 기술에 따른 이이피롬(EEPROM) 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 5는 일반적인 이이피롬 트랜지스터를 나타내는 평면도이다.
도 6은 일반적인 마스크롬 트랜지스터를 나타내는 평면도이다.
도 7은 본 발명의 바람직한 실시예에 따른 이이피롬 트랜지스터를 나타내는 사시도이다.
도 8a는 본 발명의 바람직한 일 실시예에 따른 마스크롬 트랜지스터를 나타내는 사시도이다.
도 8b는 본 발명의 바람직한 다른 실시예에 따른 마스크롬 트랜지스터를 나타내는 사시도이다.
도 9 내지 도 17은 본 발명의 바람직한 일 실시예에 따른 이이피롬 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
도 18 내지 도 20은 본 발명의 바람직한 다른 실시예에 따른 이이피롬 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 이이피롬 및 마스크롬을 구비하는 반도체 장치를 제공한다. 이 장치는 반도체기판의 소정영역에 형성되어 셀 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막, 그리고 상기 마스크롬 활성영역의 소정영역에 형성된 채널 불순물 영역을 포함한다. 상기 채널 불순물 영역이 형성된 상기 마스크롬 활성영역에는 그 상부를 가로지르는 복수개의 마스크롬 게이트들이 배치된다. 상기 마스크롬 게이트 및 상기 마스크롬 활성영역 사이에는 마스크롬 게이트 절연막이 개재된다. 이때, 상기 소자분리막은 상기 채널 불순물 영역에서 이격된 부분보다 상기 채널 불순물 영역에 인접한 부분에서 더 낮은 상부면을 갖는 것을 특징으로 한다.
상기 셀 활성영역 및 상기 소자분리막 상에는 이들을 가로지르는 센스 라인및 선택 라인이 더 배치될 수도 있다. 상기 센스 라인은 정보를 저장하기 위한 비휘발성 소자를 구성하며, 차례로 적층된 부유 게이트, 게이트 층간절연막 및 제어 게이트로 이루어진다. 이때, 상기 부유 게이트는 상기 소자분리막 상에서 단절되고, 상기 게이트 층간절연막은 상기 단절된 부유 게이트 사이의 상기 소자분리막의 상부면과 상기 부유 게이트의 측벽 및 상부면을 덮는다.
상기 부유 게이트는 다결정 실리콘으로 이루어지고, 상기 게이트 층간절연막은 산화막-질화막-산화막(ONO)로 이루어지고, 상기 제어 게이트는 차례로 적층된 다결정 실리콘 및 실리사이드로 이루어지는 것이 바람직하다. 이때, 상기 마스크롬 게이트는 상기 부유 게이트 또는 상기 제어 게이트와 화학적 조성 및 두께가 동일한 물질로 이루어지는 것이 바람직하다.
상기 선택 라인은 차례로 적층된 하부 선택 게이트, 선택 게이트 층간절연막 및 상부 선택 게이트로 이루어진다. 이때, 상기 하부 선택 게이트, 상기 선택 게이트 층간절연막 및 상기 상부 선택 게이트는 각각 상기 부유 게이트, 상기 게이트 층간절연막 및 상기 제어 게이트와 화학적 조성 및 두께가 동일한 물질들로 이루어지는 것이 바람직하다. 또한, 상기 하부 선택 게이트 및 상부 선택 게이트는 전기적으로 서로 연결되는 것이 바람직하다.
상기 센스 라인과 상기 셀 활성영역 및 상기 선택 라인과 상기 셀 활성영역 사이에는 게이트 절연막이 더 배치된다. 상기 마스크롬 게이트 절연막은 상기 게이트 절연막과 동일한 화학 조성 및 두께를 갖는 실리콘 산화막을 포함할 수 있다. 이 경우에, 상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역이 형성되지 않은 상기 마스크롬 활성영역 상에 형성된다. 또는, 상기 마스크롬 게이트 절연막은 통상적으로 주변회로 영역에 형성되는 저전압 게이트 산화막일 수도 있다. 이 경우 상기 마스크롬 게이트 절연막은 상기 게이트 절연막보다 얇은 두께를 가지며, 상기 마스크롬 활성영역에서 균일한 두께를 갖는다. 한편, 상기 센스 라인과 상기 셀 활성영역 사이에는 상기 게이트 절연막에 의해 둘러싸이는 터널 절연막이 더 개재될 수 있다. 상기 터널 절연막은 소위 FN 터널링이 용이하게 이루어질 수 있도록, 상기 게이트 절연막보다 얇은 두께를 갖는 것이 바람직하다. 이때, 상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역 상에 형성되어, 상기 터널 절연막과 동일한 화학 조성 및 두께를 갖는 실리콘 산화막을 포함할 수도 있다.
상기 센스 라인 하부의 상기 셀 활성영역 내에는 상기 터널 절연막의 아래면을 둘러싸는 부유 불순물 영역이 더 형성될 수 있다. 이때, 상기 부유 불순물 영역은 상기 채널 불순물 영역과 동일한 불순물 종류, 농도 및 깊이를 갖는 것이 바람직하다.
상기 마스크롬 활성영역 상에서, 상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역이 형성되지 않은 영역보다 상기 채널 불순물 영역이 형성된 영역에서 더 얇게 형성될 수 있다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 터널 산화막 및 부유 불순물 영역을 동일한 한개의 마스크로 형성하는, 이이피롬 및 마스크롬을 구비하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 셀 어레이 영역 및 마스크롬 영역을 구비하는 반도체기판에, 셀 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성한 후, 상기 반도체기판 상에 게이트 절연막을 형성하고, 그 결과물 상에 상기 게이트 절연막의 소정영역을 노출시키는 개구부를 갖는 제 1 포토레지스트 패턴을 형성하는 단계를 포함한다. 이후, 상기 제 1 포토레지스트 패턴을 이온 주입 마스크로 사용하는 제 1 불순물 주입 공정을 실시하여, 상기 개구부 하부의 상기 셀 활성영역에 부유 불순물 영역을 형성하고, 다시 상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 게이트 절연막을 식각함으로써 상기 부유 불순물 영역을 노출시킨다. 이후, 상기 제 1 포토레지스트 패턴을 제거한 후, 상기 노출된 부유 불순물 영역에 터널 절연막을 형성한다.
상기 게이트 절연막은 상기 셀 활성영역 및 상기 마스크롬 활성영역에서 동시에 형성되며, 상기 터널 절연막보다 두껍게 형성된다. 이때, 상기 게이트 절연막 및 상기 터널 절연막은 상기 반도체기판을 열산화시키는 방법으로 형성한 실리콘 산화막인 것이 바람직하다.
상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 소정영역에서는 상기 게이트 절연막 만을 노출시키고, 상기 마스크롬 영역의 소정영역에서는 상기 게이트 절연막 및 상기 소자분리막을 함께 노출시키도록 형성하는 것이 바람직하다. 또한, 상기 부유 불순물 영역을 형성하는 단계는 상기 제 1 포토레지스트 패턴을 이온 주입 마스크로 사용하는 것이 바람직하다. 이에 따라, 상기 부유 불순물 영역을 형성하는 동안, 상기 마스크롬 활성영역에는 채널 불순물 영역이 동시에 형성된다. 이에 더하여, 상기 부유 불순물 영역을 노출시키는 단계 역시 상기 제 1 포토레지스트 패턴을 식각 마스크로 재사용하는 것이 바람직하다. 이에 따라, 상기 부유 불순물 영역 및 상기 채널 불순물 영역은 동시에 노출된다. 한편, 앞서 설명한 것처럼, 상기 마스크롬 영역의 상기 게이트 절연막 및 상기 소자분리막은 상기 제 1 포토레지스트 패턴의 개구부를 통해 함께 노출된다. 이에 따라, 상기 부유 불순물 영역을 노출시키는 동안, 상기 마스크롬 영역의 상기 게이트 절연막 및 상기 소자분리막이 함께 식각될 수 있다. 그 결과로서, 상기 소자분리막의 상부면은 상기 제 1 포토레지스트 패턴에 의해 덮힌 영역보다 상기 제 1 포토레지스트 패턴의 개구부를 통해 노출된 영역에서 더 낮아진다. 상기 터널 절연막은 상기 노출된 채널 불순물 영역 및 부유 불순물 영역에 동시에 형성될 수 있다.
상기 터널 절연막을 형성한 후, 상기 셀 활성영역을 가로지르는 센스 라인 및 선택 라인을 형성하고, 상기 마스크롬 활성영역을 가로지르는 마스크롬 게이트를 형성하는 단계를 더 실시한다.
상기 센스 라인 및 상기 선택 라인을 형성하는 단계는 상기 터널 절연막을 포함하는 반도체기판 전면에 하부 도전막을 형성하고, 이를 패터닝하여 상기 소자분리막의 상부면을 노출시키는 개구부를 형성한 후, 그 결과물 전면을 덮는 게이트 층간절연막을 형성하는 단계를 포함하는 것이 바람직하다. 이후, 상기 게이트 층간절연막 상에 상부 도전막을 형성하고, 상기 상부 도전막, 상기 게이트 층간절연막 및 상기 하부 도전막을 차례로 패터닝한다. 이렇게 형성되는 상기 센스 라인 및 선택 라인은 상기 셀 활성영역 및 상기 소자분리막을 가로지르되, 상기 센스 라인은 상기 개구부를 지난다.
한편, 상기 마스크롬 게이트를 형성하는 단계는 상기 상부 도전막을 형성하기 전에 상기 마스크롬 활성영역의 상부면이 노출되도록, 상기 게이트 층간절연막 및 상기 하부 도전막을 차례로 패터닝하는 단계를 더 포함하는 것이 바람직하다. 이후, 상기 노출된 마스크롬 활성영역의 상부면에 저전압 게이트 산화막을 형성한다. 또한, 상기 상부 도전막을 형성한 후에는, 상기 저전압 게이트 산화막이 노출되도록 상기 마스크롬 영역에서 상기 상부 도전막을 제거한다. 이때, 상기 상부 도전막을 제거하는 단계는 상기 패터닝된 게이트 층간절연막 및 상기 저전압 게이트 산화막에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 마스크롬 게이트를 형성하는 단계는 다른 방법으로 형성될 수도 있다. 즉, 상기 상부 도전막을 형성하기 전에 상기 마스크롬 활성영역의 상부면을 노출시킨 후, 상기 노출된 마스크롬 활성영역에 저전압 게이트 산화막을 형성하는 단계를 포함하는 것이 바람직하다. 상기 저전압 게이트 산화막을 포함하는 반도체기판의 전면에 상기 상부 도전막을 형성한 후, 이를 패터닝하여 상기 마스크롬 활성영역을 가로지르는 상부 도전막 패턴을 형성한다. 한편, 상기 마스크롬 영역에서 상기 소자분리막은 상기 마스크롬 활성영역을 노출시키는 동안 리세스될 수도 있다.
상기 상부 도전막을 패터닝하는 단계는 상기 센스 라인 및 상기 선택 라인을 형성하는 단계를 이용하는 것이 바람직하다. 또한, 상기 제 1 불순물 주입 공정은 불순물 이온들을 상기 반도체기판에 대해 경사지게 주입하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 및 도 6은 각각 일반적인 이이피롬 트랜지스터 및 마스크롬 트랜지스터를 나타내는 평면도들이다. 도 7 및 도 8a는 본 발명의 바람직한 실시예에 따른 이이피롬 트랜지스터 및 마스크롬 트랜지스터를 나타내는 사시도들이다.
도 5 및 도 7을 참조하면, 반도체기판(100)의 소정영역에 셀 활성영역(cell active region)을 한정하는 소자분리막(110)이 배치된다. 상기 소자분리막(110)을 포함하는 반도체기판 상에는, 상기 셀 활성영역 및 상기 소자분리막(110)을 가로지르는 센스 라인(230) 및 선택 라인(235)이 배치된다.
상기 센스 라인(230)은 차례로 적층된 부유 게이트(177), 게이트 층간절연막 패턴(197) 및 제어 게이트(215)로 구성된다. 상기 부유 게이트(177)는 상기 셀 활성영역을 가로지르되, 이웃하는 셀 활성영역까지 연장되지 않고 상기 소자분리막(110) 상에서 단절된다. 이에 비해, 상기 게이트 층간절연막(197)은 상기 단절된 부유 게이트(177)들을 덮으면서, 상기 셀 활성영역 및 상기 소자분리막(110)을 가로지른다. 상기 부유 게이트(177)는 다결정 실리콘막인 것이 바람직하고, 상기 게이트 층간절연막(197)은 차례로 적층된 산화막-질화막-산화막(oxide-nitride-oxide, ONO)인 것이 바람직하다. 상기 제어 게이트(215)는 차례로 적층된 다결정 실리콘막(216) 및 실리사이드(218)로 이루어지는 것이 바람직하다. 상기 실리사이드(218)의 상부에는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막과 같은 절연막이 더 적층될 수도 있다.
상기 선택 라인(235)는 차례로 적층된 하부 선택 게이트(179), 선택 게이트 층간절연막(198) 및 상부 선택 게이트(225)로 구성된다. 이때, 상기 하부 선택 게이트(179), 선택 게이트 층간절연막(198) 및 상부 선택 게이트(225)는 각각 상기 부유 게이트(177), 게이트 층간절연막(197) 및 제어 게이트(215)와 동일한 화학적 조성 및 두께를 갖는 물질막이다. 따라서, 상기 상부 선택 게이트(225)는 상기 제어 게이트(215)와 마찬가지로, 차례로 적층된 다결정 실리콘 패턴(226) 및 실리사이드 패턴(228)으로 이루어지는 것이 바람직하다. 상기 하부 선택 게이트(179) 및 상부 선택 게이트(225)는 소정영역에서 전기적으로 연결된다.
상기 센스 라인(230) 및 상기 셀 활성영역 사이에는 터널 절연막(160)이 개재된다. 상기 터널 절연막(160)은 대략 12 내지 150Å의 두께를 갖는다. 상기 셀 활성영역 상에는 상기 터널 절연막(160)을 둘러싸는 게이트 절연막(120)이 개재되어, 상기 센스 라인(230)과 상기 반도체기판(100)을 절연시킨다. 상기 게이트 절연막(120)은 상기 선택 라인(235)과 상기 셀 활성영역 사이에도 개재된다. 이때, 상기 게이트 절연막(120)은 상기 터널 절연막(160)보다 두껍고, 바람직하게는 200 내지 400Å의 두께이다.
상기 터널 절연막(160) 아래의 상기 셀 활성영역에는 부유 불순물영역(floating doped region, 150)이 배치된다. 이때, 상기 부유 불순물 영역(150)은 상기 센스 라인(230)와 상기 선택 라인(235) 사이의 상기 셀 활성영역으로 연장될 수도 있다. 하지만, 상기 부유 불순물 영역(150)이 상기 센스 라인(230) 하부의 셀 활성영역 전부에 형성되는 것은 아니다. 즉, 상기 센스 라인(230) 하부의 셀 활성영역에는 상기 부유 불순물 영역(150)이 형성되지 않는 영역이 배치되며, 이 영역은 이이피롬 셀 트랜지스터의 채널 영역으로 사용된다. 상기 부유 불순물 영역(150)은 상기 셀 활성영역과 다른 도전형의 불순물을 포함하는 것이 바람직하다. 상기 부유 불순물 영역(150)의 불순물의 농도는 1018내지 1020atoms/㎤ 인 것이 바람직하다.
서로 인접한 상기 센스 라인(230) 사이의 셀 활성영역 및 서로 인접하는 상기 선택 라인들(235) 사이의 셀 활성영역에는, 각각 이이피롬 셀 트랜지스터의 소오스 및 드레인으로 사용되는 불순물 영역들(240)이 배치된다. 또한, 상기 센스 라인(230) 및 상기 선택 라인(235) 사이의 셀 활성영역에는 고전압 불순물 영역(245)이 배치된다.
도 6 및 도 8a를 참조하면, 반도체기판(100)의 소정영역에 마스크롬 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 마스크롬 활성영역 상에는 마스크롬 게이트 절연막이 배치된다. 상기 마스크롬 게이트 절연막은 도 7에서 설명한, 서로 다른 두께를 갖는 터널 절연막(160) 또는 게이트 절연막(120)으로 이루어질 수 있다. 이에 따라, 상기 마스크롬 게이트 절연막은 위치에 따라 서로 다른 두께를 갖는 실리콘 산화막이다. 상기 터널 절연막(160)은 12 내지 150Å의 두께이고, 상기 게이트 절연막(120)은 200 내지 400Å의 두께인 것이 바람직하다.
상기 마스크롬 게이트 절연막 상에는 상기 마스크롬 활성영역 및 상기 소자분리막(110)을 가로지르는 마스크롬 게이트(199)가 배치된다. 상기 마스크롬 게이트(199)는 화학적 조성 및 두께에서 도 7에서 설명한 이이피롬 셀 트랜지스터의 부유 게이트(177)와 동일하다. 상기 마스크롬 게이트(199) 주변의 상기 마스크롬 활성영역에는 실리콘 산화막으로 이루어지는 저전압 게이트 절연막(200)이 배치될 수도 있다. 상기 저전압 게이트 절연막(200)은 상기 게이트 절연막(120)보다는 얇고, 상기 터널 절연막(160)보다는 두꺼운 두께인 것이 바람직하다.
상기 터널 절연막(160) 아래의 상기 마스크롬 활성영역에는 채널 불순물 영역(155)이 배치된다. 상기 채널 불순물 영역(155)은 상기 마스크롬 활성영역과 다른 도전형의 불순물을 포함한다. 한편, 상기 채널 불순물 영역(155)은 상기 게이트 절연막(120)의 아래에는 배치되지 않는다. 이에 따라, 상기 채널 불순물 영역(155)은 상기 마스크롬 게이트(199)의 아래에 배치되거나 그렇지 않을 수 있으며, 이러한 차이는 마스크롬 트랜지스터의 문턱 전압을 달라지게 한다. 이러한 문턱 전압의 차이를 이용하는 것이 마스크롬 트랜지스터의 원리이다. 깊이, 포함된 불순물의 농도 및 종류에서, 상기 채널 불순물 영역(155)은 도 7에서 설명한 부유 불순물 영역(150)과 동일하다.
상기 채널 불순물 영역(155)에 인접하는 상기 소자분리막(110)에는 리세스된 부분(111)이 형성된다. 상기 리세스된 부분(111)의 상부면은 리세스되지 않은 소자분리막(110)의 상부면보다 적어도 상기 게이트 절연막(120)의 두께만큼 더 낮다. 상기 리세스되지 않은 소자분리막(110)은 상기 채널 불순물 영역(155)이 형성되지 않은, 즉 상기 게이트 절연막(120)에 인접한 영역에 배치된다. 따라서, 본 발명에 따르면, 상기 채널 불순물 영역(155)의 유무에 따라, 그 상부의 상기 마스크롬 게이트 절연막(160, 120)의 두께가 달라진다. 이에 더하여, 상기 소자분리막(110)에 상기 리세스된 부분(111)이 형성되는지의 여부는, 상기 소자분리막(110)의 주변에 상기 채널 불순물 영역(155)이 배치되는가에 따라 결정된다.
상기 마스크롬 게이트(199) 사이의 반도체기판(100)에는 마스크롬 트랜지스터의 소오스/드레인으로 사용되는 불순물 영역들(240)이 배치된다.
도 8b는 본 발명의 바람직한 다른 실시예에 따른 마스크롬 트랜지스터를 나타내는 사시도이다. 이 실시예에서 소자분리막(110), 채널 불순물 영역(155) 및 불순물 영역(240)은 도 8a에서 설명한 실시예에서와 동일하므로, 이에 대한 상세한 설명은 최소화한다.
도 6 및 도 8b를 참조하면, 상기 소자분리막(110)에 의해 한정되는 마스크롬 활성영역 상에는 균일한 두께를 갖는 마스크롬 게이트 절연막(300)이 배치된다. 상기 마스크롬 게이트 절연막(300)은 도 8a에서 설명한 저전압 게이트 절연막(200)과 동일한 두께의 실리콘 산화막인 것이 바람직하다. 상기 마스크롬 활성영역 및 상기 소자분리막(110)을 가로지르는 마스크롬 게이트(310)가 배치된다. 이 실시예에서, 상기 마스크롬 게이트(310)는 도 8a에서 설명한 제어 게이트(215) 또는 상부 선택 게이트(225)와 동일한 두께 및 화학적 조성을 갖는 물질로 이루어지는 것이 바람직하다.
상기 마스크롬 활성영역의 소정영역에는 도 8a에서 설명한 상기 채널 불순물 영역(155)이 배치된다. 이때, 상기 마스크롬 게이트(310)는 상기 채널 불순물 영역(155)의 상부를 지날 수도 있다. 상기 채널 불순물 영역(155)에 인접하는 상기 소자분리막(110)에는 도 8a에서 설명한 리세스된 부분(111)보다 더 낮은 상부면을 갖는 깊은 리세스 부분(112)이 형성된다. 이때, 상기 채널 불순물 영역(155)이 형성되지 않은 영역에 인접하는 상기 소자분리막(110)에는 상기 셀 활성영역의 소자분리막(도7, 110)보다 낮은 상부면을 갖는 낮은 리세스 부분(113)이 형성된다. 상기 깊은 리세스 부분(112)은 상기 낮은 리세스 부분(113)보다 적어도 상기 게이트 절연막(도 7, 120)의 두께만큼 낮은 상부면을 가질 수 있다. 또한, 상기 낮은 리세스 부분(113)은 적어도 상기 셀 활성영역의 소자분리막(도 7, 110)보다 적어도 상기 게이트 절연막(도 7, 120)의 두께만큼 낮은 상부면을 가질 수 있다.
도 9 내지 도 17는 본 발명의 바람직한 일 실시예에 따른 이이피롬의 셀 트랜지스터 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다. 도 18 내지 도 20는 본 발명의 바람직한 다른 실시예에 따른 이이피롬의 셀 트랜지스터 및 마스크롬 트랜지스터를 구비하는 반도체 장치의 제조 방법을 나타내는 공정단면도들이다. 도 9 내지 도 20에 있어서, 도면들의 중앙에 도시된 절단선을 기준으로 좌측은 도 5의 I-I'을 따라 보여지는 단면들을 나타내고, 우측은 도 6의 Ⅱ-Ⅱ'을 따라 보여지는 단면들을 나타낸다. 즉, 도 9 내지 도 20은 동일한 공정 단계에서 보여지는, 이이피롬의 셀 트랜지스터(좌측)와 마스크롬트랜지스터(우측)의 단면들을 나타낸다.
도 5, 도 6 및 도 9를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 셀 어레이 영역(1) 및 마스크롬 영역(2)에서 각각 셀 활성영역 및 마스크롬 활성영역을 한정한다. 상기 셀 어레이 영역(1)은 FLOTOX형 이이피롬의 셀 트랜지스터들이 형성되는 영역이고, 상기 마스크롬 영역(2)은 복수개의 마스크롬 트랜지스터들이 형성되는 영역이다. 상기 소자분리막(110)은 로코스(LOCOS, local oxidation of silicon) 기술 또는 트렌치(trench) 기술을 사용하여 형성하는 것이 바람직하다. 일반적으로, 상기 소자분리막(110)은 상기 반도체기판(100)보다 높은 상부면을 갖도록 형성된다.
상기 셀 활성영역 및 상기 마스크롬 활성영역을 덮는 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 상기 반도체기판(100)을 열산화시키는 방법으로 형성한 실리콘 산화막으로, 200 내지 300Å의 두께인 것이 바람직하다. 상기 게이트 절연막(120)을 구비하는 반도체기판 상에, 상기 셀 어레이 영역(1) 및 상기 마스크롬 영역(2)의 소정영역을 노출시키는 개구부(135)를 갖는 제 1 포토레지스트 패턴(130)을 형성한다.
이때, 상기 제 1 포토레지스트 패턴(130)은 후속 공정에서 형성될 부유 불순물 영역, 채널 불순물 영역 및 터널 절연막을 정의하는, 공통의 마스크 역할을 한다. 이에 따라, 상기 셀 어레이 영역(1)에 형성되는 상기 개구부(135)는 상기 게이트 절연막(120) 만을 노출시키도록, 상기 소자분리막(110)으로부터 이격되어 형성된다. 이에 비해, 상기 마스크롬 영역(2)에 형성되는 상기 개구부(135)는 상기 게이트 절연막(120) 및 그에 인접하는 소자분리막(110)을 함께 노출시킨다.
도 5, 도 6 및 도 10을 참조하면, 상기 제 1 포토레지스트 패턴(130)을 마스크로 사용하는 제 1 이온 주입 공정(140)을 실시한다. 이에 따라, 상기 셀 활성영역 및 상기 마스크롬 활성영역에는 각각 부유 불순물 영역(150) 및 채널 불순물 영역(155)이 형성된다. 앞서 설명한 것처럼, 상기 부유 및 채널 불순물 영역(150, 155)은 상기 개구부(135)에 의해 그 위치가 결정된다.
상기 제 1 이온 주입 공정(140)은 상기 셀 활성영역 및 상기 마스크롬 활성영역과 다른 도전형의 불순물을 사용하여 실시한다. 또한, 상기 제 1 이온 주입 공정(140)은 상기 반도체기판(100)에 대해 상기 주입되는 불순물의 입사 방향이 대략 7 내지 45°의 경사를 갖도록 실시하는 것이 바람직하다. 이에 따라, 상기 부유 불순물 영역(150)은 상기 셀 활성영역에서의 상기 개구부(135)보다 넓은 폭으로 형성된다. 이러한 폭 확장의 현상은 상기 채널 불순물 영역(155)에서도 동일하게 나타날 수 있다.
한편, 상기 채널 불순물 영역(155)의 유무에 따라, 마스크롬 트랜지스터는 "온(On)" 또는 "오프(Off)" 상태를 갖는다. 따라서, 상기 채널 불순물 영역(155)은 상기 마스크롬 활성영역의 전면에 형성되는 것이 아니라, 소정의 위치에 국소적(local)으로 형성된다. 상기 채널 불순물 영역(155) 상에 형성되는 마스크롬 트랜지스터는 일반적으로 "온(On)" 상태를 갖는, 공핍형 MOSFET이 된다.
도 5, 도 6 및 도 11을 참조하면, 상기 제 1 포토레지스트 패턴(130)을 다시 식각 마스크로 사용하여, 상기 개구부(135)를 통해 노출된 게이트 절연막(120)을식각한다. 이에 따라, 상기 셀 어레이 영역 및 상기 마스크롬 영역에는 각각 상기 부유 불순물 영역(150) 및 상기 채널 불순물 영역(155)의 상부면이 노출된다.
그런데, 앞서 설명한 것처럼, 상기 개구부(135)는 상기 마스크롬 활성영역 뿐만이 아니라 상기 채널 불순물 영역(155)에 인접한 상기 소자분리막(110)의 상부면도 함께 노출시킨다. 이에 따라, 상기 게이트 절연막(120)과 동일하게 실리콘 산화막으로 형성된 상기 소자분리막(110)은 상기 식각 공정에서 상기 게이트 절연막(120)과 함께 식각된다. 그 결과, 상기 개구부(135) 아래에 노출된 상기 소자분리막(110)은 상기 게이트 절연막(120)의 식각 두께만큼 리세스된다. 즉, 상기 채널 불순물 영역(155)에 인접하는 상기 소자분리막(110)에는 리세스된 부분(111)이 형성된다. 상기 리세스된 부분(111)은 상기 식각 공정이 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 과도 식각의 방법으로 실시될 경우, 상기 게이트 절연막(120)의 식각 두께 이상으로 리세스될 수도 있다.
도 5, 도 6 및 도 12를 참조하면, 상기 제 1 포토레지스트 패턴(130)을 제거하여, 상기 소자분리막(110) 및 상기 게이트 절연막(120)을 노출시킨다. 이후, 노출된 상기 부유 불순물 영역(150) 및 상기 채널 불순물 영역(155) 상에 터널 절연막(160)을 형성한다. 상기 터널 절연막(160)은 열산화를 통해 형성한 실리콘 산화막으로, 12 내지 150Å의 두께인 것이 바람직하다.
상기 마스크롬 영역(2)에서, 상기 터널 절연막(160)은 상기 게이트 절연막(120)과 함께 마스크롬 게이트 절연막을 구성한다. 이때, 상기 터널 절연막(160)은 상기 채널 불순물 영역(155) 상에만 형성된다. 상기 채널 불순물 영역(155)이 형성되지 않은 상기 마스크롬 활성영역은 상기 게이트 절연막(120)으로 덮인다. 이에 따라, 상기 마스크롬 게이트 절연막은 균일하지 않은 두께를 갖는다.
한편, 상기 제 1 포토레지스트 패턴(130)은 상기 부유 및 채널 불순물 영역(150, 155) 형성을 위한 이온 주입 마스크로서 뿐만이 아니라, 상기 터널 절연막(160) 형성을 위한 식각 마스크로도 사용된다. 이에 따라, 본 발명의 방법은 두단계의 사진 공정을 사용하는 종래 기술에 비해 공정 단계의 수를 감소시킬 수 있다. 또한, 동일한 마스크로 사용하는 본 발명의 방법은 서로 다른 마스크 패턴을 사용하여 상기 부유 불순물 영역(150)과 상기 터널 절연막(160)을 형성할 경우 발생하는 오정렬의 문제를 예방한다. 즉, 본 발명에 따르면 상기 부유 불순물 영역(150)에 상기 터널 절연막(160)을 정확하게 정렬하는 것이 가능하다. 이에 따라, 셀 문턱 전압의 비대칭성(불균일성)의 문제를 해결할 수 있다.
한편, 본 발명의 방법에 따르면, 앞서 상세하게 설명한 것처럼, 상기 마스크롬 영역(2)에서의 상기 마스크롬 게이트 절연막 및 상기 소자분리막(110)은 상기 채널 불순물 영역(155)의 유무에 따라 다른 특징을 갖는다. 즉, 상기 채널 불순물 영역(155)의 유무에 따라, 상기 마스크롬 게이트 절연막은 서로 다른 두께를 갖는 상기 터널 절연막(160) 또는 상기 게이트 절연막(120)일 수 있다. 또한, 상기 소자분리막(110)이 상기 채널 불순물 영역(155)에 인접하는지에 따라, 상기 리세스된 부분(111)이 형성될 것인지의 여부가 결정된다.
도 5, 도6 및 도 13을 참조하면, 상기 터널 절연막(160)을 포함하는 반도체기판 전면에, 하부 도전막(170)을 형성한다. 상기 하부 도전막(170) 상에, 상기 셀어레이 영역(1)의 소정영역을 노출시키는 개구부(185)를 갖는 제 2 포토레지스트 패턴(180)을 형성한다. 이때, 상기 제 2 포토레지스트 패턴(180)은 상기 마스크롬 영역(2)의 전면을 덮는다. 이후, 상기 제 2 포토레지스트 패턴(180)을 식각 마스크로 사용하여 상기 하부 도전막(170)을 패터닝함으로써, 상기 소자분리막(110)의 상부면을 노출시키는 개구부(175)를 형성한다.
상기 하부 도전막(170)은 다결정 실리콘으로 형성하는 것이 바람직하다. 또한, 상기 하부 도전막(170)의 상기 개구부(175)는 이이피롬 셀 트랜지스터의 부유 게이트(floating gate)를 형성하기 위해, 미리 패터닝된 부분에 해당한다. 즉, 상기 부유 게이트는 다른 도전 패턴들로부터 절연(isolated)되도록, 통상, 평면적으로 사각형이다. 이처럼 평면적으로 사각형의 패턴은 상기한 바와 같이 미리 패터닝된 일 방향의 개구부를 형성한 후, 직교하는 방향으로 또다른 개구부를 형성하는 단계를 통해 형성하는 것이 바람직하다. 상기 개구부(175)는 이처럼 미리 패터닝된 일방향의 개구부의 역할을 한다.
도 5, 도 6 및 도 14를 참조하면, 상기 제 2 포토레지스트 패턴(180)을 제거하여 상기 하부 도전막(170)을 노출시킨다. 상기 하부 도전막(170)을 포함하는 반도체기판 전면에 게이트 층간절연막을 콘포말하게 형성한다. 상기 게이트 층간절연막은 차례로 적층된 산화막-질화막-산화막(oxide-nitride-oxide, ONO)인 것이 바람직하다.
상기 게이트 층간절연막 상에, 상기 마스크롬 영역(2)에서 상기 게이트 층간절연막을 노출시키는 제 3 포토레지스트 패턴(도시하지 않음)을 형성한다. 이때,상기 제 3 포토레지스트 패턴은 후속 마스크롬 게이트 형성 공정에서 식각 마스크로 사용된다. 따라서, 상기 제 3 포토레지스트 패턴은 상기 셀 어레이 영역(1)의 전면을 덮는 것이 바람직하다.
상기 제 3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 층간절연막 및 상기 하부도전막(170)을 차례로 식각함으로써, 하부 도전 패턴(176) 및 게이트 층간절연막 패턴(195)를 형성한다. 이때, 상기 하부 도전 패턴(176) 및 상기 게이트 층간절연막 패턴(195)은 상기 마스크롬 영역(2)에서 마스크롬 게이트(199)을 구성한다. 상기 마스크롬 게이트(199)은 상기 마스크롬 활성영역 및 상기 소자분리막(110)을 가로지른다. 상기 마스크롬 게이트(199) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이때, 상기 마스크롬 게이트(199) 옆쪽의 상기 마스크롬 게이트 절연막들은 식각되어 상기 마스크롬 활성영역의 상부면을 노출시킬 수도 있다. 한편, 상기 게이트 층간절연막 패턴(195)은 상기 셀 어레이 영역(1)의 전면을 덮도록, 상기 마스크롬 게이트(199) 형성을 위한 식각 공정에서 식각되지 않는다.
이후, 상기 제 3 포토레지스트 패턴을 제거한다. 이에 따라, 상기 게이트 층간절연막 패턴(195)으로 덮인 상기 셀 어레이 영역(1)이 노출된다. 이와 함께 상기 마스크롬 영역(2)에서는 상기 마스크롬 게이트(199), 상기 소자분리막(110) 및 상기 마스크롬 활성영역의 상부면이 노출된다.
도 5, 도 6 및 도 15을 참조하면, 상기 제 3 포토레지스트 패턴이 제거된 결과물에 대해, 열산화 공정을 실시한다. 이에 따라, 상기 마스크롬 활성영역에는 실리콘 산화막으로 이루어지는 저전압 게이트 절연막(200)이 형성된다. 이와 함께, 상기 마스크롬 게이트(199)을 구성하는 상기 하부 도전 패턴(176)의 측벽에는 게이트 측벽 산화막(205)이 형성된다.
상기 열산화 공정이 수행된 반도체기판의 전면에, 상부 도전막(210)을 형성한다. 상기 상부 도전막(210)은 차례로 적층된 다결정 실리콘(212) 및 실리사이드(214)로 이루어지는 것이 바람직하다. 상기 실리사이드(214) 상에는 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막 중에서 선택된 적어도 한가지 물질막이 더 형성될 수도 있다.
상기 상부 도전막(210) 상에 상기 마스크롬 영역(2)을 노출시키는 제 4 포토레지스트 패턴(220)을 형성한다. 상기 제 4 포토레지스트 패턴(220)을 식각 마스크로 사용하는 식각 공정을 실시하여, 상기 상부 도전막(210)을 상기 노출된 마스크롬 영역(2)에서 제거한다. 이때, 상기 제 4 포토레지스트 패턴(220)은 상기 셀 어레이 영역(1)의 전면을 덮음으로써, 상기 셀 어레이 영역(1)의 상기 상부 도전막(210)은 식각되지 않는다.
상기 마스크롬 영역(2)에서 상기 상부 도전막(210)을 제거하는 단계는 이방성 식각의 방법으로 실시하는 것이 바람직하다. 한편, 본 발명의 실시예에 따르면, 상기 상부 도전막(210)은 상기 하부 도전 패턴(176) 및 상기 반도체기판(100)과 같은 실리콘으로 이루어질 수 있다. 이 경우, 상기 상부 도전막(210)의 식각 공정은 상기 저전압 게이트 절연막(200), 상기 게이트 층간절연막 패턴(195) 및 상기 소자분리막(110)에 대해 우수한 식각 선택성을 갖는 식각 레서피를 사용한다.
도 5, 도 6 및 도 16을 참조하면, 상기 제 4 포토레지스트 패턴(220)을 제거하여 상기 셀 어레이 영역(1)의 상기 상부 도전막(210)을 노출시킨다. 이후, 상기 상부 도전막(210), 상기 게이트 층간절연막 패턴(195) 및 상기 하부 도전 패턴(176)을 패터닝하여, 상기 셀 활성영역 및 상기 소자분리막(110)을 가로지르는 센스 라인(230) 및 선택 라인(235)을 형성한다. 상기 센스 및 선택 라인(230, 235) 형성을 위한 상기 패터닝 공정은 상기 마스크롬 영역(2)을 덮는 또다른 포토레지스트 패턴을 사용하여 형성하는 것이 바람직하다. 상기 패터닝 공정은 상기 센스 라인(230)이 도 13에서 설명한 상기 하부 도전막의 개구부(175)를 지나도록 실시한다.
상기 센스 라인(230)은 차례로 적층된 부유 게이트(177), 게이트 층간절연막(197) 및 제어 게이트(215)로 이루어진다. 이때, 상기 센스 라인(230)은 상기 부유 불순물 영역(150) 및 상기 터널 절연막(160) 상을 지나도록 형성된다. 즉, 상기 부유 게이트(177)는 상기 셀 어레이 영역(1)에서 상기 터널 절연막(160)의 상부면을 덮는다. 또한, 상기 부유 게이트(177)는 상기 셀 활성영역을 가로지르되 상기 소자분리막(110) 상에서 단절됨으로써, 평면적으로 볼 때 사각형의 모양을 갖는다. 상기 부유 게이트(177)의 단절되는 영역은 상기 하부 도전막의 개구부(175)에 의해 결정된다. 상기 제어 게이트(215)는 차례로 적층된 다결정 실리콘 패턴(216) 및 실리사이드 패턴(218)으로 이루어진다.
상기 선택 라인(235)은 차례로 적층된 하부 선택 게이트(179), 선택 게이트 층간절연막(198) 및 상부 선택 게이트(225)로 이루어진다. 이때, 상기 하부 선택게이트(179), 선택 게이트 층간절연막(198) 및 상부 선택 게이트(225)는 각각 상기 부유 게이트(177), 셀 게이트 층간절연막(197) 및 제어 게이트(215)와 동일한 화학적 조성 및 두께를 갖는 것이 바람직하다. 즉, 상기 상부 선택 게이트(225)는 상기 제어 게이트(215)와 마찬가지로, 차례로 적층된 다결정 실리콘막 패턴(226) 및 실리사이드 패턴(228)으로 이루어진다. 또한, 상기 하부 선택 게이트(179)와 상부 선택 게이트(225)는 소정영역에서 전기적으로 연결된다. 이를 위해, 상기 선택 게이트 층간절연막(198)을 제거하기 위한 공정을 이전 또는 이후에 더 실시할 수 있다.
도 5, 도 6 및 도 17를 참조하면, 상기 센스 라인(230), 상기 선택 라인(235) 및 상기 마스크롬 게이트(199)의 측벽에, 통상적인 방법을 사용하여 게이트 스페이서(250)를 형성한다. 상기 게이트 스페이서(250)를 형성하기 전 또는 후에, 상기 반도체기판(100)의 소정영역에 불순물 영역들(240)을 형성하기 위한 이온 주입 공정을 실시하는 것이 바람직하다.
상기 불순물 영역들(240)은 상기 센스 라인(230), 선택 라인(235), 마스크롬 게이트(199) 또는 게이트 스페이서(250)을 마스크로 사용하는, 적어도 한단계 이상의 이온 주입 공정을 통해 형성하는 것이 바람직하다. 상기 이온 주입 공정은 또다른 포토레지스트 패턴을 마스크로 사용할 수도 있다. 상기 불순물 영역들(240)은 이이피롬의 셀 트랜지스터 및 마스크롬 트랜지스터의 소오스/드레인의 역할을 한다. 한편, 통상적인 이이피롬 트랜지스터에 형성되는 고전압 불순물 영역(245) 역시 앞서의 방법에 따라 형성되는 상기 불순물 영역들(240)에 포함될 수 있다. 상기 고전압 불순물 영역(245)은 상기 선택 라인(235) 및 상기 센스 라인(230) 사이의상기 셀 활성영역에 형성된다. 상기 부유 불순물 영역(150)은 상기 고전압 불순물 영역(245)과 소정의 영역에서 중첩된다. 한편, 상기 게이트 스페이서(250)를 형성하기 전에 실시하는 이온 주입 공정은 일반적으로, 그 이후에 실시하는 이온 주입 공정보다 낮은 도즈(dose) 조건을 갖는 것이 바람직하다.
상기 불순물 영역들(240)을 형성한 후, 상기 게이트 스페이서(250)를 포함하는 반도체기판의 전면을 덮는 층간절연막(260)을 형성한다. 상기 층간절연막(260)을 관통하여, 상기 불순물 영역들(240)의 소정영역을 노출시키는 개구부(265)를 형성한다. 상기 층간절연막의 개구부(265)를 통해 노출되는 상기 불순물 영역들(240)에 접속하는 콘택/배선(270)을 형성한다. 상기 층간절연막(260) 및 상기 콘택/배선(270)은 통상적인 반도체 장치의 제조 방법에 따라 형성한다.
지금까지, 상기 마스크롬 게이트(199)은 상기 센스 라인(230)의 부유 게이트(177), 즉 상기 하부 도전막(170)과 동일한 두께 및 화학적 조성을 갖는 것을 특징으로 하는 본 발명의 제 1 실시예에 대해 설명하였다. 이와 달리, 상기 상부 도전막(210)을 상기 마스크롬 게이트로 사용하는 제 2 실시예가 가능하다.
제 2 실시예에서, 상기 게이트 층간절연막을 형성하기까지의 과정은 제 1 및 제 2 실시예가 동일하다. 이에 더하여, 제 2 실시예에서 상기 이이피롬의 셀 트랜지스터 형성 방법은 제 1 실시예와 동일하다. 따라서, 아래에서는 제 1 실시예로부터 변화된 부분을 나타내는 도 18 내지 도 20을 설명하되, 중복되는 설명은 최소화할 것이다.
도 5, 도 6 및 도 18을 참조하면, 상기 게이트 층간절연막 및 상기 하부 도전막(170)을 패터닝하여, 상기 마스크롬 영역(2)에서 상기 터널 절연막(160) 및 상기 게이트 절연막(120)을 노출시킨다. 상기 패터닝 단계는 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 이때, 상기 터널 및 게이트 절연막(160, 120)과 함께 상기 마스크롬 영역(2)에는 상기 소자분리막(110)의 상부면이 노출된다.
이후, 상기 노출된 터널 및 게이트 절연막(160, 120)을 식각하여 상기 마스크롬 활성영역을 노출시킨다. 이때, 상기 마스크롬 영역(2)의 상기 소자분리막(110)은 적어도 상기 게이트 절연막(120)의 두께로 리세스된다. 그 결과, 상기 소자분리막(110)은 깊은 리세스 부분(112)과 낮은 리세스 부분(113)을 형성한다. 상기 깊은 리세스 부분(112)은 도 11에서 설명한 상기 리세스된 부분(111)이 더 리세스됨으로써 형성되는 부분이다. 이에 비해, 상기 낮은 리세스 부분(113)은 상기 터널 절연막(160) 형성을 위한 상기 게이트 절연막(120) 식각 공정동안, 식각되지 않았던 부분이다.
도 5, 도 6 및 도 19을 참조하면, 상기 노출된 마스크롬 활성영역에 새로운 마스크롬 게이트 절연막(300)을 형성한다. 상기 마스크롬 게이트 절연막(300)은 열산화 공정을 통해 형성한 실리콘 산화막으로, 저전압 게이트 절연막으로 형성하는 것이 바람직하다. 상기 저전압 게이트 절연막은 상기 이이피롬의 셀 트랜지스터를 동작시키기 위해 주변회로 영역에 배치되는, 저전압 트랜지스터들의 게이트 절연막이다.
상기 마스크롬 게이트 절연막(300)을 포함하는 반도체 기판의 전면에 상부도전막(210)을 형성한다. 상기 상부 도전막(210)은 도 15에서 설명한 제 1 실시예에서와 동일하다. 이에 따라, 상기 상부 도전막(210)은 차례로 적층된 다결정 실리콘(212) 및 실리사이드(214)로 이루어지며, 그 상부에는 절연막이 더 형성될 수도 있다.
한편, 상기 마스크롬 게이트 절연막(300)은 상기 마스크롬 활성영역의 게이트 절연막(120)을 제거한 후 형성한다. 이에 따라, 상기 마스크롬 게이트 절연막(300)은 제 1 실시예에서와 달리 균일한 두께를 갖는다.
도 5, 도 6 및 도 20을 참조하면, 상기 상부 도전막(210)을 패터닝하여, 다결정 실리콘 패턴(312) 및 실리사이드 패턴(314)으로 이루어진 마스크롬 게이트(310)을 형성한다. 상기 마스크롬 게이트(310)을 형성하는 단계는 도 16에서 설명한 센스 라인(230) 및 선택 라인(235) 형성을 위한 패터닝 공정을 이용하는 것이 바람직하다.
상기 센스 및 선택 라인(230, 235)을 형성한 후의 공정 단계들은, 즉 게이트 스페이서(250), 불순물 영역들(245, 240), 층간절연막(260) 및 콘택/배선(270)을 형성하는 단계는, 제 1 실시예에서 설명한 바와 동일하다.
본 발명에 따르면, 부유 불순물 영역 및 터널 절연막을 동일한 포토레지스트 패턴을 사용하여 형성한다. 이에 따라, 상기 터널 절연막이 상기 부유 불순물 영역에 오정렬되는 문제를 예방하여, 이이피롬 셀 트랜지스터들을 면대칭적 구조로 형성할 수 있다. 그 결과, 균일한 문턱전압 특성을 갖는 이이피롬을 구비하는 반도체장치를 제조할 수 있다.
또한, 동일한 포토레지스트 패턴을 사용하여, 상기 부유 불순물 영역 및 상기 터널 절연막을 형성함으로써, 제조 비용의 증가를 유발하는 사진 공정의 단계를 줄일 수 있다. 이에 따라, 이이피롬 및 마스크롬을 구비하는 반도체 장치의 제조 비용을 감소시킬 수 있다.

Claims (45)

  1. 반도체기판의 소정영역에 형성되어, 셀 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막;
    상기 마스크롬 활성영역의 소정영역에 형성된 채널 불순물 영역;
    상기 채널 불순물 영역이 형성된 상기 마스크롬 활성영역의 상부를 가로지르는 복수개의 마스크롬 게이트들; 및
    상기 마스크롬 게이트 및 상기 마스크롬 활성영역 사이에 개재되는 마스크롬 게이트 절연막을 포함하되, 상기 소자분리막은 상기 채널 불순물 영역에서 이격된 부분보다 상기 채널 불순물 영역에 인접한 부분에서 더 낮은 상부면을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 활성영역 및 상기 소자분리막을 가로지르는 센스 라인 및 선택 라인을 더 구비하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 센스 라인은 차례로 적층된 부유 게이트, 게이트 층간절연막 및 제어 게이트로 이루어지되, 상기 부유 게이트는 상기 소자분리막 상에서 단절되고, 상기 게이트 층간절연막은 상기 단절된 부유 게이트 사이의 상기 소자분리막의 상부면과상기 부유 게이트의 측벽 및 상부면을 덮는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 선택 라인은 차례로 적층된 하부 선택 게이트, 선택 게이트 층간절연막 및 상부 선택 게이트로 이루어지되, 상기 하부 선택 게이트, 상기 선택 게이트 층간절연막 및 상기 상부 선택 게이트는 각각 상기 부유 게이트, 상기 게이트 층간절연막 및 상기 제어 게이트와 화학적 조성 및 두께가 동일한 물질들로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 하부 선택 게이트 및 상부 선택 게이트는 전기적으로 서로 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 마스크롬 게이트는 상기 부유 게이트와 동일한 화학 조성 및 두께를 갖는 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 마스크롬 게이트는 상기 제어 게이트와 화학적 조성 및 두께가 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 3 항에 있어서,
    상기 부유 게이트는 다결정 실리콘으로 이루어지고, 상기 게이트 층간절연막은 산화막-질화막-산화막(ONO)로 이루어지고, 상기 제어 게이트는 차례로 적층된 다결정 실리콘 및 실리사이드로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 2 항에 있어서,
    상기 센스 라인과 상기 셀 활성영역 및 상기 선택 라인과 상기 셀 활성영역 사이에 개재되는 게이트 절연막을 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역이 형성되지 않은 상기 마스크롬 활성영역 상에 형성되어, 상기 게이트 절연막과 동일한 화학 조성 및 두께를 갖는 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 마스크롬 게이트 절연막은 상기 게이트 절연막보다 얇되, 균일한 두께를 갖는 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 게이트 절연막에 의해 둘러싸이면서 상기 센스 라인과 상기 셀 활성영역 사이에 개재되는 터널 절연막을 더 포함하되, 상기 터널 절연막은 상기 게이트 절연막보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역 상에 형성되어, 상기 터널 절연막과 동일한 화학 조성 및 두께를 갖는 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 센스 라인 하부의 상기 셀 활성영역 내에 형성되어 상기 터널 절연막의 아래면을 둘러싸는 부유 불순물 영역을 더 포함하되, 상기 부유 불순물 영역은 상기 채널 불순물 영역과 동일한 불순물 종류, 농도 및 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 9 항에 있어서,
    상기 소자분리막은 상기 채널 불순물 영역에서 이격된 부분보다 상기 채널 불순물 영역에 인접하는 부분에서, 적어도 상기 게이트 절연막의 두께만큼 낮은 상부면을 갖는 것을 특징으로 하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 채널 불순물 영역이 형성된 상기 마스크롬 활성영역 상에 배치된 상기 마스크롬 게이트 절연막은 상기 채널 불순물 영역이 형성되지 않은 상기 마스크롬 활성영역 상에 배치된 상기 마스크롬 게이트 절연막보다 얇은 것을 특징으로 하는 반도체 장치.
  17. 셀 어레이 영역 및 마스크롬 영역을 구비하는 반도체기판에, 셀 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 포함하는 반도체기판 상에, 상기 게이트 절연막의 소정영역을 노출시키는 개구부를 갖는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 이온 주입 마스크로 사용하는 제 1 불순물 주입 공정을 실시하여, 상기 개구부 하부의 상기 셀 활성영역에 부유 불순물 영역을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 게이트 절연막을 식각함으로써, 상기 부유 불순물 영역을 노출시키는 단계; 및
    상기 제 1 포토레지스트 패턴을 제거한 후, 상기 노출된 부유 불순물 영역에 터널 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 게이트 절연막은 상기 셀 활성영역 및 상기 마스크롬 활성영역에서 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 게이트 절연막 및 상기 터널 절연막은 상기 반도체기판을 열산화시킴으로써 형성하는 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 터널 절연막은 상기 게이트 절연막보다 얇게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 소정영역에서 상기 게이트 절연막을 노출시키고, 상기 마스크롬 영역의 소정영역에서 상기 게이트 절연막 및 상기 소자분리막을 함께 노출시키도록 형성되는 것을 특징으로 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 부유 불순물 영역을 형성하는 단계는 상기 제 1 포토레지스트 패턴을 이온 주입 마스크로 사용함으로써, 상기 마스크롬 활성영역에 채널 불순물 영역을동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 부유 불순물 영역을 노출시키는 단계는 상기 제 1 포토레지스트 패턴을 식각 마스크로 재사용함으로써, 상기 채널 불순물 영역을 동시에 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 21 항에 있어서,
    상기 부유 불순물 영역을 노출시키는 단계는 상기 제 1 포토레지스트 패턴의 개구부를 통해 노출되는, 상기 마스크롬 영역의 상기 게이트 절연막 및 상기 소자분리막을 함께 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 소자분리막을 식각하는 단계는 상기 소자분리막의 상부면이 상기 제 1 포토레지스트 패턴에 의해 덮힌 영역보다 상기 제 1 포토레지스트 패턴의 개구부를 통해 노출된 영역에서 더 낮아지도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 23 항에 있어서,
    상기 터널 절연막은 상기 노출된 채널 불순물 영역 및 부유 불순물 영역에동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 17 항에 있어서,
    상기 터널 절연막을 형성한 후, 상기 셀 활성영역을 가로지르는 센스 라인 및 선택 라인을 형성하고, 상기 마스크롬 활성영역을 가로지르는 마스크롬 게이트를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  28. 제 27 항에 있어서,
    상기 센스 라인 및 상기 선택 라인을 형성하는 단계는
    상기 터널 절연막을 포함하는 반도체기판 전면에 하부 도전막을 형성하는 단계;
    상기 하부 도전막을 패터닝하여, 상기 소자분리막의 상부면을 노출시키는 개구부를 형성하는 단계;
    상기 개구부가 형성된 반도체기판의 전면을 덮는 게이트 층간절연막을 형성하는 단계;
    상기 게이트 층간절연막 상에 상부 도전막을 형성하는 단계; 및
    상기 상부 도전막, 상기 게이트 층간절연막 및 상기 하부 도전막을 차례로 패터닝하여 상기 셀 활성영역 및 상기 소자분리막을 가로지르는 센스 라인 및 선택 라인을 형성하되, 상기 센스 라인은 상기 개구부를 지나는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 마스크롬 게이트를 형성하는 단계는
    상기 상부 도전막을 형성하기 전에, 상기 마스크롬 활성영역의 상부면이 노출되도록, 상기 게이트 층간절연막 및 상기 하부 도전막을 차례로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 29 항에 있어서,
    상기 하부 도전막을 패터닝한 후, 상기 노출된 마스크롬 활성영역의 상부면에 저전압 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  31. 제 30 항에 있어서,
    상기 상부 도전막을 형성한 후, 상기 저전압 게이트 산화막이 노출되도록, 상기 마스크롬 영역에서 상기 상부 도전막을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  32. 제 31 항에 있어서,
    상기 마스크롬 영역에서 상기 상부 도전막을 제거하는 단계는 상기 패터닝된 게이트 층간절연막 및 상기 저전압 게이트 산화막에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 29 항에 있어서,
    상기 마스크롬 게이트를 형성하는 단계는
    상기 상부 도전막을 형성하기 전에, 상기 마스크롬 활성영역의 상부면을 노출시키는 단계;
    상기 노출된 마스크롬 활성영역에 저전압 게이트 산화막을 형성하는 단계;
    상기 저전압 게이트 산화막을 포함하는 반도체기판 전면에, 상기 상부 도전막을 형성하는 단계; 및
    상기 상부 도전막을 패터닝하여, 상기 마스크롬 활성영역을 가로지르는 상부 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 33 항에 있어서,
    상기 마스크롬 활성영역을 노출시키는 단계는 상기 마스크롬 영역에서 상기 소자분리막을 리세스시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 33 항에 있어서,
    상기 상부 도전막을 패터닝하는 단계는 상기 센스 라인 및 상기 선택 라인을 형성하는 단계를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 17 항에 있어서,
    상기 제 1 불순물 주입 공정은 불순물 이온들을 상기 반도체기판에 대해 경사지게 주입하는, 경사진 이온 주입 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 셀 어레이 영역 및 마스크롬 영역을 구비하는 반도체기판에, 셀 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 포함하는 반도체기판 상에, 상기 게이트 절연막의 소정영역을 노출시키는 개구부를 갖는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 마스크로 사용하는 이온주입 공정을 실시하여, 상기 셀 활성영역 및 상기 마스크롬 활성영역에 각각 부유 불순물 영역 및 채널 불순물 영역을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 게이트 절연막을 식각함으로써, 상기 부유 및 채널 불순물 영역을 노출시키는 단계;
    상기 제 1 포토레지스트 패턴을 제거하는 단계;
    상기 노출된 부유 및 채널 불순물 영역에 터널 절연막을 형성하는 단계; 및
    상기 터널 절연막을 포함하는 반도체기판 상에, 상기 셀 활성영역을 지나는 센스 라인 및 선택 라인을 형성하고, 상기 마스크롬 활성영역을 지나는 마스크롬게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 37 항에 있어서,
    상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 소정영역에서 상기 게이트 절연막을 노출시키고, 상기 마스크롬 영역의 소정영역에서 상기 게이트 절연막 및 상기 소자분리막을 함께 노출시키도록 형성되는 것을 특징으로 반도체 장치의 제조 방법.
  39. 제 38 항에 있어서,
    상기 부유 및 채널 불순물 영역을 노출시키는 단계는 상기 제 1 포토레지스트 패턴을 통해 노출되는 상기 게이트 절연막 및 상기 소자분리막을 함께 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 37 항에 있어서,
    상기 센스 라인, 상기 선택 라인 및 상기 마스크롬 게이트를 형성하는 단계는
    상기 터널 절연막을 포함하는 반도체기판 상에, 상기 셀 어레이 영역에서 상기 소자분리막을 노출시키는 개구부를 갖는 하부 도전막을 형성하는 단계;
    상기 하부 도전막을 포함하는 반도체기판의 전면을 덮는 게이트 층간절연막을 형성하는 단계;
    상기 게이트 층간절연막 및 상기 하부 도전막을 패터닝하여 상기 마스크롬 활성영역의 소정영역을 노출시키는 단계;
    상기 노출된 마스크롬 활성영역 상에 저전압 게이트 산화막을 형성하는 단계;
    상기 저전압 게이트 산화막을 포함하는 반도체기판 전면에, 상부 도전막을 형성하는 단계; 및
    상기 상부 도전막, 상기 패터닝된 게이트 층간절연막 및 상기 패터닝된 하부 도전막을 차례로 패터닝하는 단계를 포함하되, 상기 센스 라인은 상기 개구부를 지나는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 게이트 층간절연막 및 상기 하부 도전막을 패터닝하는 단계는 상기 마스크롬 활성영역의 전면이 노출되도록 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 41 항에 있어서,
    상기 마스크롬 게이트는 상기 상부 도전막을 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 40 항에 있어서,
    상기 게이트 층간절연막 및 상기 하부 도전막을 패터닝하는 단계는 상기 마스크롬 활성영역 및 상기 소자분리막을 가로지르는 상기 마스크롬 게이트를 형성하는 단계인 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제 43 항에 있어서,
    상기 상부 도전막을 패터닝하는 단계는 상기 마스크롬 활성영역에서 상기 상부 도전막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제 37 항에 있어서,
    상기 부유 및 채널 불순물 영역 형성을 위한 이온 주입 공정은 경사진 이온 주입 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2002-0048044A 2002-08-14 2002-08-14 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법 KR100481856B1 (ko)

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