KR100423075B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법을 제공한다. 이 반도체 장치는 반도체기판의 소정영역에 형성되어 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막 및 이들 활성영역들에 각각 형성되는 부유 접합영역, 저항 접합영역 및 채널 접합영역을 포함한다. 이때, 부유 접합영역, 저항 접합영역 및 채널 접합영역은 동일한 깊이인 것을 특징으로 한다. 또한, 저항 활성영역, 채널 활성영역 및 셀 활성영역의 상부에는 커버링 게이트, 마스크롬 게이트 및 메모리 게이트와 선택 게이트가 가로질러 배치된다. 이 반도체 장치의 제조 방법은 반도체기판의 소정영역에 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성한 후, 이들 활성영역들에 각각 부유 접합영역, 저항 접합영역 및 채널 접합영역을 형성하는 단계를 포함한다. 이후, 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역 상부에 각각 선택 게이트와 메모리 게이트, 커버링 게이트 및 마스크 게이트를 형성한다. 이때, 부유 접합영역, 저항 접합영역 및 채널 접합영역은 동시에 형성하는 것이 바람직하다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 비휘발성 메모리 트랜지스터(nonvolatile memory transistor), 저항체(resistor) 및 마스크롬(mask ROM, MROM)을 함께 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
신분증, 신용카드 및 전자화폐 등과 같이, 많은 기능을 한 장의 카드에 담을 수 있는 스마트 카드(smart card)의 사용이 점차 확대되고 있다. 상기 스마트 카드는 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램을 내장하고 있다. 이에 따라, 상기 스마트 카드는 정보의 기록/저장을 위한 비휘발성 메모리 트랜지스터 및 프로그램 정보 저장을 위한 마스크롬을 함께 구비하는 반도체 장치를 포함한다. 또한, 상기 스마트 카드에 포함된 반도체 장치는 그 동작을 위한 저항체를 구비한다.
이때, 상기 스마트 카드에 사용되는 상기 비휘발성 메모리 트랜지스터는 안정된 정보 저장 특성을 갖는 FLOTOX(floating gate tunnel oxide)형EEPROM(electrically erasable programmable read-only memory)인 것이 바람직하다. 또한, 상기 저항체는 적절한 크기의 저항값을 갖도록, 반도체기판에 형성된 접합영역을 저항으로 사용하는 접합 영역 저항체(junction resistor)인 것이 바람직하다. 한편, 통상적으로, 상기 마스크롬은 "1" 또는 "0"의 정보를 저장하는 방법으로, 공핍형 모오스 전계 효과 트랜지스터(depletion mode MOSFET) 또는 증가형 모오스 전계 효과 트랜지스터(enhancement mode MOSFET)를 사용한다.
도 1은 일반적인 FLOTOX형 EEPROM을 나타내는 공정단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(15)이 배치된다. 상기 활성영역 상에는, 상기 활성영역 및 상기 소자분리막(15)을 가로지르는 메모리 게이트(50) 및 선택 게이트(51)가 배치된다. 상기 메모리 게이트(50)와 선택 게이트(51) 및 상기 활성영역 사이에는 게이트 산화막(30)이 개재된다. 상기 활성영역 및 상기 메모리 게이트(50) 사이에는, 상기 게이트 산화막(30)에 의해 둘러싸인 터널 산화막(35)이 배치된다. 상기 터널 산화막(35)은 상기 게이트 산화막(30)보다 얇은 두께를 갖는다.
통상적으로, 상기 메모리 게이트(50) 및 선택 게이트(51)는 서로 평행하게 배치된다. 상기 메모리 게이트(50)는 부유 게이트(40), 게이트 층간절연막(41) 및 제어 게이트(42)로 구성된다. 이때, 상기 부유 게이트(40)는 상기 터널 산화막(35)의 상부면 전체를 덮는다. 또한, 상기 선택 게이트(51)는 하부 선택 게이트(43), 선택 게이트 층간절연막(44) 및 상부 선택 게이트(45)로 구성된다.
상기 터널 산화막(35) 하부의 활성영역에는 상기 반도체기판(10)과 다른 도전형의 불순물을 포함하는 부유 접합영역(floating junction region, 20)이 배치된다. 상기 부유 접합영역(20)은 상기 메모리 게이트(50) 및 상기 선택 게이트(51) 사이의 활성영역까지 연장된다. 상기 선택 게이트(51) 및 상기 메모리 게이트(50)의 옆쪽의 활성영역에는 소오스/드레인 접합영역(60)이 배치된다.
도 2는 일반적인 반도체 장치의 저항체를 나타내는 공정단면도이다.
도 2를 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(15)이 배치되고, 상기 활성영역 상에는 게이트 산화막(30)이 배치된다. 상기 활성영역에는 상기 반도체기판(10)과 다른 도전형의 불순물을 포함하는 저항 접합영역(resistive junction region, 70)이 배치된다. 또한, 상기 저항 접합영역(70)의 가장자리에는 상기 게이트 산화막(30)을 관통하여 상기 저항 접합영역(70)에 접속하는 저항 접속 단자(75)들이 배치된다.
상기 저항 접합영역(70)이 반도체 장치에서 저항체로 사용되기 위해서는, 상기 저항 접합영역(70)의 면저항값(sheet resistance)은 500 내지 1000Ω/□의 범위인 것이 바람직하다. 한편, 불순물을 포함하는 다결정 실리콘과 같은 도전성 물질은 대략 10Ω/□의 면저항값을 갖기 때문에, 이를 이용할 경우 과도하게 긴 저항 패턴을 형성해야 하는 문제점을 갖는다.
한편, 상기 저항 접합영역(70)의 저항값은 거기에 포함된 불순물 농도에 의해 결정된다. 따라서, 엄밀한 저항값의 유지를 위해서는 상기 저항 접합영역(70)에 주입되는 불순물의 양 및 종류를 조절하는 것이 필요하다. 하지만, 종래 기술에 따를 경우, 상기 저항 접합영역(70)의 상부에 이온 주입 공정에서 마스크 역할을 할수 있는 게이트 패턴 등이 형성되지 않는다. 이에 따라, 상기 저항 접합영역(70)은 후속 이온 주입 공정에 노출될 수 있으며, 그 결과 상기 저항 접합영역(70)은 의도한 저항값을 갖지 못할 수 있다.
도 3은 일반적인 마스크롬 트랜지스터를 나타내는 공정단면도이다.
도 3을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역 상에는 마스크롬 게이트 산화막(35)이 배치되고, 상기 마스크롬 게이트 산화막(35) 상에는 상기 활성영역 및 상기 소자분리막을 가로지르는 마스크롬 게이트 패턴들(47)이 배치된다. 상기 마스크롬 게이트 패턴들(47) 사이의 활성영역에는, 상기 반도체기판(10)과 다른 도전형의 불순물을 포함하는 마스크롬 접합영역(MROM junction region, 62)이 배치된다. 상기 마스크롬 접합영역(62)은 상기 마스크롬 트랜지스터의 소오스/드레인 역할을 한다.
상기 마스크롬 게이트 패턴(47) 하부의 활성영역에는, 상기 마스크롬 접합영역(62)에 접하는 채널 접합영역(80)이 배치될 수도 있다. 공핍형 MOSFET는 상기 채널 접합영역(80)을 포함하지만, 증가형 MOSFET는 이를 포함하지 않는다. 이때, 상기 채널 접합영역(80)은 상기 마스크롬 접합영역(62)과 같은 도전형의 불순물을 포함한다. 이에 따라, 상기 공핍형 MOSFET는 게이트 바이어스가 0V일 때, 이미 턴온 상태를 갖는다.
앞서 설명한 것처럼, 스마트 카드 등의 반도체 장치는 상기 EEPROM, 저항체 및 마스크롬을 함께 구비한다. 비용 절감을 위해서는 상기 EEPROM, 저항체 및 마스크롬을 제조하는 공정을 단순화하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 트랜지스터, 저항체 및 마스크롬을 함께 구비하는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 비휘발성 메모리 트랜지스터, 저항체 및 마스크롬을 함께 형성하는 반도체 장치의 제조 방법을 제공하는 데 있다.
도 1은 일반적인 FLOTOX형 EEPROM을 나타내는 공정단면도이다.
도 2는 일반적인 반도체 장치의 저항체를 나타내는 공정단면도이다.
도 3은 일반적인 마스크롬 트랜지스터를 나타내는 공정단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 FLOTOX형 EEPROM를 나타내는 평면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 저항체를 나타내는 평면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 마스크롬 트랜지스터를 나타내는 평면도이다.
도 7는 본 발명의 바람직한 실시예에 따른 FLOTOX형 EEPROM을 나타내는 사시도이다.
도 8는 본 발명의 바람직한 실시예에 따른 저항체를 나타내는 사시도이다.
도 9는 본 발명의 바람직한 실시예에 따른 마스크롬 트랜지스터를 나타내는 사시도이다.
도 10a 내지 도 14a는 본 발명의 바람직한 실시예에 따른 FLOTOX형 EEPROM의 제조 방법을 나타내는 공정 단면도들이다.
도 10b 내지 도 14b는 본 발명의 바람직한 실시예에 따른 저항체의 제조 방법을 나타내는 공정 단면도들이다.
도 10c 내지 도 14c는 본 발명의 바람직한 실시예에 따른 마스크롬 트랜지스터의 제조 방법을 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 커버링 게이트가 배치된 저항체 및 부유 접합영역과 동일한 깊이를 갖는 저항 접합영역과 채널 접합영역을 포함하는 반도체 장치를 제공한다. 이 반도체 장치는 반도체기판의 소정영역에 형성되어 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역에 각각 형성되는 부유 접합영역, 저항 접합영역 및 채널 접합영역을 포함한다. 이때, 상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동일한 깊이인 것을 특징으로 한다. 또한, 상기 저항 활성영역, 채널 활성영역 및 셀 활성영역의 상부에는 커버링 게이트, 마스크롬 게이트 및 메모리 게이트와 선택 게이트가 가로질러 배치된다.
바람직하게는 상기 커버링 게이트, 상기 선택 게이트 및 상기 메모리 게이트의 하부에는 제 1 게이트 산화막이 배치되고, 상기 메모리 게이트의 하부에는 상기 제 1 게이트 산화막에 의해 둘러싸인 터널 산화막이 배치된다. 이때, 상기 터널 산화막은 상기 제 1 게이트 산화막보다 얇은 두께를 갖는다. 또한, 상기 마스크롬 게이트의 하부에는 상기 제 1 게이트 산화막보다 얇은 두께를 갖는 제 2 게이트 산화막이 개재되는 것이 바람직하다.
상기 메모리 게이트는 차례로 적층된 부유 게이트, 게이트 층간절연막 및 제어 게이트로 구성되고, 상기 선택 게이트는 차례로 적층된 하부 선택 게이트, 선택 게이트 층간절연막 및 상부 선택 게이트로 구성된다. 이때, 상기 선택 게이트는 상기 메모리 게이트와 동일한 물질막으로 구성되는 것이 바람직하다. 또한, 상기 커버링 게이트는 상기 선택 게이트와 동일한 물질막으로 구성되고, 상기 마스크롬 게이트는 상기 제어 게이트와 동일한 물질막으로 구성되는 것이 바람직하다.
또한, 상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동일한 불순물을 포함하는 동시에 동일한 불순물 농도를 갖는다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 다양한 목적의 접합영역을 한 이온 주입 공정을 통해 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성하고, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역에 각각 부유 접합영역, 저항 접합영역 및 채널 접합영역을 형성하는 제 1 불순물 주입 공정을 실시하는 단계를 포함한다. 이후, 상기 제 1 불순물 주입 공정이 실시된, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역 상부에 각각 선택 게이트와 메모리 게이트, 커버링 게이트 및 마스크 게이트를 형성하는 게이트 형성 단계를 실시한다.
바람직하게는, 상기 제 1 불순물 주입 공정 전 또는 후에, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역 상에 제 1 게이트 산화막을 형성한다. 한편, 상기 제 1 불순물 주입 공정은 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역과 다른 도전형의 불순물을 사용하여 실시하는 것이 바람직하다.
상기 제 1 게이트 산화막을 형성한 후, 상기 제 1 게이트 산화막보다 얇은 두께의 터널 산화막을 형성하는 단계를 더 실시하는 것이 바람직하다.
상기 게이트 형성 단계는 상기 제 1 불순물 주입 공정이 실시된 반도체기판 전면에, 차례로 적층된 제 1 도전막, 제 1 절연막 및 제 2 도전막을 형성한 후, 이들을 차례로 패터닝하는 단계를 포함하는 것이 바람직하다.
한편, 상기 제 1 절연막을 형성하기 전에, 상기 셀 활성영역에서 상기 제 1 도전막을 패터닝하여, 상기 셀 활성영역에 평행한 개구부를 갖는 제 1 도전막 패턴을 형성하는 것이 바람직하다.
또한, 상기 제 2 도전막을 형성하기 전에, 상기 제 1 도전막 및 상기 제 1 절연막을 패터닝하여 상기 마스크롬 활성영역의 상부면을 노출시킨 후, 상기 노출된 마스크롬 활성영역 상에 제 2 게이트 산화막을 형성하는 것이 바람직하다.
상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동시에 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 4, 도 5 및 도 6은 각각 본 발명의 바람직한 실시예에 따른 FLOTOX형 EEPROM, 저항체 및 마스크롬 트랜지스터를 나타내는 평면도들이다. 또한, 도 7, 도 8 및 도 9는 본 발명의 바람직한 실시예에 따른 FLOTOX형 EEPROM, 저항체 및 마스크롬 트랜지스터를 나타내는 사시도들이다.
도 4 및 도 7을 참조하면, 반도체기판(100)의 소정영역에 FLOTOX형 EEPROM이 구성될 셀 활성영역(cell active region)을 한정하는 소자분리막(110)이 배치된다. 상기 셀 활성영역 상에는, 상기 셀 활성영역 및 상기 소자분리막(110)을 가로지르는 메모리 게이트(191) 및 선택 게이트(192)가 배치된다.
상기 메모리 게이트(191)는 차례로 적층된 부유 게이트(151), 게이트 층간절연막(161) 및 제어 게이트(181)로 구성된다. 상기 부유 게이트(151)는 상기 셀 활성영역을 가로지르되, 이웃하는 셀 활성영역까지 연장되지 않고 상기 소자분리막(110) 상에서 단절된다. 이에 비해, 상기 게이트 층간절연막(161) 및 상기 제어 게이트(181)는 상기 단절된 부유 게이트(151)들을 덮으면서, 상기 셀 활성영역 및 상기 소자분리막(110)을 가로지른다.
상기 부유 게이트(151)는 불순물을 포함하는 다결정 실리콘막인 것이 바람직하고, 상기 게이트 층간절연막(161)은 차례로 적층된 산화막-질화막-산화막(oxide-nitride-oxide, ONO)인 것이 바람직하다. 상기 제어 게이트(181)는 불순물을 포함하는 다결정 실리콘막인 것이 바람직한데, 그 상부에는 실리사이드막과 같은 금속막 및 실리콘 산화막과 같은 절연막이 더 적층될 수도 있다.
상기 선택 게이트(192)는 차례로 적층된 하부 선택 게이트(152), 선택 게이트 층간절연막(162) 및 상부 선택 게이트(182)로 구성된다. 이때, 상기 하부 선택 게이트(152), 선택 게이트 층간절연막(162) 및 상부 선택 게이트(182)는 각각 상기 부유 게이트(151), 게이트 층간절연막(161) 및 제어 게이트(181)와 동일한 물질막인 것이 바람직하다. 또한, 상기 하부 선택 게이트(152) 및 상부 선택 게이트(182)는 소정영역에서 전기적으로 연결된다.
상기 메모리 게이트(191) 및 상기 셀 활성영역 사이에는 터널 산화막(140)이 개재된다. 바람직하게는 상기 터널 산화막(140)은 70 내지 100Å의 두께를 갖는다. 상기 메모리 게이트(191)와 상기 선택 게이트(192) 및 상기 셀 활성영역 사이에는 상기 터널 산화막(140)을 둘러싸는 제 1 게이트 산화막(130)이 배치된다. 이때, 상기 제 1 게이트 산화막(130)은 상기 터널 산화막(140)보다 두껍고, 바람직하게는 200 내지 300Å의 두께를 갖는다.
상기 터널 산화막(140) 하부의 상기 셀 활성영역에는 부유 접합영역(floating junction region, 120)이 배치된다. 이때, 상기 부유 접합영역(120)은 상기 메모리 게이트(191)와 상기 선택 게이트(192) 사이의 상기 셀 활성영역으로 연장된다. 하지만, 상기 부유 접합영역(120)이 상기 메모리 게이트(191) 하부의 셀 활성영역 전면에 형성되는 것은 아니다. 즉, 상기 메모리 게이트(191) 하부의 셀 활성영역에는 상기 부유 접합영역(120)이 형성되지 않는 영역이 배치되며, 이 영역은 메모리 트랜지스터의 채널 영역으로 사용된다. 상기 부유 접합영역(120)은 상기 셀 활성영역과 다른 도전형의 불순물을 포함하는 것이 바람직하며, 이때 불순물의 농도는 1018내지 1020atoms/㎤ 인 것이 바람직하다.
서로 인접한 상기 메모리 게이트(191) 사이의 상기 셀 활성영역에는 저농도 소오스 접합영역(200) 및 고농도 소오스 접합영역(220)이 배치되어, LDD 구조를 형성하는 것이 바람직하다. 또한, 상기 메모리 게이트(191) 및 상기 선택 게이트(192) 사이의 셀 활성영역에는, 저농도 고전압용 접합영역(202)이 배치되는 것이 바람직하다. 상기 저농도 고전압용 접합영역(202)은 상기 선택 게이트(192) 옆쪽의 셀 활성영역에도 형성되는 것이 바람직하다.
도 5 및 도 8을 참조하면, 상기 반도체기판(100)에 형성된 상기 소자분리막(110)은 저항체 활성영역(resistor active region)을 한정한다. 상기 저항체 활성영역에는 상기 반도체기판(100)과 다른 도전형의 불순물을 포함하는 저항 접합영역(122)이 배치된다. 상기 저항 접합영역(122) 상에는 제 1 게이트 산화막(130)이 배치되고, 상기 제 1 게이트 산화막(130) 상에는 상기 저항체 활성영역 및 상기 소자분리막(110)을 가로지르는 커버링 게이트(193)가 배치된다.
상기 저항 접합영역(resistive junction region, 122)은 상기 부유 접합영역(120)과 동일한 깊이를 갖는다. 또한, 상기 저항 접합영역(122) 및 상기 부유 접합영역(120)은 동일한 불순물을 포함하는 동시에 동일한 불순물 농도를 갖는다. 그리고, 상기 제 1 게이트 산화막(130)은 상기 셀 활성영역 상에 형성되는 제 1 게이트 산화막(130)과 동일한 물질막인 것이 바람직하다. 이때, 상기 저농도 및 고농도 접합영역(222)과 달리, 상기 저항 접합영역(122)은 상기 커버링 게이트(193)에 의해 덮힘으로써 일정한 불순물 농도를 가질 수 있다.
상기 커버링 게이트(193)는 차례로 적층된 커버링 하부 게이트(153), 커버링 게이트 층간절연막(163) 및 커버링 상부 게이트(183)인 것이 바람직하고, 이들 각각은, 도 7에서 설명한, 상기 하부 선택 게이트(152), 선택 게이트 층간절연막(162) 및 상부 선택 게이트(182)와 동일한 물질막인 것이 바람직하다.
상기 커버링 게이트(193) 옆쪽의 상기 저항 접합영역(122)에는, 배선과의 접속을 위한 고농도 저항체 접합영역(222)이 배치되는 것이 바람직하다. 상기 고농도 저항체 접합영역(222)은 상기 저항 접합영역(122)과 동일한 도전형의 불순물을 포함한다.
도 6 및 도 9를 참조하면, 상기 반도체기판(100)에 마스크롬 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 마스크롬 활성영역 상에는 제 2 게이트 산화막(170)이 배치되고, 상기 제 2 게이트 산화막(170) 상에는 상기 마스크롬 활성영역 및 상기 소자분리막(110)을 가로지르는 마스크롬 게이트(184)가 배치된다. 상기 마스크롬 활성영역의 소정영역에는 상기 반도체기판(100)과 다른 도전형의 불순물을 포함하는 채널 접합영역(124)이 배치될 수 있다. 종래 기술에서 설명한 것처럼, 공핍형 MOSFET는 상기 채널 접합영역(124)을 포함하고, 증가형 MOSFET은 상기 채널 접합영역(124)을 포함하지 않는다.
상기 채널 접합영역(124)은 깊이, 포함된 불순물의 농도 및 종류에서 상기 부유 접합영역(120)과 동일하다. 또한, 상기 마스크롬 게이트(184)는 상기 제어 게이트(181), 상부 선택 게이트(182) 및 커버링 상부 게이트(183)와 동일한 물질막인 동시에 동일한 두께를 갖는다.
상기 제 2 게이트 산화막(179)은 상기 제 1 게이트 산화막(130)보다 얇은 두께를 갖는 것이 바람직하다. 상기 마스크롬 게이트(284) 옆쪽의 상기 마스크롬 활성영역에는 저농도 마스크롬 접합영역(204) 및 고농도 마스크롬 접합영역(224)이 배치되어 LDD 구조를 형성하는 것이 바람직하다.
도 10a 내지 도 14a, 도 10b 내지 도 14b 및 도 10c 내지 도 14c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해, 각각 도 4, 도 5 및 도 6의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'에 따라 보여지는 단면들을 나타내는 공정단면도들이다.
도 10a, 도 10b 및 도 10c를 참조하면, 반도체기판(100)에 셀 활성영역(cell active region), 저항체 활성영역(resistor active region) 및 마스크롬 활성영역(MROM active region)을 한정하는 소자분리막(110)을 형성한다. 상기 소자분리막(110)은 통상적인 LOCOS(Local Oxidation of Silicon) 기술 또는 STI(Shallow Trench Isolation) 기술을 통해 형성하는 것이 바람직하다.
상기 소자분리막(110)을 포함하는 반도체기판 상에, 상기 셀 활성영역, 상기 저항체 활성영역 및 상기 마스크롬 활성영역의 소정영역 상부면을 노출시키는 제 1 포토레지스트 패턴(도시하지 않음)을 형성한다. 이후, 상기 제 1 포토레지스트 패턴을 마스크로 사용하여, 상기 반도체기판 전면에 제 1 도전형의 불순물을 주입하는 제 1 불순물 주입 공정을 실시한다. 이에 따라, 상기 셀 활성영역, 상기 저항체 활성영역 및 상기 마스크롬 활성영역에는 각각 부유 접합영역(120), 저항 접합영역(122) 및 채널 접합영역(124)이 형성된다. 이때, 상기 접합영역들(120, 122, 124)은 공정 단순화를 위해, 상기 제 1 포토레지스트 패턴을 사용하여 한번에 형성하는 것이 바람직하다. 이에 따라, 상기 부유 접합영역(120), 저항 접합영역(122) 및 채널 접합영역(124)은 동일한 깊이, 동일한 불순물 종류 및 동일한 불순물 농도를 갖는다. 이때, 상기 제 1 도전형의 불순물은 상기 셀 활성영역, 상기 저항체 활성영역 및 상기 마스크롬 활성영역에 포함된 불순물과 다른 도전형의 불순물인 것이 바람직하다.
상기 부유 접합영역(120)은 셀 활성영역의 일부 영역에 형성되며, 바람직하게는 도 4에서 설명한 것처럼, 후속 공정에서 형성될 메모리 게이트의 하부 및 상기 메모리 게이트와 선택 게이트 사이의 상기 셀 활성영역에 형성한다. 또한, 상기 저항 접합영역(122)은 상기 저항체 활성영역의 전면에 형성하는 것이 바람직하다.
한편, 상기 제 1 불순물 주입 공정에서 이온 채널링(ion channeling) 및 반도체기판의 결정 결함(Crystalline Defects)을 최소화하기 위해, 상기 제 1 포토레지스트 패턴을 형성하기 전에 상기 활성영역들(120, 122, 124) 상에 완충막(buffer layer)을 더 형성하는 것이 바람직하다. 상기 완충막은 실리콘 산화막으로 형성하는 것이 바람직하다.
상기 제 1 포토레지스트 패턴을 제거한 후, 상기 활성영역들(120, 122, 124)상에 제 1 게이트 산화막(130)을 형성한다. 상기 제 1 게이트 산화막(130)은 열산화 공정을 통해 형성하는 것이 바람직하며, 바람직하게는 200 내지 300Å의 두께로 형성한다. 이때, 상기 제 1 게이트 산화막(130)은 상기 완충막의 역할을 대신할 수도 있다. 이 경우, 상기 제 1 포토레지스트 패턴 형성 공정, 제 1 불순물 주입 공정 및 제 1 포토레지스트 패턴 제거 공정은 모두 상기 제 1 게이트 산화막(130)을 형성한 후 실시한다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 제 1 게이트 산화막(130)을 포함하는 반도체기판 상에, 상기 부유 접합영역(120) 상부의 상기 제 1 게이트 산화막 (130)을 노출시키는 개구부를 갖는 제 2 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제 2 포토레지스트 패턴을 마스크로 사용하여, 상기 노출된 제 1 게이트 산화막(130)을 패터닝함으로써, 상기 부유 접합영역(120)의 상부면을 노출시킨다. 이후, 상기 제 2 포토레지스트 패턴을 제거한다.
상기 노출된 부유 접합영역(120)의 상부면에 터널 산화막(140)을 형성한다. 상기 터널 산화막(140)은 우수한 실리콘 산화막을 얻을 수 있는 방법으로 널리 알려진, 열산화 공정을 통해 형성하는 것이 바람직하다. 이때, 상기 터널 산화막(140)은 상기 제 1 게이트 산화막(130)보다 얇은 두께로 형성하고, 바람직하게는 터널링 현상이 쉽게 일어날 수 있는 70 내지 100Å의 두께로 형성한다. 평면적으로 볼 때, 상기 터널 산화막(140)은 상기 부유 접합영역(120) 내에 형성된다.
상기 터널 산화막(140)을 포함하는 반도체기판 전면에 제 1 도전막(도시하지 않음)을 형성한다. 이때, 상기 제 1 도전막은 불순물을 포함하는 다결정 실리콘막으로 형성하는 것이 바람직하다.
이후, 상기 제 1 도전막을 패터닝하여, 상기 소자분리막(110)의 상부면 일부를 노출시키는 개구부(도 4의 126)를 갖는 제 1 도전막 패턴(150)을 형성한다. 이때, 상기 개구부(도 4의 126)는 상기 셀 활성영역 주변의 소자분리막(110) 상에 형성되며, 바람직하게는 상기 셀 활성영역에 평행한 방향을 갖는다.
상기 제 1 도전막 패턴(150)을 포함하는 반도체기판 전면에 제 1 절연막(160)을 콘포말하게 형성한다. 상기 제 1 절연막(160)은 차례로 적층된 산화막-질화막-산화막(oxide-nitride-oxide, ONO)인 것이 바람직하다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 제 1 절연막(160) 상에, 상기 마스크롬 활성영역 상부의 상기 제 1 절연막(160)을 노출시키는 제 3 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제 3 포토레지스트 패턴을 마스크로 사용하여, 상기 제 1 절연막(160), 제 1 도전막 패턴(150) 및 제 1 게이트 산화막(130)을 차례로 패터닝함으로써, 상기 마스크롬 활성영역의 상부면을 노출시킨다. 이후, 상기 제 3 포토레지스트 패턴을 제거한다. 이때, 상기 셀 활성영역 및 저항체 활성영역은 상기 패터닝 공정에서 식각 손상을 받는 것을 예방하기 위해, 상기 제 3 포토레지스트 패턴에 의해 덮히는 것이 바람직하다.
상기 노출된 마스크롬 활성영역의 상부면에 제 2 게이트 산화막(170)을 형성한다. 상기 제 2 게이트 산화막(170)은 상기 제 1 게이트 산화막(130)보다 얇은 두께로 형성하는 것이 바람직하다.
상기 제 2 게이트 산화막(170)을 포함하는 반도체기판 전면에, 제 2도전막(180)을 형성한다. 상기 제 2 도전막(180)은 불순물을 포함하는 다결정 실리콘막으로 형성하는 것이 바람직하다. 상기 다결정 실리콘막 상에는 실리사이드막 등의 금속막 및 실리콘 산화막 등의 캐핑 절연막이 더 적층될 수도 있다.
상기 제 2 도전막(180)을 패터닝하여, 상기 마스크롬 활성영역 및 상기 소자분리막(110)을 가로지르는 마스크롬 게이트(184)를 형성한다. 상기 셀 활성영역 및 상기 저항체 활성영역 상에 형성된, 제 1 도전막 패턴(150), 제 1 절연막(160) 및 제 2 도전막(180)은 상기 마스크롬 게이트(184) 형성을 위한 패터닝 공정에서 식각되지 않는 것이 바람직하다. 이를 위해, 상기 셀 활성영역 및 저항체 활성영역을 덮는 제 4 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 마스크롬 게이트(184) 형성을 위한 식각 공정을 실시하는 것이 바람직하다. 이때, 상기 식각 공정은 상기 제 2 게이트 산화막(170)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이후, 상기 제 4 포토레지스트 패턴을 제거하여, 상기 셀 및 저항체 활성영역의 상기 제 2 도전막(180)과 상기 마스크롬 게이트(184)가 형성된 상기 마스크롬 활성영역을 노출시킨다.
도 13a, 도 13b 및 도 13c를 참조하면, 상기 노출된 제 2 도전막(180) 및 그 하부의 상기 제 1 절연막(160)과 상기 제 1 도전막 패턴(150) 차례로 패터닝하여, 메모리 게이트(191), 선택 게이트(192) 및 커버링 게이트(193)를 형성한다. 이때, 상기 패터닝 공정은 상기 마스크롬 게이트(184)가 형성된 상기 마스크롬 활성영역이 식각 손상을 입지 않도록 실시하는 것이 바람직하다.
상기 메모리 게이트(191) 및 선택 게이트(192)는 상기 셀 활성영역 상에 형성되고, 상기 커버링 게이트(193)는 상기 저항체 활성영역 상에 형성된다. 또한, 상기 메모리 게이트(191)는 차례로 적층된 부유 게이트(151), 게이트 층간절연막(161) 및 제어 게이트(181)로 구성되고, 상기 선택 게이트(192)는 차례로 적층된 하부 선택 게이트(152), 선택 게이트 층간절연막(162) 및 상부 선택 게이트(182)로 구성된다. 또한, 상기 커버링 게이트(193)는 차례로 적층된 커버링 하부 게이트(153), 커버링 게이트 층간절연막(163) 및 커버링 상부 게이트(183)로 구성된다.
상기 패터닝 공정은 상기 제 1 게이트 산화막(130)에 대해 선택비를 갖는 식각 레서피를 사용하여, 이방성 식각의 방법으로 실시하는 것이 바람직하다. 또한, 상기 패터닝 공정은, 도 4를 참조하면, 상기 메모리 게이트(191)가 상기 제 1 도전막 패턴(150)의 개구부(도 4의 126)를 가로지르도록 실시한다. 이에 따라, 상기 부유 게이트(151)는 전기적으로 절연된다.
상기 게이트 패턴들을 형성한 후, 일련의 후속 불순물 주입 공정을 실시하여, 저농도 소오스 접합영역(200), 저농도 고전압용 접합영역(202) 및 저농도 마스크롬 접합영역(204)을 형성한다. 상기 저농도 소오스 접합영역(200)은 서로 인접한 상기 메모리 게이트(191) 사이의 상기 셀 활성영역에 형성되고, 상기 저농도 고전압용 접합영역(202)은 상기 선택 게이트(192) 양옆의 셀 활성영역에 형성된다. 또한, 상기 저농도 마스크롬 접합영역(204)은 상기 마스크롬 게이트(184) 옆쪽의 마스크롬 활성영역에 형성된다. 이때, 상기 저농도 소오스 접합영역(200) 및 저농도 고전압용 접합영역(202)은 상기 부유 접합영역(120)과 동일한 도전형의 불순물을포함하고, 상기 저농도 마스크롬 접합영역(204)은 상기 채널 접합영역(124)과 동일한 도전형의 불순물을 포함한다. 이러한 불순물 주입 공정들은 반도체 장치의 제조 과정에서 통상적으로 실시되는 공정 단계이므로, 자세한 설명은 생략한다.
도 14a, 도 14b 및 도 14c를 참조하면, 상기 메모리 게이트(191), 선택 게이트(192), 커버링 게이트(193) 및 마스크롬 게이트(184)의 측벽에 스페이서(210)를 형성한다. 이후, 상기 저농도 소오스 접합영역(200)에, 상기 저농도 소오스 접합영역(200)과 동일한 도전형의 불순물을 포함하는 고농도 소오스 접합영역(220)을 형성한다. 또한, 상기 커버링 게이트(193) 옆쪽의 저항 접합영역(122) 및 상기 마스크롬 게이트(184) 옆쪽의 마스크롬 활성영역에 각각 고농도 저항체 접합영역(222) 및 고농도 마스크롬 접합영역(224)을 형성한다. 바람직하게는 상기 고농도 저항체 접합영역(222) 및 상기 고농도 마스크롬 접합영역(224)은 상기 고농도 소오스 접합영역(220)을 형성할 때, 함께 형성하는 것이 바람직하다.
이후, 상기 고농도 접합영역들을 포함하는 반도체기판 전면에 층간절연막(230)을 형성한다. 상기 층간절연막(230)을 패터닝하여, 상기 게이트 패턴들 측면의 활성영역들을 노출시키는 개구부(235)를 형성한 후, 상기 개구부(235)를 채우는 콘택 도전막 패턴(240)을 형성한다. 이러한, 층간절연막(230) 및 콘택 도전막 패턴(240) 등을 형성하는 공정들 역시 통상적인 방법에 의해 형성할 수 있으므로 설명을 생략한다.
본 발명에 따르면, 한 단계의 사진 공정을 통해 부유 접합영역, 저항 접합영역 및 채널 접합영역을 형성한다. 이에 따라, 공정 단순화를 이룰 수 있다. 또한, 본 발명에 따르면, 저항체 활성영역은 그 상부를 가로지르는 커버링 게이트에 의해 덮혀진다. 이에 따라, 저항체 활성영역에 의도하지 않은 불순물이 주입되는 문제를 최소화할 수 있다. 그 결과, 안정적이며 가격 경쟁력을 갖는 제품을 생산할 수 있다.
Claims (23)
- 반도체기판의 소정영역에 형성되어, 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막;상기 저항체 활성영역에 형성되는 저항 접합영역;상기 저항 접합영역 및 상기 소자분리막을 가로지르는 커버링 게이트;상기 마스크롬 활성영역에 형성되는 채널 접합영역;상기 채널 접합영역 및 상기 소자분리막을 가로지르는 마스크롬 게이트;상기 셀 활성영역 및 상기 소자분리막을 가로지르는 메모리 게이트 및 선택 게이트; 및상기 메모리 게이트 하부의 상기 셀 활성영역에 형성되는 부유 접합영역을 포함하되, 상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동일한 깊이인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 커버링 게이트, 상기 선택 게이트 및 상기 메모리 게이트의 하부에 배치된 제 1 게이트 산화막을 포함하는 반도체 장치.
- 제 2 항에 있어서,상기 메모리 게이트의 하부에, 상기 제 1 게이트 산화막에 의해 둘러싸인 터널 산화막을 포함하는 반도체 장치.
- 제 3 항에 있어서,상기 터널 산화막은 상기 제 1 게이트 산화막보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 마스크롬 게이트의 하부에, 상기 제 1 게이트 산화막보다 얇은 두께를 갖는 제 2 게이트 산화막이 개재되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 메모리 게이트는 차례로 적층된 부유 게이트, 게이트 층간절연막 및 제어 게이트로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 선택 게이트는 차례로 적층된 하부 선택 게이트, 선택 게이트 층간절연막 및 상부 선택 게이트로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 선택 게이트는 상기 메모리 게이트와 동일한 물질막으로 구성되는 것을특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 커버링 게이트는 상기 선택 게이트와 동일한 물질막으로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서,상기 마스크롬 게이트는 상기 제어 게이트와 동일한 물질막으로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동일한 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동일한 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
- 반도체기판의 소정영역에 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역에, 각각 부유 접합영역, 저항 접합영역 및 채널 접합영역을 형성하는 제 1 불순물 주입 공정을 실시하는 단계; 및상기 제 1 불순물 주입 공정이 실시된, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역 상부에 각각 선택 게이트와 메모리 게이트, 커버링 게이트 및 마스크 게이트를 형성하는 게이트 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 1 불순물 주입 공정은 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역과 다른 도전형의 불순물을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 1 불순물 주입 공정 전에, 상기 셀 활성영역, 저항체 활성영역 및 마스크롬 활성영역 상에 제 1 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 1 불순물 주입 공정이 실시된 반도체기판에 제 1 게이트 산화막을형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 16 항에 있어서,상기 제 1 게이트 산화막을 형성한 후,상기 제 1 게이트 산화막을 패터닝하여, 상기 부유 접합영역의 상부면 일부를 노출시키는 개구부를 형성하는 단계; 및상기 노출된 부유 접합영역의 상부면에, 상기 제 1 게이트 산화막보다 얇은 두께의 터널 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 게이트 형성 단계는상기 제 1 불순물 주입 공정이 실시된 반도체기판 전면에, 차례로 적층된 제 1 도전막, 제 1 절연막 및 제 2 도전막을 형성하는 단계; 및상기 제 2 도전막, 제 1 절연막 및 제 1 도전막을 차례로 패터닝하여, 상기 메모리 게이트, 선택 게이트, 커버링 게이트 및 마스크롬 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서,상기 제 1 절연막을 형성하기 전에, 상기 셀 활성영역에서 상기 제 1 도전막을 패터닝하여, 상기 셀 활성영역에 평행한 개구부를 갖는 제 1 도전막 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 18 항에 있어서,상기 제 2 도전막을 형성하기 전에,상기 제 1 도전막 및 상기 제 1 절연막을 패터닝하여, 상기 마스크롬 활성영역의 상부면을 노출시키는 단계; 및상기 노출된 마스크롬 활성영역 상에 제 2 게이트 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제 20 항에 있어서,상기 제 2 게이트 산화막은 상기 제 1 게이트 산화막보다 얇은 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 부유 접합영역은 상기 메모리 게이트 하부의 상기 셀 활성영역에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서,상기 부유 접합영역, 상기 저항 접합영역 및 상기 채널 접합영역은 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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