JP3547633B2 - 半導体素子の酸化膜形成方法 - Google Patents
半導体素子の酸化膜形成方法 Download PDFInfo
- Publication number
- JP3547633B2 JP3547633B2 JP36447798A JP36447798A JP3547633B2 JP 3547633 B2 JP3547633 B2 JP 3547633B2 JP 36447798 A JP36447798 A JP 36447798A JP 36447798 A JP36447798 A JP 36447798A JP 3547633 B2 JP3547633 B2 JP 3547633B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- ions
- region
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000000034 method Methods 0.000 title claims description 27
- -1 nitrogen ions Chemical class 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 43
- 229910052757 nitrogen Inorganic materials 0.000 claims description 25
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 25
- 229910052731 fluorine Inorganic materials 0.000 claims description 21
- 239000011737 fluorine Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 13
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 description 7
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 6
- 102100024237 Stathmin Human genes 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の酸化膜形成方法に関し、特に互いに異なる駆動電圧が印加される素子領域に異なる厚さの酸化膜を形成するための半導体素子の酸化膜形成方法に関する。
【０００２】
【従来の技術】
一般に、埋込型（ｅｍｂｅｄｅｄ）ＤＲＡＭ又は互いに異なる動作電圧を有する半導体素子においては、互いに異なる厚さを有する酸化膜を形成する必要がある。
【０００３】
すなわち、ＤＲＡＭ及びロジックデバイスが半導体素子の集積化により急速に発展しており、またＤＲＡＭとロジックとが結合した埋込ＤＲＡＭが出現している。かかる傾向は続くものと思われるが、この際ＤＲＡＭのメモリセル領域、コア（ｃｏｒｅ）／ペリフェラル（ｐｅｒｉｐｈｅｒａｌ）領域とロジックデバイスの入出力領域を除いた領域、ロジックの入出力バッファ及びＤＲＡＭ及びロジックのＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）領域等には、異なる動作電圧が供給される。従って、それらの領域には異なる厚さの酸化膜を形成する必要がある。
【０００４】
このように異なる厚さを有する半導体素子の酸化膜形成方法には湿式食刻を用いる方法とイオン注入を用いる方法がある。しかし、この２つの酸化膜形成方法では、酸化膜厚さの均一度、酸化膜の信頼性の側面で問題があるため、これらの問題を解決するための多様な研究が進んでいる。
【０００５】
以下、かかる従来の半導体素子の酸化膜形成方法を添付図面に基づき説明する。
図１ａ、図１ｂ、図２ａ〜図２ｃは従来の半導体素子の酸化膜形成工程を示す断面図である。
【０００６】
まず、図１ａに示すように、厚い酸化膜の形成領域である第１領域Ａ、及び薄い酸化膜の形成領域である第２領域Ｂが定義された半導体基板１上に犠牲酸化膜（ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄｅ）２を形成する。
【０００７】
図１ｂに示すように、犠牲酸化膜２上に感光膜ＰＲを塗布した後、露光及び現像工程で第１領域Ａの半導体基板１上にのみ感光膜ＰＲが残るように感光膜ＰＲをパターニングする。
【０００８】
図２ａに示すように、感光膜ＰＲをマスクに用いたイオン注入工程で第２領域Ｂの半導体基板１内に窒素イオン３を注入した後、熱処理して窒素イオン３を拡散させる。
【０００９】
図２ｃに示すように、感光膜ＰＲ及び犠牲酸化膜２を除去する。
図１ｅに示すように、半導体基板１の全面を熱処理して第１領域Ａの半導体基板１上には厚い厚さを有する第１ゲート酸化膜４を成長させ、第２領域Ｂの半導体基板１上には薄い厚さを有する第２ゲート酸化膜５を成長させる。すなわち、窒素イオン３が注入された部分の半導体基板１は、窒素イオンにより半導体基板１の表面の酸化が抑制される。このため、窒素イオンが注入されない部分よりもゲート酸化膜の成長速度が遅い。これにより、第１、第２ゲート酸化膜４、５からなる厚さの互いに異なるデュアルゲート酸化膜が形成される。
【００１０】
尚、図面上に図示してはないが、窒素イオンの代わりにフッ素Ｆ（ｆｌｕｏｒｉｎ）イオンを注入した場合には上記結果とは逆の結果が現れるようになる。すなわち、フッ素イオンが半導体基板の表面の酸化を活性化させるため、フッ素イオンを注入した領域はフッ素イオンを注入しない領域よりも一層厚い酸化膜が形成される。通常では、デュアルゲート酸化膜を形成する際、窒素イオン及びフッ素イオンのうち何れか一つの不純物イオンのみを半導体基板に注入した後、酸化膜を形成するようにしている。
【００１１】
【発明が解決しようとする課題】
従来の半導体素子の酸化膜形成方法においては次のような問題点があった。
第１に、窒素イオンを注入してゲート酸化膜を薄く形成する場合、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性がよくないため、ゲート酸化膜としての信頼度が低下する。
【００１２】
第２に、フッ素イオンを注入してゲート酸化膜を厚く形成し、デュアルポリゲートを用いてゲート電極を形成する場合、特にＰ＋型ドープのポリシリコン（ゲート電極）のボロン（ｂｏｒｏｎ）イオンが半導体基板（特に、チャネル領域）内へ拡散されるという問題点が発生する。このため、トランジスタとしての信頼度が低下する。
【００１３】
本発明は上記したような従来の半導体素子の酸化膜形成方法の問題点を解決するためになされたものであり、その目的とするところは、ＴＤＤＢ特性を向上させ、かつボロンイオンの拡散を防止して信頼度の高い半導体素子を提供するに適した半導体素子の酸化膜形成方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の請求項１に記載の半導体素子の酸化膜形成方法は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の所定の領域をマスキングした後、前記絶縁膜のマスキングされていない露出部分を介して前記半導体基板に第１、第２不純物イオンを注入する工程と、前記絶縁膜を除去する工程と、前記不純物イオン注入領域と不純物イオン非注入領域の前記半導体基板上に互いに異なる厚さを有する第１、第２酸化膜を形成する工程とを備えることを要旨とする。
【００１５】
請求項２に記載の発明は、請求項１記載の半導体素子の酸化膜形成方法において、前記不純物イオン注入領域に形成される第１酸化膜は、不純物イオン非注入領域に形成される第２酸化膜よりも厚いことを要旨とする。
【００１６】
請求項３に記載の発明は、請求項１記載の半導体素子の酸化膜形成方法において、前記第１、第２不純物イオンは窒素イオンとフッ素イオンであり、前記窒素イオンが前記フッ素イオンより更に深く投射されるように窒素イオンとフッ素イオンとを注入することを要旨とする。
【００２０】
【発明の実施の形態】
かかる本発明の半導体素子の酸化膜形成方法を添付図面に基づき説明する。
図３ａ、３ｂ、図４ａ〜図４ｃは本発明の第１実施形態による半導体素子の酸化膜形成工程を示す断面図である。
【００２１】
まず、図３ａに示すように、薄い酸化膜の形成領域である第１領域Ａ、及び厚い酸化膜の形成領域である第２領域Ｂが定義された半導体基板１１上に絶縁膜１２を形成する。この際、絶縁膜１２は５０〜５００Å程度の厚さに形成する。好ましくは、半導体基板１１を成長させて絶縁膜１２を形成する。
【００２２】
図３ｂに示すように、絶縁膜１２上に感光膜ＰＲ１１を塗布した後、露光及び現像工程で第１領域Ａの半導体基板１１上にのみ感光膜ＰＲ１１が残るように感光膜ＰＲ１１をパターニングする。次いで、パターニングされた感光膜ＰＲ１１をマスクとして用いて第２領域Ｂの半導体基板１１に窒素イオン１３を注入する。この際、窒素イオン１３の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００２３】
図４ａに示すように、感光膜ＰＲ１１をマスクとして用いたイオン注入工程で第２領域Ｂにフッ素イオン１４を注入する。この際、フッ素イオン１４の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。この際、フッ素イオン１４及び窒素イオン１３の投射範囲（Ｒｐ： Ｐｒｏｊｅｃｔｉｏｎ Ｒａｎｇｅ）は互いに異なるようにイオン注入条件が設定される。すなわち、窒素イオン１３の半導体基板１１内の投射範囲がフッ素イオン１４の投射範囲よりも深くなるようにイオン注入条件が設定される。
【００２４】
図４ｂに示すように、半導体基板１１を熱処理して窒素イオン１３及びフッ素イオン１４を拡散させる。その後、絶縁膜１２及び感光膜ＰＲ１１を除去する。この際、絶縁膜１２及び感光膜ＰＲ１１を先に除去した後、拡散工程を施してもよい。そして、上記した熱処理の条件は、５〜３０秒間に８００〜１０００℃で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）する、或いは炉（ｆｕｒｎａｃｅ）で１０〜６０分間に７００〜９５０℃で熱処理を行うことである。更に、上記熱処理工程の時にイオン注入により発生した基板の欠陥及びダメージを回復（ｃｕｒｉｎｇ）させる。
【００２５】
図４ｃに示すように、第１領域Ａ上には薄い厚さを有する第１ゲート酸化膜１５を成長させ、第２領域Ｂには厚い厚さを有する第２ゲート酸化膜１６を成長させる。この際、第１領域Ａに形成される第１ゲート酸化膜１５は４０〜６０Å程度の厚さ、第２領域Ｂに形成される第２ゲート酸化膜１６は６０〜１５０Å程度の厚さを有する。
【００２６】
上記したように第１実施形態では、半導体基板１１上に、窒素イオン、フッ素イオンを順次に注入したのちデュアルゲート酸化膜を形成するので、ＴＤＤＢ特性を向上し、かつｐ型ドープのポリシリコンのボロンイオンの基板への拡散を防止することができ、信頼度の高い半導体素子を提供することができる。
【００２７】
図５ａ、図５ｂ、図６ａ、図６ｂ、図７ａ、図７ｂは本発明の第２実施形態による半導体素子の酸化膜形成工程の断面図である。
まず、図５ａに示すように、互いに異なる厚さを有するゲート酸化膜が形成される第１、第２、第３領域Ａ、Ｂ、Ｃが定義された半導体基板２１上に絶縁膜２２を形成する。この際、絶縁膜２２は５０〜５００Å程度の厚さに形成する。好ましくは、半導体基板２１を成長させて絶縁膜を形成する。ここで、第１領域Ａよりは第２領域Ｂ、第２領域Ｂよりは第３領域Ｃにより厚いゲート酸化膜が形成される。
【００２８】
図５ｂに示すように、絶縁膜２２上に感光膜ＰＲ２１を塗布した後、露光及び現像工程で第１領域Ａの半導体基板２１上の感光膜ＰＲ２１が除去されるよう感光膜ＰＲ２１をパターニングする。
【００２９】
図６ａに示すように、パターニングされた感光膜ＰＲ２１をマスクとして用いて第１領域Ａの半導体基板２１に窒素イオン２３を注入する。この際、窒素イオン２３の注入エンルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００３０】
図６ｂに示すように、感光膜ＰＲ２１を除去する。次いで、絶縁膜２２の全面上に感光膜ＰＲ２２を塗布した後、露光及び現像工程で第３領域Ｃ上の感光膜ＰＲ２２が除去されるように感光膜ＰＲ２２をパターニングする。次いで、パターニングされた感光膜ＰＲ２２をマスクとして用いて第３領域Ｃの半導体基板２１にフッ素イオン２４を注入する。この際、フッ素イオン２４の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００３１】
図７ａに示すように、半導体基板２１を熱処理して窒素イオン２３及びフッ素イオン２４を拡散させる。その後、絶縁膜２２及び感光膜ＰＲ２２を除去する。この際、拡散工程は絶縁膜２２及び感光膜ＰＲ２２を除去してから実施してもよい。そして、上記した熱処理の条件は、５〜３０秒間に８００〜１０００℃で急速熱処理する、或いは炉（ｆｕｒｎａｃｅ）で１０〜６０分間に７００〜９５０℃で熱処理を行うことである。
【００３２】
図７ｂに示すように、半導体基板２１上における第１領域Ａの半導体基板２１には上記の３つの領域Ａ、Ｂ、Ｃのうち最も薄い厚さを有する第１ゲート酸化膜２５を成長させ、第２領域Ｂには中間（ｍｉｄｉｕｍ）厚さを有する第２ゲート酸化膜２６を成長させ、第３領域Ｃには最も厚い厚さを有する第３ゲート酸化膜２７を成長させる。こうして、トリプル（ｔｒｉｐｌｅ）ゲート酸化膜が形成される。この際、第１領域Ａに形成される第１ゲート酸化膜２５は４０〜７０Å程度の厚さ、第２領域Ｂに形成される第２ゲート酸化膜２６は５０〜９０Å程度の厚さ、第３領域Ｃに形成される第３ゲート酸化膜２７は７０〜１５０Å程度の厚さを有する。
【００３３】
この際、上記したような薄い厚さを有する第１ゲート酸化膜２５が形成される領域には低電圧駆動可能なメモリセルアレイ等を構成し、中間程度の厚さを有する第２ゲート酸化膜２６にはＤＲＡＭのコア／ペリフェラル領域などを構成し、厚い厚さを有する第３ゲート酸化膜２７にはＥＳＤ部分と入出力部分を構成する。
【００３４】
第２の実施の形態によれば、半導体基板２１に互いに異なる厚さを有する第１、第２、第３ゲート酸化膜２５、２６、２７を形成したことにより、互いに異なるしきい電圧を有する半導体素子に対する選択の自由度が増加し、多様な駆動電圧を有する半導体素子を一つの半導体基板２１に具現することができる。
【００３５】
【発明の効果】
請求項１の発明によれば、半導体基板上に第１、第２不純物イオンを注入して互いに異なる厚さを有する第１、第２酸化膜を形成するので、ＴＤＤＢ特性を向上して、ｐ型ドープのポリシリコンのボロンイオンの基板への拡散を防止することができ、信頼度の高い半導体素子を提供することができる。
【００３６】
請求項２の発明によれば、第１酸化膜が第２酸化膜よりも厚いので、その第１及び第２酸化膜を用いて互いに異なる電圧で動作する半導体素子を一つの基板に形成することができる。
【００３７】
請求項３の発明によれば、半導体基板内に窒素イオンをフッ素イオンよりも更に深く投射したことにより、ＴＤＤＢ特性を向上して、ボロンイオンの基板への拡散を解決することができる。
【図面の簡単な説明】
【図１】ａ、ｂは、従来の半導体素子の酸化膜形成工程を示す断面図。
【図２】ａ〜ｃは、図１に続く従来の半導体素子の酸化膜形成工程を示す断面図。
【図３】ａ、ｂは、本発明の第１実施形態による半導体素子の酸化膜形成工程を示す断面図。
【図４】ａ〜ｃは、図３に続く半導体素子の酸化膜形成工程を示す断面図。
【図５】ａ、ｂは、本発明の第２実施形態による半導体素子の酸化膜形成工程を示す断面図。
【図６】ａ、ｂは、図５に続く半導体素子の酸化膜形成工程を示す断面図。
【図７】ａ、ｂは、図６に続く半導体素子の酸化膜形成工程を示す断面図。
【符号の説明】
１１…半導体基板
１２…絶縁膜
１３…窒素イオン
１４…フッ素イオン
１５…第１ゲート酸化膜（第１酸化膜）
１６…第２ゲート酸化膜（第２酸化膜）
【発明の属する技術分野】
本発明は半導体素子の酸化膜形成方法に関し、特に互いに異なる駆動電圧が印加される素子領域に異なる厚さの酸化膜を形成するための半導体素子の酸化膜形成方法に関する。
【０００２】
【従来の技術】
一般に、埋込型（ｅｍｂｅｄｅｄ）ＤＲＡＭ又は互いに異なる動作電圧を有する半導体素子においては、互いに異なる厚さを有する酸化膜を形成する必要がある。
【０００３】
すなわち、ＤＲＡＭ及びロジックデバイスが半導体素子の集積化により急速に発展しており、またＤＲＡＭとロジックとが結合した埋込ＤＲＡＭが出現している。かかる傾向は続くものと思われるが、この際ＤＲＡＭのメモリセル領域、コア（ｃｏｒｅ）／ペリフェラル（ｐｅｒｉｐｈｅｒａｌ）領域とロジックデバイスの入出力領域を除いた領域、ロジックの入出力バッファ及びＤＲＡＭ及びロジックのＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）領域等には、異なる動作電圧が供給される。従って、それらの領域には異なる厚さの酸化膜を形成する必要がある。
【０００４】
このように異なる厚さを有する半導体素子の酸化膜形成方法には湿式食刻を用いる方法とイオン注入を用いる方法がある。しかし、この２つの酸化膜形成方法では、酸化膜厚さの均一度、酸化膜の信頼性の側面で問題があるため、これらの問題を解決するための多様な研究が進んでいる。
【０００５】
以下、かかる従来の半導体素子の酸化膜形成方法を添付図面に基づき説明する。
図１ａ、図１ｂ、図２ａ〜図２ｃは従来の半導体素子の酸化膜形成工程を示す断面図である。
【０００６】
まず、図１ａに示すように、厚い酸化膜の形成領域である第１領域Ａ、及び薄い酸化膜の形成領域である第２領域Ｂが定義された半導体基板１上に犠牲酸化膜（ｓａｃｒｉｆｉｃｉａｌ ｏｘｉｄｅ）２を形成する。
【０００７】
図１ｂに示すように、犠牲酸化膜２上に感光膜ＰＲを塗布した後、露光及び現像工程で第１領域Ａの半導体基板１上にのみ感光膜ＰＲが残るように感光膜ＰＲをパターニングする。
【０００８】
図２ａに示すように、感光膜ＰＲをマスクに用いたイオン注入工程で第２領域Ｂの半導体基板１内に窒素イオン３を注入した後、熱処理して窒素イオン３を拡散させる。
【０００９】
図２ｃに示すように、感光膜ＰＲ及び犠牲酸化膜２を除去する。
図１ｅに示すように、半導体基板１の全面を熱処理して第１領域Ａの半導体基板１上には厚い厚さを有する第１ゲート酸化膜４を成長させ、第２領域Ｂの半導体基板１上には薄い厚さを有する第２ゲート酸化膜５を成長させる。すなわち、窒素イオン３が注入された部分の半導体基板１は、窒素イオンにより半導体基板１の表面の酸化が抑制される。このため、窒素イオンが注入されない部分よりもゲート酸化膜の成長速度が遅い。これにより、第１、第２ゲート酸化膜４、５からなる厚さの互いに異なるデュアルゲート酸化膜が形成される。
【００１０】
尚、図面上に図示してはないが、窒素イオンの代わりにフッ素Ｆ（ｆｌｕｏｒｉｎ）イオンを注入した場合には上記結果とは逆の結果が現れるようになる。すなわち、フッ素イオンが半導体基板の表面の酸化を活性化させるため、フッ素イオンを注入した領域はフッ素イオンを注入しない領域よりも一層厚い酸化膜が形成される。通常では、デュアルゲート酸化膜を形成する際、窒素イオン及びフッ素イオンのうち何れか一つの不純物イオンのみを半導体基板に注入した後、酸化膜を形成するようにしている。
【００１１】
【発明が解決しようとする課題】
従来の半導体素子の酸化膜形成方法においては次のような問題点があった。
第１に、窒素イオンを注入してゲート酸化膜を薄く形成する場合、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）特性がよくないため、ゲート酸化膜としての信頼度が低下する。
【００１２】
第２に、フッ素イオンを注入してゲート酸化膜を厚く形成し、デュアルポリゲートを用いてゲート電極を形成する場合、特にＰ＋型ドープのポリシリコン（ゲート電極）のボロン（ｂｏｒｏｎ）イオンが半導体基板（特に、チャネル領域）内へ拡散されるという問題点が発生する。このため、トランジスタとしての信頼度が低下する。
【００１３】
本発明は上記したような従来の半導体素子の酸化膜形成方法の問題点を解決するためになされたものであり、その目的とするところは、ＴＤＤＢ特性を向上させ、かつボロンイオンの拡散を防止して信頼度の高い半導体素子を提供するに適した半導体素子の酸化膜形成方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の請求項１に記載の半導体素子の酸化膜形成方法は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の所定の領域をマスキングした後、前記絶縁膜のマスキングされていない露出部分を介して前記半導体基板に第１、第２不純物イオンを注入する工程と、前記絶縁膜を除去する工程と、前記不純物イオン注入領域と不純物イオン非注入領域の前記半導体基板上に互いに異なる厚さを有する第１、第２酸化膜を形成する工程とを備えることを要旨とする。
【００１５】
請求項２に記載の発明は、請求項１記載の半導体素子の酸化膜形成方法において、前記不純物イオン注入領域に形成される第１酸化膜は、不純物イオン非注入領域に形成される第２酸化膜よりも厚いことを要旨とする。
【００１６】
請求項３に記載の発明は、請求項１記載の半導体素子の酸化膜形成方法において、前記第１、第２不純物イオンは窒素イオンとフッ素イオンであり、前記窒素イオンが前記フッ素イオンより更に深く投射されるように窒素イオンとフッ素イオンとを注入することを要旨とする。
【００２０】
【発明の実施の形態】
かかる本発明の半導体素子の酸化膜形成方法を添付図面に基づき説明する。
図３ａ、３ｂ、図４ａ〜図４ｃは本発明の第１実施形態による半導体素子の酸化膜形成工程を示す断面図である。
【００２１】
まず、図３ａに示すように、薄い酸化膜の形成領域である第１領域Ａ、及び厚い酸化膜の形成領域である第２領域Ｂが定義された半導体基板１１上に絶縁膜１２を形成する。この際、絶縁膜１２は５０〜５００Å程度の厚さに形成する。好ましくは、半導体基板１１を成長させて絶縁膜１２を形成する。
【００２２】
図３ｂに示すように、絶縁膜１２上に感光膜ＰＲ１１を塗布した後、露光及び現像工程で第１領域Ａの半導体基板１１上にのみ感光膜ＰＲ１１が残るように感光膜ＰＲ１１をパターニングする。次いで、パターニングされた感光膜ＰＲ１１をマスクとして用いて第２領域Ｂの半導体基板１１に窒素イオン１３を注入する。この際、窒素イオン１３の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００２３】
図４ａに示すように、感光膜ＰＲ１１をマスクとして用いたイオン注入工程で第２領域Ｂにフッ素イオン１４を注入する。この際、フッ素イオン１４の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。この際、フッ素イオン１４及び窒素イオン１３の投射範囲（Ｒｐ： Ｐｒｏｊｅｃｔｉｏｎ Ｒａｎｇｅ）は互いに異なるようにイオン注入条件が設定される。すなわち、窒素イオン１３の半導体基板１１内の投射範囲がフッ素イオン１４の投射範囲よりも深くなるようにイオン注入条件が設定される。
【００２４】
図４ｂに示すように、半導体基板１１を熱処理して窒素イオン１３及びフッ素イオン１４を拡散させる。その後、絶縁膜１２及び感光膜ＰＲ１１を除去する。この際、絶縁膜１２及び感光膜ＰＲ１１を先に除去した後、拡散工程を施してもよい。そして、上記した熱処理の条件は、５〜３０秒間に８００〜１０００℃で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）する、或いは炉（ｆｕｒｎａｃｅ）で１０〜６０分間に７００〜９５０℃で熱処理を行うことである。更に、上記熱処理工程の時にイオン注入により発生した基板の欠陥及びダメージを回復（ｃｕｒｉｎｇ）させる。
【００２５】
図４ｃに示すように、第１領域Ａ上には薄い厚さを有する第１ゲート酸化膜１５を成長させ、第２領域Ｂには厚い厚さを有する第２ゲート酸化膜１６を成長させる。この際、第１領域Ａに形成される第１ゲート酸化膜１５は４０〜６０Å程度の厚さ、第２領域Ｂに形成される第２ゲート酸化膜１６は６０〜１５０Å程度の厚さを有する。
【００２６】
上記したように第１実施形態では、半導体基板１１上に、窒素イオン、フッ素イオンを順次に注入したのちデュアルゲート酸化膜を形成するので、ＴＤＤＢ特性を向上し、かつｐ型ドープのポリシリコンのボロンイオンの基板への拡散を防止することができ、信頼度の高い半導体素子を提供することができる。
【００２７】
図５ａ、図５ｂ、図６ａ、図６ｂ、図７ａ、図７ｂは本発明の第２実施形態による半導体素子の酸化膜形成工程の断面図である。
まず、図５ａに示すように、互いに異なる厚さを有するゲート酸化膜が形成される第１、第２、第３領域Ａ、Ｂ、Ｃが定義された半導体基板２１上に絶縁膜２２を形成する。この際、絶縁膜２２は５０〜５００Å程度の厚さに形成する。好ましくは、半導体基板２１を成長させて絶縁膜を形成する。ここで、第１領域Ａよりは第２領域Ｂ、第２領域Ｂよりは第３領域Ｃにより厚いゲート酸化膜が形成される。
【００２８】
図５ｂに示すように、絶縁膜２２上に感光膜ＰＲ２１を塗布した後、露光及び現像工程で第１領域Ａの半導体基板２１上の感光膜ＰＲ２１が除去されるよう感光膜ＰＲ２１をパターニングする。
【００２９】
図６ａに示すように、パターニングされた感光膜ＰＲ２１をマスクとして用いて第１領域Ａの半導体基板２１に窒素イオン２３を注入する。この際、窒素イオン２３の注入エンルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００３０】
図６ｂに示すように、感光膜ＰＲ２１を除去する。次いで、絶縁膜２２の全面上に感光膜ＰＲ２２を塗布した後、露光及び現像工程で第３領域Ｃ上の感光膜ＰＲ２２が除去されるように感光膜ＰＲ２２をパターニングする。次いで、パターニングされた感光膜ＰＲ２２をマスクとして用いて第３領域Ｃの半導体基板２１にフッ素イオン２４を注入する。この際、フッ素イオン２４の注入エネルギーは１０〜５０ＫｅＶであり、そのドーズ（ｄｏｓｅ）は３×１０１３〜５×１０１５ｃｍ−２程度である。
【００３１】
図７ａに示すように、半導体基板２１を熱処理して窒素イオン２３及びフッ素イオン２４を拡散させる。その後、絶縁膜２２及び感光膜ＰＲ２２を除去する。この際、拡散工程は絶縁膜２２及び感光膜ＰＲ２２を除去してから実施してもよい。そして、上記した熱処理の条件は、５〜３０秒間に８００〜１０００℃で急速熱処理する、或いは炉（ｆｕｒｎａｃｅ）で１０〜６０分間に７００〜９５０℃で熱処理を行うことである。
【００３２】
図７ｂに示すように、半導体基板２１上における第１領域Ａの半導体基板２１には上記の３つの領域Ａ、Ｂ、Ｃのうち最も薄い厚さを有する第１ゲート酸化膜２５を成長させ、第２領域Ｂには中間（ｍｉｄｉｕｍ）厚さを有する第２ゲート酸化膜２６を成長させ、第３領域Ｃには最も厚い厚さを有する第３ゲート酸化膜２７を成長させる。こうして、トリプル（ｔｒｉｐｌｅ）ゲート酸化膜が形成される。この際、第１領域Ａに形成される第１ゲート酸化膜２５は４０〜７０Å程度の厚さ、第２領域Ｂに形成される第２ゲート酸化膜２６は５０〜９０Å程度の厚さ、第３領域Ｃに形成される第３ゲート酸化膜２７は７０〜１５０Å程度の厚さを有する。
【００３３】
この際、上記したような薄い厚さを有する第１ゲート酸化膜２５が形成される領域には低電圧駆動可能なメモリセルアレイ等を構成し、中間程度の厚さを有する第２ゲート酸化膜２６にはＤＲＡＭのコア／ペリフェラル領域などを構成し、厚い厚さを有する第３ゲート酸化膜２７にはＥＳＤ部分と入出力部分を構成する。
【００３４】
第２の実施の形態によれば、半導体基板２１に互いに異なる厚さを有する第１、第２、第３ゲート酸化膜２５、２６、２７を形成したことにより、互いに異なるしきい電圧を有する半導体素子に対する選択の自由度が増加し、多様な駆動電圧を有する半導体素子を一つの半導体基板２１に具現することができる。
【００３５】
【発明の効果】
請求項１の発明によれば、半導体基板上に第１、第２不純物イオンを注入して互いに異なる厚さを有する第１、第２酸化膜を形成するので、ＴＤＤＢ特性を向上して、ｐ型ドープのポリシリコンのボロンイオンの基板への拡散を防止することができ、信頼度の高い半導体素子を提供することができる。
【００３６】
請求項２の発明によれば、第１酸化膜が第２酸化膜よりも厚いので、その第１及び第２酸化膜を用いて互いに異なる電圧で動作する半導体素子を一つの基板に形成することができる。
【００３７】
請求項３の発明によれば、半導体基板内に窒素イオンをフッ素イオンよりも更に深く投射したことにより、ＴＤＤＢ特性を向上して、ボロンイオンの基板への拡散を解決することができる。
【図面の簡単な説明】
【図１】ａ、ｂは、従来の半導体素子の酸化膜形成工程を示す断面図。
【図２】ａ〜ｃは、図１に続く従来の半導体素子の酸化膜形成工程を示す断面図。
【図３】ａ、ｂは、本発明の第１実施形態による半導体素子の酸化膜形成工程を示す断面図。
【図４】ａ〜ｃは、図３に続く半導体素子の酸化膜形成工程を示す断面図。
【図５】ａ、ｂは、本発明の第２実施形態による半導体素子の酸化膜形成工程を示す断面図。
【図６】ａ、ｂは、図５に続く半導体素子の酸化膜形成工程を示す断面図。
【図７】ａ、ｂは、図６に続く半導体素子の酸化膜形成工程を示す断面図。
【符号の説明】
１１…半導体基板
１２…絶縁膜
１３…窒素イオン
１４…フッ素イオン
１５…第１ゲート酸化膜（第１酸化膜）
１６…第２ゲート酸化膜（第２酸化膜）
Claims (3)
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の所定の領域をマスキングした後、前記絶縁膜のマスキングされていない露出部分を介して前記半導体基板に第１、第２不純物イオンを注入する工程と、
前記絶縁膜を除去する工程と、
前記不純物イオン注入領域と不純物イオン非注入領域の前記半導体基板上に互いに異なる厚さを有する第１、第２酸化膜を形成する工程と、
を備えることを特徴とする半導体素子の酸化膜形成方法。 - 前記不純物イオン注入領域に形成される第１酸化膜は、不純物イオン非注入領域に形成される第２酸化膜よりも厚いことを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
- 前記第１、第２不純物イオンは窒素イオンとフッ素イオンであり、前記窒素イオンが前記フッ素イオンより更に深く投射されるように窒素イオンとフッ素イオンとを注入することを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR80699/1997 | 1997-12-31 | ||
| KR1019970080699A KR19990060472A (ko) | 1997-12-31 | 1997-12-31 | 반도체소자의 산화막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260813A JPH11260813A (ja) | 1999-09-24 |
| JP3547633B2 true JP3547633B2 (ja) | 2004-07-28 |
Family
ID=19530412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36447798A Expired - Fee Related JP3547633B2 (ja) | 1997-12-31 | 1998-12-22 | 半導体素子の酸化膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6191049B1 (ja) |
| JP (1) | JP3547633B2 (ja) |
| KR (1) | KR19990060472A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4437352B2 (ja) | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6355524B1 (en) | 2000-08-15 | 2002-03-12 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
| US6559055B2 (en) | 2000-08-15 | 2003-05-06 | Mosel Vitelic, Inc. | Dummy structures that protect circuit elements during polishing |
| JP2002343879A (ja) * | 2001-05-15 | 2002-11-29 | Nec Corp | 半導体装置及びその製造方法 |
| JP2002368001A (ja) * | 2001-06-07 | 2002-12-20 | Denso Corp | 半導体装置及びその製造方法 |
| US6821847B2 (en) | 2001-10-02 | 2004-11-23 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
| KR100412143B1 (ko) * | 2002-05-07 | 2003-12-31 | 주식회사 하이닉스반도체 | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 |
| US6835622B2 (en) | 2002-06-04 | 2004-12-28 | Taiwan Semiconductor Manufacturing Co., Ltd | Gate electrode doping method for forming semiconductor integrated circuit microelectronic fabrication with varying effective gate dielectric layer thicknesses |
| US6670248B1 (en) | 2002-08-07 | 2003-12-30 | Chartered Semiconductor Manufacturing Ltd. | Triple gate oxide process with high-k gate dielectric |
| US7045071B2 (en) * | 2002-12-30 | 2006-05-16 | Hynix Semiconductor Inc. | Method for fabricating ferroelectric random access memory device |
| US7087470B2 (en) * | 2004-06-21 | 2006-08-08 | International Business Machines Corporation | Dual gate dielectric thickness devices |
| DE102004031453B4 (de) * | 2004-06-29 | 2009-01-29 | Qimonda Ag | Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur |
| JP2006344634A (ja) | 2005-06-07 | 2006-12-21 | Renesas Technology Corp | Ｃｍｏｓ型半導体装置の製造方法および、ｃｍｏｓ型半導体装置 |
| KR100810411B1 (ko) * | 2006-09-21 | 2008-03-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4302766A (en) * | 1979-01-05 | 1981-11-24 | Texas Instruments Incorporated | Self-limiting erasable memory cell with triple level polysilicon |
| DE3037744A1 (de) * | 1980-10-06 | 1982-05-19 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik |
| DE3576245D1 (de) * | 1984-05-17 | 1990-04-05 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
| US4774197A (en) * | 1986-06-17 | 1988-09-27 | Advanced Micro Devices, Inc. | Method of improving silicon dioxide |
| US4776925A (en) * | 1987-04-30 | 1988-10-11 | The Trustees Of Columbia University In The City Of New York | Method of forming dielectric thin films on silicon by low energy ion beam bombardment |
| EP0366423B1 (en) | 1988-10-25 | 1994-05-25 | Matsushita Electronics Corporation | Manufacturing method of semiconductor non-volatile memory device |
| US5330920A (en) | 1993-06-15 | 1994-07-19 | Digital Equipment Corporation | Method of controlling gate oxide thickness in the fabrication of semiconductor devices |
| US5429972A (en) * | 1994-05-09 | 1995-07-04 | Advanced Micro Devices, Inc. | Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric |
| US5672521A (en) * | 1995-11-21 | 1997-09-30 | Advanced Micro Devices, Inc. | Method of forming multiple gate oxide thicknesses on a wafer substrate |
| US5918133A (en) * | 1997-12-18 | 1999-06-29 | Advanced Micro Devices | Semiconductor device having dual gate dielectric thickness along the channel and fabrication thereof |
-
1997
- 1997-12-31 KR KR1019970080699A patent/KR19990060472A/ko not_active Application Discontinuation
-
1998
- 1998-12-09 US US09/208,042 patent/US6191049B1/en not_active Expired - Lifetime
- 1998-12-22 JP JP36447798A patent/JP3547633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11260813A (ja) | 1999-09-24 |
| KR19990060472A (ko) | 1999-07-26 |
| US6191049B1 (en) | 2001-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3547633B2 (ja) | 半導体素子の酸化膜形成方法 | |
| US6372611B1 (en) | Semiconductor manufacturing method including gettering of metal impurities | |
| JPS62188277A (ja) | 低濃度ド−プド構造形成方法 | |
| US7091074B2 (en) | Method of forming a gate oxide layer in a semiconductor device and method of forming a gate electrode having the same | |
| JPH09186245A (ja) | 半導体素子の製造方法 | |
| JP3487844B1 (ja) | Ｌｄｍｏｓ型半導体装置の製造方法 | |
| JP3356629B2 (ja) | 横型ｍｏｓトランジスタの製造方法 | |
| JPH0298143A (ja) | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 | |
| KR100275111B1 (ko) | 반도체소자의게이트산화막형성방법 | |
| JP2993784B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001210732A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2812217B2 (ja) | 半導体装置の製造方法 | |
| JPH0964346A (ja) | 半導体装置の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| KR20000050587A (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR100263464B1 (ko) | 반도체 소자 격리방법 | |
| KR100439102B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0758313A (ja) | 電荷転送素子とその製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH10163490A (ja) | トランジスタの製造方法 | |
| KR20070002747A (ko) | 반도체 소자의 제조방법 | |
| US20040191999A1 (en) | Semiconductor structure and method of fabrication | |
| JPH0274042A (ja) | Ｍｉｓ型トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |