KR20040007734A - 기판 처리 방법 및 장치, 클러스터형 반도체 제조 장치 - Google Patents

기판 처리 방법 및 장치, 클러스터형 반도체 제조 장치 Download PDF

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Abstract

기판 처리 방법은 실리콘 기판 표면으로부터 탄소를 제거하는 공정과, 상기 탄소가 제거된 실리콘 기판 표면을 평탄화하는 공정으로 이루어지는 것을 특징으로 한다.

Description

기판 처리 방법 및 장치, 클러스터형 반도체 제조 장치{METHOD AND DEVICE FOR PROCESSING SUBSTRATE, AND APPARATUS FOR MANUFACTURING SEMICONDUCTOR DEVICE}
오늘날의 초고속 반도체 장치에서는, 미세화 프로세스의 진보와 동시에, 0.1㎛ 이하의 게이트 길이가 가능해지고 있다. 일반적으로 미세화와 동시에 반도체 장치의 동작 속도는 향상되지만, 이와 같이 매우 미세화된 반도체 장치에서는, 게이트 절연막의 막 두께를, 미세화에 따른 게이트 길이의 단축에 수반하여, 스케일링측에 따라 감소시킬 필요가 있다.
그러나, 게이트 길이가 0.1㎛ 이하로 되면, 게이트 절연막의 두께도, 종래의 실리콘 열 산화막을 사용한 경우, 1㎚ 내지 2㎚, 또는 그 이하로 설정할 필요가 있지만, 이와 같이 매우 얇은 게이트 절연막에서는 터널 전류(tunnel current)가 증대하고, 그 결과 게이트 리크 전류가 증대하는 문제를 회피할 수 없다.
이러한 사정으로 종래로부터, 비유전율이 실리콘 열 산화막의 것보다도 훨씬 크고, 이 때문에 실제 막 두께가 크더라도 실리콘 열 산화막으로 환산한 경우의 막 두께가 작은 Ta2O5나 Al2O3, ZrO2, HfO2, 또한 ZrSiO4혹은 HfSiO4와 같은 고 유전체 재료를 게이트 절연막에 대하여 적용하는 것이 제안되고 있다. 이와 같은 고 유전체 재료를 사용함으로써, 게이트 길이가 0.1㎛ 이하로, 매우 짧은 초고속 반도체 장치에 있어서도 4㎚ 정도의 물리적 막 두께의 게이트 절연막을 사용할 수 있어, 터널 효과에 의한 게이트 리크 전류를 억제할 수 있다.
이러한 고 유전체막을 게이트 절연막에 사용한 반도체 장치에서는, 절연막의 실리콘 열 산화막의 환산 실효 막 두께를 감소시키기 위해서는 고 유전체막을 직접 실리콘 기판상에 형성하는 것이 바람직하지만, 이와 같이 고 유전체막을 실리콘 기판상에 직접 형성한 경우에는, 고 유전체막으로부터 금속 원소가 실리콘 기판중에 확산하여, 채널 영역에 있어서 캐리어의 산란 문제가 생긴다.
채널 영역중의 캐리어 이동도를 향상시키는 관점에서는, 고 유전체 게이트 산화막과 실리콘 기판의 사이에, 1㎚ 이하, 바람직하게는 0.8㎚ 이하, 가장 바람직하게는 2원자층 정도에 상당하는 약 0.4㎚ 두께의 매우 얇은 베이스 산화막을 개재시키는 것이 바람직하다. 이와 같은 베이스 산화막은 매우 얇을 필요가 있고, 두께가 두꺼우면 고 유전체막을 게이트 절연막에 사용한 효과가 상쇄된다. 한편, 이러한 매우 얇은 베이스 산화막은, 실리콘 기판 표면을 똑같이 피복할 필요가 있고,또한 계면 준위 등의 결함을 형성하지 않을 것이 요구된다.
도 1은 고 유전체 게이트 절연막을 갖는 고속 반도체 장치(1)의 개략적인 구성을 나타낸다.
도 1을 참조하면, 반도체 장치(1)는 실리콘 기판(2)상에 형성되어 있고, 실리콘 기판(2)상에는 얇은 베이스 산화막(3)을 거쳐, Ta2O5, Al2O3, ZrO2, HfO2, ZrSiO4, HfSiO4등의 고 유전체 게이트 절연막(4)이 형성되고, 또한 상기 고 유전체 게이트 절연막(4)상에는 게이트 전극(5)이 형성되어 있다.
도 1의 반도체 장치(1)에서는, 상기 베이스 산화막층(3)중에, 실리콘 기판(2)과 베이스 산화막(3) 사이의 계면의 평탄성이 유지되는 범위에서 질소(N)가 도핑되어 있다. 상기 베이스 산화막층(3)은 질소가 도핑되어 있기 때문에 순수한 실리콘 산화막보다도 비유전율이 커져, 열 산화막 환산 막 두께를 더 감소시킬 수 있게 된다. 또한, 이와 같이 매우 얇은 베이스 산화막(3)중에 1원자층 정도의 질소를 도입함으로써, 고 유전체 게이트 절연막(4)과의 계면에 있어서의 역학적인 안정을 향상시킬 수 있다(Lucovisky, G., et al., Appl. Phys. Lett. 74, 2005, 1999).
앞서 설명한 바와 같이, 이러한 고속 반도체 장치(1)에서는, 상기 베이스 산화막(3)의 두께는 가능한 한 얇은 것이 바람직하다.
이와 같은 매우 얇은 산화막을 실리콘 기판 표면에 형성하는 경우, 실리콘 기판 표면으로부터는, 자연 산화막은 물론, 다른 불순물 원소, 특히 대기중의 유기물에 기인되는 탄소를 제거해 둘 필요가 있다. 실리콘 기판 표면에 탄소가 잔류한 상태에서 막 생성 프로세스를 실행하면, 탄소 원자와 실리콘 기판중의 실리콘 원자와 반응하여 SiC가 기판 표면에 형성되게 된다. 이러한 SiC는 산화막중에 있어서 결함을 형성한다. 또한, 이렇게 하여 청정화된 실리콘 기판 표면은, 얇은 절연막을 형성하기에 앞서 평탄화해 둘 필요가 있다. 또한, 이렇게 하여 청정화된 실리콘 기판 표면은, 방치해 두면 다시 자연 산화막이 형성되거나, 공기중의 유기물이 흡착되기 때문에, 이러한 기판 전처리 공정은, 기판처리 공정 직전에, 낱장(枚葉) 프로세스에 의해 실행할 필요가 있다.
종래부터, 실리콘 기판 표면을 평탄화하는 몇개의 기술이 알려져 있다.
예컨대 실리콘 기판에 초고진공 환경중에서 통전하여, 기판 표면을 평탄화하는 기판 제조 기술이 알려져 있다. 그러나, 이러한 평탄화 방법에서는, 10-9Torr 내지 10-10Torr의 초고진공이 필요하고, 반도체 장치의 양산, 특히 기판 전처리 공정에 적용하는 것은 곤란하다. 또한 다른 반도체 제조 공정과 조합하여 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하는 것은 곤란하다.
또한, 쵸크랄스키(Cz) 성장법 또는 MCz(자계 인가식 Cz; magnetic-field-applied　Czochralski) 성장법에 의해 형성되고, 격자간 산소를 대부분 포함하는 실리콘 기판에 대하여 1100℃ 정도의 온도로, 소위 디누디드 존(denuded zone) 어닐링(Dz 어닐링) 처리를 실행하여, 실리콘 기판중에 진성(眞性) 게터링층(intrinsic gettering layer)을 형성하는 기판 제조 기술이 알려져있다[Matsushita Y.,et al., Extended Abstracts of the 18th(1986 International) Conference on Solid State Devices and Matehals, Tokyo, 1986, pp.529-532]. 그러나, 이 Dz 어닐링 처리에 의한 기판 제조 공정은, 기판 표면의 결함 밀도를 저하시키는데에는 효과적이라도, 기판 표면을 평탄화하는 효과, 특히 기판 표면에 원자층 레벨의 평탄성을 실현하는 것은 곤란하다. 또한, 이 프로세스는 전기로에 있어서의 고온 처리를 필요로 하고, 다른 반도체 제조 공정과 조합하여 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하는 것은 곤란하다.
또한, 종래부터, 쵸크랄스키(Cz)법으로 형성된 실리콘 기판을 수소 분위기중, 1100℃ 내지 1200℃ 정도의 고온으로 장시간 유지하고, 실리콘 기판을 고품질화시키는, 소위 Hi 웨이퍼라 불리는 기판 제조 기술이 알려져 있다(NIKKEI MICRO DEVICES, May, 1993, pp.63-64). 이 Hi 웨이퍼 기술에 의하면, 실리콘 기판 표면의 결함 밀도를 진성 게터링 처리한 Cz 기판보다도 저감하는 것이 가능하다. 또한, 실리콘 기판을 수소 분위기중, 1100℃ 전후의 높은 온도로 열처리함으로써, 실리콘 기판 표면을 원자층 스텝이 보이는 정도까지 평탄화하는 수소 어닐링 처리 기술이 알려져 있다(Yanase, Y., et al., Electro-Chemical Society, Abstract No.296, 1993, pp.486). 그러나, 이 방법도 수소 분위기중, 전기로에 의한 고온에서의 열처리를 필요로 하기 때문에, 다른 반도체 제조 공정과 조합하여 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하는 것이 곤란하다.
또한, 종래부터, 고 진공중에 있어서 저압 수소 분위기에 의해 실리콘 기판을 처리하여, 평탄화를 실행하는, 소위 RTH 처리가 제안되고 있다(Ono, A, et al.,2001 Symposium　on　VLSI　Technology　Digest　of Technical Papers, 7A-2, pp.79-80). 그러나, 이 기판 전처리 기술은 고 진공 환경을 필요로 하고, 또한 수소 분위기를 사용하기 때문에, 다른 반도체 제조 공정과 조합하여 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하기 곤란하다.
이와 같이 종래부터, 실리콘 기판 표면을, 원자층 스텝이 보이는 정도까지 평탄화하는 방법 자체는 존재했었지만, 그것을 위해서는 고 진공중에서의 열처리, 혹은 수소 분위기중에서의 열처리를 필요로 하고, 다른 반도체 제조 공정과 조합하여 대구경 웨이퍼의 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하기 곤란했다.
앞서 설명한 바와 같이, 이러한 실리콘 표면의 거의 완전한 평탄화는, 예컨대 초고속 반도체 장치의 제조에 있어서, 고 유전체 게이트 절연막의 형성에 앞서 실행되는 막 두께가 2 내지 3원자층 정도의 베이스 산화막 형성의 전처리로서 불가결한 것이다.
발명의 요약
따라서, 본 발명은 상기 과제를 해결한, 신규하고 유용한 기판 처리 방법 및 처리 장치를 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 실리콘 기판 표면에 원자층 스텝이 나타나는 정도의 평탄면을 형성할 수 있고, 다른 반도체 제조 공정과 조합하여, 낱장 프로세스를 실행하는 클러스터형의 반도체 제조 장치를 구축하는데 적절한 기판 처리 방법, 및 이러한 기판 처리 방법을 실행하는 기판 처리 장치, 또한 반도체 장치의제조 장치를 제공하는 것에 있다.
본 발명의 다른 과제는, 실리콘 기판 표면으로부터 탄소를 제거하는 공정과, 상기 탄소가 제거된 실리콘 기판 표면을 평탄화하는 공정으로 이루어지는 것을 특징으로 하는 기판 처리 방법을 제공하는 것에 있다.
본 발명의 다른 과제는, 피처리 기판을 유지하는 기판 유지대를 구비하고, 배기계에 의해 배기되는 처리 용기와, 상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와, 상기 처리 용기의 일부에 형성된 제 1 광학창과, 상기 처리 용기의 외측에, 상기 제 1 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원으로 이루어지는 것을 특징으로 하는 기판 처리 장치를 제공하는 것에 있다.
본 발명의 다른 과제는, 카세트 모듈과, 상기 카세트 모듈에 결합하여 설치되고, 기판 반송 기구를 유지하는 진공 반송로와, 피처리 기판을 유지하는 기판 유지대를 구비하고, 배기계에 의해 배기되는 처리 용기와, 상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와, 상기 처리 용기에 산소 가스를 공급하는 제 2 가스 공급계와, 상기 처리 용기의 일부에 형성된 광학창과, 상기 처리 용기의 외측에, 상기 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원을 구비하고, 상기 진공 반송로에 결합한 제 1 기판 처리실과, 상기 진공 반송로에 결합하여 설치되고, 희가스 분위기중에서 상기 피처리 기판에 열처리를 실행하는 제 2 기판 처리실로 이루어지는 것을 특징으로 하는 클러스터형 반도체 제조 장치를 제공하는 것에 있다.
본 발명의 또 다른 과제는, 카세트 모듈과, 상기 카세트 모듈에 결합하여 설치되고, 기판 반송 기구를 유지하는 진공 반송로와, 피처리 기판을 유지하는 기판 유지대를 구비하고 배기계에 의해 배기되는 처리 용기와, 상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와, 상기 처리 용기에 희가스를 공급하는 제 2 가스 공급계와, 상기 처리 용기중에 산소 가스를 도입하는 제 3 가스 공급계와, 상기 처리 용기의 일부에 형성된 제 1 광학창과, 상기 처리 용기의 외측에, 상기 제 1 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원과, 상기 처리 용기의 외측에, 상기 제 2 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 램프 광원을 구비하고, 상기 진공 반송로에 결합하여 설치된 제 1 기판 처리실과, 상기 진공 반송로에 결합하여 설치되고, 상기 피처리 기판에 고 유전체막을 퇴적하는 제 2 기판 처리실로 이루어지는 것을 특징으로 하는 클러스터형 반도체 제조 장치를 제공하는 것에 있다.
본 발명에 의하면, 열처리에 의한 기판 표면의 평탄화 공정에 앞서, 기판 표면의 탄소를, 바람직하게는 자외광 여기 질소 가스(UV-N2) 처리에 의해 제거함으로써, 기판 표면의 평탄화 처리시에 실리콘 원자의 유동이나 승화를 피닝(pinning)하는 SiC 등의 불순물 형성이 억제되고, 940℃ 정도의 비교적 저온의 열처리라도 실리콘 원자는 기판 표면을 자유롭게 움직이는 것이 가능하게 된다. 그 결과, 연마 기판과 같은 표면에 불규칙한 요철이 존재하는 기판이라도 요철이 평탄화되고, 원자층 스텝이 드러난 매우 평탄성이 우수한 기판 표면을 얻을 수 있다. 그 때, 이러한 평탄화 처리를, 종래와 같은 초고진공 환경중, 혹은 수소로중에서 실행할 필요는 없고, 통상의 Ar 등의 희가스 분위기에서 실행하는 것이 가능하다. 그 때문에, 본 발명의 기판 처리 방법은, 다른 기판 처리 공정과 조합하여 낱장식의 기판 처리를 실행하는 클러스터형의 반도체 제조 장치를 구축하는데 적합하다.
본 발명에 있어서는, 실리콘 기판 표면에 잔류하는 탄화수소 등의 유기물이 질소 분위기중에서의 자외광 조사에 의해 분해·저분자화되고, 그 결과 진공중에서 기판 가열함으로써 용이하게 기판으로부터 이탈·제거될 것으로 사료된다. 본 발명에서 사용되는 자외광의 파장에서는, 질소 가스 자체는 활성화되지 않고, 실리콘 기판 표면에 질화막이 형성되지 않는다. 상기 UV-N2처리는 C=N 결합 이외의 탄소 결합을 끊을 수 있도록 150㎚ 이상, 270㎚ 이하의 파장, 특히 약 172㎚의 파장을 갖는 것이 바람직하다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 반도체 기판상에 매우 얇은 절연막을 형성하는데 적절한 기판 표면의 전처리 방법 및 장치에 관한 것이다.
도 1은 종래의 반도체 처리 장치의 구성을 나타내는 도면,
도 2는 본 발명의 제 1 실시예에서 사용되는 기판 처리 장치의 구성을 나타내는 도면,
도 3a 내지 도 3c는 도 2의 기판 처리 장치를 포함하는 클러스터형 기판 처리 장치에 의해, 각종 전처리를 실행한 후, 아르곤 어닐링을 실행한 실리콘 기판의 표면 상태를 나타내는 도면,
도 4는 도 2의 기판 처리 장치를 포함하는 클러스터형 기판 처리 장치의 구성을 나타내는 도면,
도 5의 (A) 내지 (C)는 도 3a 내지 도 3c의 시료에 대하여 실행한 XPS에 의한 원소 분석의 결과를 나타내는 도면,
도 6a 내지 도 6d는 도 2의 기판 처리 장치에 의해 UV-N2처리를 실행한 후, 여러 온도에서 실리콘 기판 표면을 평탄화시킨 상태를 나타내는 도면,
도 7a 내지 도 7c는 도 2의 기판 처리 장치에 의해 각종 탄소 제거 처리를 실행한 경우의 실리콘 기판 표면의 상태를 나타내는 도면,
도 8은 각종 기판 전처리를 실행한 경우의 실리콘 기판 표면에서의 잔류 탄소량을 나타내는 도면,
도 9는 도 6c를 확대하여 나타낸 도면으로, 탄소 제거 처리를 실행하고, 또한 평탄화 처리를 실시한 후의 실리콘 기판 표면의 원자층 스텝을 나타내는 도면,
도 10a 및 도 10b는 본 발명의 제 2 실시예에 따른, 도 9의 실리콘 기판 표면상으로의 산화막 형성 공정을 나타내는 도면,
도 11a 및 도 11b는 실리콘 기판의 연마 표면상으로의 산화막 형성 공정을 나타내는 도면,
도 12는 탄소 제거 처리를 실행한 후 평탄화 처리를 실행한 실리콘 기판 표면에 형성한 산화막의 표면 상태를 나타내는 AFM상을 나타내는 도면,
도 13은 본 발명의 제 1 실시예에 있어서의 산화막 형성시의 막 두께와 산화시간의 관계를 나타내는 도면,
도 14는 본 발명에서 사용하는 XPS법에 의한 막 두께 측정을 설명하는 도면,
도 15는 본 발명에서 사용하는 XPS법에 의한 막 두께 측정을 설명하는 다른 도면,
도 16은 도 13에 있어서 발견된 산화막 성막의 정류 현상을 나타내는 도면,
도 17a 및 도 17b는 실리콘 기판 표면의 산화를 나타내는 도면,
도 18은 원자층 스텝이 발생되고 있는 실리콘 기판 표면상에 형성된 산화막과 고 유전체막을 포함하는 반도체 구조를 나타내는 도면,
도 19는 도 18의 반도체 구조를 구성하는데 사용되는 클러스터형 기판 처리의 구성을 나타내는 도면,
도 20은 도 18의 구조에 있어서의 리크 전류와 열 산화막 환산 막 두께의 관계를 나타내는 도면,
도 21a 내지 도 21c는 도 13 또는 도 16의 정류 현상을 이용한, 실리콘 기판상으로의 2원자층의 막 두께를 갖는 산화막의 형성 공정을 나타내는 도면,
도 22는 도 13 또는 도 16의 정류 현상을 발현하기 위한 처리 조건을 정리하여 나타내는 도면,
도 23은 본 발명의 제 3 실시예에 따른 기판 처리 장치의 구성을 나타내는 도면,
도 24a 및 도 24b는 도 23의 기판 처리 장치를 사용한 UV-O2처리를 나타내는 도면,
도 25는 도 23의 기판 처리 장치에서 사용되는 고주파 원격 플라즈마원의 구성을 나타내는 도면,
도 26은 마이크로파 플라즈마와 고주파 플라즈마의 비교를 나타내는 도면,
도 27은 마이크로파 플라즈마와 고주파 플라즈마의 비교를 나타내는 다른 도면,
도 28a 및 도 28b는 도 23의 기판 처리 장치를 사용한 라디칼 질화 처리를 나타내는 도면,
도 29a 및 도 29b는 RF 플라즈마와 마이크로파 플라즈마에 의해 질화된 산 질화막중에서의 질소 농도와 막 두께의 관계를 나타내는 도면,
도 30은 XPS 분석에 의한 산 질화막중의 질소의 막 두께 방향으로의 분포를 검출하는 원리를 설명하는 도면,
도 31은 산 질화막중에서의 질소 농도와 라디칼 질화 시간의 관계를 나타내는 도면,
도 32는 산 질화막중에서의 질소의 막 두께 방향으로의 분포와 라디칼 질화 시간의 관계를 나타내는 도면,
도 33은 도 23의 기판 처리 장치에서 얻어지는 산 질화막의 엘립소메트리(Ellipsometry)로 구한 막 두께의 웨이퍼마다의 편차를 나타내는 도면,
도 34는 산 질화막중에서의 질소 농도와 XPS법으로 구한 막 두께의 관계를나타내는 도면,
도 35a 및 도 35b는 도 23의 기판 처리 장치에 있어서 기판을 회전시키면서 실행한 산화막의 질화 처리에 있어서 실현된 면내 질소 농도 분포를 나타내는 도면,
도 36은 본 발명의 제 4 실시예에 의한 낱장식 기판 처리 장치의 구성을 나타내는 도면,
도 37a 및 도 37b는 도 36의 낱장식 기판 처리 장치로 사용되고, 실리콘 기판상으로의 산화막 형성 및 그 질화 처리를 실행하는 기판 처리 장치의 구성을 나타내는 도면,
도 38a 및 도 38b는 도 37의 기판 처리 장치에 따른 UV-O2처리에 의한 산화막 형성 처리를 나타내는 도면,
도 39a 및 도 39b는 도 37의 기판 처리 장치에 따른 산화막의 질화 처리를 나타내는 도면,
도 40a 및 도 40b는 본 발명의 제 5 실시예에 따른 기판 처리 장치의 구성을 나타내는 도면.
본 발명에 있어서는, 실리콘 기판 표면에 자외광 질소(UV-N2) 처리를 실행함으로써, 기판 표면으로부터 잔류 탄소를 제거하고, 이어서 희가스중에서의 열처리에 의해 실리콘 기판 표면을 평탄화한다. 또한, 이와 같이 평탄화된 실리콘 기판 표면에, 자외광 산소(UV-O2) 라디칼 처리를 실행함으로써, 매우 얇은 산화막을 형성한다. 또한, 이렇게 해서 형성된 얇은 산화막중에 질소를 도입한다.
[제 1 실시예]
기판 표면의 탄소 제거 및 평탄화 처리
이하, 본 발명의 제 1 실시예에 대하여 설명한다.
도 2는 본 실시예에 있어서 사용되는 기판 처리 장치(10)의 구성을 나타낸다.
도 2를 참조하면, 상기 기판 처리 장치(10)는 피처리 기판(12)을 유지하는 유지대(11A)를 갖는 처리 용기(11)를 포함하고, 상기 처리 용기(11)중에는 상기 유지대(11A)상의 피처리 기판(12)에 대향하여 석영 등의 자외광을 투과시키는 재료로 이루어지는 샤워헤드(11B)가 설치된다. 상기 처리 용기(11)는 배기구(11C)를 거쳐 배기되고, 한편 상기 샤워헤드(11B)에 외부의 가스원으로부터 산소 가스나 NO 가스가 공급된다.
상기 처리 용기(11)에는 또한 상기 샤워헤드(11B)의 상방에 상기 샤워헤드(11B) 및 그 하측의 피처리 기판(12)을 노출시키도록, 석영 등의 자외선을 투과하는 재료로 이루어지는 광학창(11D)이 형성되어 있다. 상기 유지대(11A)중에는 상기 피처리 기판(22)을 가열하는 히터(11a)가 설치되어 있다.
또한, 상기 처리 용기(21)상에는, 상기 광학창(11D)에 대응하여 설치된 결합부(13)를 거쳐 자외광 노광 장치(14)가 설치되어 있다.
상기 자외광 노광 장치(14)는 상기 광학창(11D)에 대응한 석영 광학창(14A)과, 상기 석영 광학창(14A) 및 광학창(11D)을 거쳐 자외광을 상기 피처리 기판(12)상에 조사하는 자외광원(14B)을 포함하고, 상기 자외광원(14B)은 로봇(14C)에 의해 도 2중에 화살표로 나타내는 바와 같이, 상기 광학창(14A)에 평행한 방향으로 이동이 가능하게 유지되어 있다. 도시한 예에서는, 상기 자외광원(14B)은, 상기 이동 방향에 대하여 대략 직각으로 연장되도록 설치된 선형의 광원으로 이루어진다. 이러한 선형의 광원으로는, 본 발명에서는 파장이 172㎚인 엑시머 램프를 사용한다.
또한 도 2의 구성에서는, 상기 자외광원(14B)에 의해 형성된 자외선이 상기 광학창(11D)을 거쳐 상기 처리 용기(11)중에 도입되는 것에 앞서 공기중의 산소에 의해 흡수되는 것을 회피하기 위해, 상기 결합부(13)에는 외부의 가스원(도시하지 않음)으로부터 N2등의 불활성 가스가 라인(13A)을 거쳐 공급되고, 상기 불활성 가스는 상기 자외광 노광 장치(14)의 광학창(14A)의 장착부에 형성된 간극을 통해 상기 자외광 노광 장치(14)중의 공간(14D)에 유입된다.
또한 상기 자외광원(14B)의 구동에 따라, 상기 자외광원(14B)의 바로 아래에 대기중의 산소가 휩쓸려 유입되는 것을 억제하기 위해서, 자외광원(14B)의 양측면에 차폐판(14F)을 설치하고, 또한 상기 차폐판(14F) 아래에 있어서, 상기 자외광원(14B)에 대향하는 광학창(14A)과 차폐판(14F) 사이에 형성되는 높이가 겨우 1㎜ 정도로 좁은 영역에, 라인(14b, 14c)을 거쳐 N2등의 불활성 가스가 공급된다. 이 영역에는 상기 라인(13A)으로부터의 불활성 가스도 공급되어, 그 결과 이 영역에 있어서 자외광을 흡수하는 산소가 효과적으로 배제된다.
상기 차폐판(14F) 아래의 영역을 통과한 불활성 가스는 상기 공간(14D)으로 흘러나가고, 또한 상기 자외광 노광 장치(14)중에 형성된 배기구(14E)를 통해 외부로 배출된다.
도 2의 기판 처리 장치에서는, 상기 자외광 노광 장치(14)에 있어서 상기 로봇(14C)에 의해 상기 자외광원(14B)의 이동·주사를 제어할 수 있고, 그 결과 상기 피처리 기판(12)의 표면에 자외선 활성화 산화 질화 처리에 의해 산 질화를 형성할 때에, 자외선 노광 조사량을 제어함으로써 막 두께의 분포를 제어할 수 있게 된다. 상기 로봇(14C)은 컴퓨터 등의 제어 장치(15)에 의해 제어된다. 또한, 상기 제어 장치(15)는 상기 자외광원(14B)의 구동도 제어한다.
도 3a 내지 도 3c는 HF 처리(DHF 세정 처리)에 의해 자연 산화막이 제거된 실리콘 기판을 도 2의 UV 기판 처리 장치(10)에 기판(11)으로서 도입하고, 상기 샤워헤드(13)에 질소 가스를 공급하여, 상기 자외광원(14B)을 구동함으로써 UV-N2처리를 실행하고, 혹은 상기 샤워헤드(13)에 산소 가스를 공급하여, 상기 자외광원(14B)을 구동함으로써 UV-O2처리를 실행하고, 또한 Ar 분위기중 1175℃, 1060㎩로 90초간 열처리를 실행한 경우의 기판 표면을 나타내는 원자간 힘의 현미경(AFM)상이다. 단 도 3a는 비교예로서, 실리콘 기판을 DHF 세정 처리후, 기판 처리 장치(10)로 처리하는 일없이 평탄화 처리를 실행한 경우를 나타낸다. 한편 도3b는, 상기 실리콘 기판을 상기 기판 처리 장치(10)중에 있어서, 약 2.66㎩(2×10-2Torr)의 압력하에서 450℃의 기판 온도에 있어서 산소 가스를 상기 샤워헤드(13)로부터 150SCCM의 유량으로 도입하고, 이것을 상기 자외광원(14B)을 구동하여 5분간 처리를 행한 결과를 나타낸다. 또한, 도 3c는, 도 3b와 동일한 처리를, 상기 샤워헤드(13)로부터 산소 가스 대신에 질소 가스를 도입하여 실행한 결과를 나타낸다. 단, 도 3a 내지 도 3c의 실험은 실리콘 기판(11)으로서 p(100)형의 Cz 웨이퍼를 사용했다.
도 3a 내지 도 3c의 실험에서는, 상기 열처리는 도 4에 도시하는 바와 같이 도 2의 기판 처리 장치(10)를, 진공 반송로(21)를 거쳐 적외선 램프 가열 장치를 포함하는 급속 열처리(RTP)실(22)에 결합한 클러스터 구성의 기판 처리 장치(20)에서 실행하고 있다. 도 4를 참조하면, 상기 기판 처리 장치(20)는, 또한 상기 진공 반송로(21)에 결합한 기판 반입/반출 모듈(23) 및 냉각 모듈(24)을 포함하고 있다. 도 2의 기판 처리 장치(10) 및 도 4의 급속 열처리실(22)은 모두 통상의 반도체 장치 제조에서 사용되는 정도의 처리 온도 및 압력을 사용하고 있고, 또한 수소 처리 등의 특수한 처리를 필요로 하지 않기 때문에, 다른 기판 처리 장치와 동시에 용이한 클러스터형의 기판 처리 장치를 구축할 수 있다.
다시 도 3a 내지 도 3c를 참조하면, 도 3a 및 도 3b에서는 기판 표면에 섬 형상의 돌기된 결함이 다수 형성되어 있는데 반해, 도 3c에는 이러한 결함이 전혀 존재하지 않는 것을 알 수 있다. 또한 도 3c의 AFM상에서는, 실리콘 기판 표면이[110] 방향으로 미세 경사져 있고, 이 미세 경사에 따라, 2×1 원자 테라스 및 1×2 원자 테라스를 형성하는 2개의 도메인이 교대로 나열되어, 단원자 스텝을 형성하고 있는 것이 보인다. 상기 2×1 원자 테라스(terrace) 및 1×2 원자 테라스에 있어서는 재구성한 실리콘 (100) 표면의 실리콘 원자는 다이머열을 형성하고 있는 것이 알려져 있다. 인접하는 테라스 사이에서 실리콘 원자 다이머의 방향이 직교하고 있기 때문에, 스텝단이 갖는 에너지가 작은지 큰지에 따라, 스텝의 선이 직선이 되거나 지그재그로 되거나 한다.
도 3a 및 도 3b의 시료에 대하여 표면 조도를 측정한 바, 평균 표면 조도(Rms)는 각각 2.09㎚ 및 1.27㎚, 최대 요철 진폭(PV)은 각각 16.1㎚ 및 11.7㎚에 이른 것을 알 수 있었다. 이에 반해, 도 3c의 시료에서는, 평균 표면 조도(Rms)는 겨우 0.113㎚, 또한 최대 요철 진폭(PV)도 1.33㎚까지 감소하고 있는 것이 관찰되었다.
도 5의 (A) 내지 (C)는 각각 도 3a 내지 도 3c의 시료에 대하여 XPS(X-ray Photo-electron Spectroscopy)분석을 실행하여, C1s 궤도 및 Si2p 궤도로부터의 광전자 스펙트럼을 구한 결과를 나타낸다.
도 5의 (A)를 참조하면, C1s 궤도에 대응하는 광전자가 큰 피크는 분석 장치로 반송시에 기판 표면에 흡착한 대기중의 탄화수소에 기인하는 것이지만, 이 피크에 부분적으로 중첩되어, 도면중에 화살표로 나타낸 바와 같이, SiC 결합의 존재에 의해 생긴 C1s피크의 화학적 이동(chemical shift)이 관측된다. 동일한 화학적 이동은 도 5의 (B)의 스펙트럼에 있어서도 생기고 있지만, 도 3c의 시료에 대응하는 도 5의 (C)에서는 스펙트럼은 날카롭고, 이 시료에서는 SiC 결합은 형성되고 있지 않다는 것을 알 수 있다.
이러한 것으로부터, 도 5의 (A) 및 (B)에서 보이는 섬 형상의 돌기된 결함은 SiC라 결론지어진다. 이러한 SiC는, 실리콘 기판 표면에 흡착하고 있던 대기중의 탄화수소 등의 유기물에서 기인하는 탄소 원자가 열처리시에 실리콘 기판중의 실리콘 원자와 반응함으로써 생성된 것이라 판단된다.
앞서 도 3a 내지 도 3c의 결과는, 이와 같이 실리콘 기판 표면에 SiC 결함이 존재하고 있는 경우에 기판 표면의 표면 조도가 급증하는 것을 나타내고 있지만, 이것은 SiC 결함이 실리콘 기판 표면에 있어서 실리콘 원자의 이동을 피닝하고 있어, 그 결과 실리콘 원자의 표면에 따른 이동이 방해받고 있는 것, 또한 이러한 SiC 결함을 제거함으로써, 실리콘 원자는 통상의 반도체 프로세스에서 사용되는 온도 압력 조건에서도 자유롭게 이동하여, 원자층 스텝이 형성되는 것을 나타내고 있다.
도 6a 내지 도 6d는, 이와 같이 도 4의 기판 처리 장치(30)에 있어서, 최초로 UV-N2처리에 의해 기판 표면의 탄소를 제거하고, 이어서 RTP 장치(32)중에 있어서 온도를 여러가지로 변화시키면서 압력 1060㎩의 Ar 분위기중에서의 열처리를 실행한 경우의 기판 표면 상태를 나타내는 AFM상을 나타낸다. 단 도 6a는 상기 열처리를 1050℃에서 90초간 실행한 경우를, 또한 도 6b는 상기 열처리를 1000℃에서90초간 실행한 경우를, 도 6c는 상기 열처리를 950℃에서 90초간 실행한 경우를, 또한 도 6d는 상기 열처리를 900℃에서 90초간 실행한 경우를 나타낸다.
도 6a 내지 도 6d를 참조하면, 어느 경우라도 앞서 도 3a 및 도 3b의 경우보다도 표면 조도(Rms) 및 최대 요철 진폭(PV)이 크게 개선되고 있다. 예컨대 도 6a의 예에서는 표면 조도(Rms)는 0.236㎚, 요철 진폭은 2.13㎚이고, 도 6b의 예에서는 표면 조도(Rms)는 0.202㎚, 최대 요철 진폭은 3.43㎚이다. 또한 도 6c의 예에서는 표면 조도(Rms)는 0.105㎚, 요철 진폭은 1.04㎚이고, 도 6d의 예로서는 표면 조도(Rms)는 0.141㎚, 최대 요철 진폭은 1.45㎚이다. 특히 도 6c에 나타내는 예에서는 명료한 표면 조도(Rms) 및 최대 요철 진폭이 함께 최소로 되어 있고, 명료한 원자층 스텝이 관측되는 것을 알 수 있다. 단, 도 6a 내지 도 6d의 실험에서는, 앞서 도 3a 내지 도 3c의 실리콘 기판과는 다른 로트의 기판을 사용하고 있고, 미세 경사 방향이 [110] 방향으로부터 어긋나 있기 때문에, 도 3c와 같은 테라스 형상의 원자층 스텝 대신에 크로스 해치 형상의 원자층 스텝이 생기고 있다.
도 6a 내지 도 6d의 결과로부터, UV-N2처리에 의한 탄소 제거후의 기판 평탄화 열처리는 950℃ 근방의 온도로 실행하는 것이 바람직하다는 것을 알 수 있다.
도 7a 내지 도 7c는 각종 기판 전처리를 실행한 실리콘 기판을 950℃로 평탄화 열처리한 경우의 기판 표면 상태를 나타내는 AFM상이다. 단, 도 7a는 기판 표면에 대하여 DHF 처리에 의한 자연 산화막 제거만을 실행한 후, 950℃로 평탄화 열처리를 실행한 경우를, 도 7b는 DHF 처리후 도 2의 기판 처리 장치(10)에 있어서샤워헤드(13)에 산소 가스를 공급하고, UV-O2처리에 의한 기판 표면의 탄소 제거를 실행하며, 또한 950℃에서 평탄화 열처리를 실행한 경우를, 또한 도 7c는 DHF 처리후 앞서 설명한 UV-N2처리에 의해 기판 표면의 탄소 제거를 실행하며, 또한 950℃에서 평탄화 열처리를 실행한 경우를 나타낸다.
도 7a 내지 도 7c를 참조하면, 도 7a의 DHF 처리만을 실행한 경우에는 평균 표면 조도(Rms)는 0.196㎚, 최대 요철 진폭(PV)은 3.02㎚이었던 것이, 도 7b의 UV-O2처리를 실행한 경우에는 평균 표면 조도(Rms)는 0.181㎚, 최대 요철 진폭(PV)은 1.69㎚까지 감소하고, 도 7c의 UV-N2처리를 실행한 경우에는 평균 표면 조도(Rms)는 0.131㎚, 최대 요철 진폭 (PV)은 1.66㎚까지 감소하고 있다는 것을 알 수 있다.
이와 같이, 평탄화 열처리를 Ar 등의 불활성 분위기중에서, 950℃로 실행하는 경우에도, 그것에 앞서 UV-N2처리에 의해 탄소를 제거해 둠으로써, 매우 평탄한 기판 표면을 실현할 수 있게 된다.
도 8은 각종 처리에 의한 실리콘 기판 표면으로부터의 탄소 제거 효과를 나타낸다.
도 8을 참조하면, 탄소 제거 처리를 실행하지 않은 경우, 8인치 직경의 실리콘 기판 표면에는, 1200ng 정도의 유기물이 부착되고 있는데 반해, 오존, 산소 혹은 질소에 의한 처리에 의해 어느 정도 제거할 수 있다는 것을 알 수 있다. 이 중, 질소를 사용한 처리가 가장 효과적이고, 15초간의 처리로 잔류 유기물량을350ng 정도까지, 또한 30초간의 처리로 200ng 정도까지 줄이는 것을 알 수 있다.
이하의 표 1은 탄소의 각종 결합의 에너지를 나타낸다.
화학 결합 파장(㎚)
C = N 약 150
C = O 160
C = C 200
C - F 270
C - H 300
C - C 330
C - O 350
C - Cl 400
C - N 440
C - Br 470
표 1을 참조하면, 앞서 설명한 바와 같이, 도 2의 기판 처리 장치(10)에 있어서 자외광원(14B)으로서 파장이 172㎚인 자외광원을 사용함으로써, C=N 결합 이외의 거의 모든 탄소 결합을 끊을 수 있다. 또한 파장이 254㎚인 수은 램프를 사용한 경우, 2중 결합 이외의 모든 탄소 결합을 끊는데 충분한 에너지를 얻을 수 있다는 것을 알 수 있다. 대략 270㎚ 이하의 파장의 자외광을 조사함으로써, 실리콘 기판 표면에 부착된 탄화수소계 고분자 흡착물을 저분자화할 수 있어, 기판 표면에서의 이탈을 촉진할 수 있게 된다.
[제 2 실시예]
평탄화 기판상의 산화막 처리
다음에, 이렇게 해서 평탄화된 실리콘 기판 표면상으로의 매우 얇은 산화막의 형성 프로세스에 대하여, 본 발명의 제 2 실시예로서 설명한다.
도 9는 도 7c의 AFM상을 보다 확대하여 나타낸다.
도 9를 참조하면, 실리콘 기판 표면에는 도면중에 점선으로 나타낸 바와 같이, 거의 등간격으로 평행하게 연장되는 원자층 스텝이 반복해서 형성되어 있다는 것을 알 수 있다. 도 9의 예에서는, 원자층 스텝은 1원자층(0.135㎚)만큼의 높이를 갖고, 기판은 (100) 면으로부터 0.05° 정도 미세 경사져 있다.
도 10a 및 도 10b는 이러한 경사 기판 표면(31)에 얇은 산화막(32)을, 상기 도 2의 기판 처리 장치(10)를 사용한 UV-O2라디칼 처리에 의해 형성하는 모양을 나타낸다. 단, 도 10a 및 도 10b에서 경사 기판(31)은 도 9의 실리콘 기판을 모델화한 것이다.
도 10a를 참조하면, 실리콘 기판 표면에는 원자층 스텝이 반복해서 형성되어 있고, 산화막은 각 스텝의 테라스를 피복하도록 성장한다. 이와 같이 실리콘 기판 표면이 원자 레벨로 평탄화되어, 기판 표면에 이와 같이 원자층 스텝이 출현되어 있는 경우, 상기 산화막(32) 표면에도 원자층 스텝에 대응한 단차가 나타나고, 그 위에 다음 산화막(33)을 형성한 경우에도, 산화막(33)에 원자층 스텝이 단차의 모양으로 전사된다.
이에 반해, 예컨대 도 11a에 도시하는 바와 같이, 연마에 의해 기판 표면을 평탄화한 경우에는 기판 표면은 현미경으로 보면 불규칙하고, 그 때문에 산화막(32)을 형성해도 불규칙한 표면밖에 얻을 수 없다. 이러한 경우에는, 도 11b에 도시하는 바와 같이 산화막(32)상에 다음 산화막(33)을 형성한 경우, 불규칙한 요철이 더욱 증폭되어, 형성된 산화막에 현저한 막 두께의 변동이 생기게 된다.
도 12는 도 9의 구조상에 도 10a 및 도 10b의 모델에 따라 산화막을 2원자층에 상당하는 0.4㎚의 두께로 형성한 경우의, 산화막 표면의 상태를 나타내는 AFM상이다. 여기서 0.4㎚의 산화막은 UV 라디칼 기판 처리 장치(10)를 사용하여 형성했다.
도 12를 참조하면, 산화막 표면에는 하지 기판의 원자층 스텝에 대응한 단차가 명료하게 전사되어 있다.
도 13은 도 2의 UV 라디칼 기판 처리 장치(10)를 사용하여 앞서 설명한 바와 같은 UV-N2탄소 제거 처리를 실행한 실리콘 기판면에 실리콘 산화막을 형성한 경우의, 막 두께와 산화 시간의 관계를 나타낸다. 단 도 13의 실험에서는, 기판 온도를 450℃로 설정하고, 상기 샤워헤드(11B)에 산소 가스를 공급하여, 자외광 조사 강도 및 산소 가스 유량 혹은 산소 분압을 여러 가지로 변화시키고 있다. 또한 상기 산화 처리에 있어서 자외광원(14B)으로는 파장이 172㎚인 엑시머 램프를 사용하고 있다.
도 13을 참조하면, 계열 1의 데이터는, 자외광 조사 강도를 자외광원(14B)의 창면에서의 기준 강도(50㎽/㎠)의 5%로 설정하고, 프로세스 압력을 665m㎩(5mTorr), 산소 가스 유량을 30SCCM으로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타내며, 계열 2의 데이터는 자외광 강도를 제로로 설정하고, 프로세스 압력을 133㎩(1Torr), 산소 가스 유량을 3SLM으로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타낸다. 또한 계열 3의 데이터는 자외광 강도를 제로로설정하고, 프로세스 압력을 2.66㎩(20mTorr), 산소 가스 유량을 150SCCM로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타내며, 계열 4의 데이터는 자외광 조사 강도를 100%, 즉 상기 기준 강도로 설정하고, 프로세스 압력을 2.66㎩(20mTorr), 산소 가스 유량을 150SCCM로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타낸다. 또한 계열 5의 데이터는 자외광 조사 강도를 기준 강도의 20%로 설정하고, 프로세스 압력을 2.66㎩(20mTorr), 산소 가스 유량을 150SCCM으로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타내며, 계열 6의 데이터는 자외광 조사 강도를 기준 조사 강도의 20%로 설정하고, 프로세스 압력을 약 67㎩(0.5Torr), 산소 가스 유량을 0.5SLM으로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타낸다. 또한 계열 7의 데이터는 자외광 조사 강도를 기준 강도의 20%로 설정하고, 프로세스 압력을 665㎩(5Torr)로, 산소 가스 유량을 2SLM으로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타내며, 계열 8의 데이터는 자외광 조사 강도를 기준 강도의 5%로 설정하고, 프로세스 압력을 2.66㎩(20mTorr), 산소 가스 유량을 150SCCM로 설정한 경우의 산화 시간과 산화막 두께의 관계를 나타낸다.
도 13의 실험에 있어서, 산화막의 막 두께는 XPS법에 의해 구하고 있지만, 이와 같이 1㎚를 하회하는 매우 얇은 산화막의 막 두께를 구하는 통일된 방법은 현 시점에서는 존재하지 않는다.
따라서, 본 발명의 발명자는, 도 14에 나타내는 관측된 Si2p 궤도의 XPS 스펙트럼에 대하여 백 그라운드 보정 및 3/2 스핀 상태와 1/2 스핀상태의 분리 보정을 실행하고, 그 결과 얻어진 도 15에 나타내는 Si2p3/2XPS 스펙트럼을 기초로, Lu 외[Z.H.Lu, et al., Appl.　Phys, Lett. 71(1997), pp.2764]의 교시에 따라, 하기 수학식 1에 나타내는 식 및 계수를 사용하여 산화막의 막 두께(d)를 구했다.
[수학식 1]
d = λsinα·ln[Ix+/(βI0+)+1]
λ=2.96
β=0.75
단, 수학식 1에 있어서 α는 XPS 스펙트럼의 검출각이고, 도시한 예에서는 30℃로 설정되어 있다. 또한 수학식 1중, Ix+는 산화막에 대응하는 스펙트럼 피크의 적분 강도(I1x+I2x+I3x+I4x)이고, 도 15중, 102eV 내지 104eV의 에너지 영역에 있어서 보이는 피크에 대응하고 있다. 한편, I0+는 100eV 근방의 에너지 영역에 대응한, 실리콘 기판에 기인하는 스펙트럼 피크의 적분 강도에 대응한다.
다시 도 13을 참조하면, 자외광 조사 파워, 그에 따라 형성되는 산소 라디칼 밀도가 작은 경우(계열 1, 2, 3, 8)에는, 초기에는 산화막의 산화막 두께가 0㎚이던 것이, 산화 시간과 함께 산화막 두께가 서서히 계속해서 증가하는데 반해, 자외광 조사 파워를 기준 강도의 20% 이상으로 설정한 계열 4, 5, 6, 7에서는, 도 16에 개략적으로 도시하는 바와 같이 산화막 성장이 성장 개시후, 대략 0.4㎚의 막 두께에 도달한 시점에서 정류하여, 어느 정도의 정류 시간이 경과한 후, 급격히 성장이재개되는 것이 확인된다.
도 13 또는 도 16의 관계는, 실리콘 기판 표면의 산화 처리에 있어서, 0.4㎚ 전후의 막 두께의 매우 얇은 산화막을 안정되게 형성할 수 있는 것을 의미하고 있다. 또한, 도 16에 보이는 바와 같이, 이러한 정류 시간이 어느 정도 계속됨으로써, 형성되는 산화막은 동일한 두께를 갖는 것을 알 수 있다. 즉, 본 발명에 의하면, 약 0.4㎚의 두께의 산화막을 실리콘 기판상에 동일한 두께로 형성할 수 있게 된다.
도 17a 및 도 17b는 이러한 실리콘 기판상으로의 얇은 산화막의 형성 과정을 개략적으로 나타낸다. 이러한 도면에서는, 실리콘 (100) 기판상의 구조를 매우 단순화하고 있는 것에 주의해야 한다.
도 17a를 참조하면, 실리콘 기판 표면에는 실리콘 원자 1개당 2개의 산소 원자가 결합하고, 1원자층의 산소층이 형성되어 있다. 이 대표적인 상태에서는, 기판 표면의 실리콘 원자는 기판 내부의 2개의 실리콘 원자와 기판 표면의 2개의 산소 원자에 의해 배위되어, 서브 옥사이드를 형성하고 있다.
이에 반해, 도 17b의 상태에서는 실리콘 기판 최상부의 실리콘 원자는 4개의 산소 원자에 의해 배위되어 있고, 안정된 Si4+의 상태로 된다. 이 이유로, 도 17a의 상태에서는 신속히 산화가 진행되고, 도 17b의 상태로 되어 산화가 정류하는 것으로 사료된다. 도 17b의 상태에 있어서의 산화막의 두께는 약 0.4㎚이고, 이것은 도 13에 있어서 관측되는 정류 상태에 있어서의 산화막 두께와 잘 일치한다.
도 15의 XPS 스펙트럼에 있어서, 산화막 두께가 0.1㎚ 또는 0.2㎚의 경우에 101eV 내지 104eV의 에너지 범위에서 보이는 낮은 피크가 도 17a의 서브 옥사이드에 대응하고, 산화막 두께가 0.3㎚을 초과한 경우에 이 에너지 영역에 나타나는 피크가 Si4+에 기인하는 것으로, 1원자층을 초과하는 산화막의 형성을 나타내고 있는 것으로 사료된다.
도 17b의 상태로부터 더욱 산화를 계속하면, 산화막의 두께는 다시 증대한다.
도 18은 상기 본 발명의 제 1 실시예에 따른 기판 처리 공정에 의해 형성된 반도체 장치(30)의 구성을 나타낸다. 단, 도 18에서 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
도 18을 참조하면, 반도체 장치(30)는 원자층 스텝이 나타나는 정도까지 평탄화된 실리콘 기판(31)상에 형성되어 있고, 상기 실리콘 기판(31)상에 2 내지 3원자층에 상당하는 약 0.4㎚의 두께의 베이스 산화막(32)과, 상기 베이스 산화막(32)상에 형성된 ZrSiOx 등으로 이루어지는 고 유전체막(33)과, 상기 고 유전체막(33)상에 형성된 폴리실리콘 등으로 이루어지는 게이트 전극(34)을 포함하고 있다.
도 19는 도 18의 반도체 장치(30)의 제조에 사용되는 클러스터형의 기판 처리 장치(20A)의 구성을 나타낸다. 단, 도 19에서 앞서 설명한 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
도 19를 참조하면, 클러스터형 기판 처리 장치(20A)는 앞서 도 4에서 설명한클러스터형 기판 처리 장치(20)와 같이 기판 반입·반출 모듈(23)이 결합하여 기판 반송 기구를 구비한 진공 반송실(21)을 갖고, 상기 기판 처리 장치(10) 및 동일한 구성의 기판 처리 장치(10A)가 상기 진공 반송실(21)에 결합되어 있다. 이중, 기판 처리 장치(10)는 앞서 UV-N2처리를 실행하고, 기판 처리 장치(10A)는 UV-O2처리를 실행한다. 또한, 상기 진공 반송실(21)에는 급속 열처리실(22)과 고 유전체막을 퇴적하는 CVD 처리실(25) 및 냉각실(24)이 결합되어 있다.
상기 기판 반입·반출 모듈(23)에 도입된 피처리 기판은 상기 진공 반송로(21)를 통해 상기 UV-N2처리실(10)로 이송되고, 앞서 설명한 탄소 제거 처리가 실행된다. 상기 UV-N2처리실(10)에 있어서 탄소가 제거된 피처리 기판(21)은 다음에 급속 열처리실(22)로 이송되고, 원자층 레벨의 평탄화 처리가 실시된다.
또한 이러한 원자층 레벨의 평탄화 처리를 종료한 피처리 기판은 UV-O2처리실(10A)로 이송되고, 도 18의 산화막(32)과 같은 4㎚ 정도의 베이스 산화막이 형성된다. 또한 이와 같이 하여 베이스 산화막이 형성된 피처리 기판은 CVD실(25)로 이송되고, 예컨대 원자층 퇴적(ALD)법에 의해, ZrO2, HfO2, ZrSiOx, HfSiOx, Ta2O5, Al2O3등의 고 유전체막이 1원자층씩 퇴적된다. 상기 CVD실(25)에서의 처리를 종료한 피처리 기판은 냉각실(24)에서 냉각된 후, 반입·반출 모듈(23)로 복귀된다.
도 20은, 이렇게 해서 형성된 도 18의 산화막(32)상에 ZrSiOx막을 상기 고 유전체막(34)으로 형성하고, 상기 고 유전체막(34)상에 또한 전극막을 형성한 적층구조에 대하여 구한 열 산화막 환산 막 두께(Teq)와 리크 전류(Ig)의 관계를 나타낸다. 단, 도 20의 리크 전류 특성은, 상기 전극막과 실리콘 기판 사이에 플랫 밴드 전압(Vfb)을 기준으로, Vfb-0.8V의 전압을 인가한 상태에서 측정하고 있다. 비교를 위해, 도 20중에는 열 산화막의 리크 전류 특성도 나타내고 있다. 또한 도시하고 있는 환산 막 두께는 산화막과 ZrSiOx막을 합친 구조에 대한 것이다.
도 20을 참조하면, 산화막(32)을 생략한 경우, 즉 산화막의 막 두께가 0㎚인 경우에는 리크 전류 밀도가 열 산화막의 리크 전류 밀도를 초과하고 있고, 또한 열 산화막 환산 막 두께(Teq)도 약 1.7㎚ 정도의 비교적 큰 값이 된다는 것을 알 수 있다.
이에 반해, 산화막(32)의 막 두께를 0㎚로부터 0.4㎚까지 증대시키면, 열 산화막 환산 막 두께(Teq)의 값이 감소하기 시작한다는 것을 알 수 있다. 이러한 상태에서는, 산화막이 실리콘 기판과 ZrSiOx막 사이에 개재하게 되어, 물리 막 두께는 실제로는 증대할 터인데 환산 막 두께(Teq)는 감소하고 있지만, 이것은 실리콘 기판상에 ZrO2막을 직접 형성한 경우, Zr 원자의 실리콘 기판중으로의 확산 혹은 Si 원자의 ZrSiOx막중으로의 확산이 대규모로 생겨, 실리콘 기판과 ZrSiOx막 사이에 두꺼운 계면층이 형성되어 있는 것을 시사하고 있다. 이에 반해, 도 18에 도시하는 바와 같이, 두께가 0.4㎚인 산화막(22)을 개재시킴으로써, 이러한 계면층의 형성이 억제되어, 결과적으로 환산 막 두께가 감소하는 것으로 사료된다. 이로써, 리크 전류의 값도 산화막의 두께와 함께 감소한다는 것을 알 수 있다.
한편, 상기 산화막(32)의 막 두께가 0.4㎚를 초과하면, 열 산화막 환산 막 두께의 값은 다시 증대를 시작한다. 산화막(32)의 막 두께가 0.4㎚를 초과한 범위에 있어서는, 막 두께의 증대와 함께 리크 전류의 값도 감소하고 있어, 환산 막 두께의 증대는 산화막의 물리 막 두께의 증대에 기인하는 것이라 사료된다.
이와 같이, 도 13에서 관측된 산화막의 성장이 정류하는 0.4㎚ 부근의 막 두께는, 산화막과 고 유전체막으로 이루어지는 시스템의 환산 막 두께의 최소값에 대응하고 있고, 도 18에 나타내는 안정된 산화막(32)에 의해, Zr 등의 금속 원소의 실리콘 기판중으로의 확산이 효과적으로 저지되는 것, 또한 더 이상 산화막의 두께를 증대시켜도, 금속 원소의 확산 저지 효과는 그 정도로 높아지지 않는다는 것을 알 수 있다.
또한, 0.4㎚의 두께의 산화막을 사용한 경우의 리크 전류의 값은, 대응하는 두께의 열 산화막의 리크 전류의 값보다도 2자리수만큼 작고, 이러한 구조의 절연막을 MOS 트랜지스터의 게이트 절연막에 사용함으로써, 게이트 리크 전류를 최소화할 수 있다는 것을 알 수 있다.
또한, 도 13 또는 도 16에서 설명한 산화막 성장의 0.4㎚에서의 정류 현상의 결과, 도 21a에 도시한 바와 같이 실리콘 기판(21)상에 형성된 산화막(32)에 당초 막 두께의 변화 내지 요철이 존재하고 있어도, 산화막 성장시에 막 두께의 증대가 도 21b에 도시하는 바와 같이 0.4㎚의 근방에서 정류하기 때문에, 정류 기간내에서 산화막 성장을 계속함으로써, 도 21c에 나타내는 매우 평탄한, 동일한 막 두께의 산화막(32)을 얻을 수 있다. 단 도 21a 내지 도 21c는, 도 18의 실리콘 기판(31)상의 하나 하나의 테라스면에 있어서의 산화막 성장을 나타내고 있다.
앞서 설명한 바와 같이, 매우 얇은 산화막에 대해서는, 현 상태에서는 통일된 막 두께 측정 방법이 존재하지 않는다. 이 때문에, 도 21c의 산화막(32)의 막 두께값 자체는 측정 방법에 따라 상이할 가능성이 있다. 그러나, 앞서 설명한 이유로부터, 산화막 성장에 정류가 생기는 두께는 2원자층 정도의 두께라는 것을 알 수 있고, 따라서 바람직한 산화막(32)의 막 두께는 약 2원자층 정도의 두께라 사료된다. 이 바람직한 두께에는, 2원자층 정도의 두께가 산화막(22) 전체에 걸쳐 확보되도록, 부분적으로 3원자층 정도의 두께의 영역이 형성되어 있는 경우도 포함된다. 즉, 바람직한 산화막(22)의 두께는 실제로는 2 내지 3원자층의 범위라고 사료된다.
이와 같이, 두께가 0.4㎚, 또는 2 내지 3원자층의 범위의 실리콘 산화막은 안정적으로 재현성 양호하게 형성할 수 있고, 고 유전체막과 조합함으로써, 게이트 절연막의 실효적인 막 두께가 얇고, 매우 미세화된 고속 MOS 트랜지스터를 실현하는 것이 가능해진다.
또한, 본 실시예에서는 산화막(32)은 UV-O2라디칼 산화 처리에 의해 형성된 산화막으로 했지만, 산화막(32)은 이러한 산화막에 한정되는 것이 아니라, 낮은 라디칼 밀도로 정밀하게 산화를 실행할 수 있는 산화 방법으로 형성된 산화막이면, 어떤 것이어도 무방하다.
도 22는 도 19의 UV-O2처리실(10A)에 있어서 실행되는 라디칼 산화 처리의조건을 설명하는 도면이다.
도 22를 참조하면, 가로축은 자외광원에 의해 여기되는 산소 라디칼의 mTorr 단위로 나타낸 분압을 대수(對數) 스케일로 나타내고, 한편 세로축은 프로세스 개시후 도 13에 나타내는 정류 현상이 생기게 되기까지의 프로세스 시간, 및 정류 현상이 소멸하기까지의 프로세스 시간을 동일한 대수 스케일로 나타낸다. 가로축의 산소 라디칼 분압은 산소 라디칼 밀도에 대응하고 있고, 상기 자외광원의 구동 파워 내지 자외광 조사 강도와 자외광 파장에 의해 결정된다.
이하에, 자외광 조사 강도와 라디칼 밀도의 관계를 172㎚의 자외광 파장을 사용한 경우의 예에 대하여 설명한다.
앞서 도 13에서 설명한 실험에 있어서, 100% 구동 상태에서 창면 바로 아래의 자외광 강도가 50㎽/㎠로 되는 자외광원을 사용하고, 프로세스 압력을 0.02Torr(2.66㎩)로 유지한 상태에서 150SCCM의 유량의 산소 가스를 기판 표면에 흘린 경우, 자외광원은 4.34×1016/㎠·초의 광자 플럭스(photon flux)를 형성한다. 상기 자외광원이 폭 2㎝ 폭의 관형 램프이고, 이 램프에 의해 20㎝ 직경의 실리콘 웨이퍼를 조사한 경우를 생각하면, 실리콘 웨이퍼 표면에 있어서의 평균적인 광자 플럭스의 값은 상기 광자 플럭스값의 약 1/10인 4.34×1015/㎠로 된다.
한편, 파장이 172㎚인 자외광에 대한 산소 분자의 흡수 단면적은 6×10-19㎠인 것이 알려져 있기 때문에, 식 I/I0=exp(-σnx)로 주어지는 프로세스 분위기중에있어서의 자외광의 투과율은 0.9916으로 구해진다. 단, 여기서 프로세스 압력은 0.02Torr(2.66㎩)로 하고, 프로세스 분위기중에 있어서의 기체 분자 밀도(n)는 7.05×1014㎝-3, 자외광은 처리 용기중을 20㎝의 거리를 진행하는 것으로 했다.
따라서, 자외광이 처리 용기중에 있어서 20㎝의 거리를 진행하는 사이에 프로세스 분위기에 의해 흡수되는 라디칼량은, 단위 면적 단위 시간당, 상기 광자 플럭스값 4.34×1015/㎠로 비율 0.0084를 곱하여, 3.65×1013/㎠·초로 되며, 이와 동일한 비율로 산소 라디칼이 처리 용기중에 형성된다.
한편, 처리 용기중에 있어서의 산소 가스의 플럭스는, 샤워헤드의 면적을 314㎠로 하면, 표준 상태 체적 환산으로 7.98×10-3cc/㎠·초로 된다. 이것은 분자수로 환산하면, 2.138×1017/㎠·초로 된다. 따라서, 플럭스비의 값, 3.65×1013/2.138×1017=1.71×10-4로부터, 0.02Torr(2.66㎩)의 프로세스 압력하에서 발생하는 산소 라디칼의 분압은 3.42×10-6Torr(=1.71×10-4×0.02)로 된다.
이와 같이, 광 강도 100%, 산소 가스 유량 150SCCM, 프로세스 압력(=처리 용기내 압력) 0.02Torr(2.66㎩)의 경우에 상기 처리 용기중에 형성되는 산소 라디칼 농도는 약 3.42×10-6Torr(4.54×10-4㎩)로 된다는 것을 알 수 있다. 동일한 순서에 의해, 다른 각종 조건에 대하여, 라디칼 밀도를 계산하는 것이 가능하다.
도 22를 참조하면, 처리 용기중의 라디칼 밀도가 높은 경우, 도 13으로부터알 수 있는 바와 같이, 정류 현상은 프로세스 개시후 곧 발생하는데 반해, 라디칼 밀도가 낮은 경우에는, 프로세스 개시후 긴 시간이 경과한 후 생긴다. 이것은, 라디칼 밀도가 높은 경우, 산화막의 성막 속도가 크고, 단시간에 0.4㎚의 정류 막 두께에 이르는데 반해, 라디칼 밀도가 낮은 경우, 산화막의 성막 속도가 작고, 0.4㎚의 정류 막 두께에 이르는데 긴 시간이 필요한 사정에 대응하고 있다.
마찬가지로, 정류 현상이 발생하고 나서 소멸하기까지의 정류 시간도 라디칼 밀도에 의해 변화되며, 라디칼 밀도가 높은 경우에는 정류 시간도 감소하고, 한편 라디칼 밀도가 낮은 경우에는 정류 시간은 증대한다.
실제 반도체 장치의 제조 공정을 고려하면, 정류 현상이 발생하기까지의 프로세스 시간이 지나치게 길면 반도체 장치의 제조 처리량(throughput)이 저하하기 때문에, 라디칼 밀도에는 자연히 하한이 존재한다. 또한 정류 현상이 계속되는 시간이 지나치게 짧으면, 2 내지 3원자층의 바람직한 막 두께의 산화막을 안정적으로 형성할 수 없게 되기 때문에, 라디칼 밀도에는 저절로 상한이 존재한다.
도 22는 라디칼 산화 처리를 172㎚ 파장의 자외광을 사용하고, 기판 산화를 450℃로 실행하는 경우에 대하여 예를 나타내고 있지만, 이 관계로부터, 라디칼 분압의 하한은 허용 프로세스 시간을 5분간(300초) 이하로 하고, 1×10-4mTorr(133×10-7㎩), 라디칼 분압의 상한은 필요 정류 시간을 약 100초간 이상으로 하여, 1mTorr(133×10-3㎩)로 되는 것을 알 수 있다. 또한, 이것에 대응한 자외광 조사 파워는 광원(14B)의 창 바로 아래에서 5㎽/㎠ 내지 50㎽/㎠로 된다.
도 22에서는 정류 현상의 발생과 소멸을 나타내는 두개의 직선의 간격은 라디칼 분압이 증대함에 따라서 증대하고 있는 것처럼 보이지만, 도 22의 세로축 및 가로축은 대수로 플롯되어 있기 때문에, 상기 간격에 대응한 정류 시간의 값은, 라디칼 분압과 같이 실제로는 감소하고 있다. 또한, 상기 라디칼 산화 처리시, 산소 가스 분압은 1mTorr 내지 1000mTorr(133×10-3㎩ 내지 133㎩)의 범위로 설정하는 것이 바람직하다.
또한, 이와 같은 라디칼 산화를 다른 파장의 자외광을 사용하여 실행하는 것도 가능하다. 이 경우, 분위기 가스에 의한 자외광의 흡수를 고려하면, 처리 용기내에서 상기 1×10-4mTorr(1.33×10-2m㎩) 이상 1mTorr(133m㎩) 이하의 라디칼 밀도를 실현하고자 하면, 자외광원의 구동 또는 분위기 가스 조성을 변화시킬 필요가 있다.
예컨대 파장이 146㎚인 자외광원을 상기 자외광원으로서 사용하는 경우에는, 파장이 172㎚의 경우보다도 25배 큰 광 흡수를 고려하여, 분위기중의 산소 분압을 0.05mTorr 내지 50mTorr(6.7m㎩ 내지 6.7㎩)의 범위로 설정하는 것이 바람직하다.
[제 3 실시예]
산화막의 질화 처리
그런데, 앞서 설명한 바와 같이, 이렇게 하여 형성된 두께가 2 내지 3원자층 정도인 산화막을 도 1과 같은 초고속 MOS 트랜지스터의 베이스 산화막(3)으로서 사용하는 경우에는, 상기 베이스 산화막(3)중에 또한 질소를 도입하고, 산 질화막으로 변환해 두는 것이 유리하다. 단, 그 때에 질소 원자가 실리콘 기판중으로까지 침입하게 되어서는 안되며, 또한 실리콘 기판(2)과 베이스 산화막(3) 사이의 계면의 평탄성이 열화해서는 안 된다.
이하, 본 발명의 제 3 실시예에 따른 이와 같은 산화막의 질화 처리에 대하여 설명한다.
도 23은 평탄화된 실리콘 기판(11) 표면상에 매우 얇은 베이스 산화막(12)을 산 질화막(12A)을 포함하여 형성하기 위한 본 발명의 제 3 실시예에 따른 기판 처리 장치(40)의 개략적 구성을 나타낸다.
도 23을 참조하면, 기판 처리 장치(40)는, 히터(42A)를 구비하고 프로세스 위치와 기판 반입·반출 위치 사이를 상하 이동 가능하게 설치된 기판 유지대(42)를 수납하고, 상기 기판 유지대(42)와 함께 프로세스 공간(41B)을 이루는 처리 용기(41)를 구비하고 있으며, 상기 기판 유지대(42)는 구동 기구(42C)에 의해 회전된다. 또한, 상기 기판 유지대(42)와 구동 기구(42C)의 결합부에는 자기 시일(48)이 형성되고, 자기 시일(48)은 진공 환경에 유지되는 자기 밀봉실(42B)과 대기 환경중에 형성되는 구동 기구(42C)를 분리하고 있다. 자기 시일(48)은 액체이기 때문에, 상기 기판 유지대(42)는 회전 가능하게 유지된다.
도시한 상태에서는, 상기 기판 유지대(42)는 프로세스 위치에 있고, 하측에 피처리 기판의 반입·반출을 위한 반입·반출실(41C)이 형성되어 있다. 상기 처리 용기(41)는 게이트 밸브(47A)를 거쳐 기판 반송 유닛(47)에 결합되어 있으며, 상기 기판 유지대(42)가 반입·반출(41C)중에 하강한 상태에 있어서, 상기 게이트밸브(47A)를 거쳐 기판 반송 유닛(47)으로부터 피처리 기판(W)이 기판 유지대(42)상에 반송되며, 또한 처리 완료한 기판(W)이 기판 유지대(42)로부터 기판 반송 유닛(47)으로 반송된다.
도 23의 기판 처리 장치(40)에서는, 상기 처리 용기(41)의 게이트 밸브(47A)에 가까운 부분에 배기구가 형성되어 있고, 상기 배기구(41A)에는 밸브(47A)를 거쳐 터보 분자 펌프(43B)가 결합되어 있다. 상기 터보 분자 펌프(43B)에는, 또한 드라이 펌프 및 메커니컬 부스터 펌프(MECHANICAL BOOSTER PUMP)를 결합하여 구성한 펌프(44)가 밸브(43C)를 거쳐 결합되어 있고, 상기 터보 분자 펌프(43B) 및 드라이 펌프(44)를 구동함으로써, 상기 프로세스 공간(41B)의 압력을 1.33×10-1㎩ 내지 1.33×10-4㎩(10-3Torr 내지 10-6Torr)까지 감압하는 것이 가능해진다.
한편, 상기 배기구(41A)는 밸브(44A) 및 APC(44B)를 거쳐 직접 펌프(44)에 결합되어 있고, 상기 밸브(44A)를 개방함으로써, 상기 프로세스 공간은 상기 펌프(44)에 의해 1.33㎩ 내지 13.3㎪(0.01Torr 내지 100Torr)의 압력까지 감압된다.
상기 처리 용기(41)에는, 피처리 기판(W)을 간격을 두어 상기 배기구(41A)와 대향하는 측에 산소 가스가 공급되는 처리 가스 공급 노즐(41D)이 설치되어 있고, 상기 처리 가스 공급 노즐(41D)에 공급된 산소 가스는 상기 프로세스 공간(41B)중을 상기 피처리 기판(W)의 표면을 따라 흘러 상기 배기구(41A)로부터 배기된다. 이와 같이 상기 처리 가스 공급 노즐(41D)로부터 공급된 처리 가스를 활성화하여산소 라디칼을 생성시키기 때문에, 도 23의 기판 처리 장치(40)에서는 상기 처리 용기(41)상, 상기 처리 가스 공급 노즐(41D)과 피처리 기판(W) 사이의 영역에 대응하여 석영창(45A)을 갖는 자외광원(45)이 설치된다. 즉 상기 자외광원(45)을 구동함으로써 상기 처리 가스 공급 노즐(41D)로부터 프로세스 공간(41B)으로 도입된 산소 가스가 활성화되어, 그 결과 형성된 산소 라디칼이 상기 피처리 기판(W)의 표면을 따라 흐른다. 이로써, 상기 피처리 기판(W)의 표면에, 1㎚ 이하의 막 두께인 특히 2 내지 3원자층 정도의 두께에 상당하는 약 0.4㎚의 막 두께의 라디칼 산화막을 형성할 수 있게 된다.
또한 상기 처리 용기(41)에는 상기 피처리 기판(W)에 대하여 배기구(41A)와 대향하는 측에 원격 플라즈마원(46)이 형성되어 있다. 따라서 상기 원격 플라즈마원(46)에 Ar 등의 불활성 가스와 함께 질소 가스를 공급하고, 이것을 플라즈마에 의해 활성화함으로써, 질소 라디칼을 형성하는 것이 가능하다. 이렇게 하여 형성된 질소 라디칼은 상기 피처리 기판(W)의 표면을 따라 흘러 기판 표면을 질화한다. 또한, 원격 플라즈마원(46)에 질소 대신에 산소를 도입함으로써, 기판 표면을 산화시키는 것도 가능하다.
도 23의 기판 처리 장치(40)에서는, 또한 상기 반입·반출실(41C)을 질소 가스에 의해 세정하는 세정 라인(41c)이 설치되고, 또한 상기 자기 밀봉실(42B)을 질소 가스에 의해 세정하는 세정 라인(42b) 및 그 배기 라인(42c)이 설치되어 있다. 보다 상세히 설명하면, 상기 배기 라인(42c)에는 밸브(49A)를 거쳐 터보 분자 펌프(49B)가 결합되고, 상기 터보 분자 펌프(49B)는 밸브(49C)를 거쳐 펌프(44)에결합되어 있다. 또한, 상기 배기 라인(42c)은 펌프(44)와 밸브(49D)를 거쳐 직접 결합되어 있고, 이로써 자기 밀봉실(42B)을 여러 압력으로 유지하는 것이 가능해진다.
상기 반입·반출실(41C)은 펌프(44)에 의해 밸브(44C)를 거쳐 배기되거나, 또는 터보 분자 펌프(43B)에 의해 밸브(43D)를 거쳐 배기된다. 상기 프로세스 공간(41B)중에 있어서 오염이 생기는 것을 회피하기 위해서, 상기 반입·반출실(41C)은 프로세스 공간(41B)보다도 저압으로 유지되고, 또한 상기 자기 밀봉실(42B)은 차동 배기됨으로써, 상기 반입·반출실(41C)보다도 더욱 저압으로 유지된다.
이하에, 도 23의 기판 처리 장치(40)를 사용하여 실행하는 피처리 기판(W) 표면의 자외광 라디칼 산화 처리, 및 그 후에 실행되는 원격 플라즈마 라디칼 질화 처리에 대하여 설명한다.
자외광 라디칼 산화 처리
도 24a 및 도 24b는 각각 도 23의 기판 처리 장치(40)를 사용하여 피처리 기판(W)의 라디칼 산화를 실행하는 경우를 나타내는 측면도 및 평면도이다.
도 24a를 참조하면, 상기 처리 용기(41)중에는 피처리 기판(W)으로서, 앞서 실시예에서 설명한 탄소 제거 및 평탄화 처리를 실행한 실리콘 기판이 도입되고, 상기 프로세스 공간(41B)중에는 처리 가스 공급 노즐(41D)로부터 산소 가스가 공급된다.
이렇게 하여 공급된 산소는 피처리 기판(W)의 표면을 따라 흐른 후, 배기구(41A), 터보 분자 펌프(43B) 및 펌프(44)를 통해 배기된다. 터보 분자펌프(43B)를 사용함으로써, 상기 프로세스 공간(41B)의 프로세스 압력이, 기판(W)의 산소 라디칼에 의한 산화에 필요한 10-3Torr 내지 10-6Torr의 범위로 설정된다. 이와 동시에, 바람직하게는 172㎚ 파장의 자외광을 발생하는 자외광원(45)을 구동함으로써, 이렇게 하여 형성된 산소 가스류중에 산소 라디칼이 형성된다. 형성된 산소 라디칼은 상기 피처리 기판(W)의 표면을 따라 흐를 때에, 구동하고 있는 기판 표면을 산화시킨다. 이러한 피처리 기판(W)의 산소 라디칼에 의한 산화에 의해, 앞서 실시예에서 설명한 바와 같이, 실리콘 기판 표면에 1㎚ 이하의 막 두께의 매우 얇은 산화막, 특히 2 내지 3원자층에 상당하는 약 0.4 ㎚의 막 두께의 산화막을, 안정적으로 재현성 양호하게 형성할 수 있게 된다.
도 24b는 도 24a의 구성의 평면도를 나타낸다.
도 24b를 참조하면, 자외광원(45)은 산소 가스류의 방향에 교차하는 방향으로 연장되는 관형 광원으로서, 터보 분자 펌프(43B)가 배기구(41A)를 거쳐 프로세스 공간(41B)을 배기하는 것을 알 수 있다. 한편, 상기 배기구(41A)로부터 직접 펌프(44)에 도달하는 도 24b중에 점선으로 나타낸 배기 경로는 밸브(44A)를 폐쇄함으로써 차단되어 있다.
도 24b의 평면도에 의해 알 수 있는 바와 같이, 터보 분자 펌프(43B)는 기판 반송 유닛(47)을 피하여, 처리 용기(41)의 횡방향으로 돌출되는 모양으로 배치되어 있다.
도 24a 및 도 24b의 기판 처리 결과, 상기 실리콘 기판(W)의 표면에는, 도18의 각 테라스에 대응하여, 매우 얇은 실리콘 산화막이 형성된다. 이러한 실리콘 산화막의 성장시에는, 앞서 도 13 또는 도 16에서 설명한 정류 현상이 나타나고, 이러한 정류 현상을 이용함으로써, 산화막의 막 두께를 앞서 설명한 바와 같이 2 내지 3원자층 정도에 대응하는 약 0.4㎚의 두께로 설정하는 것이 가능하다.
원격 플라즈마 라디칼 질화 처리
도 25는 도 23의 기판 처리 장치(40)에 있어서 사용되는 원격 플라즈마원(46)의 구성을 나타낸다.
도 25를 참조하면, 원격 플라즈마원(46)은, 내부에 가스 순환 통로(46a)와 이것에 연통시킨 가스 입구(46b) 및 가스 출구(46c)가 형성된, 전형적으로는 알루미늄으로 이루어지는 블록(46A)을 포함하고, 상기 블록(46A)의 일부에는 페라이트 코어(ferrite core)(46B)가 형성되어 있다.
상기 가스 순환 통로(46a) 및 가스 입구(46b), 가스 출구(46c)의 내면에는 불소 수지 코팅(46d)이 실시되고, 상기 페라이트 코어(46B)에 권취된 코일에 주파수가 400㎑의 고주파를 공급함으로써, 상기 가스 순환 통로(46a)내에 플라즈마(46C)가 형성된다.
플라즈마(46C)의 여기에 수반하여, 상기 가스 순환 통로(46a)중에는 질소 라디칼 및 질소 이온이 형성되지만, 질소 이온은 상기 순환 통로(46a)를 순환할 때에 소멸하고, 상기 가스 출구(46c)로부터는 주로 질소 라디칼 N2 *이 방출된다. 또한 도 25의 구성에서는, 상기 가스 출구(46c)에 접지된 이온 필터(46e)를 설치함으로써, 질소 이온을 비롯한 하전(荷電) 입자가 제거되어, 상기 처리 공간(41B)에는 질소 라디칼만이 공급된다.
도 26은 도 25의 원격 플라즈마원(46)에 의해 형성되는 이온의 수와 전자 에너지의 관계를 마이크로파 플라즈마원의 경우와 비교하여 나타낸다.
도 26을 참조하면, 마이크로파에 의해 플라즈마를 여기한 경우에는 질소 분자의 이온화가 촉진되어, 다량의 질소 이온이 형성되게 된다. 이에 반해 500㎑ 이하의 고주파에 의해 플라즈마를 여기한 경우에는, 형성되는 질소 이온의 수가 대폭 감소한다. 마이크로파에 의해 플라즈마처리를 실행하는 경우에는, 도 27에 도시하는 바와 같이 1.33×10-3㎩ 내지1.33×10-6㎩(10-1Torr 내지 10-4Torr)의 고 진공이 필요하게 되지만, 고주파 플라즈마 처리는, 13.3㎩ 내지 13.3㎪(0.1Torr 내지 100Torr)의 비교적 높은 압력으로 실행 가능하다.
이하의 표 2는, 마이크로파에 의해 플라즈마를 여기하는 경우와, 고주파에 의해 플라즈마를 여기하는 경우 사이에서의, 이온화 에너지 변환 효율, 방전 가능 압력 범위, 플라즈마 소비 전력, 프로세스 가스 유량의 비교를 나타낸다.
이온화 에너지변환 효율 방전 가능압력 범위 플라즈마소비 전력 프로세스가스 유량
마이크로파 1.00×10-2 0.1mTorr 내지0.1Torr 1 내지 500W 0 내지100SCCM
고주파 1.00×10-7 0.1 내지100Torr 1 내지 10kW 0.1 내지10SLM
표 2를 참조하면, 이온화 에너지 변환 효율은, 마이크로파 여기의 경우에 약1×10-2정도인데 반해, RF 여기의 경우, 약 1×10-7까지 감소하고 있고, 또한 방전 가능 압력은 마이크로파 여기의 경우 0.1mTorr 내지 0.1Torr(133m㎩ 내지 13.3㎩) 정도인데 반해, RF 여기의 경우에는, 0.1Torr 내지 100Torr(13.3㎩ 내지 13.3㎪) 정도라는 것을 알 수 있다. 이에 따라, 플라즈마 소비 전력은 RF 여기의 경우쪽이 마이크로파 여기의 경우보다도 크고, 프로세스 가스 유량은, RF 여기의 경우의 쪽이 마이크로파 여기의 경우보다도 훨씬 커지고 있다.
도 23의 기판 처리 장치에서는, 산화막의 질화 처리를 질소 이온이 아니라 질소 라디칼 N2 *로 실행하고 있고, 이 때문에 여기되는 질소 이온의 수는 적은 쪽이 바람직하다. 또한 피처리 기판에 가해지는 손상을 최소화하는 관점에서도, 여기되는 질소 이온의 수는 적은 것이 바람직하다. 또한, 도 23의 기판 처리 장치에서는, 여기되는 질소 라디칼의 수도 적고, 고 유전체 게이트 절연막하의 매우 얇은, 겨우 2 내지 3원자층 정도의 두께밖에 되지 않는 베이스 산화막을 질화하는데 적합하다.
도 28a 및 도 28b는 각각 도 23의 기판 처리 장치(40)를 사용하여 피처리 기판(W)의 라디칼 질화를 실행하는 경우를 나타내는 측면도 및 평면도이다.
도 28a 및 도 28b를 참조하면, 원격 플라즈마 라디칼원(46)에는 Ar 가스와 질소 가스가 공급되고, 플라즈마를 수 100㎑의 주파수로 고주파 여기함으로써 질소 라디칼이 형성된다. 형성된 질소 라디칼은 상기 피처리 기판(W)의 표면을 따라 흘러, 상기 배기구(41A) 및 펌프(44)를 거쳐 배기된다. 그 결과 상기 프로세스공간(41B)은, 기판(W)의 라디칼 질화에 적절한, 1.33㎩ 내지 13.3㎪(0.01 내지 100Torr)의 범위의 프로세스 압력으로 설정된다. 이와 같이 하여 형성된 질소 라디칼은, 상기 피처리 기판(W)의 표면을 따라 흐를 때에, 피처리 기판(W)의 표면을 질화한다.
도 28a 및 도 28b의 질화 공정에서는, 질화 공정에 앞서 세정 공정에서 상기 밸브(43A, 43C)가 개방되고, 밸브(24A)가 폐쇄됨으로써 상기 처리 공간(41B)의 압력이 1.33×10-1㎩ 내지 1.33×10-4㎩의 압력까지 감소되어, 처리 공간(41B)중에 잔류하고 있는 산소나 수분이 세정되지만, 그 후의 질화 처리에서는 밸브(43A, 43C)는 폐쇄되어, 터보 분자 펌프(43B)는 프로세스 공간(41B)의 배기 경로에는 포함되지 않는다.
이와 같이, 도 23의 기판 처리 장치(40)를 사용함으로써, 피처리 기판(W)의 표면에 매우 얇은 산화막을 형성하여, 그 산화막 표면을 더욱 질화하는 것이 가능해진다.
도 29a는, 도 23의 기판 처리 장치(40)에 의해 Si 기판상에 열 산화 처리에 의해 2.5㎚의 두께로 형성된 산화막을, 도 25의 RF 원격 플라즈마원(46)을 사용하여, 표 3에 나타내는 조건으로 질화한 경우의 상기 산화막중에 있어서의 질소 농도 분포를 나타내고, 도 29b는 동일한 산화막중에서의 질소 농도 분포와 산소 농도 분포의 관계를 나타낸다.
질소 유량 Ar 유량 압력 온도
마이크로파 15SCCM - 8.6mTorr 500℃
고주파 50SCCM 2SLM 1Torr 700℃
표 3을 참조하면, 기판 처리 장치(40)를 사용한 RF 질화 처리시에는, 상기 처리 공간(41B)중에 질소를 50SCCM의 유량으로, 또한 Ar을 2SLM의 유량으로 공급하여, 질화 처리는 1Torr(133㎩)의 압력하에서 실행되지만, 질화 처리 개시전에 일단 처리 공간(21B)의 내압을 10-6Torr(1.33×10-4㎩)정도까지 감압하여, 내부에 잔류하고 있는 산소 혹은 수분을 충분히 세정하고 있다. 이 때문에, 상기 1Torr 정도의 압력으로 실행되는 질화 처리시에는, 상기 처리 공간(41B)중에서의 잔류 산소는 Ar 및 질소에 의해 희석되어, 잔류 산소 농도, 따라서 잔류 산소의 열역학적인 활동도는 매우 작아진다.
이에 반해, 마이크로파 플라즈마를 사용한 질화 처리에서는, 질화 처리시의 처리 압력이 세정 압력과 동일한 정도이며, 따라서 플라즈마 분위기중에 있어서 잔류 산소는 높은 열역학적인 활동도를 갖는 것으로 사료된다.
도 29a를 참조하면, 마이크로파 여기 플라즈마에 의해 질화된 경우에는 산화막중에 도입되는 질소의 농도는 한정되어 있고, 산화막의 질화는 실질적으로 진행되고 있지 않는 것을 알 수 있다. 이에 반해, 본 실시예와 같이 RF 여기 플라즈마에 의해 질화된 경우에는, 산화막중에서의 질소 농도가 깊이와 함께 직선적으로 변화되어, 표면 근방에서는 20% 가까운 농도에 이르고 있다는 것을 알 수 있다.
도 30은 XPS(X선 광전자 분광 스펙트럼)를 사용하여 실행하는 도 29a의 측정의 원리를 나타낸다.
도 30을 참조하면, 실리콘 기판(2)상에 산화막(3)이 형성된 시료에는 소정의 각도로 비스듬히 X선이 조사되고, 여기된 광전자 스펙트럼을 검출기(DET1, DET2)에 의해 여러 각도로 검출한다. 그 때, 예컨대 90°의 큰 검출각으로 설정된 검출기(DET1)에서는 여기 광전자의 산화막(12)내에서의 행로가 짧고, 따라서 상기 검출기(DET1)로 검출되는 광전자 스펙트럼에는 산화막(3)의 하부 정보가 대부분 포함되는데 반해, 작은 검출각으로 설정된 검출기(DET2)에서는 여기 광전자의 산화막(3)중에서의 행로가 길고, 따라서 검출기(DET2)는 주로 산화막(3)의 표면 근방의 정보를 검출한다.
도 29b는 상기 산화막중에 있어서의 질소 농도와 산소 농도의 관계를 나타낸다. 단, 도 29b에서 산소 농도는 O1s 궤도에 대응하는 X선 강도에 의해 표시되어 있다.
도 29b를 참조하면, 산화막의 질화를 본 발명과 같이 RF 원격 플라즈마로 실행한 경우에는, 질소 농도의 증대에 따라 산소 농도가 감소하고 있어, 산화막중에서의 질소 원자가 산소 원자를 치환하고 있다는 것을 알 수 있다. 이에 반해, 산화막의 질화를 마이크로파 플라즈마로 실행한 경우에는, 이러한 치환 관계는 보이지 않고, 질소 농도와 같이 산소 농도가 저하하는 관계는 보이지 않는다. 또한 특히 도 29b에 있어서는, 마이크로파 질화에 의해 5% 내지 6%의 질소를 도입한 예에 있어서는 산소 농도의 증가가 보이고, 이것은 질화와 같이 산화막의 막 증가가 일어나는 것을 시사하고 있다. 이러한 마이크로파 질화에 따른 산소 농도의 증가는, 마이크로파 질화가 고 진공중에서 실행되고, 따라서 처리 공간중에 잔류하는 산소 혹은 수분이 고주파 원격 플라즈마 질화의 경우와 같이 Ar 가스나 질소 가스에 의해 희석되지 않고, 분위기중에 있어서 높은 활동도를 갖는 것에 기인하는 것으로 사료된다.
도 31은 도 23의 기판 처리 장치(40)에 있어서 산화막을 4Å(0.4 ㎚) 및 7Å(0.7㎚)의 두께로 형성하고, 이것을 상기 원격 플라즈마원(46)을 사용한 도 28a 및 도 28b의 질화 공정에 의해 질화된 경우의 질화 시간과 막중의 질소 농도의 관계를 나타낸다. 또한 도 32는 도 31의 질화 처리에 따른 질소의 산화막 막 표면으로의 편석의 모양을 나타낸다. 또한 도 31 및 도 32에는 산화막을 급속 열 산화 처리에 의해 5Å(0.5㎚) 및 7Å(0.7㎚)의 두께로 형성한 경우를 나타내고 있다.
도 31을 참조하면, 막중의 질소 농도는 어느 산화막이라도 질화 처리 시간과 함께 상승하지만, 특히 자외광 라디칼 산화에 의해 형성된 2원자층 정도에 대응하는 0.4㎚의 막 두께를 갖는 산화막의 경우에, 또는 이에 가까운 0.5㎚의 막 두께를 갖는 열 산화막의 경우에, 막중의 질소 농도가 최대로 된다.
도 32에 있어서는 도 30에서의 검출기(DET1, DET2)를 각각 30°　및 90°의 검출각으로 설정하여 질소 농도를 검출한 결과를 나타낸다.
도 32중, 도 32의 세로축은 30°의 검출각으로 얻어지는 막 표면에 편석되어 있는 질소 원자로부터의 X선 스펙트럼 강도를, 90°의 검출각으로 얻어지는 막 전체에 분산되어 있는 질소 원자로부터의 X선 스펙트럼의 강도의 값으로 나눈 것으로되어 있고, 이 값이 큰 경우에는, 표면에 질소의 편석이 생기고 있는 것을 나타낸다.
도 32를 참조하면, 산화막이 자외광 여기 산소 라디칼 처리에 의해 7Å의 막 두께로 형성된 경우, 질소 원자는 당초 표면에 편석되지만, 90초간의 질화 처리를 실행한 후에는, 막중에 거의 똑같이 분포되어 있는 것을 알 수 있다. 또한, 다른 막에도, 90초간의 질화 처리로, 질소 원자의 막중의 분포는 거의 똑같이 된다는 것을 알 수 있다.
도 33의 실험에서는, 도 23의 기판 처리 장치(40)에 있어서, 상기 자외광 라디칼 산화 처리 및 원격 플라즈마 질화 처리를 10장의 웨이퍼(웨이퍼 #1 내지 웨이퍼 #10)에 대하여 반복 실행했다. 도 33은, 이와 같이 하여 얻어진 산 질화막의 웨이퍼마다의 막 두께 변동을 나타낸다. 단, 도 33의 결과는 도 23의 구성에 있어서 상기 자외광원(45)을 구동하여 실행하는 자외광 라디칼 산화 처리시, XPS 측정에 의해 구한 산화막의 막 두께가 0.4㎚로 되도록, 산화막을 형성하고, 이어서 이렇게 하여 형성된 산화막을, 상기 원격 플라즈마원(46)을 구동하여 실행하는 질화 처리에 의해, 질소 원자를 약 4% 포함하는 산 질화막으로 변환한 경우에 대한 것이다.
도 33을 참조하면, 세로축은 이렇게 하여 얻어진 산 질화막에 대하여 엘립소메트리에 의해 구한 막 두께를 나타내지만, 도 33으로부터 알 수 있는 바와 같이 얻어진 막 두께는 거의 8Å(0.8㎚)로 일정하다는 것을 알 수 있다.
도 34는 도 23의 기판 처리 장치(40)에 의해 막 두께가 0.4㎚인 산화막을 실리콘 기판상에 자외광원(45)을 사용한 라디칼 산화 처리에 의해 형성한 후, 이것을 원격 플라즈마원(46)에 의해 질화한 경우의, 질화에 의한 막 두께 증가를 조사한 결과를 나타낸다.
도 34를 참조하면, 당초(질화 처리를 실행하기 전) 막 두께가 약 0.38㎚이던 산화막은, 질화 처리에 의해 4% 내지 7%의 질소 원자가 도입된 시점에서 막 두께가 약 0.5㎚까지 증대하고 있다는 것을 알 수 있다. 한편, 질화 처리에 의해 질소 원자를 약 15% 도입한 경우에는 막 두께는 약 1.3㎚까지 증대하고 있어, 이 경우에는 도입된 질소 원자가 산화막을 통과하여 실리콘 기판중에 침입되어, 질화막을 형성하고 있는 것이라 사료된다.
도 34중에는 두께가 0.4㎚인 산화막중에 질소를 1층 정도만 도입한 이상적인 모델 구조에 대한 질소 농도와 막 두께의 관계를 ▲로 나타내고 있다.
도 34를 참조하면, 이 이상적인 모델 구조에서는, 질소 원자 도입후의 막 두께가 약 0.5㎚로 되고, 그 경우의 막 두께의 증가는 약 0.1㎚, 질소 농도는 약 12%로 된다. 이 모델을 기준으로 하면, 도 23의 기판 처리 장치(40)에 의해 산화막의 질화를 실행하는 경우, 막 두께 증가는 동일한 정도의 0.1㎚ 내지 0.2㎚로 억제하는 것이 바람직한 것으로 결론지어진다. 또한 그 때에 막중에 받아들이는 질소 원자의 양은 최대 12% 정도로 되는 것으로 대략 계산된다.
도 35a 및 도 35b는 도 23의 기판 처리 장치(40)에 의해 실리콘 기판(W)상에 산화막을, 실리콘 기판(W)을 구동 기구(42C)에 의해 회전시키면서 2㎚의 두께로 형성하여, 형성된 산 질화막의 질소 농도 분포 및 막 두께 분포를 측정한 결과를 나타낸다. 단 도 35a 및 도 35b의 실험은, 2㎚의 두께로 형성된 실리콘 기판을 회전시키면서, 133㎩의 압력하에서 450℃의 기판 온도로 Ar 가스를 2SLM, 질소 가스를 50sccm의 유량으로 공급하면서 실행하고 있다. 도 35a중 기판 표면중 질소가 농축되어 있는 부분이 밝게 나타나고 있다. 또한 도 35b에는 엘립소메트리로 구한 산 질화막의 막 두께와 XPS 분석으로 구한 질소 농도가 나타나고 있다.
도 35a 및 도 35b의 결과는, 도 23의 기판 처리 장치(40)에 있어서 이와 같이 기판(W)을 회전시키고, 또한 Ar 가스 및 질소 가스의 유량을 최적화함으로써, 비대칭인 라디칼류가 생기는 기판 처리 장치(40)에 있어서도, 기판(W)의 표면 전체에 걸쳐, 거의 동일한 질소 분포를 실현할 수 있는 것을 나타내고 있다.
[제 4 실시예]
앞서 설명한 바와 같이, 도 1의 고 유전체 게이트 절연막을 갖는 반도체 장치(1)를 제조하는 경우에는, 이러한 기판 처리 장치(40)에서 형성된 베이스 산화막(3)상에 고 유전체막(4)을 형성할 필요가 있다.
고 유전체막(4)은 전형적으로는 CVD법에 의해 형성되고, 예컨대 ZrO2막을 형성하는 경우에는 ZrCl4나 그 밖의 Zr를 포함하는 기상 원료를 사용하며, 이것을 산화함으로써 ZrO2막을 퇴적시킨다.
이러한 고 유전체막(13)의 형성은 도 28a 및 도 28b의 라디칼 산화막의 질화 공정에 계속하여, 피처리 기판을 외기에 접촉시키지 않고 실행하는 것이 바람직하고, 이 때문에 도 23의 기판 처리 장치(40)는 CVD실을 포함한 클러스터형의 기판처리 장치중에 내장하는 것이 바람직하다. 또한, 이와 같은 클러스터형의 기판 처리 장치에는, 앞서 설명한 UV-N2처리에 의한 유기물 제거 공정과 원자층 레벨에서의 평탄화 처리 공정을 갖는 것이 바람직하다.
도 36은 본 발명의 제 4 실시예에 따른 이와 같은 클러스터형 기판 처리 장치(50)의 개략적인 구성을 나타낸다.
도 36을 참조하면, 클러스터형 기판 처리 장치(50)는, 피처리 기판(W)을 출납하는 카세트 모듈(51)과, 상기 카세트 모듈(51)에 게이트 밸브를 거쳐 결합된 기판 반송실(52)을 포함하고, 상기 기판 반송실(52)에는, 또한 DHF 처리를 실행하는 기판 세정실(53), 앞서 실시예에서 설명한 유기물 제거 처리를 실행하는 UV-N2처리실(54), 평탄화 처리를 실행하는 급속 열처리실(RTP)(55), 도 23의 기판 처리 장치(40)를 포함하여 UV-O2라디칼 처리에 의한 베이스 산화막의 형성 및 플라즈마 라디칼에 의한 질화 처리를 실행하는 UV-O2/플라즈마-N2처리실(56), ALD법 등에 의해 고 유전체막의 퇴적을 실행하는 CVD실(57), 및 냉각실(58)이 결합된다.
따라서, 카세트 모듈(51)로부터 기판 반송실(52)에 도입된 피처리 기판(W)은 먼저 기판 세정실(53)로 이송되고, 자연 산화막이 제거된다. 이어서 피처리 기판(W)은 기판 반송실(52)이 UV-N2처리실(54)로 이송되어, 유기물이 제거된다. 또한 피처리 기판(W)은 RTP실(55)에 기판 반송실(52)을 거쳐 반송되어, 원자층 레벨에서의 평탄화 처리가 실시된다.
이와 같이 평탄화 처리가 실시된 피처리 기판(W)은, 이어서 기판 반송실(52)을 거쳐 UV-O2/플라즈마-N2처리실(56)로 이송되어, 도 1의 베이스 산화막(3) 및 질화막(3A)이 형성된다.
그 후, 피처리 기판(W)은 기판 반송실(52)을 통해 CVD실(57)로 이송되어 고 유전체막(4)이 형성되고, 또한 급속 열처리실(55)로 이송되어 결정화 및 산소 결손 보상이 이루어진다. 급속 열처리실(55)에 있어서의 처리후, 피처리 기판(W)은 기판 반송실(52)을 통해 카세트 모듈(51)로 이송된다.
그런데, 도 36의 클러스터형 기판 처리 장치(50)에서는, 각각의 처리실(53 내지 58)에는 협동하는 여러 종류의 장치가 설치되어 있어, 그 결과 처리실은 그것 자체 외에 도 36중에 파선으로 나타내는 면적을 필요로 한다. 그 때, 처리실중, 기판 반송실(52)에 면하는 측의 부분은, 다른 처리실과의 간격이 좁고, 이용 가능한 스페이스가 한정되어 있는 것을 알 수 있다.
따라서, 이와 같은 클러스터형의 기판 처리 장치(50)에 있어서 도 23의 기판 처리 장치(40)를 사용하고자 하면, 처리 용기(41)가 기판 반송실(52)에 결합하게 되지만, 그 경우 도 24b에 도시되어 있는, 처리 용기(41)의 기판 반송실(52)에 가까운 측에 있어서 측방향으로 돌출되는 터보 분자 펌프(43B)가 인접하는 처리실과 간섭하게 되는 문제가 발생한다.
터보 분자 펌프(43B)는 처리 용기(41)의 감압을 신속히 실행하기 위해서 배기구(41A)의 근방에 설치할 필요가 있지만, 기판 반송실(42)의 하부에는 반송 로봇등, 여러 장치가 설치되어 있고, 이것에 이용할 수 있는 스페이스는 존재하지 않는다. 또한, 처리 용기(41)의 하부에는 기판 회전 기구(42C)를 비롯한 여러 장치가 설치되어 있고, 역시 터보 분자 펌프(23B)를 설치하는 공간은 얻을 수 없다.
도 37a 및 도 37b는 각각 본 발명의 일 실시예에 따른 기판 처리 장치(40A)의 구성을 나타내는 측면도 및 평면도이다. 단, 도 37a 및 도 37b에서 앞서 설명한 부분에는 동일한 참조 부호를 붙여 설명을 생략한다.
도 37a 및 도 37b를 참조하면, 기판 처리 장치(40)는 터보 분자 펌프(23B)를, 도 36과 같은 클러스터형 기판 처리 장치를 구성한 경우에 스페이스의 여유를 얻을 수 있는 처리 용기(41)의 외측, 즉 상기 기판 반송 유닛(47)과 반대측에 배치한다. 이에 수반하여, 상기 처리 용기(41)에는 상기 터보 분자 펌프(43B)에 협동하는 배기구(41E)가 상기 기판 반송실과 반대측에 형성된다. 또한 산소 라디칼이 상기 피처리 기판(W)의 표면을 통해 상기 배기구(471E)로 흐르도록, 산소를 도입하는 처리 가스 노즐(41D) 및 자외광원(45)이 피처리 기판(W)보다도 상기 기판 반송실(47)에 가까운 측에 설치된다.
상기 터보 분자 펌프(43B)는 상기 처리 용기(41)의 하부에 수직한 방향으로, 즉 흡기구와 배기구가 상하로 배열되는 방향으로, 밸브(43A)를 거쳐 결합되어 있고, 상기 터보 분자 펌프(43B)의 배기구는, 상기 처리 용기(41)의 배기구(41A)로부터 밸브(44A)를 거쳐 상기 펌프(44)에 이르는 배기 라인에, 밸브(44A)의 후방에서 결합되어 있다.
기판 처리 장치(40A)는 터보 분자 펌프(43B)가 외측, 즉 기판 반송 유닛(47)과 반대측에 형성 배치되기 때문에, 도 36과 같은 클러스터형의 기판 처리 장치를 구성해도, 터보 분자 펌프(43B)가 인접하는 처리실과 간섭하는 문제는 생기지 않는다.
도 38a 및 도 38b는 상기 기판 처리 장치(40A)를 사용하여 도 1의 베이스 산화막(3)을 형성하는 공정을 나타낸다.
도 38a 및 도 38b를 참조하면, 베이스 산화막 형성 공정에서는 밸브(43A, 43C)가 개방되고, 밸브(44A)가 폐쇄된다. 그 결과, 상기 프로세스 공간(43B)은 상기 배기구(41E)로부터 터보 분자 펌프(43B)에 의해 1.33×10-1㎩ 내지 1.33×10-4㎩(10-3Torr 내지 10-6Torr)의 고 진공 상태로 감압되어, 이 상태에서 상기 처리 가스 노즐(41D)로부터 산소 가스가 프로세스 공간(41B)에 도입된다. 또한 상기 피처리 기판(W)을 기판 회전 기구(42C)에 의해 회전시키면서 자외광원(45)을 적절한 에너지에 의해 구동함으로써, 형성된 산소 라디칼이 기판 표면을 따라 배기구(41E)로 흘러, 기판 표면을 모두 산화시킨다. 이로써, 1㎚ 이하, 특히 2 내지 3원자층의 막 두께에 대응하는 약 0.4㎚의 막 두께를 갖는 매우 얇은 실리콘 산화막을, 실리콘 기판 표면에 똑같이 재현성 양호하게 안정적으로 형성할 수 있게 된다. 물론, 두께가 1㎚를 초과하는 실리콘 산화막을 형성하는 것도 가능하다.
도 39a 및 도 39b는 본 실시예의 기판 처리 장치(40A)를 사용하여, 도 38a 및 도 38b의 공정후에 형성된 베이스 산화막(12)의 표면을 질화하여, 산 질화막(12A)을 형성하는 공정을 나타낸다.
도 39a 및 도 39b를 참조하면, 질화 공정에서는 상기 밸브(43A, 43C)가 폐쇄되고, 밸브(44A)가 개방된다. 이로써, 터보 분자 펌프(43B)는 배기계로부터 차단되고, 상기 프로세스 공간(41B)은 상기 펌프(44)에 의해 직접 배기되어, 1.33㎩ 내지 13.3㎪(0.01 내지 100Torr)의 압력으로 감압된다.
이 상태에서 상기 원격 플라즈마원(46)에 Ar 가스와 질소 가스를 공급하고, 또한 이것을 고주파 여기함으로써, 질소 라디칼이 형성된다. 형성된 질소 라디칼은, 상기 피처리 기판(W)의 표면을 따라 배기구(41A)로 흘러, 그 때에 회전하고 있는 피처리 기판(W)의 표면을 모두 질화시킨다. 이러한 질화에 의해, 도 1에 나타내는 베이스 산화막(3)의 표면은 산 질화막(3A)으로 변환된다.
본 실시예의 기판 처리 장치(40A)를 도 36에 나타내는 클러스터형 기판 처리 장치(50)에서의 처리실(56)에 사용함으로써, 이렇게 하여 형성된 산 질화막(3A)을 포함하는 베이스 산화막(3)상에 계속해서 ZrO2, HfO2, Ta2O5, ZrSiO4, HfSiO4, Al2O3등의 고 유전체막(4)을 형성할 수 있게 된다.
또한 이상의 설명에서는, 기판 처리 장치(40A)를 사용하여 매우 얇은 베이스 산화막을 형성하는 예를 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 실리콘 기판 또는 실리콘층상에 고품질의 산화막, 질화막 또는 산 질화막을, 소망하는 막 두께로 형성하는데 적용하는 것이 가능하다.
[제 5 실시예]
도 40a 및 도 40b는 본 발명의 제 5 실시예에 따른 UV-N2기판 처리장치(60)의 구성을 나타낸다.
도 40a 및 도 40b를 참조하면, 기판 처리 장치(60)는 도 2의 기판 처리 장치(10)의 일 변형예로 되어 있고, 배기 포트(61A)로부터 배기되어 피처리 기판(62)을 유지하는 처리 용기(61)를 구비하며, 상기 피처리 기판(62)은, 상기 처리 용기(61)중에 있어서, 석영 유리로 이루어지고 광학적으로 투명한 기판 유지대(61B)상에 유지된다. 또한, 상기 처리 용기(61)중에는 상기 피처리 기판(62)에 대향하도록 석영 유리 샤워헤드(61C)가 형성되어 있다.
상기 처리 용기(61)의 상부에는, 상기 피처리 기판(62)에 대향하도록 석영 유리창(61D)이 형성되어 있고, 상기 석영 유리창(61D)의 외측에는 복수의 선형 엑시머 램프를 배열한 자외광원(62)이 형성되어 있다. 또한 상기 처리 용기(61)의 바닥부에도, 상기 피처리 기판(62)의 바닥면에 대응하여 별도의 석영 유리창(61E)이 형성되어 있고, 상기 석영 유리창(61E)의 외측에는, 적외 가열 램프(63)가 형성되어 있다. 또한, 상기 석영 유리창(61D)과 자외광원(62) 사이에는 상기 자외광원(62)을 보호하기 위해서 가동 셔터 기구(64)가 형성되어 있다.
도 40a의 상태에서는, 상기 처리 용기(61)중에 질소 가스가 도입되어 있고, 상기 가동 셔터 기구(64)를 개방하고, 자외광원(62)을 구동함으로써, 상기 피처리 기판(62) 표면의 유기물 등의 탄소 오염이 제거된다.
도 40a의 상태에서는 상기 적외 가열 램프(63)는 구동되지 않는다. 그 결과, 앞서 설명한 바와 같이, 상기 실리콘 기판(62) 표면에 부착되어 있던, 공기중에 포함되는 탄화수소 등에 기인하는 유기물이 자외광원(62)으로부터의 자외광에의해 분해되어, 질소 가스와 동시에 처리 용기(61)의 밖으로 배출된다.
다음에 도 40b의 상태에서 상기 자외광원(62)이 꺼지고, 셔터 기구(64)가 밀폐된 후, 상기 처리 용기(61)중에 Ar 가스가 도입된다. 또한, 상기 적외 과열 램프(63)를 구동함으로써, 상기 실리콘 기판(62)이 가열되고, 기판 표면의 실리콘 원자가 이동하여 원자층 스텝을 형성한다. 도 40b의 상태에서는, 기판 표면으로부터 탄소 원자가 도 40a의 공정에 있어서 제거되고 있기 때문에, 실리콘 기판 표면에 SiC 등의 결함이 형성되지 않고, 실리콘 원자가 이러한 결함에 의해 피닝되지 않는다. 이 때문에, 940℃ 이상의 온도가 되면, 실리콘 원자는 실리콘 기판 표면을 자유롭게 이동하는 것이 가능하다.
도 40b의 공정후, 상기 적외 가열 램프(63)는 꺼지고, 다시 도 40a의 상태로 되돌아가 셔터 기구(64)가 개방되어, 상기 처리 용기(61)중에 산소 가스가 도입된다. 또한 상기 자외광원(63)을 구동함으로써, 앞서 도 40b의 공정에 있어서 원자층 레벨까지 평탄화된 실리콘 기판(62)의 표면에 매우 얇은 2 내지 3원자층의 두께의 실리콘 산화막이 형성된다.
도 40의 기판 처리 장치(60)에 있어서도, 처리 온도 압력도, 통상의 반도체 장치 제조에 사용되는 정도의 값이고, 또한 수소 처리를 필요로 하지 않기 때문에, 상기 기판 처리 장치(60)는, 다른 기판 처리 장치와 함께, 클러스터형의 낱장 처리 장치를 구축하는데 적합하다.
이상, 본 발명을 바람직한 실시예에 대하여 설명했지만, 본 발명은 상기의 특정 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 요지내에서 각종변형·변경이 가능하다.
본 발명에 의하면, 열처리에 의한 기판 표면의 평탄화 공정에 앞서, 기판 표면의 탄소를, 바람직하게는 자외광 여기 질소 가스(UV-N2) 처리에 의해 제거함으로써, 기판 표면의 평탄화 처리시에 실리콘 원자를 피닝하는 SiC 등의 불순물 형성이 억제되어, 940℃ 정도의 비교적 저온의 열처리라도 실리콘 원자는 기판 표면을 자유롭게 움직일 수 있게 된다. 그 결과, 연마 기판과 같은 표면에 불규칙한 요철이 존재하는 기판이라도 요철이 평탄화되어, 원자층 스텝이 나타난 매우 평탄성이 우수한 기판 표면이 얻어진다. 그 때, 이러한 평탄화 처리를, 종래와 같은 초고진공 환경중, 또는 수소로중에서 실행할 필요는 없고, 통상의 Ar 등의 희가스 분위기에서 실행하는 것이 가능하다. 그 때문에, 본 발명의 기판 처리 방법은, 다른 기판 처리 공정과 조합하여 낱장식의 기판 처리를 실행하는 클러스터형의 반도체 제조 장치를 구축하는데 적합하다.
본 발명에 있어서는, 실리콘 기판 표면에 잔류하는 탄화수소 등의 유기물이 질소 분위기중에 있어서의 자외광 조사에 의해 분해·저분자화되고, 그 결과 생성된 저분자 탄소 화합물이 저압 N2분위기중에서 승화되어, 실리콘 기판 표면에서 제거된다고 사료된다. 본 발명에서 사용되는 자외광의 파장에서는, 질소 가스 자체는 활성화되지 않고, 실리콘 기판 표면에 질화막이 형성되지 않는다. 상기 UV-N2처리는 C=N 결합 이외의 탄소 결합을 끊을 수 있도록 150㎚ 이상, 270㎚ 이하의 파장, 특히 약 172㎚의 파장을 갖는 것이 바람직하다.

Claims (24)

  1. 기판 처리 방법에 있어서,
    실리콘 기판 표면으로부터 탄소를 제거하는 공정과,
    상기 탄소가 제거된 실리콘 기판 표면을 평탄화하는 공정에 의해 이루어지는 것을 특징으로 하는
    기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 탄소를 제거하는 공정은, 실리콘 기판 표면에 자외광에 대하여 불활성 처리 가스를 흘리고, 실리콘 기판 표면을 자외광에 의해 활성화함으로써 실행되는 것을 특징으로 하는
    기판 처리 방법.
  3. 제 2 항에 있어서,
    상기 처리 가스는 질소 가스인 것을 특징으로 하는
    기판 처리 방법.
  4. 제 2 항에 있어서,
    상기 자외광은 270㎚ 이하 150㎚ 이상의 파장을 갖는 것을 특징으로 하는
    기판 처리 방법.
  5. 제 2 항에 있어서,
    상기 자외광은 170㎚의 파장을 갖는 것을 특징으로 하는
    기판 처리 방법.
  6. 제 1 항에 있어서,
    상기 탄소를 제거하는 공정은 550℃ 이하의 온도로 실행되는 것을 특징으로 하는
    기판 처리 방법.
  7. 제 1 항에 있어서,
    상기 탄소를 제거하는 공정은 약 450℃의 온도로 실행되는 것을 특징으로 하는
    기판 처리 방법.
  8. 제 1 항에 있어서,
    상기 탄소를 제거하는 공정은 1.33×104㎩ 내지 1.33×10-3㎩의 압력하에서 실행되는 것을 특징으로 하는
    기판 처리 방법.
  9. 제 1 항에 있어서,
    상기 평탄화 공정은 940℃ 이상의 온도에서 실행되는 것을 특징으로 하는
    기판 처리 방법.
  10. 제 1 항에 있어서,
    상기 평탄화 공정은 희가스 분위기중에서 실행되는 것을 특징으로 하는
    기판 처리 방법.
  11. 제 9 항에 있어서,
    상기 평탄화 공정은 램프 가열 공정을 포함하는 것을 특징으로 하는
    기판 처리 방법.
  12. 제 1 항에 있어서,
    상기 평탄화 공정은 상기 탄소 제거 공정후 동일한 처리 용기중에서 연속하여 실행되는 것을 특징으로 하는
    기판 처리 방법.
  13. 제 1 항에 있어서,
    상기 탄소 제거 공정은 제 1 처리 용기중에서 실행되고, 상기 평탄화 공정은 상기 제 1 처리 용기에 진공 반송로에 의해 결합된 제 2 처리 용기중에서 실행되는 것을 특징으로 하는
    기판 처리 방법.
  14. 제 1 항에 있어서,
    상기 평탄화 공정후, 상기 실리콘 기판 표면에 산화 가스를 흘리고, 이것을 자외광에 의해 활성화함으로써 산화되는 공정을 포함하는 것을 특징으로 하는
    기판 처리 방법.
  15. 제 2 항에 있어서,
    상기 평탄화 공정후, 상기 실리콘 기판 표면에 산화 가스를 흘리고, 이것을 자외광에 의해 활성화함으로써 산화되는 공정을 포함하고, 상기 산화 가스를 활성화하는 자외광은, 상기 실리콘 기판 표면을 활성화하는데 사용되는 자외광과 동일한 파장을 갖는 것을 특징으로 하는
    기판 처리 방법.
  16. 기판 처리 장치에 있어서,
    피처리 기판을 유지하는 기판 유지대를 구비하고, 배기계에 의해 배기되는 처리 용기와,
    상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와,
    상기 처리 용기의 일부에 형성된 제 1 광학창과,
    상기 처리 용기의 외측에, 상기 제 1 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원으로 이루어지는 것을 특징으로 하는
    기판 처리 장치.
  17. 상기 처리 용기의 일부에 형성된 제 2 광학창과, 상기 처리 용기의 외측에, 상기 제 2 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 적외선 램프와, 상기 처리 용기중에 희가스를 도입하는 제 2 가스 도입계를 구비한 것을 특징으로 하는
    기판 처리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 광학창과 상기 제 2 광학창은 상기 기판 유지대상의 피처리 기판을 거쳐 대략 대향하도록 형성되는 것을 특징으로 하는
    기판 처리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 광학창과 상기 자외광원 사이에는 셔터 기구가 설치되어 있는 것을 특징으로 하는
    기판 처리 장치.
  20. 클러스터형 반도체 제조 장치에 있어서,
    카세트 모듈과,
    상기 카세트 모듈에 결합하여 설치되고, 기판 반송 기구를 유지하는 진공 반송로와,
    피처리 기판을 유지하는 기판 유지대를 구비하고, 배기계에 의해 배기되는 처리 용기와,
    상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와, 상기 처리 용기에 산소 가스를 공급하는 제 2 가스 공급계와, 상기 처리 용기의 일부에 형성된 광학창과, 상기 처리 용기의 외측에, 상기 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원을 구비하고, 상기 진공 반송로에 결합한 제 1 기판 처리실과,
    상기 진공 반송로에 결합하여 설치되고, 희가스 분위기중에서 상기 피처리 기판에 열처리를 실행하는 제 2 기판 처리실로 이루어지는 것을 특징으로 하는
    클러스터형 반도체 제조 장치.
  21. 제 20 항에 있어서,
    상기 기판 반송 기구 및 상기 제 1 및 제 2 가스 공급계를 제어하는 제어 장치를 더 구비하고, 상기 제어 장치는, 상기 카세트 모듈로부터 도입된 피처리 기판을, 상기 기판 반송 기구에 의해 상기 제 1 기판 처리실로 반송하고, 상기 제 1 기판 처리실중에 상기 제 1 가스 공급계로부터 질소 가스를 도입하며, 상기 자외광원을 구동하여 상기 제 1 기판 처리실중에서 상기 피처리 기판 표면으로부터 탄소를 제거하는 공정을 실행하고, 또한 상기 탄소 제거 공정을 종료한 피처리 기판을, 상기 기판 반송 기구에 의해 상기 제 2 기판 처리실로 반송하고, 상기 제 2 기판 처리실에서 상기 희가스중에 있어서의 열처리에 의해 기판 표면을 평탄화하는 평탄화 공정을 실행하며, 또한 상기 평탄화 공정을 종료한 피처리 기판을 상기 기판 반송 기구에 의해 상기 제 1 기판 처리실로 반송하고, 상기 제 2 가스 공급계를 구동하여 상기 제 2 가스 공급계로부터 산소 가스를 도입하며, 상기 평탄화 공정을 종료한 피처리 기판 표면을 산화시키는 산화 공정을 실행하는 것을 특징으로 하는
    클러스터형 반도체 제조 장치.
  22. 제 21 항에 있어서,
    상기 진공 반송실에 결합하여 설치되고, 상기 피처리 기판상에 고 유전체막을 퇴적하는 제 3 기판 처리실을 더 구비하고, 상기 제어 장치는, 상기 산화 공정을 종료한 피처리 기판을, 상기 진공 반송 기구에 의해 상기 제 3 기판 처리실로 반송하며, 상기 고 유전체막을 퇴적하는 것을 특징으로 하는
    클러스터형 반도체 제조 장치.
  23. 클러스터형 반도체 제조 장치에 있어서,
    카세트 모듈과,
    상기 카세트 모듈에 결합하여 설치되고, 기판 반송 기구를 유지하는 진공 반송로와,
    피처리 기판을 유지하는 기판 유지대를 구비하고 배기계에 의해 배기되는 처리 용기와,
    상기 처리 용기중에 질소 가스를 도입하는 제 1 가스 공급계와, 상기 처리 용기에 희가스를 공급하는 제 2 가스 공급계와, 상기 처리 용기중에 산소 가스를 도입하는 제 3 가스 공급계와, 상기 처리 용기의 일부에 형성된 제 1 광학창과, 상기 처리 용기의 외측에, 상기 제 1 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 자외광원과, 상기 처리 용기의 외측에, 상기 제 2 광학창을 거쳐 상기 기판 유지대상의 피처리 기판을 조사하도록 설치된 램프 광원을 구비하고, 상기 진공 반송로에 결합하여 설치된 제 1 기판 처리실과,
    상기 진공 반송로에 결합하여 설치되고, 상기 피처리 기판에 고 유전체막을 퇴적하는 제 2 기판 처리실로 이루어지는 것을 특징으로 하는
    클러스터형 반도체 제조 장치.
  24. 제 23 항에 있어서,
    상기 기판 반송 기구 및 상기 제 1 및 제 2 가스 공급계를 제어하는 제어 장치를 구비하고, 상기 제어 장치는, 상기 카세트 모듈로부터 도입된 피처리 기판을 상기 기판 반송 기구에 의해 상기 제 1 기판 처리실로 반송하고, 상기 제 1 기판처리실중에 상기 제 1 가스 공급계로부터 질소 가스를 도입하며, 상기 자외광원을 구동하여 상기 제 1 기판 처리실중에서 상기 피처리 기판 표면으로부터 탄소를 제거하는 공정을 실행하고, 또한 상기 탄소 제거 공정후, 상기 제 1 기판 처리실중에 상기 제 2 가스 공급계로부터 희가스를 도입하며, 상기 램프 광원을 구동함으로써, 기판 표면을 평탄화하는 평탄화 공정을 실행하고, 또한 상기 평탄화 공정후, 상기 제 1 기판 처리실중에 상기 제 3 가스 공급계로부터 산소 가스를 도입하며, 상기 피처리 기판 표면을 산화하는 산화 공정을 실행하고, 또한 상기 산화 공정후, 상기 피처리 기판을 상기 기판 반송 기구에 의해 상기 제 2 기판 처리실로 반송하며, 상기 고 유전체막의 퇴적을 실행하는 것을 특징으로 하는
    클러스터형 반도체 제조 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233059B1 (ko) * 2005-06-22 2013-02-13 액셀리스 테크놀로지스, 인크. 유전 물질을 처리하는 장치 및 프로세스

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974779B2 (en) * 2003-09-16 2005-12-13 Tokyo Electron Limited Interfacial oxidation process for high-k gate dielectric process integration
JP4647499B2 (ja) * 2003-12-18 2011-03-09 東京エレクトロン株式会社 成膜方法およびコンピュータ可読記録媒体
JP4860113B2 (ja) * 2003-12-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
WO2005098961A1 (ja) * 2004-04-09 2005-10-20 Tokyo Electron Limited ゲート絶縁膜の形成方法、記憶媒体、及びコンピュータプログラム
CN100508165C (zh) 2004-09-09 2009-07-01 东京毅力科创株式会社 薄膜电容器及其形成方法、以及计算机可读取的存储介质
JP2006114747A (ja) * 2004-10-15 2006-04-27 Seiko Epson Corp 半導体装置の製造方法
JP4509839B2 (ja) * 2005-03-29 2010-07-21 東京エレクトロン株式会社 基板処理方法
US8314400B2 (en) * 2005-04-27 2012-11-20 Lawrence Livermore National Security, Llc Method to planarize three-dimensional structures to enable conformal electrodes
US8829460B2 (en) * 2005-04-27 2014-09-09 Lawrence Livermore National Security, Llc Three-dimensional boron particle loaded thermal neutron detector
US8558188B2 (en) 2005-04-27 2013-10-15 Lawrence Livermore National Security, Llc Method for manufacturing solid-state thermal neutron detectors with simultaneous high thermal neutron detection efficiency (>50%) and neutron to gamma discrimination (>1.0E4)
US20060255282A1 (en) * 2005-04-27 2006-11-16 The Regents Of The University Of California Semiconductor materials matrix for neutron detection
US8008214B2 (en) 2005-12-16 2011-08-30 Samsung Electronics Co., Ltd. Method of forming an insulation structure and method of manufacturing a semiconductor device using the same
JP2007194582A (ja) * 2005-12-20 2007-08-02 Tokyo Electron Ltd 高誘電体薄膜の改質方法及び半導体装置
US7547633B2 (en) * 2006-05-01 2009-06-16 Applied Materials, Inc. UV assisted thermal processing
US7527695B2 (en) * 2006-06-21 2009-05-05 Asahi Glass Company, Limited Apparatus and method for cleaning substrate
US20080038486A1 (en) * 2006-08-03 2008-02-14 Helmuth Treichel Radical Assisted Batch Film Deposition
JP2008109014A (ja) * 2006-10-27 2008-05-08 Covalent Materials Corp 半導体ウェーハおよびその製造方法
EP2058844A1 (en) 2007-10-30 2009-05-13 Interuniversitair Microelektronica Centrum (IMEC) Method of forming a semiconductor device
US7964040B2 (en) * 2007-11-08 2011-06-21 Applied Materials, Inc. Multi-port pumping system for substrate processing chambers
WO2009120327A1 (en) * 2008-03-24 2009-10-01 The Board Of Trustees Of The Leland Stanford Junior University Apparatus for atomic force microscope-assisted deposition of nanostructures
KR20120098863A (ko) * 2010-01-29 2012-09-05 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치 및 반도체 장치
WO2012014881A1 (ja) * 2010-07-27 2012-02-02 東京エレクトロン株式会社 基板処理装置および基板処理方法
JP2012061585A (ja) * 2010-09-17 2012-03-29 Tokyo Electron Ltd 真空処理装置、真空処理方法及び微細加工装置
US20120180954A1 (en) 2011-01-18 2012-07-19 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US20120225203A1 (en) * 2011-03-01 2012-09-06 Applied Materials, Inc. Apparatus and Process for Atomic Layer Deposition
US9390968B2 (en) * 2011-09-29 2016-07-12 Intel Corporation Low temperature thin wafer backside vacuum process with backgrinding tape
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP6080101B2 (ja) * 2013-02-15 2017-02-15 信越半導体株式会社 シリコン基板の再結合ライフタイム測定方法
CN109461685B (zh) * 2014-02-27 2022-03-08 株式会社思可林集团 基板处理装置
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
JP6301796B2 (ja) * 2014-09-24 2018-03-28 日本電子株式会社 有機化合物除去装置
US10276362B2 (en) * 2016-04-29 2019-04-30 Infineon Technologies Ag Method for processing a semiconductor region and an electronic device
JP7038564B2 (ja) * 2018-02-22 2022-03-18 東京エレクトロン株式会社 膜形成方法及び基板処理装置
JP7342112B2 (ja) * 2018-09-24 2023-09-11 アプライド マテリアルズ インコーポレイテッド 洗浄および表面処理のための原子状酸素およびオゾン装置
US10861722B2 (en) * 2018-11-13 2020-12-08 Applied Materials, Inc. Integrated semiconductor processing
JP7321730B2 (ja) 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法
KR102433558B1 (ko) * 2019-07-11 2022-08-19 세메스 주식회사 기판 처리 장치 및 기판 처리 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61270830A (ja) * 1985-05-24 1986-12-01 Nec Corp 表面清浄化方法
JPH04196533A (ja) * 1990-11-28 1992-07-16 Kawasaki Steel Corp 半導体基板処理方法およびその装置
WO1992022084A1 (en) * 1991-05-21 1992-12-10 Advantage Production Technology, Inc. Organic preclean for improving vapor phase wafer etch uniformity
JPH0645305A (ja) * 1992-07-22 1994-02-18 Toshiba Corp 半導体基板表面処理装置
US5980513A (en) * 1994-04-25 1999-11-09 Autonomous Technologies Corp. Laser beam delivery and eye tracking system
JPH07321046A (ja) * 1994-05-23 1995-12-08 Hitachi Ltd 薄膜形成装置及び薄膜形成方法
JP2917900B2 (ja) * 1996-03-29 1999-07-12 日本電気株式会社 Ｉｉｉ −ｖ族化合物半導体基板の表面処理方法
JP3439040B2 (ja) 1996-09-04 2003-08-25 明彦 吉川 化合物半導体の表面処理方法
JP3464596B2 (ja) * 1996-09-13 2003-11-10 富士通株式会社 半導体装置の製造方法および製造装置
US6582424B2 (en) 1996-10-30 2003-06-24 Megadyne Medical Products, Inc. Capacitive reusable electrosurgical return electrode
JP3292101B2 (ja) * 1997-07-18 2002-06-17 信越半導体株式会社 珪素単結晶基板表面の平滑化方法
JP3526204B2 (ja) 1998-02-09 2004-05-10 島田理化工業株式会社 紫外線洗浄装置
JP3478141B2 (ja) 1998-09-14 2003-12-15 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
DE69908965T2 (de) * 1998-10-14 2004-05-13 Memc Electronic Materials, Inc. Wärmegetempertes einkristallines silizium mit niedriger fehlerdichte
JP3695684B2 (ja) 1999-03-31 2005-09-14 株式会社荏原製作所 基板表面の洗浄方法と装置
WO2000070666A1 (fr) * 1999-05-14 2000-11-23 Tokyo Electron Limited Technique de traitement et dispositif correspondant
JP2000082701A (ja) * 1999-06-28 2000-03-21 Hitachi Ltd 連続処理方法及び装置
JP4318011B2 (ja) * 2000-06-02 2009-08-19 株式会社日立ハイテクノロジーズ 基板処理装置及び処理方法
US6630995B1 (en) * 1999-09-07 2003-10-07 Applied Materials, Inc. Method and apparatus for embedded substrate and system status monitoring
US6248618B1 (en) * 1999-10-12 2001-06-19 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of dual gate oxides for CMOS devices
US6846718B1 (en) 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
JP2002217155A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体基板の洗浄方法
CN1254854C (zh) * 2001-12-07 2006-05-03 东京毅力科创株式会社 绝缘膜氮化方法、半导体装置及其制造方法、基板处理装置和基板处理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233059B1 (ko) * 2005-06-22 2013-02-13 액셀리스 테크놀로지스, 인크. 유전 물질을 처리하는 장치 및 프로세스

Also Published As

Publication number Publication date
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