KR20040001867A - 플라즈마 어택을 방지할 수 있는 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 메탈 콘택 식각시 플레이트 전극 등의 전도막패턴의 어택을 최소화하기에 적합한 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막패턴을 관통하는 메탈 콘택 형성을 위한 식각 공정에서, 플라즈마 발생에 의해 식각되는 상기 전도막패턴 표면에서의 축적된 양이온에 의한 어택을 중화시키는 음이온을 발생시키기 위한 듀티비를 갖도록 플라즈마 펄스를 이용하여 식각하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

Description

플라즈마 어택을 방지할 수 있는 반도체소자 제조방법{METHOD FOR FABRICATING SEM1CONDUCTOR DEVICE WITH IMPROVED PROTECTION OF ATTACK BY PLASMA}

본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 메탈-1 콘택(Metal-1 Contact; 이하 M1C라 함)시 발생하는 플레이트전극의 횡방향으로의 어택(Lateral attack)을 방지하기에 적합한 반도체소자 제조방법에 관한 것이다.

M1C 식각시 플레이트(Plate) 전극의 메탈 콘택을 위해 비트라인 또는 기판 등과의 동시 식각시 플레이트는 그 식각되는 상부의 산화막 두께가 보통 비트라인이나 기판 상부에 비해 5배이상 얇아 플레이트 전극 자체를 관통하여 식각한 후 관통된 사이에 메탈을 채워 메탈 콘택을 실시한다.

도 1은 종래기술에 따른 메탈 콘택 식각 공정 및 세정 직후의 개략적인 공정 단면도를 도시한다.

도 1을 참조하면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 제1절연막(11)이 형성되어 있고, 그 상부에 폴리실리콘 등으로 이루어진 플레이트 전극(12)이 형성되어 있으며, 플레이트 전극(12) 상부에는 제2절연막(13)과 포토레지스트 패턴(14)이 형성되어 있다.

M1C 식각에 의해 포토레지스트 패턴(14)을 식각마스크로 제2절연막(13)과 플레이트전극(12)을 관통하여 제1절연막(11)에서 식각이 멈추어짐에 따라 형성된 오픈부(15)가 형성되어 있다.

전술한 종래의 M1C 식각 공정은 MERIE(Magnetically Enhancement Reactive Ion Etching) 방식의 식각 장치를 이용하여 C₄F₈/CO/Ar/O₂의 혼합가스를 주식각가스로 하여 실시한 것을 그 일예로 하였다.

한편, 여기서는 장비 자체의 식각 특성상 양이온에 플레이트 전극(12) 측벽에서의 횡방향 어택을 유발하는 바, 이는 주로 세정 후에 나타나면 도면부호 '16'과 같은 플레이트 전극(12)의 어택을 도시한다. 따라서, 실제 공정 적용에서 전술한 바와 같은 많은 양이온에 의한 플레이트 전극(12)의 어택을 감소시키고자 공정 레시피(Recipe)를 여러 형태로 바꾸었지만, 현재 기술 단계에서의 선택비 등의 한계에 부딪혀 전술한 문제점을 해결하지 못하는 상황이다.

또한, 소자의 집적도가 향상될 수로 패턴의 크기와 두께가 감소하므로 연속적인 웨이브를 이용하는 경우 이온 충돌(Ion bombardment)에 의한 물리적, 전기적 손상에 의해 소자의 성능과 신뢰성을 저하시킬 수 있다. 특히, FeRAM 소자의 캐패시터는 작은 손상에 의해서도 쉽게 유전 특성의 열화가 발생한다. 통상적으로 사용되는 연속적인 웨이브(Continuous wave)는 양이온이 거의 대부분을 차지하고 있고, 플라즈마내에서 음이온의 분포가 미소하기 때문에 양이온과 음이온의 적절한 분포의 플라즈마로 측벽의 어택을 방지할 수 있는 기술이 필요한 실정이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 메탈 콘택 식각시 플레이트 전극 등의 전도막패턴의 어택을 최소화하기에 적합한 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 메탈 콘택 식각 공정 및 세정 직후의 개략적인 공정 단면도.

도 2는 본 발명에 따른 메탈 콘택 식각 공정 및 세정 직후의 개략적인 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 기판21 : 제1절연막

22 : 플레이트 전극23 : 제2절연막

24 : 포토레지스트 패턴25 : 오픈부

상기의 목적을 달성하기 위해 본 발명은, 전도막패턴을 관통하는 메탈 콘택형성을 위한 식각 공정에서, 플라즈마 발생에 의해 식각되는 상기 전도막패턴 표면에서의 축적된 양이온에 의한 어택을 중화시키는 음이온을 발생시키기 위한 듀티비를 갖도록 플라즈마 펄스를 이용하여 식각하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

본 발명은 메탈콘택을 위한 식각시 플라즈마 펄스를 이용하여 전체 플라즈마 발생 시간에 대한 펄스가 인가되는 시간 즉, 듀티비(Duty rate)의 조절을 통해 플라즈마 내의 음이온 분포를 높여 플레이트 전극 등의 횡방향 어택 등의 플라즈마 데미지를 방지하고자 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2를 참조하여 설명한다

본 발명은 플라즈마 펄스 매칭 네트워크(Pulsed plasma matching network)를 구성하기 위해 메탈 콘택을 위한 식각 공정시 ICP(Inductive Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 TCP(Transformer Coupled Plasma) 등의 식각장비의 소스 전력 공급기에 10㎑의 펄스 제어기를 부착하여 플라즈마 펄스를 이용한 식각을 실시한다. 또한, 소스,바이어스 주파수는 13.56㎒를 사용한다.

도 2는 본 발명에 따른 메탈 콘택 식각 공정 및 세정 직후의 개략적인 공정 단면도를 도시한다.

도 2를 참조하면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 제1절연막(21)이 형성되어 있고, 그 상부에 폴리실리콘 등으로 이루어진 플레이트 전극(22)이 형성되어 있으며, 플레이트 전극(22) 상부에는 제2절연막(23)과 포토레지스트 패턴(24)이 형성되어 있다.

M1C 식각에 의해 포토레지스트 패턴(24)을 식각마스크로 제2절연막(23)과 플레이트전극(22)을 관통하여 제1절연막(21)에서 식각이 멈추어짐에 따라 형성된 오픈부(25)가 형성되어 있다.

도시된 본 발명의 M1C 식각 공정은 ICP 방식의 식각 장치를 이용하여 CF₄/Ar의 혼합가스를 주식각가스로 하여 실시한 것을 그 일예로 하였다.

본 발명에서는 플라즈마 발생에 의해 식각되는 플레이트 전극(22) 등의 전도막패턴 표면 즉, 플라즈마에 노출되는 면에서의 축적된 양이온에 의한 어택을 중화시키는 음이온을 발생시키기 위한 듀티비를 갖도록 하였다.

여기서, 듀티비는 전체 플라즈마 발생시간에 대한 펄스가 인가되는 시간으로 70% 정도가 바람직하며, 60% ∼ 70% 정도의 범위로 유지하는 바, 일반적인 플라즈마에 의한 식각은 그 듀티비를 50%내외로 한다.

이는 음이온 발생을 향상시키기 위한 것으로 이하 구체적으로 설명한다.

펄스를 사용하지 않는 일반적인 플라즈마는 연속적인 웨이브 모드(Contonuous wave mode)라 하며, 이런 플라즈마에서는 보통 전자의 활동이 대단히 활발하여 중성원자의 부착효과가 적어 실제 음이온 형성이 제대로 이루어지지 않는다. 이는 포토레지스트와 산화막 계열의 절연막 측벽에 양전하를 축적시키기되며, 이렇듯 축적된 전하는 플레이트 전극 등의 전도막 패턴에 어택을 초래하게 된다.

이러한 문제를 해결하기 위해 예를들어 ICP 방식의 식각장비에 듀티비 70%로 플라즈마 펄스 10㎑를 CF₄/Ar의 혼합가스에 적용하면, F-, CF₃- 등의 음이온이 최대 10⁷arb.units 까지 즉, 10⁵arb.units ∼ 10⁷arb.units 만큼 발생하여 상기한 바와 같이 측벽에 축적된 양이온을 중화시켜(Neutralize) 플레이트 전극의 어택을 방지할 수 있게 된다.

여기서, 음이온의 밀도가 증가하게 되고 상대적으로 양이온이 감소하는 이유는 수㎛ ∼ 수십㎛의 주기를 갖는 플라즈마 펄스 형성시 후방전(Afterglow) 시간 동안은 고에너지의 전자가 냉각되면서 F나 CF₃기에 흡착반응(Attachment reaction)이 발생하게 되어 음이온이 형성되고 밀도가 가장 높게 측정되는 듀티비가 70% 정도의 조건이기 때문이다.

여기서, 소스 전력과 바이어스 전력은 그 식각되는 물질의 특성과 두께에 따라 달라지게 되므로 여기서는 그 기술을 한정하여 설명하지 않으며, 전술한 본 발명의 일실시예에서 제시한 플레지트 전극 이외에 관통하여 콘택되는 전도막패텬의 식각 등에 다양하게 적용이 가능하다.

전술한 본 발명은, 플레이트 전극을 관통하는 식각 공정에서 플라즈마 펄스를 이용하며 이 때의 듀티비를 70% 정도로 유지하여 음이온 발생 밀도를 최대로 함으로써 식각되는 측벽에서의 축적된 양이온을 중화시켜 플레이트 전극의 횡방향 어택을 최소화할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 플라즈마 식각에 따른 전도막패턴의 양이온에 의한 어택을 최소화하여, 궁극적으로, 반도체소자의 특성 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (9)

1. 전도막패턴을 관통하는 메탈 콘택 형성을 위한 식각 공정에서,

   플라즈마 발생에 의해 식각되는 상기 전도막패턴 표면에서의 축적된 양이온에 의한 어택을 중화시키는 음이온을 발생시키기 위한 듀티비를 갖도록 플라즈마 펄스를 이용하여 식각하는 것을 특징으로 하는 반도체소자 제조방법.
2. 제 1 항에 있어서,

   상기 전도막패턴은 폴리실리콘으로 이루어진 것임을 특징으로 하는 반도체소자 제조방법.
3. 제 2 항에 있어서,

   상기 전도막패턴은 캐패시터의 플레이트 전극임을 특징으로 하는 반도체소자 제조방법.
4. 제 1 항에 있어서,

   상기 듀티비가 60% 내지 70%가 되도록 하는 것을 특징으로 하는 반도체소자제조방법.
5. 제 1 항에 있어서,

   상기 플라즈마 식각시의 가스는 CF₄/Ar를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
6. 제 5 항에 있어서,

   상기 음이온은 F- 또는 CF₃- 임을 특징으로 하는 반도체소자 제조방법.
7. 제 6 항에 있어서,

   상기 음이온의 밀도가 10⁵arb 내지 10⁷arb가 되도록 하는 것을 특징으로 하는 반도체소자 제조방법.
8. 제 1 항에 있어서,

   상기 플라즈마 펄스는 10㎑이며, 사용되는 주파수는 13.56㎒임을 특징으로하는 반도체소자 제조방법.
9. 제 1 항에 있어서,

   상기 식각 공정시 ICP(Inductive Coupled Plasma), ECR(Electron Cyclotron Resonance) 또는 TCP(Transformer Coupled Plasma) 식각장비를 이용하는 것을 특징으로 하는 반도체소자 제조방법.