JPH11177085A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11177085A JPH11177085A JP9336741A JP33674197A JPH11177085A JP H11177085 A JPH11177085 A JP H11177085A JP 9336741 A JP9336741 A JP 9336741A JP 33674197 A JP33674197 A JP 33674197A JP H11177085 A JPH11177085 A JP H11177085A
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- insulating film
- metal silicide
- film
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 たとえ半導体装置のプロセス中の熱処理等に
よって金属シリサイド層の細線部分にて抵抗上昇が生じ
ても、配線による寄生抵抗の増大を抑制できるようにす
る。 【解決手段】 半導体装置１は、半導体基板３上にライ
ン状のゲート電極７が形成され、ゲート電極７の両側の
半導体基板３の表層にソース・ドレインの拡散層１０が
形成されている。またゲート電極７と絶縁された状態で
拡散層１０の表層の全域にわたって金属シリサイド層８
が形成されており、半導体基板３上に少なくともゲート
電極７と金属シリサイド層８とを覆う状態に絶縁膜１２
が形成されている。そして金属シリサイド層８上の絶縁
膜１２に、ゲート電極７の長さ方向に沿いかつ金属シリ
サイド層８に達する深さに溝１３が形成され、溝１３内
に埋め込み導電層１４が埋め込まれた構成になってい
る。
よって金属シリサイド層の細線部分にて抵抗上昇が生じ
ても、配線による寄生抵抗の増大を抑制できるようにす
る。 【解決手段】 半導体装置１は、半導体基板３上にライ
ン状のゲート電極７が形成され、ゲート電極７の両側の
半導体基板３の表層にソース・ドレインの拡散層１０が
形成されている。またゲート電極７と絶縁された状態で
拡散層１０の表層の全域にわたって金属シリサイド層８
が形成されており、半導体基板３上に少なくともゲート
電極７と金属シリサイド層８とを覆う状態に絶縁膜１２
が形成されている。そして金属シリサイド層８上の絶縁
膜１２に、ゲート電極７の長さ方向に沿いかつ金属シリ
サイド層８に達する深さに溝１３が形成され、溝１３内
に埋め込み導電層１４が埋め込まれた構成になってい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、詳細には半導体基板の拡散層表層に金属シリサイド
層が形成された半導体装置に関する。
し、詳細には半導体基板の拡散層表層に金属シリサイド
層が形成された半導体装置に関する。
【０００２】
【従来の技術】近年、情報処理システムのコストの低減
・低消費電力化・高速化を目的に、同一チップにメモリ
素子とロジック素子とを混載した半導体装置の開発が進
められている。特に三次元グラフィックス等への半導体
装置の応用にあたっては、高速データ転送化のためにバ
ンド幅の広いメモリ素子が必要であり、これは大容量の
メモリ素子を高速のロジック素子に混載することによっ
て達成される。
・低消費電力化・高速化を目的に、同一チップにメモリ
素子とロジック素子とを混載した半導体装置の開発が進
められている。特に三次元グラフィックス等への半導体
装置の応用にあたっては、高速データ転送化のためにバ
ンド幅の広いメモリ素子が必要であり、これは大容量の
メモリ素子を高速のロジック素子に混載することによっ
て達成される。
【０００３】ロジック素子では、寄生抵抗や寄生容量が
高速化を妨げる要因となる。そこで、寄生抵抗や寄生容
量の低減を目的として、図７（ａ）に示すように、半導
体基板５１の表層に形成したソース・ドレインの拡散層
５２表層および半導体基板５７上に形成したゲート電極
５３上に、例えばチタンシリサイド（ＴｉＳｉx ）層や
コバルトシリサイド（ＣｏＳｉx ）層等の金属シリサイ
ド層５４を自己整合的に形成した、いわゆるサリサイド
（Self-Aligned Silicide)構造が採用されている。サリ
サイドの形成によって、拡散層５２の抵抗値は数Ω／□
程度に低減されている。
高速化を妨げる要因となる。そこで、寄生抵抗や寄生容
量の低減を目的として、図７（ａ）に示すように、半導
体基板５１の表層に形成したソース・ドレインの拡散層
５２表層および半導体基板５７上に形成したゲート電極
５３上に、例えばチタンシリサイド（ＴｉＳｉx ）層や
コバルトシリサイド（ＣｏＳｉx ）層等の金属シリサイ
ド層５４を自己整合的に形成した、いわゆるサリサイド
（Self-Aligned Silicide)構造が採用されている。サリ
サイドの形成によって、拡散層５２の抵抗値は数Ω／□
程度に低減されている。
【０００４】
【発明が解決しようとする課題】ところが、このロジッ
ク素子にダイナミックアクセスランダムメモリ（ＤＲＡ
Ｍ）のようなメモリ素子を混載する場合には、金属シリ
サイド層を形成した後にメモリセルを形成するための高
温プロセスが付加されることになる。例えば、メモリ素
子のキャパシタのキャパシタ絶縁膜を酸化シリコン（Ｓ
ｉＯ2 ）膜と窒化シリコン（ＳｉＮ）膜との複合膜であ
るいわゆるＮＯ膜で形成する際等である。その結果、耐
熱性の低い金属シリサイド層が凝集して抵抗が上昇して
しまい、ロジック素子の性能を低下させる。上記熱処理
による抵抗上昇は、金属シリサイド層の細線部分で特に
顕著に起こる。
ク素子にダイナミックアクセスランダムメモリ（ＤＲＡ
Ｍ）のようなメモリ素子を混載する場合には、金属シリ
サイド層を形成した後にメモリセルを形成するための高
温プロセスが付加されることになる。例えば、メモリ素
子のキャパシタのキャパシタ絶縁膜を酸化シリコン（Ｓ
ｉＯ2 ）膜と窒化シリコン（ＳｉＮ）膜との複合膜であ
るいわゆるＮＯ膜で形成する際等である。その結果、耐
熱性の低い金属シリサイド層が凝集して抵抗が上昇して
しまい、ロジック素子の性能を低下させる。上記熱処理
による抵抗上昇は、金属シリサイド層の細線部分で特に
顕著に起こる。
【０００５】最近では、例えばチタン（Ｔｉ）に５％程
度のタングステン（Ｗ）を添加することによって８００
℃程度まで抵抗上昇のない耐熱性の高いサリサイドが得
られるプロセスが開発されている（IEDM Tech.Dig.,(19
96) K.Fujii et al.,p.451)。しかし、ＤＲＡＭのメモ
リセルに上記したＮＯ膜のキャパシタ絶縁膜を採用する
場合には、さらに高温の熱処理プロセスに耐え得る耐熱
性が必要になるため、やはり金属シリサイド層の抵抗上
昇を招く恐れがある。
度のタングステン（Ｗ）を添加することによって８００
℃程度まで抵抗上昇のない耐熱性の高いサリサイドが得
られるプロセスが開発されている（IEDM Tech.Dig.,(19
96) K.Fujii et al.,p.451)。しかし、ＤＲＡＭのメモ
リセルに上記したＮＯ膜のキャパシタ絶縁膜を採用する
場合には、さらに高温の熱処理プロセスに耐え得る耐熱
性が必要になるため、やはり金属シリサイド層の抵抗上
昇を招く恐れがある。
【０００６】また、金属シリサイド層の耐熱温度の範囲
で形成できる酸化タンタル（ＴａＯ 5 ）やビスマス・ス
トロンチウム・チタン・酸化チタンで構成されたＢＳＴ
等の高誘電体膜をキャパシタ絶縁膜として用いることに
より、メモリセルの形成温度を低温化することも検討さ
れている。しかし、キャパシタの電極の形成方法や加工
等に課題があり、未だ実用段階でない。なお、サリサイ
ドプロセスにおいても、コンタクト抵抗を低減するため
に金属シリサイド層と拡散層との界面の不純物濃度を増
加すると、サリサイドの形成にあたって金属シリサイド
層の細線部分で抵抗上昇が生じることが知られている。
で形成できる酸化タンタル（ＴａＯ 5 ）やビスマス・ス
トロンチウム・チタン・酸化チタンで構成されたＢＳＴ
等の高誘電体膜をキャパシタ絶縁膜として用いることに
より、メモリセルの形成温度を低温化することも検討さ
れている。しかし、キャパシタの電極の形成方法や加工
等に課題があり、未だ実用段階でない。なお、サリサイ
ドプロセスにおいても、コンタクト抵抗を低減するため
に金属シリサイド層と拡散層との界面の不純物濃度を増
加すると、サリサイドの形成にあたって金属シリサイド
層の細線部分で抵抗上昇が生じることが知られている。
【０００７】一方、ＤＲＡＭを形成した後、図７（ｂ）
に示すように拡散層５２上の絶縁膜５５に、ゲート電極
５３に沿いかつ拡散層５２に接続する状態で導電材料か
らなる埋め込み導電層（ＢＭＤ；Buried Metal on Diff
usion layer)５６を形成し、このような埋め込み導電層
５６による拡散層５２の裏打ちによって拡散層５２を低
抵抗化する技術が本発明者らによって報告されている
（Symp.on VLSI Tech.(1997) M.Tsukamoto et al.,p.23
)。埋め込み導電層５６を構成する導電材料としては、
例えばＷが用いられている。
に示すように拡散層５２上の絶縁膜５５に、ゲート電極
５３に沿いかつ拡散層５２に接続する状態で導電材料か
らなる埋め込み導電層（ＢＭＤ；Buried Metal on Diff
usion layer)５６を形成し、このような埋め込み導電層
５６による拡散層５２の裏打ちによって拡散層５２を低
抵抗化する技術が本発明者らによって報告されている
（Symp.on VLSI Tech.(1997) M.Tsukamoto et al.,p.23
)。埋め込み導電層５６を構成する導電材料としては、
例えばＷが用いられている。
【０００８】しかし、埋め込み導電層５６は、その形成
プロセスが自己整合プロセスでないため、ゲート電極５
３およびフィールド絶縁膜５７との離し距離を確保しつ
つ形成される。その結果、拡散層５２位置の半導体基板
５１と埋め込み導電層５６との接触面積が小さくなって
これらの間のコンタクト抵抗が増加し、かつトランジス
タと埋め込み導電層５６との距離も長くなり、微細化に
伴って配線によるトランジスタの寄生抵抗が大きくなる
問題が生じる。
プロセスが自己整合プロセスでないため、ゲート電極５
３およびフィールド絶縁膜５７との離し距離を確保しつ
つ形成される。その結果、拡散層５２位置の半導体基板
５１と埋め込み導電層５６との接触面積が小さくなって
これらの間のコンタクト抵抗が増加し、かつトランジス
タと埋め込み導電層５６との距離も長くなり、微細化に
伴って配線によるトランジスタの寄生抵抗が大きくなる
問題が生じる。
【０００９】以上のことから、たとえ半導体装置のプロ
セス中の熱処理や、金属シリサイド層と拡散層との界面
における不純物濃度の増加によって金属シリサイド層の
細線部分にて抵抗上昇が生じても、配線による寄生抵抗
の増大を抑制できる半導体装置の開発が切望されてい
る。
セス中の熱処理や、金属シリサイド層と拡散層との界面
における不純物濃度の増加によって金属シリサイド層の
細線部分にて抵抗上昇が生じても、配線による寄生抵抗
の増大を抑制できる半導体装置の開発が切望されてい
る。
【００１０】
【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置は、半導体基板上にラ
イン状のゲート電極が形成され、ゲート電極の両側の半
導体基板の表層に拡散層が形成されている。またゲート
電極と絶縁された状態で拡散層の表層の全域にわたって
金属シリサイド層が形成されており、半導体基板上に少
なくともゲート電極と金属シリサイド層とを覆う状態に
絶縁膜が形成されている。そして金属シリサイド層上の
絶縁膜に、ゲート電極の長さ方向に沿いかつ金属シリサ
イド層に達する深さに溝が形成され、溝内に埋め込み導
電層が埋め込まれた構成になっている。
るために本発明に係る半導体装置は、半導体基板上にラ
イン状のゲート電極が形成され、ゲート電極の両側の半
導体基板の表層に拡散層が形成されている。またゲート
電極と絶縁された状態で拡散層の表層の全域にわたって
金属シリサイド層が形成されており、半導体基板上に少
なくともゲート電極と金属シリサイド層とを覆う状態に
絶縁膜が形成されている。そして金属シリサイド層上の
絶縁膜に、ゲート電極の長さ方向に沿いかつ金属シリサ
イド層に達する深さに溝が形成され、溝内に埋め込み導
電層が埋め込まれた構成になっている。
【００１１】本発明において埋め込み導電層は、金属シ
リサイド層上の絶縁膜にゲート電極の長さ方向に沿って
形成されかつ金属シリサイド層に達する深さに形成され
た溝内に埋め込まれたものであるため、この金属シリサ
イド層に電気的に接続された状態で金属シリサイド層上
に形成されたものとなる。よって、埋め込み導電層は、
拡散層位置の半導体基板と金属シリサイド層を介して接
続されかつ拡散層を裏打ちした状態で設けられたものと
なるため、埋め込み導電層が拡散層に対して非常に抵抗
の低い材料で形成されたものであれば、拡散層を抵抗を
低減させるいわゆるＢＭＤとなる。
リサイド層上の絶縁膜にゲート電極の長さ方向に沿って
形成されかつ金属シリサイド層に達する深さに形成され
た溝内に埋め込まれたものであるため、この金属シリサ
イド層に電気的に接続された状態で金属シリサイド層上
に形成されたものとなる。よって、埋め込み導電層は、
拡散層位置の半導体基板と金属シリサイド層を介して接
続されかつ拡散層を裏打ちした状態で設けられたものと
なるため、埋め込み導電層が拡散層に対して非常に抵抗
の低い材料で形成されたものであれば、拡散層を抵抗を
低減させるいわゆるＢＭＤとなる。
【００１２】本発明では、このような埋め込み導電層が
拡散層位置の半導体基板上に金属シリサイド層を介して
設けられているため、後の高温プロセスにより、あるい
は金属シリサイド層と拡散層との界面の不純物濃度の増
加により金属シリサイド層の細線部分にて抵抗が上昇し
ても、埋め込み導電層によって拡散層の抵抗は低減され
る。よって、半導体装置に形成される配線による半導体
装置の寄生抵抗が低減される。また金属シリサイド層が
拡散層の全域にわたって形成されているため、拡散層位
置の半導体基板上に直接ＢＭＤを形成した従来の半導体
装置に比較して、半導体基板に対する埋め込み導電層の
接触面積が増加したものとなる。この結果、半導体基板
と埋め込み導電層との間のコンタクト抵抗が低減され
る。
拡散層位置の半導体基板上に金属シリサイド層を介して
設けられているため、後の高温プロセスにより、あるい
は金属シリサイド層と拡散層との界面の不純物濃度の増
加により金属シリサイド層の細線部分にて抵抗が上昇し
ても、埋め込み導電層によって拡散層の抵抗は低減され
る。よって、半導体装置に形成される配線による半導体
装置の寄生抵抗が低減される。また金属シリサイド層が
拡散層の全域にわたって形成されているため、拡散層位
置の半導体基板上に直接ＢＭＤを形成した従来の半導体
装置に比較して、半導体基板に対する埋め込み導電層の
接触面積が増加したものとなる。この結果、半導体基板
と埋め込み導電層との間のコンタクト抵抗が低減され
る。
【００１３】
【発明の実施の形態】以下、本発明に係る半導体装置の
実施形態を図面に基づいて説明する。図１は本発明の第
１実施形態を示す要部側断面図であり、ＮチャネルＭＯ
Ｓ型電界効果トランジスタ（以下、ＮＭＯＳＦＥＴと記
す）とＰチャネルＭＯＳ型電界効果トランジスタ（以
下、ＰＭＯＳＦＥＴ）とから構成される相補型ＭＯＳト
ランジスタ（ＣＭＯＳＦＥＴ）に本発明を適用した場合
のＮＭＯＳＦＥＴ部分を示したものである。ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴとは導電型が異なる以外は略同じ
ように構成されているため、第１の実施形態の説明では
ＮＭＯＳＦＥＴを例にとって述べ、ＰＭＯＳＦＥＴにつ
いての説明を省略する。
実施形態を図面に基づいて説明する。図１は本発明の第
１実施形態を示す要部側断面図であり、ＮチャネルＭＯ
Ｓ型電界効果トランジスタ（以下、ＮＭＯＳＦＥＴと記
す）とＰチャネルＭＯＳ型電界効果トランジスタ（以
下、ＰＭＯＳＦＥＴ）とから構成される相補型ＭＯＳト
ランジスタ（ＣＭＯＳＦＥＴ）に本発明を適用した場合
のＮＭＯＳＦＥＴ部分を示したものである。ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴとは導電型が異なる以外は略同じ
ように構成されているため、第１の実施形態の説明では
ＮＭＯＳＦＥＴを例にとって述べ、ＰＭＯＳＦＥＴにつ
いての説明を省略する。
【００１４】図１に示すようにこの半導体装置１のＮＭ
ＯＳＦＥＴ２部分では、シリコン（Ｓｉ）基板からなる
半導体基板３上にＮＭＯＳＦＥＴ２の形成領域を他の形
成領域から電気的に分離するフィールド酸化膜４が形成
されている。また半導体基板３のＮＭＯＳＦＥＴ２の形
成領域にＮＭＯＳチャネル領域５が形成されている。さ
らにＮＭＯＳＦＥＴ２の形成領域における半導体基板３
上には、例えば５ｎｍ程度の厚みのゲート酸化膜６を介
してＮ+ 型のゲート電極７が形成されている。
ＯＳＦＥＴ２部分では、シリコン（Ｓｉ）基板からなる
半導体基板３上にＮＭＯＳＦＥＴ２の形成領域を他の形
成領域から電気的に分離するフィールド酸化膜４が形成
されている。また半導体基板３のＮＭＯＳＦＥＴ２の形
成領域にＮＭＯＳチャネル領域５が形成されている。さ
らにＮＭＯＳＦＥＴ２の形成領域における半導体基板３
上には、例えば５ｎｍ程度の厚みのゲート酸化膜６を介
してＮ+ 型のゲート電極７が形成されている。
【００１５】Ｎ+ 型のゲート電極７は、例えばＮ型不純
物であるヒ素（Ａｓ）が高濃度に導入された２００ｎｍ
程度の厚みのポリシリコン（Poly−Ｓｉ）膜からなり、
ＰＭＯＳＦＥＴのゲート電極に連続して形成されてライ
ン状に形成されている。このゲート電極７上には、例え
ばＴｉＳｉx 層からなる金属シリサイド層８が形成され
ている。なお、金属シリサイド層８は、ＴｉＳｉx 層に
限られることはなく、その他、ＣｏＳｉx 層，タングス
テンシリサイド（ＷＳｉx ）層，ニッケルシリサイド
（ＮｉＳｉx ）層等の高融点金属シリサイド層等で構成
することも可能である。
物であるヒ素（Ａｓ）が高濃度に導入された２００ｎｍ
程度の厚みのポリシリコン（Poly−Ｓｉ）膜からなり、
ＰＭＯＳＦＥＴのゲート電極に連続して形成されてライ
ン状に形成されている。このゲート電極７上には、例え
ばＴｉＳｉx 層からなる金属シリサイド層８が形成され
ている。なお、金属シリサイド層８は、ＴｉＳｉx 層に
限られることはなく、その他、ＣｏＳｉx 層，タングス
テンシリサイド（ＷＳｉx ）層，ニッケルシリサイド
（ＮｉＳｉx ）層等の高融点金属シリサイド層等で構成
することも可能である。
【００１６】ゲート電極７の側壁には、例えばＳｉＯ2
からなるサイドウォール９が形成されている。またゲー
ト電極７の両側でかつサイドウォール９の直下の半導体
基板３の表層には、Ｎ型のＬＤＤ（Lightly Doped Drai
n)領域１０が形成されている。さらにサイドウォール９
より外側の半導体基板３の表層には、本発明の拡散層と
なるＮ型のソース・ドレインの拡散層１１がＬＤＤ領域
１０から連続して形成されている。この拡散層１１は、
コンタクト抵抗の低減を目的として、高濃度に不純物を
導入したものとなっている。
からなるサイドウォール９が形成されている。またゲー
ト電極７の両側でかつサイドウォール９の直下の半導体
基板３の表層には、Ｎ型のＬＤＤ（Lightly Doped Drai
n)領域１０が形成されている。さらにサイドウォール９
より外側の半導体基板３の表層には、本発明の拡散層と
なるＮ型のソース・ドレインの拡散層１１がＬＤＤ領域
１０から連続して形成されている。この拡散層１１は、
コンタクト抵抗の低減を目的として、高濃度に不純物を
導入したものとなっている。
【００１７】そして、拡散層１１の表層の全域にわたっ
て、ゲート電極７上と同様の金属シリサイド層８が形成
されている。金属シリサイド層８は、例えば、半導体基
板３のＳｉおよびゲート電極７のPoly−Ｓｉを選択的に
シリサイド化することによって形成されたものからな
り、ゲート電極７とはサイドウォール９によって絶縁さ
れた状態で設けられている。一方、ＰＭＯＳＦＥＴの形
成領域においても、チャネル領域等の導電型が異なる以
外はＮＭＯＳＦＥＴ２と同様に構成されている。
て、ゲート電極７上と同様の金属シリサイド層８が形成
されている。金属シリサイド層８は、例えば、半導体基
板３のＳｉおよびゲート電極７のPoly−Ｓｉを選択的に
シリサイド化することによって形成されたものからな
り、ゲート電極７とはサイドウォール９によって絶縁さ
れた状態で設けられている。一方、ＰＭＯＳＦＥＴの形
成領域においても、チャネル領域等の導電型が異なる以
外はＮＭＯＳＦＥＴ２と同様に構成されている。
【００１８】半導体基板３上には、少なくともゲート電
極７と金属シリサイド層８とを覆うように、表面が平坦
化された絶縁膜１２が形成されている。絶縁膜１２は、
例えば、金属シリサイド層８を凝集させない低い温度で
表面の平坦化が可能な膜で形成されている。例えば、化
学的機械的研磨（ＣＭＰ）法によって平坦化が可能な膜
や、金属シリサイド層８を凝集させない低い温度でリフ
ローによる平坦化が可能な膜等からなる。前者の膜とし
ては例えば、化学的気相成長法（ＣＶＤ法）によって形
成された不純物を含まないＳｉＯ2 膜（以下、ＮＳＧ膜
と記す）が挙げられ、後者の膜としては例えばボロン−
ホスホシリケートガラス（ＢＰＳＧ）膜が挙げられる。
極７と金属シリサイド層８とを覆うように、表面が平坦
化された絶縁膜１２が形成されている。絶縁膜１２は、
例えば、金属シリサイド層８を凝集させない低い温度で
表面の平坦化が可能な膜で形成されている。例えば、化
学的機械的研磨（ＣＭＰ）法によって平坦化が可能な膜
や、金属シリサイド層８を凝集させない低い温度でリフ
ローによる平坦化が可能な膜等からなる。前者の膜とし
ては例えば、化学的気相成長法（ＣＶＤ法）によって形
成された不純物を含まないＳｉＯ2 膜（以下、ＮＳＧ膜
と記す）が挙げられ、後者の膜としては例えばボロン−
ホスホシリケートガラス（ＢＰＳＧ）膜が挙げられる。
【００１９】金属シリサイド層８上の絶縁膜１２には、
ゲート電極７の長さ方向に沿いかつ金属シリサイド層８
に達する深さに溝１３が形成されている。溝１３は、少
なくともその幅に対して２倍以上の長さがあり、例えば
１μｍ以上の長さに形成されている。そして、溝１３内
には、拡散層１１の抵抗を低減するための埋め込み導電
層１４が埋め込まれている。したがって、埋め込み導電
層１４は、その幅に対して２倍以上の長さ、例えば配線
と同様に１μｍ以上の長さに形成されたライン状のもの
からなる。
ゲート電極７の長さ方向に沿いかつ金属シリサイド層８
に達する深さに溝１３が形成されている。溝１３は、少
なくともその幅に対して２倍以上の長さがあり、例えば
１μｍ以上の長さに形成されている。そして、溝１３内
には、拡散層１１の抵抗を低減するための埋め込み導電
層１４が埋め込まれている。したがって、埋め込み導電
層１４は、その幅に対して２倍以上の長さ、例えば配線
と同様に１μｍ以上の長さに形成されたライン状のもの
からなる。
【００２０】この埋め込み導電層１４を構成する導電材
料は、拡散層１１に対して非常に低い抵抗のものであれ
ばいかなる材料を用いることが可能である。そのような
導電材料としては、例えば、Ｗやアルミニウム（Ａ
ｌ），銅（Ｃｕ）およびＡｌ−Ｃｕの合金層，シリサイ
ド層が挙げられるが、例えばＷを用いた場合には、埋め
込み特性のよいＣＶＤ法によって溝１３内に良好に埋め
込まれた埋め込み導電層１４を得ることが可能である。
料は、拡散層１１に対して非常に低い抵抗のものであれ
ばいかなる材料を用いることが可能である。そのような
導電材料としては、例えば、Ｗやアルミニウム（Ａ
ｌ），銅（Ｃｕ）およびＡｌ−Ｃｕの合金層，シリサイ
ド層が挙げられるが、例えばＷを用いた場合には、埋め
込み特性のよいＣＶＤ法によって溝１３内に良好に埋め
込まれた埋め込み導電層１４を得ることが可能である。
【００２１】この埋め込み導電層１４は、ゲート電極７
の長さ方向に沿う溝１３内に埋め込まれたライン状のも
のである。また溝１３が、金属シリサイド層８上の絶縁
膜１２に金属シリサイド層８に達する深さに形成されて
いるため、金属シリサイド層８上にこの金属シリサイド
層８に電気的に接続された状態に形成されている。よっ
てこの低抵抗の埋め込み導電層１４は、拡散層１１位置
の半導体基板３と金属シリサイド層８を介して接続され
かつ拡散層１１を裏打ちする、いわゆるＢＭＤとなって
いる。
の長さ方向に沿う溝１３内に埋め込まれたライン状のも
のである。また溝１３が、金属シリサイド層８上の絶縁
膜１２に金属シリサイド層８に達する深さに形成されて
いるため、金属シリサイド層８上にこの金属シリサイド
層８に電気的に接続された状態に形成されている。よっ
てこの低抵抗の埋め込み導電層１４は、拡散層１１位置
の半導体基板３と金属シリサイド層８を介して接続され
かつ拡散層１１を裏打ちする、いわゆるＢＭＤとなって
いる。
【００２２】そして、図示しないが絶縁膜１２上に層間
絶縁膜が形成され、さらに層間絶縁膜にコンタクト部が
形成されるとともに層間絶縁膜上に例えばＡｌからなる
配線が形成されてＣＭＯＳＦＥＴからなる半導体装置１
が構成されている。
絶縁膜が形成され、さらに層間絶縁膜にコンタクト部が
形成されるとともに層間絶縁膜上に例えばＡｌからなる
配線が形成されてＣＭＯＳＦＥＴからなる半導体装置１
が構成されている。
【００２３】次に、上記した半導体装置１の製造方法を
図２（ａ）〜（ｃ）および図３（ｃ），（ｄ）を用いて
説明する。ここでも、ＮＭＯＳＦＥＴ２部分の形成プロ
セスに基づいて説明を行い、ＰＭＯＳＦＥＴ部分の形成
プロセスの説明を省略する。
図２（ａ）〜（ｃ）および図３（ｃ），（ｄ）を用いて
説明する。ここでも、ＮＭＯＳＦＥＴ２部分の形成プロ
セスに基づいて説明を行い、ＰＭＯＳＦＥＴ部分の形成
プロセスの説明を省略する。
【００２４】半導体装置１を製造するにあたっては、ま
ず図２（ａ）に示すように、ＬＯＣＯＳ法、例えば９５
０℃のウエット酸化により、半導体基板３上にフィール
ド酸化膜４を形成する。 次にＮＭＯＳＦＥＴを形成す
る領域の半導体基板３に、Ｐウエル領域形成のためのイ
オン注入、トランジスタのパンチスルー阻止を目的とし
た埋め込み層を形成するためイオン注入、およびＶthの
調整のためのイオン注入等を行って、ＮＭＯＳチャネル
領域５を形成する。
ず図２（ａ）に示すように、ＬＯＣＯＳ法、例えば９５
０℃のウエット酸化により、半導体基板３上にフィール
ド酸化膜４を形成する。 次にＮＭＯＳＦＥＴを形成す
る領域の半導体基板３に、Ｐウエル領域形成のためのイ
オン注入、トランジスタのパンチスルー阻止を目的とし
た埋め込み層を形成するためイオン注入、およびＶthの
調整のためのイオン注入等を行って、ＮＭＯＳチャネル
領域５を形成する。
【００２５】続いて、例えば水素と酸素との混合ガスを
用いかつ雰囲気温度を８５０℃程度とした条件によるパ
イロジェニック酸化によって、露出している半導体基板
３の表面、つまりＮＭＯＳチャネル領域５にゲート酸化
膜６を例えば５ｎｍ程度の膜厚に形成する。その後、減
圧下におけるＣＶＤ法（以下、ＬＰ−ＣＶＤ法と記す）
によって、フィールド酸化膜４上およびゲート酸化膜６
上にPoly−Ｓｉ膜（図示省略）を堆積する。ここでは、
例えばシラン（ＳｉＨ4 ）ガスを原料ガスとし、堆積温
度を６２０℃程度とした条件によるＬＰ−ＣＶＤ法によ
り２００ｎｍ程度の厚みのPoly−Ｓｉ膜を形成する。
用いかつ雰囲気温度を８５０℃程度とした条件によるパ
イロジェニック酸化によって、露出している半導体基板
３の表面、つまりＮＭＯＳチャネル領域５にゲート酸化
膜６を例えば５ｎｍ程度の膜厚に形成する。その後、減
圧下におけるＣＶＤ法（以下、ＬＰ−ＣＶＤ法と記す）
によって、フィールド酸化膜４上およびゲート酸化膜６
上にPoly−Ｓｉ膜（図示省略）を堆積する。ここでは、
例えばシラン（ＳｉＨ4 ）ガスを原料ガスとし、堆積温
度を６２０℃程度とした条件によるＬＰ−ＣＶＤ法によ
り２００ｎｍ程度の厚みのPoly−Ｓｉ膜を形成する。
【００２６】次いでPoly−Ｓｉ膜上に、リソグラフィ技
術（レジスト塗布、露光、現像、ベーキング等）によっ
てパターニングを行ったレジストマスク（図示省略）を
形成する。続いてこのレジストマスクを用いて異方性エ
ッチングを行うことにより、Poly−Ｓｉ膜をゲート電極
７のパターンに加工する。このときの異方性エッチング
は、例えば塩素（Ｃｌ2 ）ガスおよび酸素（Ｏ2 ）ガス
を用いたＥＣＲ（Electron Cyclotron Resonance) エッ
チングで行う。その後、レジストマスクを除去する。
術（レジスト塗布、露光、現像、ベーキング等）によっ
てパターニングを行ったレジストマスク（図示省略）を
形成する。続いてこのレジストマスクを用いて異方性エ
ッチングを行うことにより、Poly−Ｓｉ膜をゲート電極
７のパターンに加工する。このときの異方性エッチング
は、例えば塩素（Ｃｌ2 ）ガスおよび酸素（Ｏ2 ）ガス
を用いたＥＣＲ（Electron Cyclotron Resonance) エッ
チングで行う。その後、レジストマスクを除去する。
【００２７】続いて、半導体基板３にＡｓ+ をイオン注
入し、図２（ｂ）に示すようＮ型のＬＤＤ領域１０を形
成する。このイオン注入は、例えば、イオンエネルギー
を２０ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2 とした
条件で行う。さらにＬＰ−ＣＶＤ法により半導体基板３
全面にＳｉＯ2 膜を堆積し、その後、異方性エッチング
によってＳｉＯ2 膜をエッチバックすることによりゲー
ト電極７の側壁にサイドウォール９を形成する。次い
で、半導体基板３にＡｓ+ を例えば、イオンエネルギー
を２０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2 とした
条件でイオン注入し、半導体基板３の表層にＮ型の不純
物を高濃度に導入したソース・ドレインの拡散層１１を
形成する。この際、ゲート電極７にも同時にＡｓが高濃
度に導入される。
入し、図２（ｂ）に示すようＮ型のＬＤＤ領域１０を形
成する。このイオン注入は、例えば、イオンエネルギー
を２０ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2 とした
条件で行う。さらにＬＰ−ＣＶＤ法により半導体基板３
全面にＳｉＯ2 膜を堆積し、その後、異方性エッチング
によってＳｉＯ2 膜をエッチバックすることによりゲー
ト電極７の側壁にサイドウォール９を形成する。次い
で、半導体基板３にＡｓ+ を例えば、イオンエネルギー
を２０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2 とした
条件でイオン注入し、半導体基板３の表層にＮ型の不純
物を高濃度に導入したソース・ドレインの拡散層１１を
形成する。この際、ゲート電極７にも同時にＡｓが高濃
度に導入される。
【００２８】続いて例えば、約１０００℃、１０秒間程
度の条件の急速加熱アニーリング（Rapid Tharmal Anne
aling;ＲＴＡ）により、先にイオン注入した不純物等を
活性化し、ＮＭＯＳＦＥＴ２を得る。またＰＭＯＳＦＥ
Ｔについても、ＮＭＯＳＦＥＴ２と異なる導電型の不純
物を用いる以外は上記と同様に形成され、これによって
ＣＭＯＳＦＥＴ構造とすることができる。
度の条件の急速加熱アニーリング（Rapid Tharmal Anne
aling;ＲＴＡ）により、先にイオン注入した不純物等を
活性化し、ＮＭＯＳＦＥＴ２を得る。またＰＭＯＳＦＥ
Ｔについても、ＮＭＯＳＦＥＴ２と異なる導電型の不純
物を用いる以外は上記と同様に形成され、これによって
ＣＭＯＳＦＥＴ構造とすることができる。
【００２９】その後、例えばスパッタリング法によっ
て、半導体基板３の全面にＴｉ膜（図示省略）を例えば
２０ｎｍ〜３０ｎｍ程度の厚みに堆積する。続いて例え
ば、６５０℃、３０秒間の条件のＲＴＡによって、Ｔｉ
膜と拡散層１１表層のＳｉとをシリサイド化反応させる
とともに、ゲート電極７上のPoly−ＳｉとＴｉ膜とをシ
リサイド化反応させ、ＴｉＳｉx 層を形成する。そし
て、硫酸（Ｈ2 ＳＯ4 ）および過酸化水素（Ｈ2 Ｏ2 ）
の混合薬液によってフィールド酸化膜４上およびサイド
ウォール９上の未反応Ｔｉ膜を除去する。その後、例え
ば、８００℃程度、約３０秒間の条件にてアニーリング
を行ってＴｉＳｉx 層を相転移させ、図２（ｃ）に示す
ように拡散層１１の表層とゲート電極７上とに低抵抗な
ＴｉＳｉx 層からなる金属シリサイド層８を得る。
て、半導体基板３の全面にＴｉ膜（図示省略）を例えば
２０ｎｍ〜３０ｎｍ程度の厚みに堆積する。続いて例え
ば、６５０℃、３０秒間の条件のＲＴＡによって、Ｔｉ
膜と拡散層１１表層のＳｉとをシリサイド化反応させる
とともに、ゲート電極７上のPoly−ＳｉとＴｉ膜とをシ
リサイド化反応させ、ＴｉＳｉx 層を形成する。そし
て、硫酸（Ｈ2 ＳＯ4 ）および過酸化水素（Ｈ2 Ｏ2 ）
の混合薬液によってフィールド酸化膜４上およびサイド
ウォール９上の未反応Ｔｉ膜を除去する。その後、例え
ば、８００℃程度、約３０秒間の条件にてアニーリング
を行ってＴｉＳｉx 層を相転移させ、図２（ｃ）に示す
ように拡散層１１の表層とゲート電極７上とに低抵抗な
ＴｉＳｉx 層からなる金属シリサイド層８を得る。
【００３０】次いで、図３（ｄ）に示すように、半導体
基板３全面に例えばＣＶＤ法によって絶縁膜１２を堆積
し、続いて絶縁膜１２の表面を平坦化する。平坦化の方
法としてはＣＭＰ法があるが、金属シリサイド層８が凝
集しない範囲の温度であればＢＰＳＧ膜のリフロー等に
よる方法を採用してもよい。
基板３全面に例えばＣＶＤ法によって絶縁膜１２を堆積
し、続いて絶縁膜１２の表面を平坦化する。平坦化の方
法としてはＣＭＰ法があるが、金属シリサイド層８が凝
集しない範囲の温度であればＢＰＳＧ膜のリフロー等に
よる方法を採用してもよい。
【００３１】次にリソグラフィ技術によって絶縁膜１２
上にレジストパターン（図示省略）を形成し、このレジ
ストパターンをマスクとした異方性エッチングを行っ
て、拡散層１１上の絶縁膜１２にゲート電極７の長さ方
向に沿う溝１３を形成する。この際、溝１３の底部から
拡散層１１上の金属シリサイド層８の表面が露出するよ
うに溝１３を形成する。また異方性エッチングは、例え
ばフロロカーボン系のガスを用いて行う。
上にレジストパターン（図示省略）を形成し、このレジ
ストパターンをマスクとした異方性エッチングを行っ
て、拡散層１１上の絶縁膜１２にゲート電極７の長さ方
向に沿う溝１３を形成する。この際、溝１３の底部から
拡散層１１上の金属シリサイド層８の表面が露出するよ
うに溝１３を形成する。また異方性エッチングは、例え
ばフロロカーボン系のガスを用いて行う。
【００３２】溝１３の形成で用いたレジストパターンを
除去した後は、図３（ｅ）に示すように、例えばＣＶＤ
法によって、溝１３内を埋め込む状態で絶縁膜１２上に
例えばＷ膜からなる導電材料膜１４ａを堆積する。そし
て、絶縁膜１２の表面が露出するまで導電材料膜１４ａ
を全面エッチバックすることにより、図１に示したＷの
埋め込み導電層１４を得る。この後は図示しないが、絶
縁膜１２上に層間絶縁膜を形成し、層間絶縁膜にＡｌ等
の配線材料を用いてコンタクト部を形成するとともに層
間絶縁膜上に配線を形成する。以上の工程によって、第
１実施形態のＣＭＯＳＦＥＴからなる半導体装置１が完
成する。
除去した後は、図３（ｅ）に示すように、例えばＣＶＤ
法によって、溝１３内を埋め込む状態で絶縁膜１２上に
例えばＷ膜からなる導電材料膜１４ａを堆積する。そし
て、絶縁膜１２の表面が露出するまで導電材料膜１４ａ
を全面エッチバックすることにより、図１に示したＷの
埋め込み導電層１４を得る。この後は図示しないが、絶
縁膜１２上に層間絶縁膜を形成し、層間絶縁膜にＡｌ等
の配線材料を用いてコンタクト部を形成するとともに層
間絶縁膜上に配線を形成する。以上の工程によって、第
１実施形態のＣＭＯＳＦＥＴからなる半導体装置１が完
成する。
【００３３】このように製造される半導体装置１にあっ
ては、コンタクト抵抗の低減を目的として、高濃度に不
純物を導入した拡散層１１を形成しているため、金属シ
リサイド層８の抵抗が細線部分で上昇するいわゆる細線
効果が生じ易くなっている。しかしながら、拡散層１１
の表層に形成された金属シリサイド層８上に、ＢＭＤと
なる埋め込み導電層１４が形成されているため、拡散層
１１の抵抗が低減されている。また埋め込み導電層１４
が拡散層１１よりも格段に抵抗の低いＷからなるため、
埋め込み導電層１４の抵抗も低減するとができる。よっ
て、配線によるＮＭＯＳＦＥＴ２およびＰＭＯＳＦＥＴ
の寄生抵抗の低減を図ることができる。
ては、コンタクト抵抗の低減を目的として、高濃度に不
純物を導入した拡散層１１を形成しているため、金属シ
リサイド層８の抵抗が細線部分で上昇するいわゆる細線
効果が生じ易くなっている。しかしながら、拡散層１１
の表層に形成された金属シリサイド層８上に、ＢＭＤと
なる埋め込み導電層１４が形成されているため、拡散層
１１の抵抗が低減されている。また埋め込み導電層１４
が拡散層１１よりも格段に抵抗の低いＷからなるため、
埋め込み導電層１４の抵抗も低減するとができる。よっ
て、配線によるＮＭＯＳＦＥＴ２およびＰＭＯＳＦＥＴ
の寄生抵抗の低減を図ることができる。
【００３４】また、半導体基板３と埋め込み導電層１４
との間の金属シリサイド層８が拡散層１１の全域にわた
って形成されているため、拡散層位置の半導体基板上に
直接ＢＭＤを形成した従来の半導体装置に比較して、半
導体基板３に対する埋め込み導電層１４の接触面積が増
加したものとなる。さらに、拡散層１１に高濃度の不純
物を導入していることから、拡散層１１の固有抵抗率
（ρｃ）も低減されている。その結果、半導体基板３と
埋め込み導電層１４との間のコンタクト抵抗の低減を図
ることができる。なお、埋め込み導電層１４と金属シリ
サイド層８との間のコンタクト抵抗は、金属シリサイド
層８と半導体基板３との間のコンタクト抵抗に比較して
十分に低い。したがって、第１実施形態によれば、高速
動作する半導体装置１を実現することができる。
との間の金属シリサイド層８が拡散層１１の全域にわた
って形成されているため、拡散層位置の半導体基板上に
直接ＢＭＤを形成した従来の半導体装置に比較して、半
導体基板３に対する埋め込み導電層１４の接触面積が増
加したものとなる。さらに、拡散層１１に高濃度の不純
物を導入していることから、拡散層１１の固有抵抗率
（ρｃ）も低減されている。その結果、半導体基板３と
埋め込み導電層１４との間のコンタクト抵抗の低減を図
ることができる。なお、埋め込み導電層１４と金属シリ
サイド層８との間のコンタクト抵抗は、金属シリサイド
層８と半導体基板３との間のコンタクト抵抗に比較して
十分に低い。したがって、第１実施形態によれば、高速
動作する半導体装置１を実現することができる。
【００３５】次に、本発明に係る半導体装置の第２実施
形態を図４に示す要部断面図に基づいて説明する。な
お、図４において第１実施形態と同一の形成要素には同
一の符号を付すこととする。
形態を図４に示す要部断面図に基づいて説明する。な
お、図４において第１実施形態と同一の形成要素には同
一の符号を付すこととする。
【００３６】第２実施形態の半導体装置２０はその表面
において、第１領域であるロジック素子３３の形成領域
（以下、ロジック領域と記す）２０ａと、ロジック領域
２０ａを避けた位置に形成された第２領域であるＤＲＡ
Ｍ３４のメモリセル領域２０ｂとを有して構成されてい
る。ロジック領域２０ａは例えばＣＭＯＳＦＥＴにより
構成されている。そして、高速性能が要求される領域で
あることから、ＣＭＯＳＦＥＴのＮＭＯＳＦＥＴ２およ
びＰＭＯＳＦＥＴ（図示省略）の拡散層１１の表層に金
属シリサイド層８が形成されるとともに金属シリサイド
層８上に埋め込み導電層１４を備えている。なお、以下
のロジック領域２０ａの説明では、ＮＭＯＳＦＥＴ２の
部分に基づいて説明を行いＰＭＯＳＦＥＴの部分につい
ての説明を省略する。
において、第１領域であるロジック素子３３の形成領域
（以下、ロジック領域と記す）２０ａと、ロジック領域
２０ａを避けた位置に形成された第２領域であるＤＲＡ
Ｍ３４のメモリセル領域２０ｂとを有して構成されてい
る。ロジック領域２０ａは例えばＣＭＯＳＦＥＴにより
構成されている。そして、高速性能が要求される領域で
あることから、ＣＭＯＳＦＥＴのＮＭＯＳＦＥＴ２およ
びＰＭＯＳＦＥＴ（図示省略）の拡散層１１の表層に金
属シリサイド層８が形成されるとともに金属シリサイド
層８上に埋め込み導電層１４を備えている。なお、以下
のロジック領域２０ａの説明では、ＮＭＯＳＦＥＴ２の
部分に基づいて説明を行いＰＭＯＳＦＥＴの部分につい
ての説明を省略する。
【００３７】一方、メモリセル領域２０ｂは、各セルが
例えばＮＭＯＳＦＥＴ２およびキャパシタ２７により構
成されている。そして、低リーク電流特性が要求される
領域であることから、ＮＭＯＳＦＥＴ２の拡散層１１の
表層に金属シリサイド層８が形成されておらず、埋め込
み導電層１４も有していない領域となっている。
例えばＮＭＯＳＦＥＴ２およびキャパシタ２７により構
成されている。そして、低リーク電流特性が要求される
領域であることから、ＮＭＯＳＦＥＴ２の拡散層１１の
表層に金属シリサイド層８が形成されておらず、埋め込
み導電層１４も有していない領域となっている。
【００３８】すなわち、ロジック領域２０ａおよびメモ
リセル領域２０ｂの半導体基板３にはフィールド酸化膜
４が形成されており、ロジック領域２０ａおよびメモリ
セル領域２０ｂのフィールド酸化膜４で分離された各Ｎ
ＭＯＳＦＥＴ２の形成領域の半導体基板３には、ＮＭＯ
Ｓチャネル領域５が形成されている。さらに各ＮＭＯＳ
ＦＥＴ２の形成領域における半導体基板３上には、ゲー
ト酸化膜６を介してゲート電極２１が形成されている。
ゲート電極２１は、例えば、１００ｎｍ程度の厚みのPo
ly−Ｓｉ層２１ａと、１００ｎｍ程度の厚みのＷＳｉx
膜２１ｂと、１５０ｎｍ程度の厚みのＮＳＧ膜からなる
オフセット酸化膜２１ｃとがこの順に積層形成されたも
ので構成されている。このゲート電極２１はライン状に
形成されている。
リセル領域２０ｂの半導体基板３にはフィールド酸化膜
４が形成されており、ロジック領域２０ａおよびメモリ
セル領域２０ｂのフィールド酸化膜４で分離された各Ｎ
ＭＯＳＦＥＴ２の形成領域の半導体基板３には、ＮＭＯ
Ｓチャネル領域５が形成されている。さらに各ＮＭＯＳ
ＦＥＴ２の形成領域における半導体基板３上には、ゲー
ト酸化膜６を介してゲート電極２１が形成されている。
ゲート電極２１は、例えば、１００ｎｍ程度の厚みのPo
ly−Ｓｉ層２１ａと、１００ｎｍ程度の厚みのＷＳｉx
膜２１ｂと、１５０ｎｍ程度の厚みのＮＳＧ膜からなる
オフセット酸化膜２１ｃとがこの順に積層形成されたも
ので構成されている。このゲート電極２１はライン状に
形成されている。
【００３９】ゲート電極２１の側壁にはサイドウォール
９が形成されている。またゲート電極２１の両側でかつ
サイドウォール９の直下の半導体基板３の表層には、Ｎ
型のＬＤＤ領域１０が形成されている。さらにサイドウ
ォール９より外側の半導体基板３の表層には、コンタク
ト抵抗の低減を目的として高濃度に不純物が導入された
Ｎ型のソース・ドレインの拡散層１１がＬＤＤ領域１０
から連続して形成されている。
９が形成されている。またゲート電極２１の両側でかつ
サイドウォール９の直下の半導体基板３の表層には、Ｎ
型のＬＤＤ領域１０が形成されている。さらにサイドウ
ォール９より外側の半導体基板３の表層には、コンタク
ト抵抗の低減を目的として高濃度に不純物が導入された
Ｎ型のソース・ドレインの拡散層１１がＬＤＤ領域１０
から連続して形成されている。
【００４０】そして、ロジック領域２０ａにおける拡散
層１１の表層には、この拡散層１１全域にわたって、例
えばＴｉＳｉx 層からなる金属シリサイド層８が形成さ
れている。金属シリサイド層８は、例えば、半導体基板
３のＳｉを選択的にシリサイド化することによって形成
されたものからなる。一方、ロジック領域２０ａのＰＭ
ＯＳＦＥＴの形成領域においても、チャネル領域等の導
電型が異なる以外はＮＭＯＳＦＥＴ２と同様に構成され
ている。
層１１の表層には、この拡散層１１全域にわたって、例
えばＴｉＳｉx 層からなる金属シリサイド層８が形成さ
れている。金属シリサイド層８は、例えば、半導体基板
３のＳｉを選択的にシリサイド化することによって形成
されたものからなる。一方、ロジック領域２０ａのＰＭ
ＯＳＦＥＴの形成領域においても、チャネル領域等の導
電型が異なる以外はＮＭＯＳＦＥＴ２と同様に構成され
ている。
【００４１】メモリセル領域２０ｂの半導体基板３上に
は、ゲート電極２１およびサイドウォール９を覆うよう
にして例えば１０ｎｍ程度の厚みのＳｉＯ2 膜２２が形
成されている。そしてロジック領域２０ａおよびメモリ
セル領域２０ｂの半導体基板３上に、ゲート電極２１，
サイドウォール９，金属シリサイド層８，ＳｉＯ2 膜等
２２を覆うようにして第１層間絶縁膜２３が形成されて
いる。メモリセル領域２０ｂの第１層間絶縁膜２３上に
は、図示しないコンタクト部を介して拡散層１１に接続
するビット線２４が設けられている。このビット線２４
は、例えばPoly−Ｓｉ層２４ａ上にＷＳｉx 層２４ｂを
積層したＷ−ポリサイド層からなる。
は、ゲート電極２１およびサイドウォール９を覆うよう
にして例えば１０ｎｍ程度の厚みのＳｉＯ2 膜２２が形
成されている。そしてロジック領域２０ａおよびメモリ
セル領域２０ｂの半導体基板３上に、ゲート電極２１，
サイドウォール９，金属シリサイド層８，ＳｉＯ2 膜等
２２を覆うようにして第１層間絶縁膜２３が形成されて
いる。メモリセル領域２０ｂの第１層間絶縁膜２３上に
は、図示しないコンタクト部を介して拡散層１１に接続
するビット線２４が設けられている。このビット線２４
は、例えばPoly−Ｓｉ層２４ａ上にＷＳｉx 層２４ｂを
積層したＷ−ポリサイド層からなる。
【００４２】ロジック領域２０ａおよびメモリセル領域
２０ｂの第１層間絶縁膜２３上には、第２層間絶縁膜２
５が形成されている。メモリセル領域２０ｂにおける第
１層間絶縁膜２３および第２層間絶縁膜２５には、拡散
層１１に達する深さのコンタクトホール２６ａが形成さ
れており、コンタクトホール２６ａ内に導電材料が埋め
込まれて拡散層１１に接続するコンタクト部２６が設け
られている。またメモリセル領域２０ｂにおける第２層
間絶縁膜２５上には、このコンタクト部２６を介して拡
散層１１と接続するＤＲＡＭ３４のキャパシタ２７が設
けられている。
２０ｂの第１層間絶縁膜２３上には、第２層間絶縁膜２
５が形成されている。メモリセル領域２０ｂにおける第
１層間絶縁膜２３および第２層間絶縁膜２５には、拡散
層１１に達する深さのコンタクトホール２６ａが形成さ
れており、コンタクトホール２６ａ内に導電材料が埋め
込まれて拡散層１１に接続するコンタクト部２６が設け
られている。またメモリセル領域２０ｂにおける第２層
間絶縁膜２５上には、このコンタクト部２６を介して拡
散層１１と接続するＤＲＡＭ３４のキャパシタ２７が設
けられている。
【００４３】キャパシタ２７は、例えばスタック型のも
のからなる。図４では一例として、有底筒状をなして第
２層間絶縁膜２５上に形成されたノード電極２７ａと、
ノード電極２７ａの表面に沿って形成されたキャパシタ
絶縁膜２７ｂと、キャパシタ絶縁膜２７ｂの表面に形成
されたプレート電極２７ｃとから構成されたキャパシタ
２７を示してある。ノード電極２７ａおよびプレート電
極２７ｃは、例えば不純物が導入されたPoly−Ｓｉ膜で
形成され、キャパシタ絶縁膜２７ｂは例えばＳｉＯ2 膜
とＳｉＮ膜とを積層したＮＯ膜で形成されている。な
お、キャパシタ絶縁膜２７ｂは、その他の誘電体膜で形
成されていてもよく、またＳｉＯ2 膜とＳｉＮ膜とのい
ずれか一方で形成されていてもよい。
のからなる。図４では一例として、有底筒状をなして第
２層間絶縁膜２５上に形成されたノード電極２７ａと、
ノード電極２７ａの表面に沿って形成されたキャパシタ
絶縁膜２７ｂと、キャパシタ絶縁膜２７ｂの表面に形成
されたプレート電極２７ｃとから構成されたキャパシタ
２７を示してある。ノード電極２７ａおよびプレート電
極２７ｃは、例えば不純物が導入されたPoly−Ｓｉ膜で
形成され、キャパシタ絶縁膜２７ｂは例えばＳｉＯ2 膜
とＳｉＮ膜とを積層したＮＯ膜で形成されている。な
お、キャパシタ絶縁膜２７ｂは、その他の誘電体膜で形
成されていてもよく、またＳｉＯ2 膜とＳｉＮ膜とのい
ずれか一方で形成されていてもよい。
【００４４】さらに、ロジック領域２０ａおよびメモリ
セル領域２０ｂの第２層間絶縁膜２５上には、メモリセ
ル領域２０ｂにおいてはキャパシタ２７を覆うようにし
て表面が平坦化された第３層間絶縁膜２８が形成されて
いる。第３層間絶縁膜２８は、例えば、金属シリサイド
層８を凝集させない比較的低い温度で表面の平坦化が可
能なＮＳＧ膜やＢＰＳＧ膜等で形成されている。第１層
間絶縁膜２３，第２層間絶縁膜２５および第３層間絶縁
膜２８が本発明の絶縁膜に相当するものとなる。
セル領域２０ｂの第２層間絶縁膜２５上には、メモリセ
ル領域２０ｂにおいてはキャパシタ２７を覆うようにし
て表面が平坦化された第３層間絶縁膜２８が形成されて
いる。第３層間絶縁膜２８は、例えば、金属シリサイド
層８を凝集させない比較的低い温度で表面の平坦化が可
能なＮＳＧ膜やＢＰＳＧ膜等で形成されている。第１層
間絶縁膜２３，第２層間絶縁膜２５および第３層間絶縁
膜２８が本発明の絶縁膜に相当するものとなる。
【００４５】そして、ロジック領域２０ａにおける第３
層間絶縁膜２８，第２層間絶縁膜２５および第１層間絶
縁膜２３には、金属シリサイド層８上に、ゲート電極２
１の長さ方向に沿いかつ金属シリサイド層８に達する深
さに溝１３が形成されている。溝１３内には、拡散層１
１の抵抗を低減するための例えばＷからなる埋め込み導
電層１４が埋め込まれている。この埋め込み導電層１４
は、前述した第１実施形態と同様、拡散層１１位置の半
導体基板３と金属シリサイド層８を介して接続されかつ
拡散層１１を裏打ちする、いわゆるＢＭＤである。
層間絶縁膜２８，第２層間絶縁膜２５および第１層間絶
縁膜２３には、金属シリサイド層８上に、ゲート電極２
１の長さ方向に沿いかつ金属シリサイド層８に達する深
さに溝１３が形成されている。溝１３内には、拡散層１
１の抵抗を低減するための例えばＷからなる埋め込み導
電層１４が埋め込まれている。この埋め込み導電層１４
は、前述した第１実施形態と同様、拡散層１１位置の半
導体基板３と金属シリサイド層８を介して接続されかつ
拡散層１１を裏打ちする、いわゆるＢＭＤである。
【００４６】またロジック領域２０ａおよびメモリセル
領域２０ｂの第３層間絶縁膜２８上には、ロジック領域
２０ａにおいては埋め込み導電層１４を覆うようにして
第４層間絶縁膜２９が形成されている。ロジック領域２
０ａにおける第４層間絶縁膜２９には、埋め込み導電層
１４に達する深さのコンタクトホール３０ａが形成され
ており、このコンタクトホール３０ａ内には例えばＷか
らなる導電材料が埋め込まれた状態に埋め込み導電層１
４と接続するＷープラグ３０が形成されている。
領域２０ｂの第３層間絶縁膜２８上には、ロジック領域
２０ａにおいては埋め込み導電層１４を覆うようにして
第４層間絶縁膜２９が形成されている。ロジック領域２
０ａにおける第４層間絶縁膜２９には、埋め込み導電層
１４に達する深さのコンタクトホール３０ａが形成され
ており、このコンタクトホール３０ａ内には例えばＷか
らなる導電材料が埋め込まれた状態に埋め込み導電層１
４と接続するＷープラグ３０が形成されている。
【００４７】メモリセル領域２０ｂの周辺部における第
４層間絶縁膜２９および第３層間絶縁膜２８には、キャ
パシタ２７のプレート電極２７ｃに達する深さのコンタ
クトホール３１ａが形成されており、このコンタクトホ
ール３１ａ内には例えばＷからなる導電材料が埋め込ま
れてプレート電極２７ｃに接続するＷープラグ３１が形
成されている。そして第４層間絶縁膜２９上には、Ｗ−
プラグ３０，３１に接続する状態に、またロジック領域
２０ａにてＣＭＯＳＦＥＴ回路を形成する状態に、例え
ばＡｌからなる配線３２が形成されて、ロジック素子３
３とＤＲＡＭ３４のメモリセルとが混載した半導体装置
２０が構成されている。
４層間絶縁膜２９および第３層間絶縁膜２８には、キャ
パシタ２７のプレート電極２７ｃに達する深さのコンタ
クトホール３１ａが形成されており、このコンタクトホ
ール３１ａ内には例えばＷからなる導電材料が埋め込ま
れてプレート電極２７ｃに接続するＷープラグ３１が形
成されている。そして第４層間絶縁膜２９上には、Ｗ−
プラグ３０，３１に接続する状態に、またロジック領域
２０ａにてＣＭＯＳＦＥＴ回路を形成する状態に、例え
ばＡｌからなる配線３２が形成されて、ロジック素子３
３とＤＲＡＭ３４のメモリセルとが混載した半導体装置
２０が構成されている。
【００４８】次に、上記した半導体装置２０の製造方法
を図５（ａ）〜（ｄ）および図６（ｅ），（ｆ）を用い
て説明する。ここでも、ＮＭＯＳＦＥＴ２部分の形成プ
ロセスに基づいて説明を行い、ＰＭＯＳＦＥＴ部分の形
成プロセスの説明を省略する。また図５および図６で
は、図面右側をロジック領域２０ａ，左側をメモリセル
領域２０ｂとして示す。
を図５（ａ）〜（ｄ）および図６（ｅ），（ｆ）を用い
て説明する。ここでも、ＮＭＯＳＦＥＴ２部分の形成プ
ロセスに基づいて説明を行い、ＰＭＯＳＦＥＴ部分の形
成プロセスの説明を省略する。また図５および図６で
は、図面右側をロジック領域２０ａ，左側をメモリセル
領域２０ｂとして示す。
【００４９】半導体装置２０を製造するにあたっては、
まず図２（ａ）に示すように、ＬＯＣＯＳ法、例えば９
５０℃のウエット酸化により、半導体基板３上にフィー
ルド酸化膜４を形成する。次にロジック領域２０ａおよ
びメモリセル領域２０ｂのＮＭＯＳＦＥＴを形成する位
置の半導体基板３に、Ｐウエル領域形成のためのイオン
注入、トランジスタのパンチスルー阻止を目的とした埋
め込み層を形成するためイオン注入、およびＶthの調整
のためのイオン注入等を行って、ＮＭＯＳチャネル領域
５を形成する。
まず図２（ａ）に示すように、ＬＯＣＯＳ法、例えば９
５０℃のウエット酸化により、半導体基板３上にフィー
ルド酸化膜４を形成する。次にロジック領域２０ａおよ
びメモリセル領域２０ｂのＮＭＯＳＦＥＴを形成する位
置の半導体基板３に、Ｐウエル領域形成のためのイオン
注入、トランジスタのパンチスルー阻止を目的とした埋
め込み層を形成するためイオン注入、およびＶthの調整
のためのイオン注入等を行って、ＮＭＯＳチャネル領域
５を形成する。
【００５０】続いて、例えば水素と酸素との混合ガスを
用いかつ雰囲気温度を８５０℃程度とした条件によるパ
イロジェニック酸化によって、露出している半導体基板
３の表面、つまりＮＭＯＳチャネル領域５にゲート酸化
膜６を例えば５ｎｍ程度の膜厚に形成する。
用いかつ雰囲気温度を８５０℃程度とした条件によるパ
イロジェニック酸化によって、露出している半導体基板
３の表面、つまりＮＭＯＳチャネル領域５にゲート酸化
膜６を例えば５ｎｍ程度の膜厚に形成する。
【００５１】その後、リンをドーピングしたPoly−Ｓｉ
層２１ａを堆積する。ここでは、例えば、ＳｉＨ4 ガス
およびホスフィン（ＰＨ3 ）ガスを原料ガスとし、堆積
温度を５５０℃程度とした条件によるＬＰ−ＣＶＤ法に
より、アモルファスＳｉ（ａ−Ｓｉ）層２１ｄを１００
ｎｍ程度の厚みに形成する。次いでこの上層に、例え
ば、六フッ化タングステン（ＷＦ6 ）およびジクロロシ
ラン（ＳｉＣｌ2 Ｈ2 ）を原料ガスとし、堆積温度を５
８０℃程度とした条件によるＬＰ−ＣＶＤ法により、Ｗ
Ｓｉx 膜２１ｂを１００ｎｍ程度堆積する（図示省
略）。さらにＷＳｉx膜２１ｂ上に、例えば堆積温度４
２０℃程度とした条件によるＣＶＤ法によりＮＳＧ膜か
らなるオフセット酸化膜２１ｃを１５０ｎｍ程度堆積す
る（図示省略）。
層２１ａを堆積する。ここでは、例えば、ＳｉＨ4 ガス
およびホスフィン（ＰＨ3 ）ガスを原料ガスとし、堆積
温度を５５０℃程度とした条件によるＬＰ−ＣＶＤ法に
より、アモルファスＳｉ（ａ−Ｓｉ）層２１ｄを１００
ｎｍ程度の厚みに形成する。次いでこの上層に、例え
ば、六フッ化タングステン（ＷＦ6 ）およびジクロロシ
ラン（ＳｉＣｌ2 Ｈ2 ）を原料ガスとし、堆積温度を５
８０℃程度とした条件によるＬＰ−ＣＶＤ法により、Ｗ
Ｓｉx 膜２１ｂを１００ｎｍ程度堆積する（図示省
略）。さらにＷＳｉx膜２１ｂ上に、例えば堆積温度４
２０℃程度とした条件によるＣＶＤ法によりＮＳＧ膜か
らなるオフセット酸化膜２１ｃを１５０ｎｍ程度堆積す
る（図示省略）。
【００５２】次いでＮＳＧ膜２１ｃ上に、リソグラフィ
技術によってパターニングを行ったレジストマスク（図
示省略）を形成し、このレジストマスクを用いて異方性
エッチングを行うことによりＮＳＧ膜２１ｃをゲート電
極２１のパターンに加工する。このときの異方性エッチ
ングは、例えばフロロカーボンガスを用いた反応性イオ
ンエッチングで行う。続いて、例えば、Ｃｌ2 ガスおよ
びＯ2 ガスを用いたＥＣＲエッチングにを行って、ＷＳ
ｉx 膜２１ｂおよびａ−Ｓｉ層２１ｄを図４に示したゲ
ート電極２１のパターンに加工する（以下、加工されて
得たパターンをゲート電極パターン２１１と記す）。そ
の後、レジストマスクを除去する。
技術によってパターニングを行ったレジストマスク（図
示省略）を形成し、このレジストマスクを用いて異方性
エッチングを行うことによりＮＳＧ膜２１ｃをゲート電
極２１のパターンに加工する。このときの異方性エッチ
ングは、例えばフロロカーボンガスを用いた反応性イオ
ンエッチングで行う。続いて、例えば、Ｃｌ2 ガスおよ
びＯ2 ガスを用いたＥＣＲエッチングにを行って、ＷＳ
ｉx 膜２１ｂおよびａ−Ｓｉ層２１ｄを図４に示したゲ
ート電極２１のパターンに加工する（以下、加工されて
得たパターンをゲート電極パターン２１１と記す）。そ
の後、レジストマスクを除去する。
【００５３】続いて、半導体基板３にＡｓ+ のイオン注
入を、例えばイオンエネルギーを２０ｋｅＶ、ドーズ量
を５×１０13個／ｃｍ2 とした条件で行い、図５（ｂ）
に示すようＮ型のＬＤＤ領域１０を形成する。さらにＬ
Ｐ−ＣＶＤ法により半導体基板３全面にＳｉＯ2 膜を堆
積し、その後、異方性エッチングによってＳｉＯ2 膜を
エッチバックすることによりゲート電極パターン２１１
の側壁にサイドウォール９を形成する。次いで、半導体
基板３にＡｓ+ を例えば、イオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を５×１０15個／ｃｍ2 とした条件でイオ
ン注入し、半導体基板３の表層にＮ型の不純物を高濃度
に導入したソース・ドレインの拡散層１１を形成する。
入を、例えばイオンエネルギーを２０ｋｅＶ、ドーズ量
を５×１０13個／ｃｍ2 とした条件で行い、図５（ｂ）
に示すようＮ型のＬＤＤ領域１０を形成する。さらにＬ
Ｐ−ＣＶＤ法により半導体基板３全面にＳｉＯ2 膜を堆
積し、その後、異方性エッチングによってＳｉＯ2 膜を
エッチバックすることによりゲート電極パターン２１１
の側壁にサイドウォール９を形成する。次いで、半導体
基板３にＡｓ+ を例えば、イオンエネルギーを２０ｋｅ
Ｖ、ドーズ量を５×１０15個／ｃｍ2 とした条件でイオ
ン注入し、半導体基板３の表層にＮ型の不純物を高濃度
に導入したソース・ドレインの拡散層１１を形成する。
【００５４】続いて例えば、約１０００℃、１０秒間程
度の条件のＲＴＡにより、先にイオン注入した不純物等
を活性化し、ロジック領域２０ａ，メモリセル領域２０
ｂにてＮＭＯＳＦＥＴ２を形成する。またロジック領域
２０ａのＰＭＯＳＦＥＴについても、ＮＭＯＳＦＥＴ２
と異なる導電型の不純物を用いる以外は上記と同様の形
成され、これによってＣＭＯＳＦＥＴ構造とすることが
できる。なお、このＲＴＡによってゲート電極２１のパ
ターンのａ−Ｓｉ層２１ｄの結晶化が生じてPoly−Ｓｉ
層２１ａとなる。その結果、Poly−Ｓｉ層２１ａ，ＷＳ
ｉx 層２１ｂ，およびオフセット酸化膜２１ｃからなる
ゲート電極２１が得られる。
度の条件のＲＴＡにより、先にイオン注入した不純物等
を活性化し、ロジック領域２０ａ，メモリセル領域２０
ｂにてＮＭＯＳＦＥＴ２を形成する。またロジック領域
２０ａのＰＭＯＳＦＥＴについても、ＮＭＯＳＦＥＴ２
と異なる導電型の不純物を用いる以外は上記と同様の形
成され、これによってＣＭＯＳＦＥＴ構造とすることが
できる。なお、このＲＴＡによってゲート電極２１のパ
ターンのａ−Ｓｉ層２１ｄの結晶化が生じてPoly−Ｓｉ
層２１ａとなる。その結果、Poly−Ｓｉ層２１ａ，ＷＳ
ｉx 層２１ｂ，およびオフセット酸化膜２１ｃからなる
ゲート電極２１が得られる。
【００５５】次に例えばＣＶＤ法によって、ロジック領
域２０ａおよびメモリセル領域２０ｂの半導体基板３上
にゲート電極２１を覆う状態で１０ｎｍ程度の厚みのＳ
ｉＯ 2 膜２２を堆積した後、リソグラフィ技術によって
パターニングしたレジストマスク（図示省略）を形成す
る。そしてレジストマスクを用いて異方性エッチングを
行うことにより、図５（ｃ）に示すようにロジック領域
２０ａのみＳｉＯ2 膜２２を除去する。
域２０ａおよびメモリセル領域２０ｂの半導体基板３上
にゲート電極２１を覆う状態で１０ｎｍ程度の厚みのＳ
ｉＯ 2 膜２２を堆積した後、リソグラフィ技術によって
パターニングしたレジストマスク（図示省略）を形成す
る。そしてレジストマスクを用いて異方性エッチングを
行うことにより、図５（ｃ）に示すようにロジック領域
２０ａのみＳｉＯ2 膜２２を除去する。
【００５６】その後、例えばスパッタリング法によっ
て、半導体基板３の全面にＴｉ膜（図示省略）を例えば
３０ｎｍ程度の厚みに堆積する。続いて例えば、６５０
℃、３０秒間の条件のＲＴＡによって、Ｔｉ膜と拡散層
１１表層のＳｉとをシリサイド化反応させてＴｉＳｉx
層を形成する。そして、Ｈ2 ＳＯ4 およびＨ2 Ｏ2 の混
合薬液によってフィールド酸化膜４上，サイドウォール
９上，メモリセル領域２０ｂのみに形成されたＳｉＯ2
膜２２上の未反応Ｔｉ膜を除去した後、例えば、８００
℃程度、約３０秒間の条件にてアニーリングを行ってＴ
ｉＳｉx 層を相転移させ、ロジック領域２０ａの拡散層
１１の表層のみに低抵抗なＴｉＳｉx 層からなる金属シ
リサイド層８を形成する。
て、半導体基板３の全面にＴｉ膜（図示省略）を例えば
３０ｎｍ程度の厚みに堆積する。続いて例えば、６５０
℃、３０秒間の条件のＲＴＡによって、Ｔｉ膜と拡散層
１１表層のＳｉとをシリサイド化反応させてＴｉＳｉx
層を形成する。そして、Ｈ2 ＳＯ4 およびＨ2 Ｏ2 の混
合薬液によってフィールド酸化膜４上，サイドウォール
９上，メモリセル領域２０ｂのみに形成されたＳｉＯ2
膜２２上の未反応Ｔｉ膜を除去した後、例えば、８００
℃程度、約３０秒間の条件にてアニーリングを行ってＴ
ｉＳｉx 層を相転移させ、ロジック領域２０ａの拡散層
１１の表層のみに低抵抗なＴｉＳｉx 層からなる金属シ
リサイド層８を形成する。
【００５７】次いで、図５（ｄ）に示すように、ロジッ
ク領域２０ａおよびメモリセル領域２０ｂの半導体基板
３上に例えばＣＶＤ法によって第１層間絶縁膜２３を堆
積し、続いてメモリセル領域２０ｂの第１層間絶縁膜２
３およびＳｉＯ2 膜２２に拡散層１１に通じるコンタク
ト部（図示省略）を形成する。その後、メモリセル領域
２０ｂの第１層間絶縁膜２３上に上記コンタクト部に接
続する状態で、例えばPoly−Ｓｉ層２４ａとＷＳｉx 層
２４ｂからなるＷ−ポリサイド層のビット線２４を形成
する。さらに、ロジック領域２０ａおよびメモリセル領
域２０ｂの第１層間絶縁膜２３上に、ビット線２４を覆
う状態で第２層間絶縁膜２５を形成する。
ク領域２０ａおよびメモリセル領域２０ｂの半導体基板
３上に例えばＣＶＤ法によって第１層間絶縁膜２３を堆
積し、続いてメモリセル領域２０ｂの第１層間絶縁膜２
３およびＳｉＯ2 膜２２に拡散層１１に通じるコンタク
ト部（図示省略）を形成する。その後、メモリセル領域
２０ｂの第１層間絶縁膜２３上に上記コンタクト部に接
続する状態で、例えばPoly−Ｓｉ層２４ａとＷＳｉx 層
２４ｂからなるＷ−ポリサイド層のビット線２４を形成
する。さらに、ロジック領域２０ａおよびメモリセル領
域２０ｂの第１層間絶縁膜２３上に、ビット線２４を覆
う状態で第２層間絶縁膜２５を形成する。
【００５８】次に、メモリセル領域２０ｂにおける第１
層間絶縁膜２３および第２層間絶縁膜２５に、拡散層１
１に達する深さのコンタクトホール２６ａを開口し、コ
ンタクトホール２６ａ内に導電材料を埋め込んで拡散層
１１に接続するコンタクト部２６を設ける。そしてメモ
リセル領域２０ｂにおける第２層間絶縁膜２５上に、例
えば不純物を含むPoly−Ｓｉ膜でノード電極２７ａを形
成し、ノード電極２７ａの表面にＳｉＯ2 膜とＳｉＮ膜
とを積層したＮＯ膜を用いてキャパシタ絶縁膜２７ｂを
形成する。さらにキャパシタ絶縁膜２７ｂの表面に不純
物を含むPoly−Ｓｉ膜でプレート電極２７ｃを形成し
て、ノード電極２７ａ，キャパシタ絶縁膜２７ｂ，プレ
ート電極２７ｃからなり、コンタクト部２６を介して拡
散層１１と接続するキャパシタ２７を得る。
層間絶縁膜２３および第２層間絶縁膜２５に、拡散層１
１に達する深さのコンタクトホール２６ａを開口し、コ
ンタクトホール２６ａ内に導電材料を埋め込んで拡散層
１１に接続するコンタクト部２６を設ける。そしてメモ
リセル領域２０ｂにおける第２層間絶縁膜２５上に、例
えば不純物を含むPoly−Ｓｉ膜でノード電極２７ａを形
成し、ノード電極２７ａの表面にＳｉＯ2 膜とＳｉＮ膜
とを積層したＮＯ膜を用いてキャパシタ絶縁膜２７ｂを
形成する。さらにキャパシタ絶縁膜２７ｂの表面に不純
物を含むPoly−Ｓｉ膜でプレート電極２７ｃを形成し
て、ノード電極２７ａ，キャパシタ絶縁膜２７ｂ，プレ
ート電極２７ｃからなり、コンタクト部２６を介して拡
散層１１と接続するキャパシタ２７を得る。
【００５９】さらに、ロジック領域２０ａおよびメモリ
セル領域２０ｂの第２層間絶縁膜２５上に、キャパシタ
２７を覆う状態で第３層間絶縁膜２８を形成し、この表
面を平坦化する。前述したように、第３層間絶縁膜２８
の形成材料膜には、例えば、金属シリサイド層８を凝集
させない比較的低い温度で表面の平坦化が可能なＮＳＧ
膜やＢＰＳＧ膜等を用い、形成材料膜の表面をＣＭＰ法
やリフロー等によって平坦化する。
セル領域２０ｂの第２層間絶縁膜２５上に、キャパシタ
２７を覆う状態で第３層間絶縁膜２８を形成し、この表
面を平坦化する。前述したように、第３層間絶縁膜２８
の形成材料膜には、例えば、金属シリサイド層８を凝集
させない比較的低い温度で表面の平坦化が可能なＮＳＧ
膜やＢＰＳＧ膜等を用い、形成材料膜の表面をＣＭＰ法
やリフロー等によって平坦化する。
【００６０】次にリソグラフィ技術によって第３層間絶
縁膜２８上にレジストパターン（図示省略）を形成し、
このレジストパターンをマスクとした異方性エッチング
を行う。これにより図６（ｅ）に示すように、ロジック
領域２０ａの金属シリサイド層８上の第３層間絶縁膜２
８，第２層間絶縁膜２５および第１層間絶縁膜２３に、
ゲート電極７の長さ方向に沿う溝１３を形成する。この
際、溝１３の底部から金属シリサイド層８の表面が露出
するように溝１３を形成する。また異方性エッチング
は、例えばフロロカーボン系のガスを用いて行う。
縁膜２８上にレジストパターン（図示省略）を形成し、
このレジストパターンをマスクとした異方性エッチング
を行う。これにより図６（ｅ）に示すように、ロジック
領域２０ａの金属シリサイド層８上の第３層間絶縁膜２
８，第２層間絶縁膜２５および第１層間絶縁膜２３に、
ゲート電極７の長さ方向に沿う溝１３を形成する。この
際、溝１３の底部から金属シリサイド層８の表面が露出
するように溝１３を形成する。また異方性エッチング
は、例えばフロロカーボン系のガスを用いて行う。
【００６１】溝１３の形成で用いたレジストパターンを
除去した後は、例えば、ＣＶＤ法によって、溝１３内を
埋め込む状態で第３層間絶縁膜２８上にＷ膜からなる導
電材料膜（図示省略）を堆積する。そして、第３層間絶
縁膜２８の表面が露出するまで導電材料膜を全面エッチ
バックすることにより、ロジック領域２０ａに拡散層１
１位置の半導体基板３と金属シリサイド層８を介して接
続するＷの埋め込み導電層１４を得る。
除去した後は、例えば、ＣＶＤ法によって、溝１３内を
埋め込む状態で第３層間絶縁膜２８上にＷ膜からなる導
電材料膜（図示省略）を堆積する。そして、第３層間絶
縁膜２８の表面が露出するまで導電材料膜を全面エッチ
バックすることにより、ロジック領域２０ａに拡散層１
１位置の半導体基板３と金属シリサイド層８を介して接
続するＷの埋め込み導電層１４を得る。
【００６２】次に図６（ｆ）に示すように、ロジック領
域２０ａおよびメモリセル領域２０ｂの第３層間絶縁膜
２８上に第４層間絶縁膜２９を形成する。続いてロジッ
ク領域２０ａへの図示しないダミーパターンの形成とＣ
ＭＰ法とによって第４層間絶縁膜２９の表面を平坦化す
ることにより、ロジック領域２０ａとメモリセル領域２
０ｂとの段差（グローバル段差）を低減する。
域２０ａおよびメモリセル領域２０ｂの第３層間絶縁膜
２８上に第４層間絶縁膜２９を形成する。続いてロジッ
ク領域２０ａへの図示しないダミーパターンの形成とＣ
ＭＰ法とによって第４層間絶縁膜２９の表面を平坦化す
ることにより、ロジック領域２０ａとメモリセル領域２
０ｂとの段差（グローバル段差）を低減する。
【００６３】次いでリソグラフィ技術によって、第４層
間絶縁膜２９上にレジストパターン（図示省略）を形成
し、このレジストパターンをマスクとした異方性エッチ
ングを行う。これにより、ロジック領域２０ａの第４層
間絶縁膜２９に埋め込み導電層１４に達する状態にコン
タクトホール３０ａを開口するとともに、メモリセル領
域２０ｂの周辺部における第４層間絶縁膜２９および第
３層間絶縁膜２８に、キャパシタ２７のプレート電極２
７ｃに達する状態にコンタクトホール３１ａを開口す
る。上記の異方性エッチングは、例えばフロロカーボン
系のガスを用いて行う。
間絶縁膜２９上にレジストパターン（図示省略）を形成
し、このレジストパターンをマスクとした異方性エッチ
ングを行う。これにより、ロジック領域２０ａの第４層
間絶縁膜２９に埋め込み導電層１４に達する状態にコン
タクトホール３０ａを開口するとともに、メモリセル領
域２０ｂの周辺部における第４層間絶縁膜２９および第
３層間絶縁膜２８に、キャパシタ２７のプレート電極２
７ｃに達する状態にコンタクトホール３１ａを開口す
る。上記の異方性エッチングは、例えばフロロカーボン
系のガスを用いて行う。
【００６４】レジストパターンを除去した後、例えば、
ＣＶＤ法によって、コンタクトホール３０ａ内およびコ
ンタクトホール３１ａ内を埋め込む状態で第４層間絶縁
膜２９上にＷ膜からなる導電材料膜（図示省略）を堆積
する。そして、第４層間絶縁膜２９の表面が露出するま
で導電材料膜を全面エッチバックすることにより、ロジ
ック領域２０ａに埋め込み導電層１４に接続するＷ−プ
ラグ３０を得る。これとともに、メモリセル領域２０ｂ
に、プレート電極２７ｃに接続するＷ−プラグ３１を得
る。
ＣＶＤ法によって、コンタクトホール３０ａ内およびコ
ンタクトホール３１ａ内を埋め込む状態で第４層間絶縁
膜２９上にＷ膜からなる導電材料膜（図示省略）を堆積
する。そして、第４層間絶縁膜２９の表面が露出するま
で導電材料膜を全面エッチバックすることにより、ロジ
ック領域２０ａに埋め込み導電層１４に接続するＷ−プ
ラグ３０を得る。これとともに、メモリセル領域２０ｂ
に、プレート電極２７ｃに接続するＷ−プラグ３１を得
る。
【００６５】その後は、既存の配線技術によって、ロジ
ック領域２０ａおよびメモリセル領域２０ｂの第４層間
絶縁膜２９上に、コンタクト部３０，３１に接続する配
線３２（図４参照）を例えばＡｌで形成し、これにより
ロジック領域２０ａのＣＭＯＳＦＥＴ回路を得る。以上
の工程によって、ロジック領域２０ａとＤＲＡＭ３４の
メモリセル領域２０ｂとを備えた第２実施形態の半導体
装置２０が製造される。
ック領域２０ａおよびメモリセル領域２０ｂの第４層間
絶縁膜２９上に、コンタクト部３０，３１に接続する配
線３２（図４参照）を例えばＡｌで形成し、これにより
ロジック領域２０ａのＣＭＯＳＦＥＴ回路を得る。以上
の工程によって、ロジック領域２０ａとＤＲＡＭ３４の
メモリセル領域２０ｂとを備えた第２実施形態の半導体
装置２０が製造される。
【００６６】このように製造される半導体装置２０にあ
っては、ＤＲＡＭ３４のキャパシタ２７のキャパシタ絶
縁膜２７ｂが、高温プロセスで形成されるＮＯ膜で構成
されている。このため、メモリセル領域２０ｂにキャパ
シタ２７を形成する際、ロジック領域２０ａの半導体基
板３上にすでに形成されているいる金属シリサイド層８
が高温にさらされるため、金属シリサイド層８の細線部
分で抵抗上昇が生じ易くなっている。
っては、ＤＲＡＭ３４のキャパシタ２７のキャパシタ絶
縁膜２７ｂが、高温プロセスで形成されるＮＯ膜で構成
されている。このため、メモリセル領域２０ｂにキャパ
シタ２７を形成する際、ロジック領域２０ａの半導体基
板３上にすでに形成されているいる金属シリサイド層８
が高温にさらされるため、金属シリサイド層８の細線部
分で抵抗上昇が生じ易くなっている。
【００６７】しかしながら、このロジック領域２０ａに
おいては、拡散層１１の表層に形成された金属シリサイ
ド層８上にＢＭＤとなる埋め込み導電層１４が形成され
ているため、埋め込み導電層１４によって拡散層１１の
抵抗が低減されている。また埋め込み導電層１４が拡散
層１１よりも格段に抵抗の低いＷからなるため、埋め込
み導電層１４の抵抗も低減するとができる。よって、ロ
ジック領域２０ａのＮＭＯＳＦＥＴ２およびＰＭＯＳＦ
ＥＴの寄生抵抗の低減を図ることができる。
おいては、拡散層１１の表層に形成された金属シリサイ
ド層８上にＢＭＤとなる埋め込み導電層１４が形成され
ているため、埋め込み導電層１４によって拡散層１１の
抵抗が低減されている。また埋め込み導電層１４が拡散
層１１よりも格段に抵抗の低いＷからなるため、埋め込
み導電層１４の抵抗も低減するとができる。よって、ロ
ジック領域２０ａのＮＭＯＳＦＥＴ２およびＰＭＯＳＦ
ＥＴの寄生抵抗の低減を図ることができる。
【００６８】また、半導体基板３と埋め込み導電層１４
との間の金属シリサイド層８が拡散層１１の全域にわた
って形成されているため、第１実施形態と同様、従来に
比較して半導体基板３に対する埋め込み導電層１４の接
触面積が増加したものとなる。さらに、拡散層１１に高
濃度の不純物を導入していることから、拡散層１１の固
有抵抗率（ρｃ）も低減されている。その結果、ロジッ
ク領域２０ａにて半導体基板３と埋め込み導電層１４と
の間のコンタクト抵抗の低減を図ることができる。な
お、埋め込み導電層１４と金属シリサイド層８との間の
コンタクト抵抗は、金属シリサイド層８と半導体基板３
との間のコンタクト抵抗に比較して十分に低い。したが
って、第２実施形態によれば、高速動作するロジック素
子３３とＤＲＡＭ３４のメモリセルとを混載した半導体
装置２０を実現することができる。
との間の金属シリサイド層８が拡散層１１の全域にわた
って形成されているため、第１実施形態と同様、従来に
比較して半導体基板３に対する埋め込み導電層１４の接
触面積が増加したものとなる。さらに、拡散層１１に高
濃度の不純物を導入していることから、拡散層１１の固
有抵抗率（ρｃ）も低減されている。その結果、ロジッ
ク領域２０ａにて半導体基板３と埋め込み導電層１４と
の間のコンタクト抵抗の低減を図ることができる。な
お、埋め込み導電層１４と金属シリサイド層８との間の
コンタクト抵抗は、金属シリサイド層８と半導体基板３
との間のコンタクト抵抗に比較して十分に低い。したが
って、第２実施形態によれば、高速動作するロジック素
子３３とＤＲＡＭ３４のメモリセルとを混載した半導体
装置２０を実現することができる。
【００６９】また従来、スタック型のキャパシタを有す
るＤＲＡＭのメモリセルとロジック素子とを混載した半
導体装置では、メモリセルの周辺部のプレート電極の位
置と、ロジック素子の拡散層の位置との段差が非常に大
きいものとなっている。よって、キャパシタを覆う層間
絶縁膜に形成されるコンタクトホールにおいて、キャパ
シタのプレート電極の上面に達するものは浅く、ロジッ
ク素子の拡散層に達するものは深いものとなる。したが
って、これらのコンタクトホールを同じ条件にて形成す
ることが困難なため、従来では別々に形成している。
るＤＲＡＭのメモリセルとロジック素子とを混載した半
導体装置では、メモリセルの周辺部のプレート電極の位
置と、ロジック素子の拡散層の位置との段差が非常に大
きいものとなっている。よって、キャパシタを覆う層間
絶縁膜に形成されるコンタクトホールにおいて、キャパ
シタのプレート電極の上面に達するものは浅く、ロジッ
ク素子の拡散層に達するものは深いものとなる。したが
って、これらのコンタクトホールを同じ条件にて形成す
ることが困難なため、従来では別々に形成している。
【００７０】しかしながら、第２実施形態の半導体装置
２０では、メモリセル領域２０ｂの第２層間絶縁膜２５
上にスタック型のキャパシタ２７が設けられているもの
の、キャパシタ２７の上層に形成された第３層間絶縁膜
２８と第２層間絶縁膜２５と第１層間絶縁膜２３とに
は、拡散層１１に接続した埋め込み導電層１４が形成さ
れている。よって、ロジック領域２０ａの拡散層１１
は、埋め込み導電層１４の上面（第３層間絶縁膜２８の
上面）まで引き上げられた状態になっている。この埋め
込み導電層１４の上面位置と、メモリセル領域２０ｂの
キャパシタ２７の周辺部におけるプレート電極２７ｃの
上面位置との高さの差はごく僅かである。したがって半
導体装置２０は、ロジック領域２０ａとメモリセル領域
２０ｂとの段差が低減されたものとなる。
２０では、メモリセル領域２０ｂの第２層間絶縁膜２５
上にスタック型のキャパシタ２７が設けられているもの
の、キャパシタ２７の上層に形成された第３層間絶縁膜
２８と第２層間絶縁膜２５と第１層間絶縁膜２３とに
は、拡散層１１に接続した埋め込み導電層１４が形成さ
れている。よって、ロジック領域２０ａの拡散層１１
は、埋め込み導電層１４の上面（第３層間絶縁膜２８の
上面）まで引き上げられた状態になっている。この埋め
込み導電層１４の上面位置と、メモリセル領域２０ｂの
キャパシタ２７の周辺部におけるプレート電極２７ｃの
上面位置との高さの差はごく僅かである。したがって半
導体装置２０は、ロジック領域２０ａとメモリセル領域
２０ｂとの段差が低減されたものとなる。
【００７１】よって、ロジック領域２０ａにて形成され
た埋め込み導電層１４に接続するＷ−プラグ３０の深さ
と、メモリセル領域２０ｂにて形成されたプレート電極
２７ｃに接続するＷ−プラグ３１の深さとを略等しくす
ることができる。結果として、Ｗ−プラグ３０，３１を
得るためのコンタクトホール３０ａ，３１ａの形成を同
じ工程にて行うことが可能となり、またコンタクトホー
ル３０ａ，３１ａの微細加工を容易に行うことができる
ので、工程数の削減およびさらなる高集積化を図ること
ができる。
た埋め込み導電層１４に接続するＷ−プラグ３０の深さ
と、メモリセル領域２０ｂにて形成されたプレート電極
２７ｃに接続するＷ−プラグ３１の深さとを略等しくす
ることができる。結果として、Ｗ−プラグ３０，３１を
得るためのコンタクトホール３０ａ，３１ａの形成を同
じ工程にて行うことが可能となり、またコンタクトホー
ル３０ａ，３１ａの微細加工を容易に行うことができる
ので、工程数の削減およびさらなる高集積化を図ること
ができる。
【００７２】またキャパシタ絶縁膜２７ｃにＮＯ膜を用
いているため、立体的なノード電極２７ａの表面に安定
してキャパシタ絶縁膜２７ｃを形成することができる。
よって、高集積のＤＲＡＭ３４を備えた高信頼性の半導
体装置２０を得ることができる。
いているため、立体的なノード電極２７ａの表面に安定
してキャパシタ絶縁膜２７ｃを形成することができる。
よって、高集積のＤＲＡＭ３４を備えた高信頼性の半導
体装置２０を得ることができる。
【００７３】
【発明の効果】以上説明したように本発明に係る半導体
装置では、ＢＭＤである埋め込み導電層が拡散層位置の
半導体基板上に金属シリサイド層を介して設けられてい
るため、金属シリサイド層の細線部分で抵抗が上昇する
場合が生じても、埋め込み導電層によって拡散層の抵抗
を低減でき、寄生抵抗を低減できる。また金属シリサイ
ド層が拡散層の全域にわたって形成されていることによ
り、半導体基板に対する埋め込み導電層の接触面積が増
加したものとなっているので、半導体基板と埋め込み導
電層との間のコンタクト抵抗を低減できる。したがっ
て、高速動作する半導体装置を実現することができる。
装置では、ＢＭＤである埋め込み導電層が拡散層位置の
半導体基板上に金属シリサイド層を介して設けられてい
るため、金属シリサイド層の細線部分で抵抗が上昇する
場合が生じても、埋め込み導電層によって拡散層の抵抗
を低減でき、寄生抵抗を低減できる。また金属シリサイ
ド層が拡散層の全域にわたって形成されていることによ
り、半導体基板に対する埋め込み導電層の接触面積が増
加したものとなっているので、半導体基板と埋め込み導
電層との間のコンタクト抵抗を低減できる。したがっ
て、高速動作する半導体装置を実現することができる。
【図１】本発明に係る半導体装置の第１実施形態を示す
要部側断面図である。
要部側断面図である。
【図２】（ａ）〜（ｃ）は第１実施形態の半導体装置の
製造方法を工程順に示す要部側断面図である（その
１）。
製造方法を工程順に示す要部側断面図である（その
１）。
【図３】（ｄ），（ｅ）は第１実施形態の半導体装置の
製造方法を工程順に示す要部側断面図である（その
２）。
製造方法を工程順に示す要部側断面図である（その
２）。
【図４】本発明に係る半導体装置の第２実施形態を示す
要部側断面図である。
要部側断面図である。
【図５】（ａ）〜（ｄ）は第２実施形態の半導体装置の
製造方法を工程順に示す要部側断面図である（その
１）。
製造方法を工程順に示す要部側断面図である（その
１）。
【図６】（ｅ），（ｆ）は第２実施形態の半導体装置の
製造方法を工程順に示す要部側断面図である（その
２）。
製造方法を工程順に示す要部側断面図である（その
２）。
【図７】（ａ）は従来のサリサイド構造を説明するため
の要部側断面図であり、（ｂ）はＢＭＤを説明するため
の要部側断面図である。
の要部側断面図であり、（ｂ）はＢＭＤを説明するため
の要部側断面図である。
１，２０…半導体装置、３…半導体基板、７，２１…ゲ
ート電極、８…金属シリサイド層、１１…拡散層、１２
…絶縁膜、１３…溝、１４…埋め込み導電層、２０ａ…
ロジック領域（第１領域）、２０ｂ…メモリセル領域
（第２領域）、２３…第１層間絶縁膜、２５…第２層間
絶縁膜、２７…キャパシタ、２７ｂ…キャパシタ絶縁
膜、２８…第３層間絶縁膜、３４…ＤＲＡＭ
ート電極、８…金属シリサイド層、１１…拡散層、１２
…絶縁膜、１３…溝、１４…埋め込み導電層、２０ａ…
ロジック領域（第１領域）、２０ｂ…メモリセル領域
（第２領域）、２３…第１層間絶縁膜、２５…第２層間
絶縁膜、２７…キャパシタ、２７ｂ…キャパシタ絶縁
膜、２８…第３層間絶縁膜、３４…ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242
Claims (8)
- 【請求項１】 半導体基板上に形成されたライン状のゲ
ート電極と、 前記ゲート電極の両側の前記半導体基板の表層に形成さ
れた拡散層と、 前記ゲート電極と絶縁された状態で前記拡散層の表層の
全域にわたって形成された金属シリサイド層と、 前記半導体基板上に少なくとも前記ゲート電極と前記金
属シリサイド層とを覆う状態に形成された絶縁膜と、 前記金属シリサイド層上の前記絶縁膜に、前記ゲート電
極の長さ方向に沿いかつ前記金属シリサイド層に達する
深さに形成された溝と、 前記溝内に埋め込まれた埋め込み導電層とを備えている
ことを特徴とする半導体装置。 - 【請求項２】 前記半導体基板は、その表面において、
前記金属シリサイド層を備えた第１領域と、該第１領域
を避けた位置に形成された第２領域とを有して構成され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２領域は、ダイナミックアクセス
ランダムメモリのメモリセル領域からなることを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 前記ダイナミックアクセスランダムメモ
リのキャパシタのキャパシタ絶縁膜は、酸化シリコン膜
または窒化シリコン膜または酸化シリコン膜と窒化シリ
コン膜との複合膜で形成されていることを特徴とする請
求項３記載の半導体装置。 - 【請求項５】 前記埋め込み導電層はタングステンから
なることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記埋め込み導電層はタングステンから
なることを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記埋め込み導電層はタングステンから
なることを特徴とする請求項３記載の半導体装置。 - 【請求項８】 前記埋め込み導電層はタングステンから
なることを特徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336741A JPH11177085A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336741A JPH11177085A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177085A true JPH11177085A (ja) | 1999-07-02 |
Family
ID=18302301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336741A Pending JPH11177085A (ja) | 1997-12-08 | 1997-12-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177085A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
| US8212299B2 (en) | 2001-06-13 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor device having a thin film capacitor of a MIM (metal-insulator-metal) structure |
| JP2014140081A (ja) * | 1999-10-13 | 2014-07-31 | Sony Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-12-08 JP JP9336741A patent/JPH11177085A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014140081A (ja) * | 1999-10-13 | 2014-07-31 | Sony Corp | 半導体装置およびその製造方法 |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
| US8610219B2 (en) | 1999-10-27 | 2013-12-17 | Renesas Electronics Corporation | Semiconductor device having a memory cell section, an adjacent circuit section, and silicide formed on an impurity diffused region |
| US8710569B2 (en) | 1999-10-27 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US8212299B2 (en) | 2001-06-13 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor device having a thin film capacitor of a MIM (metal-insulator-metal) structure |
| US8815678B2 (en) | 2001-06-13 | 2014-08-26 | Renesas Electronics Corporation | Method for fabricating a metal-insulator-metal (MIM) capacitor having capacitor dielectric layer formed by atomic layer deposition (ALD) |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |