KR20030034465A - 기준전압 발생회로 - Google Patents

Abstract

신규한 구성의 기준전압 발생회로가 제공된다. 본 발명에 의한 기준전압 발생회로는 제1 노드 및 제2 노드로 전류를 제공하는 능동부하단과, 제1 노드 및 제2 노드에 연결되어 있으며 그 게이트가 제2 노드와 연결되어 있는 트랜지스터를 갖는 캐스코드 방식의 전류 반복기로 이루어진다. 제1 노드에는 스타트업(start-up)회로로부터 로우 레벨의 전압이 인가되고, 제2 노드가 출력노드로 된다. 출력 저항을 높여서 기준전압의 제공이 안정적으로 이루어지도록 캐스코드 구조의 전류 반복기가 이용되고 있으며, 저전압에서 사용하기 위하여 전류 반복기(current mirror)를 이루는 한 트랜지스터의 게이트가 드레인 노드가 아닌 출력 노드에 연결되어 있다.

Description

기준전압 발생회로{A REFERENCE VOLTAGE GENERATING CIRCUIT}

본 발명은 기준전압 발생회로에 관한 것으로서, 특히 반도체 메모리 칩 내부에서 필요한 전압을 제공하기 위하여 사용되는 기준전압 발생회로에 관한 것이다.

디램(DRAM) 등에서 외부 공급전압은 예를 들어, 5 V이지만 신뢰도를 증가시키고 전력소모를 줄이기 위해 칩 내부에서 별도의 공급전압을 생성하여 사용하는 부분이 많다. 기준전압 발생회로는 공급전원이 흔들리더라도 일정한 전압을 발생시키는 것이 중요하다. 예를 들면, 2.5 V 공급전원을 가지는 메모리에서 공급전압이 2.3 V로 떨어졌을 때와 2.7 V로 상승하였을 때 기준전압의 변화는 적어야 하는 것이다. 만약 변동이 큰 기준전압을 사용하여 내부전원을 만들어내는 경우, 내부전원 역시 흔들리게 되어 메모리의 동작은 안정적이지 않게 된다.

도 1은 종래의 기준전압 발생회로의 회로도이다. 도 1에 도시된 바와 같이, 기준전압 발생회로는 능동부하단(101)과, 전류 반복기(103)로 이루어진다. 능동부하단(101)과 전류 반복기(103)는 제1 노드(N1)와 제2 노드(N2)를 통하여 연결된다. 제1 노드로는 스타트업(start-up) 회로로부터 시작 전류가 인가된다. 제2 노드는 출력노드로 사용된다. 본 예에서는 능동부하단(101)가 4개의 PMOS 트랜지스터(MP0 ∼ MP3)로 이루어져 있으며, 전류 반복기(103)에 전류를 제공하는 역할을 한다.

전술한 바와 같이 안정적인 메모리의 동작을 위해서는 안정적인 기준전압이 제공되어야 하며, 이를 위해서는 출력노드(N2)에서 기준전압 발생회로를 바라본 출력저항이 커야 한다. 이러한 이유로 단순한 전류 반복기를 사용하는 대신 전류 반복기를 두단으로 쌓은 구조인 캐스코드 방식을 사용한다. 그런데 보통의 캐스코드 회로는 출력전압 변화를 지나치게 제약하므로 저전압 회로에서 사용하기가 어렵다.

따라서 본 발명은 안정적인 기준전압을 발생시키는 기준전압 발생회로를 제공하는 것을 일 목적으로 한다.

또한 본 발명은 저전압 회로에 안정적인 기준전압을 공급하는 기준전압 발생회로를 제공하는 것을 다른 목적으로 한다.

도 1은 종래의 기준전압 발생회로의 회로도.

도 2는 본 발명에 의한 기준전압 발생회로의 회로도.

도 3은 본 발명에 의한 기준전압 발생회로의 성능을 시뮬레이션한 결과의 도면.

이러한 목적을 실현하기 위하여 신규한 구성의 기준전압 발생회로가 제공된다. 본 발명에 의한 기준전압 발생회로는 제1 노드 및 제2 노드로 전류를 제공하는 능동부하단과, 제1 노드 및 제2 노드에 연결되어 있으며, 그 게이트가 제2 노드와연결되어 있는 트랜지스터를 갖는 캐스코드 방식의 전류 반복기로 이루어진다. 제1 노드에는 스타트업(start-up)회로로부터 로우 레벨의 전압이 인가되고, 제2 노드가 출력노드로 된다.

즉, 출력 저항을 높여서 기준전압의 제공이 안정적으로 이루어지도록 캐스코드 구조의 전류 반복기가 이용되고 있으며, 저전압에서 사용하기 위하여 전류 반복기(current mirror)를 이루는 트랜지스터의 게이트가 출력 노드에 연결되어 있다.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.

도 2는 본 발명에 의한 기준전압 발생회로의 회로도이다. 도 2에 도시되어 있는 바와 같이, 본 발명에 의한 기준전압 발생회로는 제1 노드(N1) 및 제2 노드(N2)로 전류를 제공하는 능동부하단(201)과, 제1 노드(N1) 및 제2 노드(N2)에 연결되어 있으며, 그 게이트가 제2 노드(N2)와 연결되어 있는 트랜지스터(MN3)를 갖는 캐스코드 방식의 전류 반복기(203)로 이루어진다. 제1 노드(N1)에는 스타트업(start-up)회로로부터 로우 레벨의 전압이 인가되고, 제2 노드(N2)가 출력노드로 된다.

구체적으로 전류 반복기(203)는 4개의 NMOS 트랜지스터(MN0 ∼ MN3)와 1개의 저항으로 이루어진다. 도 1에서 제1 NMOS 트랜지스터(MN0)는 드레인이 제1 노드(N1)에 연결되며, 게이트로 제어전압(Vb)이 인가된다. 제2 NMOS 트랜지스터(MN1)는 드레인이 제1 NMOS 트랜지스터(MN0)의 소오스에 연결되고, 게이트가 제2 노드(N2)에 연결되며, 소오스가 저항(R)을 경유하여 접지된다. 제3 NMOS 트랜지스터(MN2)는 드레인이 제2 노드(N2)에 연결되며, 게이트로 제어전압(Vb)이 인가된다. 마지막으로 제4 NMOS 트랜지스터(MN3)는 드레인이 제3 트랜지스터(MN2)의 소오스에 연결되고, 게이트가 제2 노드(N2)에 연결되며, 소오스는 접지된다.

제어전압(Vb)은 제1 내지 제4 NMOS 트랜지스터(MN0 ∼ MN3)가 포화 영역에서 동작하도록 하는 레벨을 갖는다.

다음으로 능동부하단(201)은 4개의 PMOS 트랜지스터(MP0 ∼ MP3)로 이루어진다. 먼저 제1 PMOS 트랜지스터(MP0)는 드레인 및 게이트가 제1 노드(N1)에 연결된다. 제2 PMOS 트랜지스터(MP1)은 드레인이 제1 PMOS 트랜지스터(MP0)의 소오스에 연결되고, 소오스는 전원단자에 연결된다. 제3 PMOS 트랜지스터(MP2)는 드레인이 제2 노드(N2)에 연결되며, 게이트가 제1 노드(N1)에 연결되고, 드레인은 제2 PMOS 트랜지스터(MP1)의 게이트에 연결된다. 제4 PMOS 트랜지스터(MP3)는 드레인 및 게이트가 제2 PMOS 트랜지스터(MP1)의 게이트에 연결되고, 소오스가 전원단자에 연결된다.

동작을 설명하면, 먼저 스타트업 회로로부터 O V의 신호가 제1 노드(N1)로 입력된다. 이 동작 후 스타트업 회로는 동작을 하지 않는다. 즉, N1 노드로부터 끊어진다. 그러면 다이오드 연결된 제1 PMOS 트랜지스터(MP0)의 소오스가 0 V에 근사한 값을 갖게 된다. 그리고 제3 PMOS 트랜지스터(MP2)의 게이트에 0 V가 인가되어 제3 PMOS 트랜지스터(MP2)가 온 상태로 된다. 따라서 제2 노드(N2)에 걸리는 전압이 제3 PMOS 트랜지스터(MP2)의 소오스에도 나타난다. 그러면 제4 PMOS트랜지스터(MP3)가 다이오드 연결되어 있으므로 제4 PMOS 트랜지스터(MP3)의 드레인 전압이 제2 PMOS 트랜지스터(MP1)의 게이트에 인가되어 제2 PMOS 트랜지스터(MP1)를 턴온시킨다. 이러한 동작으로 능동부하단(201)은 전류를 만들어서 전류반복기(203)로 제공한다.

이렇게 능동부하단(201)으로부터 만들어진 기준전류는 제1 노드(N1) 및 제2 노드(N2)에 동일하게 흐른다. 제1 NMOS 트랜지스터(MN0)와 제3 NMOS 트랜지스터(MN2)의 게이트에 인가되는 제어전압(Vb)은 NMOS 트랜지스터(MN0 ∼ MN3)가 포화영역에서 동작하도록 한다. 제어전압(Vb)은 제3 NMOS 트랜지스터(MN2)가 포화 영역에 있도록 게이트에 전압을 인가하므로, 제3 NMOS 트랜지스터(MN2)의 소오스와 드레인 사이의 전압은 V_DS2= V_GS2- V_TH2가 된다. 제4 NMOS 트랜지스터(MN3)에의 게이트 입력전압(V_GS3)에는 V_DS2가 포함된다.

도 2에서 제4 NMOS 트랜지스터(MN3)의 게이트가 제2 노드(N2)와 연결되지 않고, 일반적인 캐스코드 방식에서와 같이 자신의 드레인에 연결되면 2개의 트랜지스터(MN2, MN3)가 포화영역으로 들어가기 위한 출력전압이 높아야 한다. 제1 NMOS 트랜지스터(MN0)로부터 제4 NMOS 트랜지스터(MN4)가 포화영역으로 들어가면 트랜지스터의 포화 영역에 대한 조건식으로 출력 노드(N2)의 레벨이 정해진다.

도 3은 본 발명에 의한 기준전압 발생회로의 성능을 시뮬레이션한 결과의 도면이다. 도 3a는 본 발명에 의한 기준전압 발생회로에서의 공급전압 대 출력전압의 관계를 도시하고 있으며, 도 3b는 종래 기준전압 발생회로에서의 공급전압 대 출력전압의 관계를 도시하고 있다. 도 3a와 도 3b를 비교할 때, Y 축의 변동폭이 작은 본 발명의 회로에 의해 더욱 안정적인 기준전압을 얻을 수 있음을 확인할 수 있다.

지금까지의 설명은 주로 본 발명의 일 실시예에 관한 것으로서, 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.

전술한 바와 같은 본 발명에 의하면 애초에 본 발명을 통해 이루고자 했던 기술적 과제를 해결할 수 있다. 즉, 본 발명에 의해 안정적인 기준전압을 발생시킬 수 있으며, 또한 안정적인 저전압을 제공할 수 있다.

Claims (3)

1. 기준전압 발생회로에 있어서,

   제1 노드 및 제2 노드로 전류를 출력하는 능동부하단과,

   상기 제1 노드 및 제2 노드에 연결되어 있으며, 그 게이트가 상기 제2 노드와 연결되어 있는 트랜지스터를 갖는 캐스코드 방식의 전류 반복기를

   구비하며,

   스타트업(start-up)회로로부터 로우 레벨의 전압이 상기 제1 노드에 인가되고, 상기 제2 노드가 출력노드로 되는 것을 특징으로 하는 기준전압 발생회로.
2. 제1항에 있어서, 상기 전류 반복기는

   드레인은 상기 제1 노드에 연결되며, 게이트로 제어전압이 인가되는 제1 NMOS 트랜지스터와,

   드레인은 상기 제1 NMOS 트랜지스터의 소오스에 연결되고, 게이트는 상기 제2 노드에 연결되며, 소오스는 저항을 경유하여 접지되는 제2 NMOS 트랜지스터와,

   드레인은 상기 제2 노드에 연결되며, 게이트로 상기 제어전압이 인가되는 제3 NMOS 트랜지스터와,

   드레인은 상기 제3 트랜지스터의 소오스에 연결되고, 게이트는 상기 제2 노드에 연결되며, 소오스는 접지되는 제4 NMOS 트랜지스터를

   구비하며,

   상기 제어전압은 상기 제1 내지 제4 NMOS 트랜지스터가 포화 영역에서 동작하도록 하는 레벨을 갖는 것을 특징으로 하는 기준전압 발생회로.
3. 제1항에 있어서, 상기 기준전류 발생기는

   드레인 및 게이트가 상기 제1 노드에 연결되는 제1 PMOS 트랜지스터와,

   드레인이 상기 제1 PMOS 트랜지스터의 소오스에 연결되고, 소오스는 전원단자에 연결되는 제2 PMOS 트랜지스터와,

   드레인이 상기 제2 노드에 연결되며, 게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 PMOS 트랜지스터의 게이트에 연결되는 제3 PMOS 트랜지스터와,

   드레인 및 게이트가 상기 제2 PMOS 트랜지스터의 게이트에 연결되고, 소오스가 상기 전원단자에 연결되는 제4 PMOS 트랜지스터를

   구비한 것을 특징으로 하는 기준전압 발생회로.