KR100543909B1 - 반도체 메모리 장치의 위들러형 기준전압 발생 장치 - Google Patents

Abstract

본 발명은 고전원전압 레벨에서의 내부전압의 플랫한 특성을 확보하면서도 저전원전압 레벨에서는 제1기준전압이 빨리 뜨도록 할 수 있는 반도체 메모리 장치의 기준전압 발생 장치를 제공하기 위한 것으로, 이를 위해 본 발명은, 기준전류를 생성하는 전류원; 상기 기준전류를 통해 기준전압을 생성하는 위들러형 전류소스; 및 상기 전원전압이 증가하더라도 상기 기준전압이 일정한 전압 레벨을 유지하도록 하기 위해 상기 전원전압단과 상기 전류원 사이에 접속되어 턴-온에 따른 시간 지연없이 전원전압을 상기 전류원으로 제공하는 기준전압레벨 제어부를 포함하는 기준전압 발생 장치를 제공한다.

또한, 본 발명은, 다이오드 접속된 제1PMOS 트랜지스터; 상기 제1PMOS 트랜지스터와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터; 상기 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 게이트가 접속되어 전류미러를 이루고, 상기 제1PMOS 트랜지스터의 소스에 자신의 드레인이 접속된 제2NMOS 트랜지스터; 상기 제2NMOS 트랜지스터의 소스와 접지전압단 사이에 접속된 제1저항 소자; 전원전압단과 상기 제1PMOS 트랜지스터의 소스 사이에 접속된 제2저항 소자; 및 전원전압단과 상기 제2PMOS 트랜지스터의 소스 사이에 접속된 제3저항 소자를 포함하는 기준전압 발생 장치를 제공한다.

기준전압 발생 장치, 위들러(Widlar)형 전류소스, 전류원, 기준전압레벨 제어부.

Description

반도체 메모리 장치의 위들러형 기준전압 발생 장치{IDLAR TYPE REFERENCE VOLTAGE GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}

도 1 은 일반적인 내부 전압 발생장치를 도시한 블럭도.

도 2는 제1종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도.

도 3은 제2종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도.

도 4는 본 발명의 일실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도.

도 5는 본 발명의 다른 실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

40 : 전류원 41 : 위들러형 전류소스

410 : 전류소스 411 : 온도보상부

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 기준전압 발생장치에 관한 것이다.

반도체 메모리에서 기준 전원으로 사용하는 기준전압(Reference voltage) 발생장치는, 높은 외부 전압(External voltage)을 공급받아 낮은 내부 전압(Internal voltage)을 만드는 회로이다.

일반적으로, 반도체 메모리의 최근 추세가 저전압 및 저소비 전력화이다. 그래서, 16메가 디램 제품에서부터 내부전압 발생 장치를 채용하고 있다.

내부전압 발생장치는 높은 외부전압을 가했을 때, 내부적으로 알맞는 전압을 만들어 칩을 동작시킴으로써 소비전력을 줄이고 성능을 향상시키는 것이다.

예를 들어, 64메가 이디오(Extended Data Output; 이하 EDO라 함) 디램(Dynamic Random Access Memory; 이하 DRAM이라 함)의 경우에는 외부전압이 3.3V로 가해지면 내부전압은 2.8V로 낮추어 사용했으며, 최근에는 이보다 훨씬 낮은 전압을 사용하고 있다.

전술한 바와 같이, 고밀도(High density) 메모리 분야에서는 외부전원(VDD)을 사용하여 내부 전압 다운 컨버터(Voltage down converter)를 만들어 사용하고 있으며, 내부전압 다운 컨버터는 내부회로의 전압원으로 사용되고, 전압 다운 컨버터를 사용함으로 인하여 전력소모를 줄이는 장점이 있으며, 고전압 스트레스(Stress)로 인한 장치의 수명이 짧아지는 문제를 전압 다운 컨버터를 사용함으로 인하여 해결할 수 있다.

따라서, 구동 부하(Active load)로 달려 있는 PMOS 트랜지스터의 전류-전압 특성이 공정의 변화와 같은 외부 요인에 의해서 약간이라도 바뀌면, 동일한 전위가 인가되어도 PMOS 트랜지스터의 게이트단으로 출력되는 전압은 달라지게 되며, 이 것은 동일한 회로를 사용해도 실제 제작된 칩마다 생성되는 내부 전압이 달라질 수 있다는 갖고 있음을 의미한다.

그러므로, 전술한 종래의 회로는 다음과 같은 몇가지 문제점을 가진다.

첫째로, 출력단에 전류를 공급할 때 PMOS 트랜지스터를 구동하는 차동증폭기가 매우 비효율적으로 동작되고 있다는 것이다.

그 원인은 주로 구동전압과 기준전압의 차이가 너무 작아 이 회로를 구성하는 트랜지스터들이 대부분 선형영역(Linear region)에서 동작하기 때문으로, 이 경우 발생하는 문제점은 공정의 변화에 의해 출력이 변화하는 전위가 바뀐다는 것과 차동증폭기의 이득이 작고 출력의 범위가 제한되어, 결과적으로 출력단의 PMOS 트랜지스터의 게이트 전위를 충분히 낮춰주지 못한다는 것이다.

그 결과로 내부적으로 발생되는 내부전압의 값이 다이(Die) 마다 다르고, 필요 이상으로 큰 출력 구동 즉, PMOS 트랜지스터를 사용하게 되어 전체 회로의 반응속도를 저하시키면서도 더 큰 설계 면적을 요구하게 되는 것이다.

둘째 문제는, 회로의 반응속도를 증가시킬수록 발진이 발생할 가능성이 증가한다는 것이다.

이 문제를 해결하기 위해 흔히 사용되는 방법은, 피드백되는 신호의 전달 속도를 저하시키기 위해 회로의 특정 부분에 캐패시터를 넣는 것인데, 결과적으로는 전체 회로의 동작을 다시 느려지게 하므로, 동작 속도를 높이려는 목적에 반대되는 결과를 낳는다.

도 1 은 일반적인 내부 전압 발생장치를 도시한 블럭도이다.

도 1을 참조하면, 내부전압 발생장치는 외부 전원전압을 공급받아 0.8V 내외의 제1기준전압(Vr1)을 발생시키는 제1기준전압 발생부(10)와, 제1기준전압 발생부(10)로부터 발생되는 제1기준전압(Vr1)의 레벨을 조정하기 위한 제1기준전압 퓨우즈(11)와, 제1기준전압 퓨우즈(11)의 제어를 받아 제1기준전압 발생부(10)로부터 발생되는 제1기준전압(Vr1)을 증폭시켜 2.8V 내외의 제2기준전압(Vr2)을 발생시키는 제2기준전압 발생부(12)와, 제2기준전압 발생부(12)로부터 발생된 제2기준전압(Vr2)을 외부 전원전압에 따라 선형적으로 변화하는 스트레스 전압과 조합하여 기준전압(Vr)을 발생시키는 기준전압 발생부(13)와, 기준전압 발생부(13)로부터 발생된 기준전압(Vr) 및 제1기준전압(Vr1)을 입력받아 대기 상태의 내부전압(Vint)을 구동시키는 대기상태 내부전압 구동부(14)와, 동작신호(act1)를 발생시키는 동작신호 발생부(15)와, 동작신호 발생부(15)로부터 동작 신호(act1) 입력시 기준전압(Vr) 및 제1기준전압(Vr1)에 의해 동작 상태의 내부전압(Vint)을 구동시키는 동작상태 내부전압 구동부(16)를 구비하여 구성된다.

상기와 같이 구성된 내부 전압 발생기의 동작은 다음과 같다.

내부 전압(Vint) 발생장치는 모두 외부전압(Vext)을 전원(Power)로 사용한 다. 먼저, 제1기준전압 발생부(10)에서 외부전압(Vext)을 공급받아 제1기준전압(Vr1)을 0.8V 내외로 만든다. 제1기준전압(Vr1)은 외부전압(Vext) 및 온도에 무관한 특성을 갖는 전압으로서 기준전압이다.

한편, 제2기준전압 발생부(12)는 제1기준전압 발생부(10)에서 발생된 제1기준전압(Vr1)으로부터 원하는 전압을 얻기 위하여, 차동증폭기(Differential Amplifier)와 저항을 이용하여 제1기준전압(Vr1)을 증폭시킴으로써, 제2기준전압(Vr2)을 2.8V로 만들었다.

제2기준전압(Vr2)은 외부전압(Vext)이 2.6V보다 작은 경우에는 외부 전압(Vext)과 같고, 외부 전압(Vext)이 2.6V 이상인 경우에는 일정한 전압을 가진다. 이 때, 제1기준전압 퓨우즈(11)는 S0-S7의 8개 레벨로 제1기준전압(Vr1) 레벨을 조정(Trimming)한다.

상기와 같이 제2기준전압 발생부(12)로부터 발생된 제2기준전압(Vr2)은 기준전압 발생부(13)로 입력된 후, 스트레스 전압과 조합하여 기준전압(Vr)을 발생시킨다. 여기서, 스트레스 전압(Vstress)은 외부 전압(Vext)에 따라 선형적(Linear)으로 변화하는 전압으로서, 스트레스 모드(번-인 모드)를 위해 필요하다.

기준전압(Vr)은 외부전압(Vext)이 4.6V보다 작은 경우에는 제2기준전압(Vr2)과 같고, 외부 전압(Vext)이 4.6V 이상인 경우에는 스트레스 전압(Vstress)과 같다.

기준전압 발생부(13)로부터 발생된 기준전압(Vr)은 대기상태 내부전압 구동부(14) 및 동작상태 내부전압 구동부(16)로 입력되어 내부전압(Vint)을 구동시킨 다.

내부전압(Vint)은 기준전압(Vr)을 입력으로 하는 전압 팔로워(Voltage Follower)의 출력이며, 큰 전류 구동력(Current Drivabillity)을 가진다.

대기상태 내부전압 구동부(14)에서 내부전압(Vint)을 통해 전류를 소비하는 회로들은 라스바 버퍼(/RAS Buffer), 카스바 버퍼(/CAS Buffer), 비트라인 플레이트 전압 발생기(VBLP Generator), 셀 플레이트 전압 발생기(VCP Generator), 기준 전압 발생기(Vref Generator), 백바이어스 전압 레벨 검출기(VBB Level Detector) 등이다.

이 전류는 크지 않으므로, 보통 1개의 대기상태 내부전압 구동부(14)로 충분하다.

반면에, 동작상태 내부전압 구동부(16)에서 내부 전압(Vint)을 통해 전류를 소비하는 회로들은 큰 전류 구동력(Current Drivabillity)이 필요하므로, 보통 수십개의 동작상태 내부전압 구동부(16)로 구동시킨다.

도 2는 제1종래기술에 따른 모스 구조(Mos type)의 위들러(Widlar)형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도이다.

도 2를 참조하면, 제1종래기술에 따른 제1기준전압 발생부는, 소스가 전원전압단(VDD; 이하 VDD라 함)에 접속되고 게이트가 드레인에 접속되어 다이오드 동작을 하는 PMOS 트랜지스터(P1; 이하 P1이라 함)와, PMOS 트랜지스터(P1)와 게이트가 공통으로 접속되고 소스가 VDD에 접속되어 P1과 전류미러를 이루는 PMOS 트랜지스터(P2; 이하 P2라 함)와, P2의 드레인에 자신의 게이트와 드레인이 공통 접속되고 소스가 접지전압단(VSS; 이하 VSS라 함)에 접속된 NMOS 트랜지스터(N2; 이하 N2라 함)와, N2와 게이트가 공통 접속되고 P1과 공통 드레인 접속된 NMOS 트랜지스터(N1, 이하 N1이라 함)와, N1과 VSS 사이에 접속된 저항(R0; 이하 R0이라 함)을 구비하여 구성된다.

전술한 구성을 갖는 제1기준전압 발생부의 동작을 살펴본다.

기준전압 발생기를 만드는 목적은 내부전원의 전위가 전원전압의 노이즈(Noise)에 둔감하도록 어느 일정한 레벨이 나오도록 함과 동시에, 온도 보상을 해서 온도가 변해도 일정한 레벨이 나오도록 하는 것이다.

VDD의 파워가 들어오면, P1은 다이오드로 동작하기 때문에 노드 vr0z는 P1의 문턱전압(Vt) 만큼 저감된 레벨로 VDD를 따라가게 된다. 이 노드가 P2의 게이트에 접속되어 있기 때문에 P1과 P2는 똑같은 전류를 흐르게 한다. P2의 드레인에 접속된 Vr1 노드는 또 N2가 다이오드 접속되어 있으므로 N2의 문턱전압 이상에서 클램핑(Clamping)되게 된다.

이 Vr1 노드는다시 N2의 게이트에 연결되어 큰 저항을 형성하게 되고, N1은 R0과 연결되어 온도 보상을 하게 된다.

즉, 도체의 경우 전류는 온도에 반비례하고, 반도체의 경우 전류는 온도에 비례하므로 온도에 무관한 점을 찾을 수 있는 바, 이 점을 삼중점(Zero temperature coefficient)이라 한다. N1이 턴-온되지 않았을 경우에는 반(부)도체이고, N1이 턴-온되면 도체이기 때문에 실제 도체인 액티브 저항 R0과 결합하여 온도 보상 효과를 낼 수 있다.

여기서, Vr1은 일찍 레벨이 형성되고 VCC가 높아져도 플랫(Flat)하게 만드는 것이 이상적이다.

하지만, 높은 VCC로 갈수록 드레인 소스 전압 효과(Vds effect) 때문에 점점 레벨이 올라가 내부전원 전위가 올라가는 현상이 발생하게 된다.

이러한 내부전원 전위의 상승은 칩의 신뢰성(Reliability) 문제를 야기하고, 상대적으로 전류를 많이 소모하게 한다.

도 3은 제2종래기술에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도이다.

도 3을 참조하면, 전술한 도 2의 구조에 VDD와 P1, P2 사이에 PMOS 트랜지스터 P3와 P4를 각각 추가한 형태로서, 도 2와 동일한 구성 요소에 대해서는 그 설명을 생략한다.

즉, P1의 소스와 VDD 사이에 피모스 트랜지스터(P3; 이하 P3이라 함)가 접속되어 있고, P2와 VDD 사이에 다이오드 접속된 PMOS 트랜지스터(P4; 이하 P4라 함)가 접속되어 있으며, P3과 P4는 게이트가 공통으로 접속되어 있다.

도 3에 도시된 제1기준전압 발생부의 동작을 살펴 본다.

VDD 파워가 들어 오면, P4는 다이오드로 동작하기 때문에 VDD에 대해 P4의 문턱전압 만큼 감소된 레벨로 따라가게 되고, 이 노드는 P3의 게이트에 접속되어 있어 일정한 전류를 흘려주게 된다.

도 3이 도 2와 동작상에서 다른 점은 2배의 문턱전압(2*Vt) 이후에 동작한다는 점이다.

이렇게 되면, 높은 VDD에 대한 플랫한 특성은 좋아지나, 초기 파워 업 시퀀스(Power up sequence)에서 Vr1이 너무 늦게 뜨게 되므로 내부전원 전위의 형성이 원할하게 이루어지지 않는 문제점이 발생한다.

본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 고전원전압 레벨에서의 내부전압의 플랫한 특성을 확보하면서도 저전원전압 레벨에서는 제1기준전압이 빨리 뜨도록 할 수 있는 반도체 메모리 장치의 기준전압 발생 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 기준전류를 생성하는 전류원; 상기 기준전류를 통해 기준전압을 생성하는 위들러형 전류소스; 및 상기 전원전압이 증가하더라도 상기 기준전압이 일정한 전압 레벨을 유지하도록 하기 위해 상기 전원전압단과 상기 전류원 사이에 접속되어 턴-온에 따른 시간 지연없이 전원전압을 상기 전류원으로 제공하는 기준전압레벨 제어부를 포함하는 기준전압 발생 장치를 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 다이오드 접속된 제1PMOS 트랜지스터; 상기 제1PMOS 트랜지스터와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터; 상기 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 게이트가 접속되어 전류미러를 이루고, 상기 제1PMOS 트랜지스터의 소스에 자신의 드레인이 접속된 제2NMOS 트랜지스터; 상기 제2NMOS 트랜지스터의 소스와 접지전압단 사이에 접속된 제1저항 소자; 전원전압단과 상기 제1PMOS 트랜지스터의 소스 사이에 접속된 제2저항 소자; 및 전원전압단과 상기 제2PMOS 트랜지스터의 소스 사이에 접속된 제3저항 소자를 포함하는 기준전압 발생 장치를 제공한다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 다이오드 접속된 제1PMOS 트랜지스터; 상기 제1PMOS 트랜지스터와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터; 상기 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 게이트가 접속되어 전류미러를 이루고, 상기 제1PMOS 트랜지스터의 소스에 자신의 드레인이 접속된 제2NMOS 트랜지스터; 상기 제2NMOS 트랜지스터의 소스와 접지전압단 사이에 접속된 저항 소자; 전원전압단과 상기 제1PMOS 트랜지스터의 소스 사이에 접속되고, 게이트가 상기 제2NMOS 트랜지스터의 소스에 접속된 제3PMOS 트랜지스터; 및 전원전압단과 상기 제2PMOS 트랜지스터의 소스 사이에 접속되고, 상기 제3PMOS 트랜지스터와 게이트가 공통으로 접속된 제4PMOS 트랜지스터를 포함하는 기준전압 발생 장치를 제공한다.

본 발명은 DRAM 등의 반도체 메모리 장치에 사용되는 기준전압 발생장치에서 전류원 전압 사이에 항상(거의) 턴-온 상태를 유지하는 PMOS 트랜지스터 또는 저항 소자를 이용하여 기준전압 레벨 제어부를 형성함으로써, Low VDD에서는 제1종래기술에서와 같이 일찍 뜨게 하면서도 High VDD에서는 제2종래기술에서와 같이 플랫한 특성을 갖도록 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도이다.

도 4를 참조하면, 본 발명의 기준전압 발생 장치는, 기준전류(Iref)를 생성하는 전류원(40)과, 전류원(40)으로부터 제공되는 기준전류(Iref)를 통해 기준전압(Vr1)을 생성하는 위들러형 전류소스(41)와, 전원전압단(VDD)의 전압 레벨이

증가하더라도 기준전압(Vr1)이 일정한 전압 레벨을 유지하도록 하기 위해 전원전압단(VDD)과 전류원(40) 사이에 접속되어 턴-온에 따른 시간 지연없이 전원전압단(VDD)의 전압 레벨 즉, 전원전압을 전류원으로 제공하는 기준전압레벨 제어부(42)를 구비하여 구성된다.

여기서, 기준전압레벨 제어부(42)는 전원전압단(VDD)의 전압 레벨을 일정 레벨로 전압 강하시켜 전류원(40)에 제공하기 위해 저항 소자(R22, R33)로 이루어진 것을 일예로 하였다.

한편, 저항 R00는 여기서 위들러형 전류소스(41)의 구성 요소인 온도보상부(411)로 사용되고 있으며, N11과 N22는 전류소스(410)으로 사용되고 있다.

도 4를 보다 구체적으로 살펴 보면, 다이오드 접속된 제1PMOS 트랜지스터(P11)와, 제1PMOS 트랜지스터(P11)와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터(R33)와, 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터(N22)와, 제1NMOS 트랜지스터(N22)와 게이트가 접속되어 전류미러를 이루고, 제1PMOS 트랜지스터(P11)의 드레인에 자신의 드레인이 접속된 제2NMOS 트랜지스터(N11)와, 제2NMOS 트랜지스터의 소스와 접지전압단 사이에 접속된 제1저항 소자(R00)와, 전원전압단(VDD)과 제1PMOS 트랜지스터(P11)의 소스 사이에 접속된 제2저항 소자(R22)와, 전원전압단(VDD)과 제2PMOS 트랜지스터(P22)의 소스 사이에 접속된 제3저항 소자(R33)를 구비하여 구성된다.

즉, R22와 R33은 각각 기준전압레벨 제어부(42)로 동작하는 바, 종래의 문턱전압을 갖는 트랜지스터 구조에서는 트랜지스터가 턴-온되는 문턱전압을 넘어야 하기 때문에 트랜지스터의 턴-온에 따른 시간 지연이 발생하나, 저항 소자의 경우 이러한 지연시간이 없으므로 기준전압(Vr1)이 바로 뜨게 된다. 또한, 저항에 의해 VDD의 전압 레벨이 일정 레벨로 다운되므로 VDD가 상승하더라도 Vr1은 기설정된 전압 레벨 이상으로는 증가하지 않는다. 즉, High VDD에서 플랫한 특성을 확보할 수 있다.

이하, 전술한 구성을 갖는 도 4의 동작을 상세하게 살펴 본다.

외부에서 인가되는 VDD가 들어오면, 일정한 값을 갖는 저항 R22, R33을 통해 P11과 P22의 소스에 연결된다. 따라서, P11과 P22가 턴-온되기 전에는 전압강하가 일어나지 않게 된다.

이 후에 PMOS가 턴-온되면, P11은 다이오드로서 동작을 하게 되어, 노드 vr0z는 VDD-Vt(P11) 정도의 레벨로 VDD를 따라가게 된다. 아울러, 노드 vr0z는 P22의 게이트에 연결되어 저항으로 동작하게 되고, 드레인은 다이오드 접속된 N22에 의해 클램핑되어 N22의 Vt보다 약간 큰 값의 레벨 형성되게 된다.

다시 Vr1은 N11의 게이트에 연결되어 N11을 저항으로 만들고, 온도 보상을 하기 위해 액티브 저항 R00을 N11의 소스에 연결한다. 따라서, Low VDD에서 Vr1이 늦게 뜨는 단점을 없애면서, High VDD에서 플랫 특성을 확보할 수 있다. 이는 결국 반도체 메모리 칩의 신뢰성(Reliability)를 향상시킨다.

도 5는 본 발명의 다른 실시예에 따른 모스 구조의 위들러형 기준전압 발생기를 이용한 제1기준전압 발생부를 도시한 회로도이다.

여기서, 도 4와 동일한 구성 요소에 대해서는 동일한 부호를 사용하였다.

즉, 기준전압레벨 제어부(42)의 구조를 종래의 저항 소자가 아닌 두 개의 PMOS(P33, P44)로 구성하였다.

구체적으로 도 5를 참조하면, 다이오드 접속된 제1PMOS 트랜지스터(P11)와, 제1PMOS 트랜지스터(P11)와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터(P22)와, 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단(VSS)에 접속된 제1NMOS 트랜지스터(N22)와, 제1NMOS 트랜지스터(N22)와 게이트가 접속되어 전류미러를 이루고, 제1PMOS 트랜지스터(P11)의 드레인에 자신의 드레인이 접속된 제2NMOS 트랜지스터(N11)와, 제2NMOS 트랜지스터(N11)의 소스와 접지전압단(VSS) 사이에 접속된 저항 소자(R00)와, 전원전압단(VDD)과 제1PMOS 트랜지스터(P11)의 소스 사이에 접속되고, 게이트가 제2NMOS 트랜지스터의 소스 즉, 노드 'aa' 접속된 제3PMOS 트랜지스터(P33)와, 전원전압단(VDD)과 제2PMOS 트랜지스터(P22)의 소스 사이에 접속되고, 제3PMOS 트랜지스터(P33)와 게이트가 공통으로 접속된 제4PMOS 트랜지스터(P44)를 구비하여 구성된다.

즉, P33과 P44는 각각 그 게이트가 노드 'aa'에 의해 제어되는 기준전압레벨 제어부(42)로 동작하는 바, 종래의 문턱전압을 갖는 트랜지스터 구조에서는 트랜지스터가 턴-온되는 문턱전압을 넘어야 하기 때문에 트랜지스터의 턴-온에 따른 시간 지연이 발생하나, 저항 소자의 경우 이러한 지연시간이 없으므로 기준전압(Vr1)이 바로 뜨게 된다. 또한, 저항에 의해 VDD의 전압 레벨이 일정 레벨로 다운되므로 VDD가 상승하더라도 Vr1은 기설정된 전압 레벨 이상으로는 증가하지 않는다. 즉, High VDD에서 플랫한 특성을 확보할 수 있다.

즉, 노드 'aa'는 0V ∼ 0.2V 이내의 범위에 해당하는 전압 레벨을 갖으므로 P33과 P44는 도 4에서의 저항 R22와 R33에 대응하는 저항으로서의 역할을 한다고 볼 수 있다.

이하, 전술한 구성을 갖는 도 5의 동작을 상세하게 살펴 본다.

외부에서 인가되는 VDD가 들어오면, 저항으로 동작시 일정한 값을 P33과 P44 를 통해 P11과 P22의 소스에 연결된다. 따라서, P11과 P22가 턴-온되기 전에는 전압강하가 일어나지 않게 된다.

이는 P33 및 P44와 P11 및 P22의 Vt가 차이가 나기 때문이다(벌크 바이어스 효과(Bulk bias effect에 의해 P33과 P44의 Vt가 P11과 P22의 Vt 보다 작게 된다).

이 후에 PMOS가 턴-온되면, P11은 다이오드로서 동작을 하게 되어, 노드 vr0z는 VDD-Vt(P11) 정도의 레벨로 VDD를 따라가게 된다. 아울러, 노드 vr0z는 P22의 게이트에 연결되어 저항으로 동작하게 되고, 드레인은 다이오드 접속된 N22에 의해 클램핑되어 N22의 Vt보다 약간 큰 값의 레벨 형성되게 된다.

다시 Vr1은 N11의 게이트에 연결되어 N11을 저항으로 만들고, 온도 보상을 하기 위해 액티브 저항 R00을 N11의 소스에 연결한다. 따라서, Low VDD에서 Vr1이 늦게 뜨는 단점을 없애면서, High VDD에서 플랫 특성을 확보할 수 있다. 이는 결국 반도체 메모리 칩의 신뢰성(Reliability)를 향상시킨다.

위들러형 기준전압 발생 장치의 전류원과 전원전압단 사이에 저항 역할을 하는 기준전압레벨 제어부를 배치함으로써, Low VDD에서는 제1종래기술에서와 같이 일찍 뜨게 하면서도 High VDD에서는 제2종래기술에서와 같이 플랫한 특성을 갖도록 하여, 전류 측면이나 내부 전원 레벨 측면 등에서 칩의 신뢰성을 향상시킬 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 위들러형 기준전압 발생 장치의 저전압 레벨 및 고전압 레벨에서의 특성을 향상시킬 수 있어, 궁극적으로 반도체 메모리 장치의 신뢰성을 향상시킬 수 탁월한 효과를 기대할 수 있다.

Claims (5)

1. 기준전류를 생성하는 전류원;

   상기 기준전류를 통해 기준전압을 생성하는 위들러형 전류소스; 및

   전원전압단으로 입력되는 전원전압이 증가하더라도 상기 기준전압이 일정한 전압 레벨을 유지하도록 하기 위해 상기 전원전압단과 상기 전류원 사이에 접속되어 턴-온에 따른 시간 지연없이 상기 전원전압을 상기 전류원으로 제공하는 기준전압레벨 제어수단

   을 포함하는 기준전압 발생 장치.
2. 제 1 항에 있어서,

   상기 기준전압레벨 제어수단은,

   상기 전원전압단의 전압 레벨을 일정 레벨로 전압 강하시켜 상기 전류원에 제공하기 위해 저항 소자로 이루어진 것을 특징으로 하는 기준전압 발생 장치.
3. 제 2 항에 있어서,

   상기 전류원은,

   두 개의 PMOS 트랜지스터가 전류미러 형태로 접속된 것을 포함하는 것을 특징으로 하는 기준전압 발생장치.
4. 다이오드 접속된 제1PMOS 트랜지스터;

   상기 제1PMOS 트랜지스터와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터;

   상기 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터;

   상기 제1NMOS 트랜지스터와 게이트가 접속되어 전류미러를 이루고, 상기 제1PMOS 트랜지스터의 드레인에 자신의 드레인이 접속된 제2NMOS 트랜지스터;

   상기 제2NMOS 트랜지스터의 소스와 상기 접지전압단 사이에 접속된 제1저항 소자;

   전원전압단과 상기 제1PMOS 트랜지스터의 소스 사이에 접속된 제2저항 소자; 및

   상기 전원전압단과 상기 제2PMOS 트랜지스터의 소스 사이에 접속된 제3저항 소자

   를 포함하는 기준전압 발생 장치.
5. 다이오드 접속된 제1PMOS 트랜지스터;

   상기 제1PMOS 트랜지스터와 전류미러를 이루며, 드레인이 출력단에 접속된 제2PMOS 트랜지스터;

   상기 출력단에 게이트와 드레인이 공통 접속되고, 소스가 접지전압단에 접속된 제1NMOS 트랜지스터;

   상기 제1NMOS 트랜지스터와 게이트가 접속되어 전류미러를 이루고, 상기 제1PMOS 트랜지스터의 드레인에 자신의 드레인이 접속된 제2NMOS 트랜지스터;

   상기 제2NMOS 트랜지스터의 소스와 상기 접지전압단 사이에 접속된 저항 소자;

   전원전압단과 상기 제1PMOS 트랜지스터의 소스 사이에 접속되고, 게이트가 상기 제2NMOS 트랜지스터의 드레인에 접속된 제3PMOS 트랜지스터; 및

   상기 전원전압단과 상기 제2PMOS 트랜지스터의 소스 사이에 접속되고, 상기 제3PMOS 트랜지스터와 게이트가 공통으로 접속된 제4PMOS 트랜지스터

   를 포함하는 기준전압 발생 장치.

Images