KR20030029029A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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이시까와겐스께
사이또다쯔유끼
미야우찌마사노리
사이또도시오
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체 기판 상의 제1층 배선 상에 형성된 층간 절연막 TH2 내에 배선 홈 및 컨택트 홀을 형성한 후, 이들 내부에 배리어막 PM을, 컨택트 홀의 바닥부의 전체 둘레에 걸쳐 컨택트 홀의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성하고, 이 배리어막 상에 구리막을 형성한 후, CMP법으로 연마함으로써 제2층 배선과 접속부(플러그)를 형성한다. 그 결과, 접속부(플러그)를 통해 제2층 배선으로부터 제1층 배선으로 흐르는 전류의 기하학적인 최단 경로와, 전기적으로 저항이 최소가 되는 배리어막의 얇은 부분이 일치하지 않아, 전류 경로를 분산할 수가 있어, 전자의 집중을 방지할 수 있다.

Description

반도체 집적 회로 장치 및 그 제조 방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 배선 간의 접속부에 적용하기에 유효한 기술에 관한 것이다.
최근, 반도체 집적 회로 장치에서의 배선의 미세화 및 다층화에 수반하여, 예를 들면, 절연막 내에 홈을 형성하고, 도전성막을 홈 내부에 매립함으로써 배선 등을 형성하는, 소위 다마신 기술이 검토되고 있다.
이 다마신 기술에는, 배선용 홈과, 배선과 배선을 접속하는 접속부용 홈을 서로 다른 공정으로 매립하는 싱글 다마신법과, 배선용 홈과 접속부용 홈을 동시에 매립하는 듀얼 다마신법이 있다.
이들 홈 내에 매립되는 도전성막으로서 저항값이 작은 구리막 등이 이용되고 있다.
또한, 이 홈의 내부에는, 매립되는 도전성막을 구성하는 구리 등의 금속의 절연막 내로의 확산을 방지하기 위해서, 또한, 매립되는 도전성막과 절연막의 접착성을 향상시키기 위해서, 홈 내부에 예를 들면, 배리어 특성을 갖는 도전성막(이하, 「배리어막」이라 함)을 형성한다.
예를 들면, 닛케이 마이크로 디바이스(NIKKEI MICRODEVICES), 2000년 7월호, P.65∼66에는, 홀의 내벽에 기초막을 스퍼터법으로 형성할 때, 웨이퍼 주변부에서는 스퍼터 입자가 경사 방향으로 진행하기 때문에, 홀의 피복 특성이 열화한다는 문제점이 지적되어 있다.
본 발명자 들은, 다마신 기술을 이용하여 형성된 배선 등의 신뢰성의 향상에 대하여 검토하여, 다마신 배선의 신뢰성은, 홈의 내부의 배리어막의 형성 방법과 깊게 관련되어 있다는 사실을 발견하였다.
즉, 배리어막은, 매립되는 도전성막을 구성하는 구리 등의 금속의 절연막 내에의 확산의 방지를 위해, 또한, 매립되는 도전성막과 절연막의 접착성을 향상시키기 위해 충분한 막 두께가 필요하다.
한편, 배리어막의 커버리지(피복 특성)가 나쁜 경우에는, 홈의 바닥부나 측벽에서, 배리어막의 막 두께의 변동이 생긴다. 이것에 대응하기 위해, 배리어막을 전체적으로 두껍게 퇴적하면, 도전성막을 매립하기 위한 구멍의 어스펙트비가 커져, 도전성막의 매립 불량이 발생된다.
또한, 배리어막은, 홈 내부에 매립되는 도전성막보다 고저항이기 때문에, 배리어막을 필요 이상으로 두껍게 하면, 배선이나 접속부의 저항이 커져, 반도체 집적 회로 장치의 고속 동작을 방해한다.
한편, 이와 같이 배리어막은, 일정한 막 두께 이하일 필요가 있지만, 그 막두께의 변동에 의해, 배리어막에 얇은 부분이 존재하면, 이러한 부분의 저항값이 작아지기 때문에, 전류 경로로 된다. 특히, 컨택트 홀부에서, 전류 경로의 최단 거리와 이러한 부분이 일치하면, 전자가 집중된다. 그 결과, 이러한 부분의 금속 원자가 전자에 의해 끌리는, 소위, 일렉트로 마이그레이션이 생긴다. 그 결과, 금속 원자가 이동한 부분에 보이드가 생겨, 접속 불량이나 단선을 야기한다.
본 발명의 목적은, 배선과 배선을 접속하는 접속부의 구조를 최적화함으로써 배선의 일렉트로 마이그레이션 특성을 향상시키는 것에 있다.
또한, 본 발명의 다른 목적은, 배선과 배선을 접속하는 접속부의 배리어막의 구조를 최적화함으로써 반도체 집적 회로 장치의 특성을 향상시키는 것에 있다.
본 발명의 목적 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
도 1은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 2는 본 발명의 제1 실시예인 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 3은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 4는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 5는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 6은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 7은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 단면도.
도 10은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 11은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 12는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 13은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 14는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 15는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 16은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 17은 본 발명의 제1 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 단면도.
도 18은 본 발명의 제1 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 단면도.
도 19는 본 발명의 제1 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 단면도.
도 20의 (a)는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 21의 (a)는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 22의 (a)는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 23의 (a)는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 24의 (a)는 본 발명의 제1 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 25의 (a)는 본 발명의 제1 실시예의 반도체 집적 회로 장치를 도시한 기판의 주요부 평면도이며, (b)는 주요부 단면도.
도 26은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 27은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 장치를 개략적으로 도시한 도면.
도 28은 본 발명의 제1 실시예의 효과를 설명하기 위한 도면.
도 29는 본 발명의 제1 실시예의 효과를 설명하기 위한 도면.
도 30은 본 발명의 제1 실시예의 효과를 설명하기 위한 도면.
도 31은 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 32는 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 33은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 34는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 35는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 36은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 37은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 38은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 39는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 40은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 41은 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 42는 본 발명의 제2 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 43은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 44는 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 45는 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 46은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 평면도.
도 47은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 48은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 49는 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 50은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 51은 본 발명의 제3 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도.
도 52는 본 발명의 제3 실시예의 효과를 설명하기 위한 반도체 집적 회로 장치의 기판의 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리 영역
3 : p형 웰
4 : n형 웰
7 : 산화 실리콘막
8 : 게이트 절연막
9 : 게이트 전극
9a : 다결정 실리콘막
9c : W막
10 : 질화 실리콘막
11 : n-형 반도체 영역
12 : p-형 반도체 영역
13 : 측벽 스페이서
14 : n+형 반도체 영역
15 : p+형 반도체 영역
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 본 발명의 반도체 집적 회로 장치는, 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과, 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하고 있는 제1 도전성막과, 상기 제1 도전성막 상에서, 상기 구멍의 내부에 매립된 제2 도전성막을 포함하는 것이다.
(2) 본 발명의 반도체 집적 회로 장치는, 반도체 기판 상에 형성된 절연막내에 형성된 구멍과, 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 막 두께 A보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작은 제1 도전성막과, 상기 제1 도전성막 상에서, 상기 구멍의 내부에 매립된 제2 도전성막을 포함하는 것이다.
(3) 본 발명의 반도체 집적 회로 장치는, 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과, 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향해 내린 수선에 대응하는 부위보다도, 상기 구멍의 바닥부의 중앙부의 저항이 낮은 제1 도전성막과, 상기 제1 도전성막 상에서, 상기 구멍의 내부에 매립된 제2 도전성막을 포함하는 것이다.
(4) 본 발명의 반도체 집적 회로 장치는, 반도체 기판 상에 형성된 제1 배선과, 상기 제1 배선 상에 형성된 절연막 내의 구멍으로서 바닥부에 상기 제1 배선이 노출되어 있는 구멍과, 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막과, 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막과, 상기 제2 도전성막 상에 형성된 제2 배선을 포함하고, 상기 제1 배선으로부터 제1 도전성막 및 제2 도전성막을 통해 상기 제2 배선에 도달하는 최단 경로가 상기 제1 도전성막을 횡단하는 부위는, 상기 제1 도전성막의 최소 저항 부위가 아니다.
(5) 본 발명의 반도체 집적 회로 장치는, 반도체 기판 상에 형성된 제1 배선과, 상기 제1 배선 상에 형성된 절연막과, 상기 제1 배선 및 상기 절연막 내에 형성된 구멍으로서 바닥부가 상기 제1 배선의 표면보다 깊은 위치에 위치하는 구멍과, 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 제1 배선의 표면과 접하는 구멍의 측벽부의 막 두께 E가 상기 구멍의 바닥부의 중앙부의 막 두께 B보다 큰 제1 도전성막과, 상기 제1 도전성막 상에서, 상기 구멍의 내부에 매립된 제2 도전성막을 포함하는 것이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전 도면에서, 동일한 부분에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
[제1 실시예]
본 발명의 실시예의 반도체 집적 회로 장치를 그 제조 방법에 따라서 설명한다. 도 1 내지 도 18, 도 20 내지 도 26, 도 31 및 도 32는, 본 발명의 제1 실시예의 반도체 집적 회로 장치의 제조 방법을 도시한 기판의 주요부 단면도 혹은 주요부 평면도이다.
먼저, 도 1에 도시한 바와 같이, 예를 들면, 반도체 소자의 일례로서 n채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor) Qn 및 p채널형 MISFET Qp을 형성한다.
이들 MISFET 형성 프로세스의 일례를 이하에 설명한다.
먼저, 예를 들면 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 에칭함으로써 홈을 형성하고, 홈의 내부에 절연막으로서 예를 들면 산화 실리콘막(7)을 매립함으로써 소자 분리 영역(2)을 형성한다. 소자 분리 영역(2)에 의해,MISFET이 형성되는 활성 영역이 규정된다.
다음에, 예를 들면 반도체 기판(이하, 간단히「기판」이라 함)(1)에 p형 불순물 및 n형 불순물을 이온 주입한 후, 열 처리에 의해 불순물을 확산시킴으로써, p형 웰(3) 및 n형 웰(4)을 형성하고, 그 후, 예를 들면 열 산화함으로써, p형 웰(3) 및 n형 웰(4)의 각각의 표면에 청정한 게이트 절연막(8)을 형성한다.
다음에, 게이트 절연막(8)의 상부에, 예를 들면 도전성막으로서, 인(P)을 도핑한 저저항 다결정 실리콘막(9a), 얇은 WN(질화 텅스텐)막(도시 생략) 및 W(텅스텐)막(9c)을 순차적으로 퇴적하고, 그 상부에 절연막으로서 예를 들면 질화실리콘막(10)을 퇴적한다.
다음에, 예를 들면, 질화실리콘막(10)을 드라이 에칭 기술 등을 이용하여 에칭함으로써, 게이트 전극을 형성하는 영역에 질화실리콘막(10)을 남기고, 질화실리콘막(10)을 마스크로 하여 W막(9c), WN막(도시 생략) 및 다결정 실리콘막(9a)을 드라이 에칭 기술 등을 이용하여 에칭한다. 이에 따라, 다결정 실리콘막(9a), WN막(도시 생략) 및 W막(9c)으로 이루어지는 게이트 전극(9)이 형성된다.
다음에, 게이트 전극(9)의 양측의 p형 웰(3)에 n형 불순물을 이온 주입함으로써 n-형 반도체 영역(11)을 형성하고, n형 웰(4)에 p형 불순물을 이온 주입함으로써 p-형 반도체 영역(12)을 형성한다.
다음에, 기판(1) 상에 절연막으로서 예를 들면 질화실리콘막을 퇴적한 후, 이방적으로 에칭함으로써, 게이트 전극(9)의 측벽에 측벽 스페이서(13)를 형성한다.
다음에, p형 웰(3)에 n형 불순물을 이온 주입함으로써 n-형 반도체 영역(11)보다도 불순물 농도가 높은 n+형 반도체 영역(14)(소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물을 이온 주입함으로써 p-형 반도체 영역(12)보다도 불순물 농도가 높은 p+형 반도체 영역(15)(소스, 드레인)을 형성한다.
여기까지의 공정으로, LDD(Lightly Doped Drain) 구조의 소스, 드레인을 구비한 n채널형 MISFET Qn 및 p채널형 MISFET Qp이 형성된다.
이 후, MISFET Qn 및 Qp과 전기적으로 접속되는 배선을 형성하며, 이하, 그 공정에 대하여 설명한다.
먼저, 도 1에 도시한 바와 같이 MISFET Qn 및 Qp 상에, 절연막으로서 예를 들면 산화 실리콘막을 CVD(Chemical Vapor deposition)법으로 퇴적한 후, 예를 들면 산화 실리콘막의 표면을 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법으로 연마하여 그 표면을 평탄화함으로써 층간 절연막 TH1을 형성한다.
다음에, 예를 들면 층간 절연막 TH1 상에 포토레지스트막(도시 생략, 이하 간단히「레지스트막」이라 함)을 형성하고, 이 레지스트막을 마스크에 층간 절연막 TH1을 에칭함으로써 반도체 기판(1) 주면의 n+형 반도체 영역(14) 및 p+형 반도체 영역(15) 상에 컨택트 홀 C1을 형성한다.
계속해서, 예를 들면 컨택트 홀 C1 내를 포함하는 층간 절연막 TH1 상에, 도전성막으로서 예를 들면, 텅스텐(W)막을 CVD법으로 퇴적하고, 이 텅스텐막을 층간 절연막 TH1이 노출할 때까지 CMP법으로 연마함으로써 컨택트 홀 C1 내에 플러그 P1를 형성한다. 또, 플러그 P1를, 예를 들면 질화 티탄(TiN)막, 티탄(Ti)막 등의 단층막 또는 이들의 적층막으로 이루어지는 배리어막과 텅스텐막의 적층 구조로 하여도 된다.
계속해서, 도 2에 도시한 바와 같이, 층간 절연막 TH1 및 플러그 P1 상에, 절연막으로서 예를 들면 에칭 스토퍼막인 질화실리콘막 H1a 및 산화 실리콘막 H1b을 CVD법으로 순차적으로 퇴적하고, 이들 막으로 이루어지는 배선 홈용 절연막 H1을 형성한다. 계속해서, 제1층 배선 형성 예정 영역의 배선 홈용 절연막 H1을 에칭함으로써 배선 홈 HM1을 형성한다. 또, 산화 실리콘막 H1b 대신에, 저유전률의 절연막으로서 불소(F)를 함유하는 산화 실리콘막을 이용하여도 된다. 또한, 다른 저유전률의 절연막이나 도포계 절연막을 이용하여도 된다. 또한, 질화실리콘막 H1a은, 상기 에칭 시의 에칭 스토퍼로서 이용된다.
다음에, 배선 홈 HM1 내를 포함하는 배선 홈용 절연막 H1 상에, 예를 들면 질화 티탄으로 이루어지는 배리어막 M1a을 스퍼터법으로 퇴적한다. 계속해서, 배리어막 M1a 상에, 도전성막으로서 예를 들면 구리막 M1b를, 예를 들면 전해 도금법으로 형성한다. 또, 구리막 Mlb을 전계 도금법으로 형성하기 전에, 전계 도금용 시드막으로서 예를 들면 얇은 구리막을 스퍼터법 혹은 CVD법으로 형성하여도 된다.
다음에, 구리막 M1b에 열 처리를 실시한 후, 배선 홈 HM1 외부의 구리막 M1b및 배리어막 M1a을 CMP법으로 제거함으로써 구리막 M1b 및 배리어막 M1a으로 이루어지는 제1층 배선 M1을 형성한다.
다음에, 도 3에 도시한 바와 같이 제1층 배선 M1 상에, 예를 들면 절연막으로서 질화실리콘막 TH2a, 산화 실리콘막 TH2b, 질화실리콘막 TH2c 및 산화 실리콘막 TH2d를 CVD법으로 순차적으로 퇴적함으로써 층간 절연막 TH2을 형성한다. 이들 막 중, 질화실리콘막 TH2a는, 제1층 배선 M1을 구성하는 구리의 확산을 방지하는 기능을 갖는다. 또한, 질화실리콘막 TH2a은, 구리의 확산을 방지하는 기능을 갖고 있으면 질화실리콘막 이외의 절연막을 이용하여도 된다. 또한, 질화실리콘막 TH2a은, 후술하는 컨택트 홀 C2을 형성할 때의 에칭 스토퍼로서 이용된다. 또한, 질화실리콘막 TH2c은, 후술하는 배선 홈 HM2을 형성할 때의 에칭 스토퍼로서 이용된다.
계속해서, 층간 절연막 TH2 상에, 제2층 배선 형성 예정 영역 상에 개구된 레지스트막(도시 생략)을 형성하고, 이 레지스트막을 마스크로, 층간 절연막 TH2 중, 산화 실리콘막 TH2d 및 질화실리콘막 TH2c을 에칭함으로써, 배선 홈 HM2을 형성한다.
계속해서, 배선 홈 HM2 내를 포함하는 층간 절연막 TH2 상에, 제1 레지스트막(도시 생략)을 퇴적하고, 에치백함으로써 배선 홈 HM2을 제1 레지스트막으로 매립한다. 또한, 제1 레지스트막 상에 제1층 배선과 제2층 배선의 접속 영역에 개구된 제2 레지스트막(도시 생략)을 형성하고, 이 제2 레지스트막을 마스크로, 제1 레지스트막, 산화 실리콘막 TH2b 및 질화실리콘막 TH2a을 에칭함으로써, 컨택트 홀(구멍) C2을 형성한다.
또, 여기서는, 배선 홈 HM2을 형성한 후, 컨택트 홀 C2을 형성하였지만, 제1층 배선과 제2층 배선의 접속 영역의 질화실리콘막 TH2a, 산화 실리콘막 TH2b, 질화실리콘막 TH2c 및 산화 실리콘막 TH2d을 에칭함으로써 컨택트 홀 C2을 형성한 후, 제2층 배선 형성 예정 영역의 산화 실리콘막 TH2d 및 질화실리콘막 TH2c을 에칭함으로써 배선 홈 HM2을 형성하여도 된다.
계속해서, 도 4에 도시한 바와 같이, 이 컨택트 홀 C2 및 배선 홈 HM2 내를 포함하는 층간 절연막 TH2 상에, 예를 들면 티탄(Ti)막 등, 이하에 도시한 고융점 금속을 퇴적함으로써 배리어막 PM2a을 형성한다. 즉, 티탄 외에, 탄탈(Ta), 질화 탄탈(TaN), 질화티탄(TiN), 텅스텐(W), 질화텅스텐, 질화티탄실리사이드 및 질화텅스텐실리사이드 중 적어도 하나, 혹은 이들의 합금, 또는 이들 막을 복수 적층한 적층막을 이용하여도 된다.
이 때, 배리어막 PM2a을 이하에 도시한 구조가 되도록 형성한다.
도 5 및 도 7은, 도 4의 3개의 컨택트 홀 C2 중 우측에 위치하는 컨택트 홀 C2의 근방의 확대도이다. 또한, 도 6은 도 5 및 도 7에 도시한 기판의 주요부 평면도이고, 도 5는 도 6의 A-A 단면에, 도 7은 도 6의 B-B 단면에 대응한다. 또, 본 실시예에서, 특별히 한정되지 않지만, 배선 홈 HM2의 폭은, 배선 홈 HM1의 폭과 실질적으로 같게 구성되지만, 도 6에서 도면을 보기 쉽게 하기 위해서 배선 홈 HM1의 폭을 배선 홈 HM2의 폭보다도 작게 도시하고 있다.
도 5 및 도 7 등에 도시한 바와 같이, 배리어막 PM2a은, 배선 홈 HM2이나 컨택트 홀 C2의 바닥부 및 측벽을 따라서 형성된다.
이 때, 컨택트 홀 C2 내에서는, 그 바닥부의 배리어막 PM2a이, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성한다. 또한, 컨택트 홀 C2 내의 바닥부의 배리어막 PM2a을, 컨택트 홀 C2의 바닥부의 전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께를 증가시키도록 구성한다. 여기서, 도 7의 컨택트 홀 C2의 바닥부의 부분 확대도인 도 8에 도시한 바와 같이, 컨택트 홀 C2 바닥부의 중앙부 상의 배리어막의 막 두께를 B로 하면, 컨택트 홀 C2의 바닥부의 막 두께로서, 그 측벽 방향의 단부의 막 두께 A를 이 막 두께 B보다 크게 한다(A≥B). 또한, 그 측벽 바닥부의 막 두께 C를 이 막 두께 B보다 크게 한다(C≥B).
이 때, 막 두께 B나 컨택트 홀 C2의 측벽 상의 배리어막의 막 두께 D는, 배리어 특성을 확보할 수 있는 최소한의 막 두께 이상으로 한다. 또, 컨택트 홀 C2의 바닥부의 배리어막 PM2a 아래에는, 제1층 배선 M1이 형성되어 있기 때문에, 이러한 부분의 배리어막 PM2a에 대해서는, 배리어 특성을 확보하는 데에 충분한 막 두께가 아니어도 되지만, 도 9에 도시한 바와 같이, 마스크 어긋남 등에 의해 제1층 배선 M1과, 컨택트 홀 C2의 위치가 어긋나는 경우가 있기 때문에, 막 두께 B는 배리어 특성을 확보할 수 있는 최소한의 막 두께 이상인 것이 바람직하다. 또, 도 9의 PM2b 및 PM2c은, 배리어막 PM2a 상의 구리막(이들 경계는 도면 내에서는 생략되어 있음)을 도시한다. 또한, TH3a 및 TH3b는, 상기 구리막(PM2b, PM2c) 상의 절연막을 나타낸다.
계속해서, 도 10에 도시한 바와 같이, 예를 들면 배리어막 PM2a 상에 전계도금용 시드막으로서 구리막 PM2b을 스퍼터법 혹은 CVD법으로 형성한 후, 예를 들면 구리막 PM2b 상에 도전성막으로서 구리막 PM2c을 전계 도금법으로 형성한다.
계속해서, 구리막 PM2b, PM2c에 열 처리를 실시한 후, 도 11에 도시한 바와 같이, 배선 홈 HM2 및 컨택트 홀 C2 외부의 구리막 PM2b, PM2c 및 배리어막 PM2a을 CMP법으로 제거함으로써 제2층 배선 M2 및 제1층 배선과 제2층 배선의 접속부(플러그) P2를 형성한다. 도 12 및 도 13은, 도 11의 컨택트 홀 C2 근방의 확대도이다. 이 도 12 및 도 13은 각각, 상술한 도 6의 A-A 단면부 및 B-B 단면부에 대응한다.
여기서, 제2층 배선 M2, 접속부(플러그) P2 및 제1층 배선 M1의 구조에 대하여 정리해 둔다.
먼저, 제2층 배선 M2 및 접속부(플러그) P2는, 구리막 PM2b, PM2c 및 배리어막 PM2a으로 이루어진다. 제2층 배선 M2은, 도 12에 도시한 바와 같이, 접속부(플러그) P2를 기점으로 하여 좌측으로 연장되어 있으며, 제1층 배선 M1은 접속부(플러그) P2를 기점으로 하여 우측으로 연장되어 있다.
또한, 상술한 바와 같이, 컨택트 홀 C2 바닥부의 배리어막 PM2a은, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하고 있다. 다시 말하면, 배리어막 PM2a은, 컨택트 홀 C2의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖고 있다. 또한, 도 13의 컨택트 홀 C2의 바닥부의 부분 확대도인 도 14에 도시한 바와 같이, 컨택트 홀 C2 바닥부의 중앙부 상의 배리어막 PM2a의 막 두께 B는, 컨택트 홀 C2의 바닥부의 막 두께이고, 그 측벽 방향의 단부의 막 두께 A보다 크다(A≥B). 이 막 두께 A는, 예를 들면, 컨택트 홀 C2 바닥부의 코너부로부터 배리어막 PM2a의 표면까지의 최단 거리 L의 단부로부터 컨택트 홀 C2의 바닥부를 향하여 수선을 내림으로써 얻어진다.
또, 실제의 배리어막의 표면은, 도 15에 도시한 바와 같이, 컨택트 홀 C2의 바닥부의 코너부에서 곡면으로 되어 있다. 또한, 도 16에 도시한 바와 같이, 컨택트 홀 C2의 코너부가 곡면으로 되어 있는 경우에는, 컨택트 홀 C2의 측부의 연장선과 바닥부의 연장선의 교점을 기점으로 함으로써, 상술한 최단 거리 L을 구할 수 있다.
이러한 접속부(플러그) P2를 통하여, 제2층 배선 M2으로부터 제1층 배선 M1으로 전류(i)가 흐르는 경우, 전자(e)는, 도 17에 도시한 바와 같이, 접속부(플러그) P2의 우측 아래로부터 좌측 위에 이르는 루트 Ru1를 경유하여 흐른다. 이것은, 이 경로가 기하학적인 최단 루트로 되기 때문이다. 또한, 전자(e)는, 도 18에 도시한 바와 같이, 접속부(플러그) P2의 중앙부를 통해 제1층 배선 M1으로 흐른다(루트 Ru2). 이것은, 배리어막 PM2a의 얇은 부분이 전기적으로 저항이 최소로 되기 때문이다.
이와 같이, 본 실시예에 따르면, 제2층 배선 M2으로부터 제1층 배선 M1으로의 기하학적인 전류의 최단 경로(루트 Ru1)와, 전기적으로 저항이 최소로 되는 배리어막 PM2a의 얇은 부분이 일치하지 않기 때문에, 전류 경로를 분산할 수 있다. 따라서, 전자(e)의 집중이 발생하기 어렵게 되어, 일렉트로 마이그레이션 특성을 향상시킬 수 있다.
즉, 도 19에 도시한 바와 같이, 배리어막 PM2a'의 성막 시에는, 컨택트 홀C2의 내부에서, 그 막 두께에 변동이 생기고, 특히, 스퍼터법으로 성막한 경우에는 그 변동이 크다. 이것은, 컨택트 홀 C2이 웨이퍼의 어디에 존재하는지에 따라서, 타깃으로부터 비산하는 스퍼터 입자(이 경우, Ti 입자)의 유입 방법이 다르기 때문이다.
예를 들면, 웨이퍼의 좌단에 컨택트 홀이 있는 경우에는, 도 19에 도시한 바와 같이, 컨택트 홀 C2의 좌측 측벽에 배리어막 PM2a'이 두껍게 형성되고, 우측 측벽에는 얇게 배리어막 PM2a'이 형성된다. 또한, 컨택트 홀 C2의 바닥부에서는, 좌측으로부터 우측에 걸쳐 그 막 두께가 서서히 작아져 간다. 이것은, 웨이퍼의 좌단에 있는 컨택트 홀에서는, 우측 방향으로부터 비산하여 오는 스퍼터 입자쪽이, 좌측 방향으로부터 비산하여 오는 스퍼터 입자보다 유입되기 쉽기 때문에, 우측 방향으로부터 비산하여 오는 스퍼터 입자와 대항하는 좌측 측벽이나 바닥부의 좌측에 배리어막 PM2a'이 두껍게 형성된다. 반대로, 웨이퍼의 우단에 컨택트 홀이 있는 경우에는, 컨택트 홀의 우측 측벽이나 바닥부의 우측에 배리어막이 두껍게 형성된다(상술한 닛케이 마이크로 디바이스(NIKKEI MICRODEVICES), 2000년 7월호, P.65의 도 1의 (a) 참조).
따라서, 도 19에 도시한 접속부(플러그) P2를 통하여 제2층 배선 M2으로부터 제1층 배선 M1에 전류가 흐르는 경우, 접속부(플러그) P2의 좌측 위로부터 우측 아래에 이르는 루트 Ru1를 경유하는 경로가 기하학적인 최단 루트로 되고, 또한, 접속부(플러그) P2의 우측 아래에 배리어막의 얇은 부분이 존재하기 때문에, 이러한 부분에 전자(e)의 집중이 생긴다. 이 때문에, 상기 부분을 통과하는 전자에 의해구리막을 구성하는 구리 원자가 끌리고, 이러한 부분을 기점으로, 구리막(PM2b, PM2c)과 배리어막 PM2a'의 계면에서 이들 막의 박리가 생긴다. 또한, 전류를 계속해서 흘리면, 구리의 유동이 커져, 보이드가 발생되고, 단선의 원인으로 된다. 이러한 도체를 흐르는 전자와 금속 이온의 운동량 교환에 의해 금속 원자가 이동하는 현상을 일렉트로 마이그레이션이라 한다.
이와 같이, 도 19에 도시한 배리어막 PM2a'의 형상에서는, 전류의 기하학적인 최단 루트 Ru1가, 배리어막의 얇은 부분(전기적으로 저항이 최소로 되는 부분)을 횡단하기 때문에, 일렉트로 마이그레이션 특성이 열화한다.
이것에 비하여, 본 실시예에서는, 컨택트 홀 C2의 바닥부의 배리어막 PM2a을, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성하였기때문에, 전류의 기하학적인 최단 루트 Ru1가, 배리어막의 얇은 부분(전기적으로 저항이 최소로 되는 부분)을 횡단하지 않고, 이러한 부분에의 전자의 집중을 방지할 수 있다. 그 결과, 일렉트로 마이그레이션 특성을 향상시킬 수 있다.
또한, 본 실시예에서는, 도 12 및 도 13 등에 도시한 바와 같이, 컨택트 홀 C2의 바닥부의 배리어막 PM2a을, 컨택트 홀 C2의 바닥부의 전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 구성하였기 때문에, 제2층 배선 M2에 대하여 제1층 배선 M1이 어떠한 방향으로 연장되어도, 상술한 효과를 얻을 수 있다.
즉, 도 20 내지 도 23에 도시한 바와 같이, 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴의 사이각은 여러 종류가 있다. 예를 들면, 도 20은, 사이각이 180°인 경우, 도 21은 0(360)°, 도 22는 90°, 도 23은 270°인 경우를 나타낸다. 이들 도 20 내지 도 23의 각각에서, 도면의 상부 (a)는 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴의 관계를 나타내는 평면도이고, 도면의 하부 (b)는 상기 평면도 (a)의 C-C 단면도이다.
따라서, 본 실시예와 같이, 컨택트 홀 C2의 바닥부의 전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 배리어막 PM2a의 막 두께를 증가시키면, 도 20 내지 도 23에 도시한 바와 같이, 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴의 사이각에 상관없이, 일렉트로 마이그레이션 특성을 향상시킬 수 있다. 물론, 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴이 이루는 각은, 도 20 내지 도 23에 도시한 경우에 한정되지 않고, 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴이 경사져 교차하는 경우에도 마찬가지다. 이것에 비하여, 도 19에 도시한 바와 같이, 컨택트 홀 C2의 좌측에만 배리어막 PM2a가 두껍게 형성되어 있는 경우에는, 도 24에 도시한 바와 같이, 제1층 배선의 (a1)∼(d1)의 연장 방향 중, 좌측 방향(b1) 이외의 방향(a1, c1, d1)에서 일렉트로 마이그레이션 특성이 열화한다. 또, 도 24는, 본 실시예의 효과를 알기 쉽게 설명하기 위한 도면으로서, 도 24에서, 도면의 상부 (a)는 제1층 배선 M1의 패턴을 도시한 평면도이고, 도면의 하부 (b)는 상기 평면도의 C-C 단면도이다.
또한, 본 실시예에 따르면, 도 25에 도시한 바와 같이, 제2층 배선 M2에 대하여 2개의 제1층 배선 M1이, 각각 도면에서의 (a1), (b1) 혹은 (c1), 및 (a2), (b2) 혹은 (c2)의 방향으로 연장되어 있는 경우에서도, 컨택트 홀 C2의 바닥부의전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께를 증가시키기때문에, 상술한 효과를 얻을 수 있다. 또, 도 25는, 본 실시예의 효과를 알기 쉽게 설명하기 위한 도면으로서, 도면의 상부 (a)는 제1층 배선 M1의 패턴과 제2층 배선 M2의 패턴의 관계를 도시한 평면도이고, 도면의 하부 (b)는 상기 평면도의 C-C 단면도이다.
또, 도 11에 도시한 n+형 반도체 영역(14)(소스, 드레인) 및 p+형 반도체 영역(15)(소스, 드레인)과 플러그 P1를 통해 접속되는 복수의 제1층 배선 M1에 대하여, 제2층 배선 M2을 도 26에 도시한 바와 같이 배치한 경우에도, 각 접속부(플러그) P2에서 일렉트로 마이그레이션 특성을 향상시킬 수 있다. 예를 들면, 도 11은 이 도 26의 D-D 단면에 대응한다.
한편, 상술한 바와 같이, 컨택트 홀 C2의 측벽 바닥부의 배리어막 PM2a 의 막 두께 C는, 바닥부의 중앙부의 막 두께 B보다 크다(도 8, 도 14 참조).
이 막 두께 C는, 예를 들면, 컨택트 홀 C2의 바닥부의 코너부로부터 배리어막 PM2a의 표면까지의 최단 거리 L의 단부로부터 컨택트 홀 C2의 측벽을 향하여 수선을 내림으로써 얻어진다.
또, 실제의 배리어막 표면은, 상술한 도 15에 도시한 바와 같이, 컨택트 홀의 바닥부 C2의 코너부에서 곡면으로 되어 있다. 또한, 도 16에 도시한 바와 같이, 컨택트 홀 C2의 코너부가 곡면으로 되어 있는 경우에는, 컨택트 홀 C2의 측부의 연장선과 바닥부의 연장선의 교점을 기점으로 함으로써, 상술한 최단 거리 L을구할 수 있다.
이와 같이, 막 두께 C를 막 두께 B보다 크게 함으로써, 컨택트 홀 C2의 형성시에, 막 두께 A 이하의 오버 에칭이 행해진 경우에도, 전자의 집중을 방지할 수 있다. 또, 이러한 효과에 대해서는, 제3 실시예에서 상세히 설명하기 때문에, 여기서의 설명은 생략한다.
다음에, 본 실시예에서 설명한, 배리어막 PM2a의 형성 공정, 막 두께 A 및 막 두께 B 등의 제어 방법의 일례에 대하여 설명한다.
도 27에, 배리어막 PM2a의 형성에 이용되는 이온 바이어스 스퍼터 장치(101)의 개략도를 도시한다. 도 27에 도시한 바와 같이, 도 3에 도시한 컨택트 홀 C2이 형성된 기판(1)(웨이퍼)은, 지지부 St에 의해 지지되고, 또한, 교류 전압 Ev이 인가되어 있다(바이어스되어 있다). 이 웨이퍼의 상부에는, 타깃 Ta(이 경우, Ti으로 이루어지는 플레이트)가 위치한다. 또한, 배리어막의 성막 시에는, 장치 내부는 감압 상태이며, 성막 시에는, 아르곤(Ar) 등의 방전용 가스가 주입된다. 이 아르곤 분위기 내에 전압을 인가하면, 글로 방전이 일어나, 플라즈마 내의 이온이 음극의 타깃 Ta에 부딪쳐 스퍼터 입자(이 경우 Ti 입자)를 튕겨낸다. 이 튕겨난 입자가, 웨이퍼 표면의 컨택트 홀 내에 퇴적함으로써 배리어막이 형성된다.
도 28은, 기판(1)에 인가하는 기판 바이어스[a. u.]를 변화시킨 경우의, 막 두께 B에 대한 막 두께 A의 비(A/B)이다. 도 28의 그래프 (a)에 도시한 바와 같이, 막 두께비(A/B)는 기판 바이어스가 커짐에 따라 커지고, 대개 2 이상이며, 막 두께비(A/B)는 1 이상으로 된다. 즉, A≥B로 된다. 또한, 점 b는 통상의 마그네트론 스퍼터로 성막한 경우의 막 두께비(A/B)를 나타낸다.
이 때, 퇴적 속도는 50㎚/min, 성막 압력은 0.1Pa 이하, 성막 온도는 실온으로부터 400℃의 범위인 것이 바람직하다. 또한, 도 28은, 배선 홈 HM2의 폭이 0.18㎛, 컨택트 홀 C2부의 어스펙트비(배선의 깊이와 접속부의 깊이의 합/접속부의 직경)가 2.8인 경우에 대하여 막 두께비를 구하였다.
이와 같이, 기판 바이어스를 제어함으로써 막 두께비(A/B)를 제어할 수가 있어, 본 실시예에서 설명한 막 두께비(A/B)가 1 이상이 되는 조건을 선택할 수 있다. 또한, 막 두께비(A/B)가 1 이상이 되는 조건은 배선이나 접속 구멍의 치수에 따라 다르다.
도 29는, 기판(1)에 인가하는 기판 바이어스[a. u.]를 변화시킨 경우의, 막 두께 B에 대한 막 두께 C의 비(C/B)이다. 도 29의 그래프 (c)에 도시한 바와 같이, 막 두께비(C/B)는 바이어스가 커짐에 따라 커져서, 대개 3 이상이며, 막 두께비(C/B)는 1 이상으로 된다. 즉, C≥B로 된다. 또한, 점 d는 통상의 마그네트론스퍼터로 성막한 경우의 막 두께비(C/B)를 나타낸다.
따라서, A≥B 또는 C≥B를 충족시키기 위해서는, 이 경우 3 이상의 기판 바이어스로 성막할 필요가 있다.
도 30은, 통상의 마그네트론 스퍼터로 성막하고, A≤B이고 또한 C≤B인 경우, 본 실시예에서 설명한 A≥B이고 또한 C≥B인 경우의 반도체 집적 회로 장치의 불량율(Cumulative failure[%])과 스트레스 시간(Stress time[a u.])의 관계를 나타낸 도면이다. 그래프 (f)는 A≤B이고 또한 C≤B인 경우를, 그래프 (g)는 A≥ B이고 또한 C≥B인 경우를 나타낸다. 여기서, 스트레스 시간(Stress time)은, 예를 들면, 반도체 집적 회로 장치를 고온 하에 두는 등, 악조건 하에 노출된 경우의 시간을 말한다. 도시한 바와 같이 본 실시예의 구성에 따르면, 일렉트로 마이그레이션 수명을 대개 1자릿수 개선할 수 있다.
다음에, 제2층 배선 M2 상에, 또한 상층의 배선(제3∼ 제5 배선)을 형성하는 공정에 대하여 설명한다.
먼저, 도 31에 도시한 바와 같이, 제2층 배선 M2 상에, 층간 절연막 TH2과 마찬가지로 층간 절연막 TH3(질화실리콘막 TH3a, 산화 실리콘막 TH3b, 질화실리콘막 TH3c 및 산화 실리콘막 TH3d)을 형성하고, 배선 홈 HM2 및 컨택트 홀 C2과 마찬가지로, 배선 홈 HM3 및 컨택트 홀 C3을 형성한다. 다음에, 배리어막 PM2a, 구리막 PM2b 및 PM2c과 마찬가지로, 배리어막 PM3a, 구리막 PM3b 및 PM3c을 형성하고, 열 처리를 실시한 후, CMP법으로 연마함으로써 제3층 배선 M3 및 제2층 배선과 제3층 배선의 접속부(플러그) P3를 형성한다. 즉, 컨택트 홀 C3 내에서의 배리어막 PM3a의 구조는, 배리어막 PM2a의 구조와 마찬가지로 구성된다. 즉, 컨택트 홀 C3 의 바닥부의 배리어막 PM3a을 컨택트 홀 C3의 바닥부의 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증대하도록 구성한다.
또한, 층간 절연막 TH4, TH5, 제4, 제5층 배선 M4, M5 및 접속부(플러그) P4, P5도, 층간 절연막 TH3, 제3층 배선 M3 및 접속부(플러그) P3와 각각 마찬가지 구조로 형성함으로써, 예를 들면, 도 32에 도시한 바와 같은, 5층의 배선을 형성한다. 즉, 제4층 배선 M4과 제3층 배선 M3을 접속하는 컨택트 홀 C4에서, 컨택트 홀C4의 바닥부의 배리어막 PM4a을, 컨택트 홀 C4의 바닥부의 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증대하도록 구성된다. 또한, 제5층 배선 M5과 제4층 배선 M4을 접속하는 컨택트 홀 C5에서, 컨택트 홀 C5의 바닥부의 배리어막 PM5a을, 컨택트 홀 C5의 바닥부의 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증대하도록 구성된다. 또, PM4b, PM5b는, PM3b, PM2b와 마찬가지의 구리막이며, PM4c, PM5c는, PM3c, PM2c와 마찬가지의 구리막이다.
계속해서, 제5층 배선 M5 상에, 구리 확산 방지막으로서 예를 들면 질화실리콘막을 퇴적한 후, 또한, 보호막으로서 산화 실리콘막과 질화실리콘막과의 적층막 PV을 퇴적한다.
또, 특별히 한정되지 않지만, 제2층 배선 M2 및 제4층 배선 M4은, 주로 X 방향으로 연장하도록 구성되며, 제3층 배선 M3 및 제5층 배선 M5은, 주로 X 방향에 수직 방향으로 연장하도록 구성된다. 또한, 제1층 배선 M1으로부터 제5층 배선 M5을 이용하여 MISFET Qn, Qp 사이가 결선되고, 예를 들면, 마이크로 프로세서 등의 논리 회로가 구성된다.
또, 본 실시예에서는, 제1층 배선을 구리막 M1b 등으로 형성하였지만, 제1층 배선으로서 구리 합금(구리 외에, 마그네슘(Mg), 은(Ag), 백금(Pt), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등을 함유하는 합금), 은 또는 은 합금, 금(Au) 또는 금 합금, 알루미늄 또는 알루미늄 합금(알루미늄 외에, 실리콘(Si), 구리, 니오븀(Nb), 티탄 등을 포함함) 등을 주 재료로 이용하여도 된다. 또한, 본 실시예에서는, 제1층 배선 M1을 다마신법으로 형성하였지만, 층간 절연막 TH1 상에, 전술한 재료를 퇴적한 후, 드라이 에칭법 등을 이용하여 원하는 형상으로 패터닝함으로써 형성하여도 된다.
[제2 실시예]
제1 실시예에서는, 듀얼 다마신법을 이용하여 제2층 배선 M2 및 접속부(플러그) P2를 형성하였지만, 이하에 도시한 바와 같이, 싱글 다마신법을 이용하여 이들 부분을 형성하여도 된다. 이하에, 본 발명의 실시예인 반도체 집적 회로 장치를 그 제조 방법에 따라서 설명한다. 도 33 내지 도 42는, 본 발명의 제2 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 기판의 주요부 단면도와 주요부 평면도이다. 또, 제1층 배선 M1 형성 공정까지는, 도 1 및 도 2를 참조하면서 설명한 제1 실시예의 경우와 마찬가지이기 때문에 그 설명은 생략한다.
다음에, 도 33에 도시한 바와 같이 제1층 배선 M1및 배선 홈용 절연막 H1 상에, 절연막으로서 질화실리콘막 TH2a, 산화 실리콘막 TH2b를 CVD법으로 순차적으로 퇴적함으로써 층간 절연막 TH22을 형성한다. 이들 막 중, 질화실리콘막 TH2a은 제1층 배선 M1을 구성하는 구리의 확산을 방지하는 기능을 갖는다. 또한, 후술하는 컨택트 홀 C2을 형성할 때의 에칭 스토퍼로서 이용된다.
계속해서, 층간 절연막 TH22 상에 접속부(플러그) 형성 예정 영역 상에 개구된 레지스트막(도시 생략)을 형성하고, 이 레지스트막을 마스크로, 층간 절연막 TH22(질화실리콘막 TH2a, 산화 실리콘막 TH2b)을 에칭함으로써, 컨택트 홀 C2을 형성한다.
계속해서, 제1 실시예에서 설명한 배리어막 PM2a과 마찬가지로 하여, 배리어막 P2a을 형성한다.
즉, 도 34 및 도 35에 도시한 바와 같이, 이 컨택트 홀 C2 내를 포함하는 층간 절연막 TH22 상에, 예를 들면 Ti(티탄)막 등의 고융점 금속을 퇴적함으로써 배리어막 P2a을 형성한다. 이 때, 컨택트 홀 C2 내에서는, 그 바닥부의 배리어막 P2a이, 컨택트 홀 C2의 바닥부 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성한다(제1 실시예의 도 5 내지 도 7 참조). 여기서, 컨택트 홀 C2의 바닥부의 중앙부 상의 배리어막의 막 두께를 B로 하면, 컨택트 홀 C2의 바닥부의 막 두께로서, 그 측벽 방향의 단부의 막 두께 A를, 막 두께 B보다 크게 한다(A≥B). 또한, 그 측벽 바닥부의 막 두께 C를 막 두께 B보다 크게 한다(C≥B). 도 34는, 도 33의 컨택트 홀 C2 중 우측의 컨택트 홀 C2 근방의 확대도이다. 또, 도 35는 도 34의 컨택트 홀 C2의 바닥부의 부분 확대도이다.
계속해서, 도 36에 도시한 바와 같이, 배리어막 P2a 상에 전계 도금용 시드막으로서 예를 들면 구리막 P2b을, 스퍼터법 혹은 CVD법으로 형성한 후, 이 구리막 P2b 상에 도전성막으로서 예를 들면 구리막 P2c을 전계 도금법으로 형성한다.
계속해서, 구리막 P2b, P2c에 열 처리를 실시한 후, 도 37에 도시한 바와 같이, 컨택트 홀 C2 외부의 구리막 P2b, P2c 및 배리어막 P2a을 CMP법으로 제거함으로써 제1층 배선 M1과 제2층 배선 M2의 접속부(플러그) P2를 형성한다. 도 38 및 도 40에, 도 37의 3개의 컨택트 홀 C2 중 우측의 컨택트 홀 C2 근방의 확대도를 도시한다. 또한, 도 39에, 도 38 및 도 40에 도시한 기판의 주요부 평면도를 도시한다. 도 38은 도 39의 A-A 단면에 대응하고, 도 40은 도 39의 B-B 단면에 대응한다. 도시한 바와 같이 접속부(플러그) P2의 구성은, 제1 실시예에서 설명한 접속부(플러그) P2와 마찬가지이다.
계속해서, 도 41에 도시한 바와 같이 층간 절연막 TH22 및 플러그 P2 상에, 절연막으로서 질화실리콘막 TH2c 및 산화 실리콘막 TH2d를 CVD법으로 순차적으로 퇴적함으로써 배선 홈용 절연막 H22을 형성한다. 이들 막 중, 질화실리콘막 TH2c은, 후술하는 배선 홈 HM2을 형성할 때의 에칭 스토퍼로서 이용된다.
계속해서, 배선 홈용 절연막 H22 상에 제2층 배선 형성 예정 영역 상에 개구된 레지스트막(도시 생략)을 형성하고, 이 레지스트막을 마스크로, 배선 홈용 절연막 H22(산화 실리콘막 TH2d 및 질화실리콘막 TH2c)을 에칭함으로써, 배선 홈 HM2을 형성한다.
계속해서, 배선 홈 HM2 내를 포함하는 층간 절연막 TH2 상에, 예를 들면 Ti(티탄)막 등의 고융점 금속을 퇴적함으로써 배리어막 M2a을 형성한다.
계속해서, 배리어막 M2a 상에 전계 도금용의 시드막으로서 예를 들면 구리막 M2b을, 스퍼터법 혹은 CVD법으로 형성한 후, 이 구리막 M2b 상에 도전성막으로서 예를 들면 구리막 M2c을 전계 도금법으로 형성한다.
계속해서, 구리막 M2b, M2c에 열 처리를 실시한 후, 배선 홈 HM2 외부의 구리막 M2b, M2c 및 배리어막 M2a을 CMP법으로 제거함으로써 제2층 배선 M2을 형성한다.
이후, 층간 절연막(TH23∼TH25), 접속부(P3∼P5), 배선 홈용절연막(H23∼H25) 및 배선(M3∼M5)의 형성을 반복함으로써 도 42에 도시한 바와 같은 5층의 배선을 형성한다. 이들은, 층간 절연막 TH2, 접속부(플러그) P2, 배선 홈용 절연막 H22 및 제2층 배선 M2과 마찬가지로 형성한다.
또한, 제5층 배선 M5의 상부에는, 제1 실시예와 마찬가지로, 구리 확산 방지막으로서 예를 들면 질화실리콘막을 퇴적한 후, 또한, 보호막으로서 산화 실리콘막과 질화실리콘막의 적층막 PV을 퇴적한다. 이에 따라, 제1 실시예와 마찬가지로, 컨택트 홀 C3, C4 및 C5의 각각에서, 컨택트 홀 바닥부의 배리어막 P3a, P4a, P5a을 컨택트 홀의 바닥부의 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증대하도록 구성된다.
이와 같이, 본 실시예에 따르면, 제1 실시예에서 설명한 바와 같이, 컨택트 홀 C2의 바닥부의 배리어막 P2a을, 컨택트 홀 C2의 바닥부의 전체 둘레에 걸쳐 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성하였기 때문에 제2층 배선 M2으로부터 제1층 배선 M1으로의 전류의 기하학적인 최단 루트가, 배리어막의 얇은 부분(전기적으로 저항이 최소가 되는 부분)을 횡단하지 않고, 이러한 부분에의 전자의 집중을 방지할 수 있다. 그 결과, 일렉트로 마이그레이션 특성을 향상시킬 수 있다.
또한, 막 두께 C를 막 두께 B보다 크게 함으로써, 컨택트 홀 C2의 형성의 때, 막 두께 A 이하의 오버 에칭이 행해진 경우에도, 전자의 집중을 방지할 수 있다.
[제3 실시예]
본 발명의 실시예인 반도체 집적 회로 장치를 그 제조 방법에 따라서 설명한다. 도 43 내지 도 51은, 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 방법을 설명하는 기판의 주요부 단면도와 주요부 평면도이다. 또, 제1층 배선 M1 형성 공정까지는, 도 1 및 도 2를 참조하여 설명한 제1 실시예의 경우와 마찬가지이기 때문에 그 설명을 생략한다.
먼저, 도 43에 도시한 바와 같이 제1층 배선 M1및 배선 홈용 절연막 H1 상에, 절연막으로서 질화실리콘막 TH2a, 산화 실리콘막 TH2b, 질화실리콘막 TH2c 및 산화 실리콘막 TH2d를 CVD법으로 순차적으로 퇴적함으로써 층간 절연막 TH2을 형성한다. 이들 막 중, 질화실리콘막 TH2a은, 제1층 배선 M1을 구성하는 구리의 확산을 방지하는 기능을 갖는다. 또한, 후술하는 컨택트 홀 C2을 형성할 때의 에칭 스토퍼로서 이용된다. 또한, 질화실리콘막 TH2c은, 후술하는 배선 홈 HM2을 형성할 때의 에칭 스토퍼로서 이용된다.
계속해서, 층간 절연막 TH2 상에 제2층 배선 형성 예정 영역 상에 개구된 레지스트막(도시 생략)을 형성하고, 이 레지스트막을 마스크로, 층간 절연막 TH2 중, 산화 실리콘막 TH2d 및 질화실리콘막 TH2c을 에칭함으로써, 배선 홈 HM2을 형성한다.
계속해서, 배선 홈 HM2 내를 포함하는 층간 절연막 TH2 상에, 제1 레지스트막(도시 생략)을 퇴적하고, 에치백함으로써 배선 홈 HM2을 제1 레지스트막으로 매립한다. 또한, 제1 레지스트막 상에 제1층 배선과 제2층 배선의 접속 영역이 개구된 제2 레지스트막(도시 생략)을 형성하고, 이 제2 레지스트막을 마스크로, 제1 레지스트막, 산화 실리콘막 TH2b 및 질화실리콘막 TH2a을, 에칭함으로써 컨택트 홀 C2을 형성한다. 또, 제1 실시예에서 설명한 바와 같이, 컨택트 홀 C2을 형성한 후, 배선 홈 HM2을 형성하여도 된다.
이 컨택트 홀 C2의 형성 시에, 오버 에칭이 행해지면, 예를 들면 도 43에 도시한 바와 같이, 컨택트 홀 C2의 바닥부가 제1층 배선 M1의 표면보다 깊은 위치에 위치한다.
계속해서, 도 44에 도시한 바와 같이, 이 컨택트 홀 C2 및 배선 홈 HM2 내를 포함하는 층간 절연막 TH2 상에, 예를 들면 Ti(티탄)막 등의 고융점 금속을 퇴적함으로써 배리어막 PM2a을 형성한다.
이 때, 배리어막 PM2a을 이하에 도시한 구조가 되도록 형성한다.
도 45 및 도 47은 도 44의 컨택트 홀 C2 근방의 확대도이다. 또, 도 46은 도 45 및 도 47에 도시한 기판의 주요부 평면도이고, 도 45는 도 46의 A-A 단면에, 도 47은 도 46의 B-B 단면에 대응한다. 도 45 및 도 47 등에 도시한 바와 같이, 배리어막 PM2a은, 배선 홈 HM2이나 컨택트 홀 C2의 바닥부 및 측벽을 따라서 형성된다.
이 때, 컨택트 홀 C2 내에서는, 그 바닥부인 배리어막 PM2a을, 컨택트 홀 C2의 바닥부의 전체 둘레에 걸쳐, 컨택트 홀 C2의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성한다. 여기서, 도 47의 컨택트 홀 C2의 바닥부의 부분 확대도인 도 48에 도시한 바와 같이, 컨택트 홀 C2 바닥부의 중앙부 상의 배리어막의 막 두께를 B로 하면, 컨택트 홀 C2의 바닥부의 막 두께로서, 그 측벽방향의 단부의 막 두께 A를, 막 두께 B보다 크게 한다(A≥B). 또한, 그 측벽의 배리어막은, 제1층 배선 M1의 표면 F와 접하는 위치보다 상부로부터 컨택트 홀 C2의 바닥부를 향하여 그 막 두께가 증가하고 있다. 여기서, 그 측벽의 막 두께로서, 제1층 배선 M1의 표면 F와 접하는 배리어막 PM2a의 막 두께 E는, 막 두께 B보다 크다(E≥B).
제1 실시예에서 설명한 바와 같이, 막 두께 B와 컨택트 홀 C2의 측벽 상의 배리어막의 막 두께 D는, 배리어 특성을 확보할 수 있는 최소한의 막 두께 이상으로 한다.
계속해서, 도 49에 도시한 바와 같이, 배리어막 PM2a 상에 전계 도금용 시드막으로서 예를 들면 구리막 PM2b을 스퍼터법 혹은 CVD법으로 형성한 후, 이 구리막 PM2b 상에 도전성막으로서 예를 들면 구리막 PM2c을 전계 도금법으로 형성한다.
계속해서, 구리막 PM2b, PM2c에 열 처리를 실시한 후, 배선 홈 HM2 및 컨택트 홀 C2 외부의 구리막 PM2b, PM2c 및 배리어막 PM2a을 CMP법으로 제거함으로써 제2층 배선 M2 및 제1층 배선과 제2층 배선의 접속부(플러그) P2를 형성한다. 도 50 및 도 51에, 도 49의 컨택트 홀 C2 근방의 확대도를 도시한다. 도 50은 상술한 도 46의 A-A 단면부에 대응하고, 도 51은 B-B 단면부에 대응한다.
여기서, 제2층 배선 M2, 접속부(플러그) P2 및 제1층 배선 M1의 구조에 대하여 정리해 둔다.
먼저, 제2층 배선 M2 및 접속부(플러그) P2는, 구리막 PM2b, PM2c 및 배리어막 PM2a으로 이루어진다. 제2층 배선 M2은, 도 50에 도시한 바와 같이, 접속부(플러그) P2를 기점으로 하여 좌측으로 연장하고 있으며, 제1층 배선 M1은 접속부(플러그) P2를 기점으로 하여 우측으로 연장하고 있다.
또한, 상술한 바와 같이, 컨택트 홀 C2 바닥부의 배리어막 PM2a은, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하고 있다. 다시 말하면, 배리어막 PM2a은, 컨택트 홀 C2의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖고 있다. 또한, 컨택트 홀 C2의 바닥부의 중앙부 상의 배리어막의 막 두께 B는, 컨택트 홀 C2의 바닥부의 막 두께로서, 그 측벽 방향의 단부의 막 두께 A보다 크다(A≥B). 이 막 두께 A는, 예를 들면, 컨택트 홀 C2의 바닥부의 코너부로부터 배리어막의 표면까지의 최단 거리 L의 단부로부터 컨택트 홀 C2의 바닥부를 향하여 수선을 내림으로써 얻어진다(도 48 참조).
또, 실제의 배리어막 표면은, 상술한 도 15에 도시한 바와 같이, 컨택트 홀의 바닥부의 코너부에서 곡면으로 되어 있다. 또한, 도 16에 도시한 바와 같이, 컨택트 홀의 코너부가 곡면으로 되어 있는 경우에는, 컨택트 홀의 측부의 연장선과 바닥부의 연장선의 교점을 기점으로 함으로써, 상술한 최단 거리 L을 구할 수 있다.
또한, 접속부(플러그) P2의 바닥부는, 제1층 배선 M1의 표면 F보다 오버 에칭량 OE만큼 깊은 위치에 있고, 이 제1층 배선 M1의 표면 F와 접하는 부분의 배리어막 PM2a의 막 두께 E는, 막 두께 B보다 크다(도 48 참조).
따라서, 본 실시예에 따르면, 막 두께 E가 막 두께 B보다 크기 때문에, 제2층 배선 M2으로부터 제1층 배선 M1으로 전류가 흐르는 경우의 기하학적인 최단 루트 Ru1(도 52 참조)가, 전기적으로 저항이 최소가 되는 배리어막의 얇은 부분을 통과하지 않는다.
이와 같이, 본 실시예에 따르면, 제2층 배선 M2으로부터 제1층 배선 M1으로의 기하학적인 전류의 최단 경로와, 전기적으로 저항이 최소가 되는 배리어막 PM2a이 얇은 부분이 일치하지 않기 때문에, 전류 경로를 분산할 수 있다. 따라서, 컨택트 홀 C2 형성 시에 오버 에칭이 생긴다고 하여도, 전자(e)의 집중이 발생하기 어렵게 되어, 일렉트로 마이그레이션 특성을 향상시킬 수 있다.
즉, 제1 실시예에서 설명한 바와 같이, 컨택트 홀의 내부에서 배리어막의 막 두께에 변동이 있고(도 19 참조), 또한, 컨택트 홀 C2 형성 시에, 오버 에칭이 생긴 경우에는, 도 52에 도시한 바와 같이, 기하학적인 전류의 최단 경로(루트 Ru1)가 배리어막 PM2a'의 측벽을 횡단한다.
따라서, 제1층 배선 M1의 표면과 접하는 배리어막의 막 두께가 컨택트 홀 바닥부의 막 두께보다 작은 경우에는, 기하학적인 전류의 최단 경로와 전기적으로 저항이 최소가 되는 배리어막 PM2a의 얇은 부분이 일치하고, 전자(e)의 집중이 발생하여, 일렉트로 마이그레이션 특성을 열화시킨다.
이것에 비하여, 본 실시예에서는, 제1층 배선 M1의 표면 F와 접하는 부분의 배리어막의 막 두께 E를 막 두께 B보다 크게 하였기 때문에, 상술한 효과를 얻을 수 있다.
이 후, 제2층 배선 M2 및 접속부(플러그) P2와 마찬가지로, 제3 내지 제5층 배선 M3∼M5 및 접속부(플러그) P1∼P5를 형성하지만, 그 도시 및 상세한 설명은생략한다.
또, 본 실시예에서는, 듀얼 다마신법을 이용하여, 제2층 배선 M2 및 접속부(플러그) P2를 형성하였지만, 제2 실시예에서 설명한 싱글 다마신법을 이용하여 제2층 배선 M2과 접속부(플러그) P2를 별도의 공정으로 형성하여도 된다. 이 경우에도, 접속부(플러그) 내의 배리어막 PM2a의 막 두께 E를 막 두께 B보다 크게 함으로써 상술한 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 반도체 소자의 예로서 MISFET Qn 및 Qp를 예를 들었지만, 이들 MISFET에 한정되지 않고, 바이폴라 트랜지스터 등 다른 소자를 형성할 수도 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
(1) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍의 바닥부 및 측벽 상에 형성된 도전성막을 구멍의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성함으로써, 구멍 내의 기하학적인 전류의 최단 경로와, 전기적으로 저항이 최소가 되는 도전성막의 얇은 부분이 일치하지 않아, 전류 경로를 분산할 수 있다.
따라서, 전자의 집중이 발생하기 어렵게 되어, 일렉트로 마이그레이션 특성을 향상시킬 수 있다. 또한, 이러한 도전성막을 갖는 반도체 집적 회로 장치의 특성을 향상시킬 수 있다.
그 결과, 제품 수율을 향상시킬 수 있다. 또한, 제품 수명(일렉트로 마이그레이션 수명)을 길게 할 수 있다.
(2) 또한, 구멍의 바닥부가 그 밑으로 연장하는 배선의 표면보다 깊은 위치에 있는 경우에는, 구멍의 바닥부 및 측벽 상에 형성된 도전성막을, 배선의 표면과 접하는 도선성막의 막 두께 E가 구멍의 바닥부의 중앙부의 막 두께 B보다 커지도록 형성하였기 때문에, 구멍 내의 기하학적인 전류의 최단 경로와, 전기적으로 저항이 최소가 되는 도전성막의 얇은 부분이 일치하지 않아, 전류 경로를 분산할 수 있다.
따라서, 전자의 집중이 발생하기 어렵게 되어, 일렉트로 마이그레이션 특성을 향상시킬 수 있다. 또한, 이러한 도전성막을 갖는 반도체 집적 회로 장치의 특성을 향상시킬 수 있다.
그 결과, 제품 수율을 향상시킬 수 있다. 또한, 제품 수명(일렉트로 마이그레이션 수명)을 길게 할 수 있다.

Claims (42)

  1. (a) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부 상에 형성된 제1 도전성막이 상기 구멍의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하는 제1 도전성막과,
    (c) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 구멍의 바닥부로부터 노출된 배선을 더 포함하고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 구멍의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하는 반도체 집적 회로 장치.
  4. (a) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖는 제1 도전성막과,
    (c) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  5. 제4항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖는 반도체 집적 회로 장치.
  6. 제4항에 있어서,
    상기 구멍의 바닥부로부터 노출된 배선을 더 포함하고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖는 반도체 집적 회로 장치.
  7. (a) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 막 두께 A보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작은 제1 도전성막과,
    (c) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 막 두께 A보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치.
  9. 제7항에 있어서,
    상기 구멍의 바닥부로부터 노출된 배선을 더 포함하고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 막 두께 A보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치.
  10. (a) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 부위보다도, 상기 구멍의 바닥부의 중앙부의 저항이 낮은 제1 도전성막과,
    (c) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  11. 제10항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 부위보다도 상기 중앙부의 저항이 낮은 반도체 집적 회로 장치.
  12. 제10항에 있어서,
    상기 구멍의 바닥부로부터 노출된 배선을 더 포함하고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 부위보다도 상기 중앙부의 저항이 낮은 반도체 집적 회로 장치.
  13. (a) 반도체 기판 상에 형성된 제1 배선과,
    (b) 상기 제1 배선 상에 형성된 절연막 내에 형성된 구멍으로서, 그 바닥부에 상기 제1 배선의 표면이 노출된 구멍과,
    (c) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막과,
    (d) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막과,
    (e) 상기 제2 도전성막 상에 형성된 제2 배선을 포함하며,
    상기 제1 배선으로부터 상기 제1 도전성막 및 제2 도전성막을 통해 상기 제2배선에 도달하는 최단 경로가 상기 제1 도전성막을 횡단하는 부위와,
    상기 제1 도전성막의 최소 저항 부위가 다른 반도체 집적 회로 장치.
  14. (a) 반도체 기판 상에 형성된 제1 배선과,
    (b) 상기 제1 배선 상에 형성된 절연막 내의 구멍으로서 바닥부에 상기 제1 배선이 노출되는 구멍과,
    (c) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막과,
    (d) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막과,
    (e) 상기 제2 도전성막 상에 형성된 제2 배선을 포함하고,
    상기 제1 배선으로부터 상기 제1 도전성막 및 제2 도전성막을 통해 상기 제2 배선에 도달하는 최단 경로가 상기 제1 도전성막을 횡단하는 부위는, 상기 제1 도전성막의 최소 저항 부위가 아닌 반도체 집적 회로 장치.
  15. (a) 반도체 기판 상에 형성된 절연막 내에 형성된 구멍과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서,
    (b1) 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 막 두께 A보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작고,
    (b2) 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의최단 지점으로부터 상기 구멍의 측벽을 향하여 내린 수선에 대응하는 막 두께 C보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작은 제1 도전성막과,
    (c) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 막 두께 A보다도 상기 막 두께 B가 작고, 상기 막 두께 C보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 구멍의 바닥부로부터 노출된 배선을 더 포함하고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 막 두께 A보다도 상기 막 두께 B가 작고, 상기 막 두께 C보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치.
  18. (a) 반도체 기판 상에 형성된 제1 배선과,
    (b) 상기 제1 배선 상에 형성된 절연막과,
    (c) 상기 제1 배선 및 상기 절연막 내에 형성된 구멍으로서 바닥부가 상기 제1 배선의 표면보다 깊은 위치에 위치하는 구멍과,
    (d) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 구멍의 측벽부에서, 상기 제1 배선의 표면과 접하는 상기 제1 도전성막의 측벽부의 막 두께 E가 상기 구멍의 바닥부의 중앙부의 막 두께 B보다 큰 제1 도전성막과,
    (e) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  19. (a) 반도체 기판 상에 형성된 제1 배선과,
    (b) 상기 제1 배선 상에 형성된 절연막과,
    (c) 상기 제1 배선 및 상기 절연막 내에 형성된 구멍으로서 바닥부가 상기 제1 배선의 표면보다 깊은 위치에 위치하는 구멍과,
    (d) 상기 구멍의 바닥부 및 측벽 상에 형성된 제1 도전성막으로서, 상기 제1 배선의 표면과 접하는 측벽 상의 부위가 구멍의 바닥부를 향하여 그 막 두께가 증가하는 제1 도전성막과,
    (e) 상기 제1 도전성막 상에서 상기 구멍의 내부에 매립된 제2 도전성막
    을 포함하는 반도체 집적 회로 장치.
  20. 제19항에 있어서,
    상기 구멍의 측벽 상에 형성된 제1 도전성막은, 상기 제1 배선의 표면과 접하는 부분보다 상부로부터 구멍의 바닥부를 향하여 그 막 두께가 증가하는 반도체 집적 회로 장치.
  21. 제1항에 있어서,
    상기 제1 도전성막은, 상기 제2 도전성막보다 저항값이 큰 반도체 집적 회로 장치.
  22. 제1항에 있어서,
    상기 제1 도전성막은, 고융점 금속막 혹은 고융점 금속막의 질화물인 반도체 집적 회로 장치.
  23. 제1항에 있어서,
    상기 제1 도전성막은, 탄탈(Ta), 질화탄탈(TaN), 티탄(Ti), 질화티탄(TiN), 텅스텐(W), 질화텅스텐(WN), 질화티탄실리사이드(TiSiN), 질화텅스텐실리사이드(WSiN), 또는 이들의 합금, 또는 이들의 적층막인 반도체 집적 회로 장치.
  24. 제1항에 있어서,
    상기 제2 도전성막은 구리(Cu)막 또는 이들의 합금인 반도체 집적 회로 장치.
  25. 제1항에 있어서,
    상기 제1 도전성막은, 상기 제2 도전성막과 절연막 사이의 배리어 특성을 확보하기 위한 최소 막 두께 이상인 반도체 집적 회로 장치.
  26. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 형성된 절연막 내에 구멍을 형성하는 공정과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (c) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, 상기 구멍의 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 바닥부의 중앙부로부터 측벽을 향하여 그 막 두께가 증가하는 반도체 집적 회로 장치의 제조 방법.
  28. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 형성된 절연막 내에 구멍을 형성하는 공정과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (c) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖는 반도체 집적 회로 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 반도체 집적 회로 장치는, 상기 구멍의 바닥부로부터 노출된 배선을 갖고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 구멍의 측벽으로부터 바닥부의 중앙부를 향하여 하강하는 경사부를 갖는 반도체 집적 회로 장치의 제조 방법.
  31. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 형성된 절연막 내에 구멍을 형성하는 공정과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (c) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 막 두께 A보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작아지도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 막 두께 A보다도 상기 막 두께 B 쪽이 작은 반도체 집적 회로 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 반도체 집적 회로 장치는, 상기 구멍의 바닥부로부터 노출된 배선을 갖고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 막 두께 A보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치의 제조 방법.
  34. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 형성된 절연막 내에 구멍을 형성하는 공정과,
    (b) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (c) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, (b1) 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 바닥부를 향하여 내린 수선에 대응하는 막 두께 A보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작고, (b2) 상기 구멍의 바닥부의 코너부로부터 상기 제1 도전성막의 표면까지의 최단 지점으로부터 상기 구멍의 측벽을 향하여 내린 수선에 대응하는 막 두께 C보다도, 상기 구멍의 바닥부의 중앙부의 막 두께 B가 작아지 도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 구멍의 바닥부 상에 형성된 제1 도전성막은, 상기 구멍의 바닥부를 규정하는 영역의 전체 둘레에 걸쳐, 상기 막 두께 A보다도 상기 막 두께 B가 작고, 상기 막 두께 C보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치의 제조 방법.
  36. 제34항에 있어서,
    상기 반도체 집적 회로 장치는, 상기 구멍의 바닥부로부터 노출된 배선을 갖고,
    상기 제1 도전성막은, 적어도 상기 배선의 연장 방향에서, 상기 막 두께 A보다도 상기 막 두께 B가 작고, 상기 막 두께 C보다도 상기 막 두께 B가 작은 반도체 집적 회로 장치의 제조 방법.
  37. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 제1 배선을 형성하는 공정과,
    (b) 상기 제1 배선 상에 절연막을 형성하는 공정과,
    (c) 상기 제1 배선 및 상기 절연막 내에, 바닥부가 상기 제1 배선의 표면보다 깊은 위치에 위치하는 구멍을 형성하는 공정과,
    (d) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (e) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, 상기 구멍의 측벽부에서, 상기 제1 배선의 표면과 접하는 상기 제1 도전성막의 측벽부의 막 두께 E가, 상기 구멍의 바닥부의 중앙부의 막 두께 B보다 커지도록 형성된 반도체 집적 회로 장치의 제조 방법.
  38. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 제1 배선을 형성하는 공정과,
    (b) 상기 제1 배선 상에 절연막을 형성하는 공정과,
    (c) 상기 제1 배선 및 상기 절연막 내에, 바닥부가 상기 제1 배선의 표면보다 깊은 위치에 위치하는 구멍을 형성하는 공정과,
    (d) 상기 구멍의 바닥부 및 측벽 상에 제1 도전성막을 형성하는 공정과,
    (e) 상기 제1 도전성막 상에서, 상기 구멍의 내부에 제2 도전성막을 매립하는 공정을 포함하며,
    상기 제1 도전성막은, 이온 바이어스 스퍼터법으로, 상기 제1 배선의 표면과 접하는 측벽 상의 부위가 구멍의 바닥부를 향하여 그 막 두께가 증가하도록 형성되는 반도체 집적 회로 장치의 제조 방법.
  39. 제38항에 있어서,
    상기 구멍의 측벽 상에 형성된 제1 도전성막은, 상기 제1 배선의 표면과 접하는 부분보다 상부로부터 구멍의 바닥부를 향하여 그 막 두께가 증가하는 반도체 집적 회로 장치의 제조 방법.
  40. 제26항에 있어서,
    상기 제1 도전성막은, 상기 제2 도전성막과 절연막 사이의 배리어 특성을 확보하기 위한 최소 막 두께 이상이며, 고융점 금속막 또는 고융점 금속막의 질화물인 반도체 집적 회로 장치의 제조 방법.
  41. 제26항에 있어서,
    상기 제1 도전성막은, 탄탈(Ta), 질화탄탈(TaN), 티탄(Ti), 질화 티탄(TiN), 텅스텐(W), 질화텅스텐(WN), 질화티탄실리사이드(TiSiN), 질화텅스텐 실리사이드(WSiN), 또는 이들의 합금, 또는 이들의 적층막인 반도체 집적 회로 장치의 제조 방법.
  42. 제26항에 있어서,
    상기 제2 도전성막은, 구리(Cu)막 혹은 이들의 합금인 반도체 집적 회로 장치의 제조 방법.
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