KR20030002311A - A transistor and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 래터럴 스페이서(Lateral spacer)보다 얇은 두께의 스페이서를 형성하여 소자의 수율 및 신뢰성을 향상시키며 소자 공정 설계에 유리한 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor having a thickness thinner than a lateral spacer, to improve device yield and reliability, and to an advantage in device process design and a method of manufacturing the same.
현재 메모리/회로 등에 광범위하게 사용되고 있는 트랜지스터는 게이트 전압이 걸리지 않은 절연물질로 형성된 스페이서를 구비한다.Transistors, which are currently widely used in memories / circuits and the like, have spacers formed of an insulating material that does not apply a gate voltage.
상기 스페이서를 통해 엘디디(Lightly Doped Drain: LDD) 구조의 트랜지스터를 형성함으로써 접합 누설전류를 줄이거나 핫 캐리어 임유너티(Hot carrier immunity) 및 숏 채널 마진(Short channel margin) 확보 등의 소자 특성을 향상시킨다.By forming a transistor having a lightly doped drain (LDD) structure through the spacer, it is possible to reduce junction leakage current or improve device characteristics such as hot carrier immunity and short channel margin. Let's do it.
종래 기술에 따른 트랜지스터는 도 1에서와 같이, 반도체 기판(11)상에 게이트 산화막(12)을 개재하며 형성되는 게이트 전극(13), 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 저농도 n형 불순물 이온의 주입 및 드라이브-인 되어 형성되는 LDD 영역(14), 상기 게이트 전극(13) 양측의 반도체 기판(11)상에 형성되는 래터럴 스페이서(15) 및 상기 래터럴 스페이서(15)를 포함한 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 소오스/드레인 불순물 영역(16)으로 형성된다.As shown in FIG. 1, a transistor according to the related art is formed in a gate electrode 13 formed on a semiconductor substrate 11 with a gate oxide film 12 interposed therebetween, and in a surface of the semiconductor substrate 11 on both sides of the gate electrode 13. LDD region 14 formed by implantation and drive-in of low concentration n-type impurity ions, lateral spacers 15 formed on semiconductor substrate 11 on both sides of gate electrode 13, and lateral spacers 15 High concentration n-type impurity ions are implanted and drive-in into the surface of the semiconductor substrate 11 on both sides of the gate electrode 13 to form the source / drain impurity region 16.
그러나, 종래의 래터럴 스페이서를 포함한 LDD 구조의 트랜지스터 및 그의 제조 방법은 다음과 같은 문제점이 있었다.However, the conventional LDD structure transistor including the lateral spacer and its manufacturing method have the following problems.
첫째, 게이트 전극 형성 후 층간절연막/콘택 플러그(Plug) 증착 시, 소자간 간격 대 게이트 전극 높이의 비인 종횡비가 상기 래터럴 스페이서의 두께에 의해 커지게 되어 상기 콘택 플러그의 갭-필(Gap-fill)이 어렵다.First, when the interlayer insulating film / contact plug is deposited after the gate electrode is formed, an aspect ratio, which is a ratio of the distance between devices and the height of the gate electrode, is increased by the thickness of the lateral spacers so that the gap-fill of the contact plug is increased. This is difficult.
둘째, 상기 래터럴 스페이서에 의해 콘택 크기도 감소하게 되어 콘택 저항이 증가됨으로써 트랜지스터의 전류 구동력 저하 등의 소자 특성이 저하된다.Second, the contact size is also reduced by the lateral spacers, thereby increasing the contact resistance, thereby degrading device characteristics such as a decrease in the current driving force of the transistor.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 래터럴 스페이서보다 얇은 두께의 스페이서를 형성하여 상기 스페이서에 의해 콘택 크기가 감소하는 현상을 방지하여 전류 구동력을 향상시키고 층간절연막/콘택 플러그 공정 시 상기 콘택 플러그의 갭-필을 양호하게 하는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems to form a spacer having a thickness thinner than the lateral spacer to prevent the contact size is reduced by the spacer to improve the current driving force and the contact during the interlayer insulating film / contact plug process It is an object of the present invention to provide a transistor and a method of manufacturing the same that improve the gap-fill of a plug.
도 1은 종래 기술에 트랜지스터의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a transistor in the prior art.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도.2 is a cross-sectional view showing the structure of a transistor according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
도 4는 게이트 전극의 높이에 따른 종횡비의 감소를 나타낸 도면.4 shows a decrease in aspect ratio according to the height of a gate electrode.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 31 : 반도체 기판 12, 32 : 게이트 산화막11, 31: semiconductor substrate 12, 32: gate oxide film
13, 33 : 게이트 전극 34 : 오프셋 영역13, 33: gate electrode 34: offset region
14, 35 : LDD 영역 15, 36 : 질화막 스페이서14, 35: LDD region 15, 36: nitride film spacer
16, 37 : 소오스/드레인 불순물 영역16, 37 source / drain impurity regions
본 발명의 트랜지스터는 반도체 기판 상에 게이트 절연막을 개재하며 형성되는 게이트 전극, 상기 게이트 전극 양측의 반도체 기판을 오버-에치하여 형성된 오프셋 영역, 상기 오프셋 영역의 반도체 기판 표면내에 형성된 LDD 영역, 상기 게이트 전극과 오프셋 영역 양측의 반도체 기판 상에 형성되는 스페이서 및 상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 한다.A transistor of the present invention includes a gate electrode formed on a semiconductor substrate with a gate insulating film interposed therebetween, an offset region formed by over-etching a semiconductor substrate on both sides of the gate electrode, an LDD region formed in a surface of the semiconductor substrate of the offset region, and the gate electrode And a spacer formed on the semiconductor substrate on both sides of the offset region and a source / drain impurity region formed on the surface of the semiconductor substrate on both the gate electrode and the spacer.
그리고 본 발명의 트랜지스터의 제조 방법은 반도체 기판 상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 상기 반도체 기판을 오버-에치하여 오프셋 영역을 형성하는 단계, 상기 오프셋 영역의 반도체 기판 표면내에 LDD 영역을 형성하는 단계, 상기 게이트 전극 양측에 스페이서를 형성하는 단계 및 상기 게이트 전극과 스페이서 양측의 반도체 기판 표면내에소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a transistor of the present invention includes forming a gate electrode on a semiconductor substrate with a gate insulating film interposed therebetween, over-etching the semiconductor substrate using the gate electrode as a mask, and forming an offset region. Forming an LDD region in the surface of the semiconductor substrate, forming a spacer on both sides of the gate electrode, and forming a source / drain impurity region in the surface of the semiconductor substrate on both sides of the gate electrode and the spacer. .
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the transistor according to the present invention and a manufacturing method thereof as follows.
도 2는 본 발명의 실시 예에 따른 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to an exemplary embodiment of the present invention.
본 발명의 트랜지스터는 도 2에서와 같이, 반도체 기판(31)상에 게이트 산화막(32)을 개재하며 형성되는 게이트 전극(33), 상기 게이트 전극(33) 양측의 반도체 기판(31)을 오버-에치(Over-etch)하여 형성된 오프셋(Offset) 영역(34), 상기 오프셋 영역(34)의 반도체 기판(31) 표면내에 형성된 LDD 영역(35), 상기 게이트 전극(33)과 오프셋 영역(34) 양측의 반도체 기판(31)상에 형성되며 종래의 래터럴 스페이서보다 얇은 두께의 질화막 스페이서(36) 및 상기 질화막 스페이서(36)를 포함한 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브-인 되어 형성되는 소오스/드레인 불순물 영역(37)으로 형성된다.As shown in FIG. 2, the transistor of the present invention overlies the gate electrode 33 formed on the semiconductor substrate 31 with the gate oxide film 32 interposed therebetween, and the semiconductor substrate 31 on both sides of the gate electrode 33. An offset region 34 formed by over-etching, an LDD region 35 formed in a surface of the semiconductor substrate 31 of the offset region 34, the gate electrode 33 and the offset region 34. High concentration n-type in the surface of the semiconductor substrate 31 on both sides of the gate electrode 33 including the nitride film spacer 36 and the nitride film spacer 36 formed on the semiconductor substrate 31 on both sides and thinner than the conventional lateral spacers. Impurity ions are formed into source / drain impurity regions 37 formed by implantation and drive-in.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, 반도체 기판(31)상에 게이트 산화막(32), 다결정 실리콘층 및 감광막을 순차적으로 형성한다.In the method of manufacturing a transistor according to the exemplary embodiment of the present invention, as shown in FIG. 3A, a gate oxide layer 32, a polycrystalline silicon layer, and a photoresist layer are sequentially formed on the semiconductor substrate 31.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층을 선택 식각하여 게이트 전극(33)을 형성한 후, 상기 감광막을 제거한다.After selectively exposing and developing the photoresist film so as to remain only at a portion where the gate electrode is to be formed, and selectively etching the polycrystalline silicon layer using the selectively exposed and developed photoresist mask to form a gate electrode 33. The photosensitive film is removed.
도 3b에서와 같이, 상기 게이트 전극(33)을 마스크로 상기 반도체 기판(31)을 오버-에치하여 수직한 오프셋 영역(34)을 형성한다.As shown in FIG. 3B, a vertical offset region 34 is formed by over-etching the semiconductor substrate 31 using the gate electrode 33 as a mask.
여기서, 상기 오프셋 영역(34)을 형성하기 위한 상기 반도체 기판(31)의 오버-에치량은 소자의 전기적 특성을 고려하여 최적화된 값으로 결정한다.Here, the over-etch amount of the semiconductor substrate 31 for forming the offset region 34 is determined to be an optimized value in consideration of the electrical characteristics of the device.
도 3c에서와 같이, 상기 오프셋 영역(34)의 반도체 기판(31) 표면내에 LDD 영역(35)을 형성한다.As shown in FIG. 3C, the LDD region 35 is formed in the surface of the semiconductor substrate 31 of the offset region 34.
여기서, 상기 LDD 영역(35)의 형성 방법은 틸트(Tilt) 이온 주입 공정 또는 저 에너지, 작은 각의 틸트 이온 주입 공정을 사용한다. 또한, 이온-샤워(Ion-shower)나 플라즈마(Plasma) 도핑 등의 샐로우(Shallow) 도핑 방법 또는 비피에스지(Boron Phosphor Silicate Glass: BPSG)와 같이 이미 도핑된 층을 증착한 후 열처리를 함으로써 상기 반도체 기판(31)으로 확산시키는 방법도 가능하다.Here, the method of forming the LDD region 35 uses a tilt ion implantation process or a low energy, small angle tilt ion implantation process. In addition, by performing a heat treatment after depositing a layer already doped, such as shallow doping method such as ion-shower or plasma doping, or BPSG (Boron Phosphor Silicate Glass: BPSG) The method of diffusing to the semiconductor substrate 31 is also possible.
그리고, 전면에 질화막을 형성하고, 상기 질화막을 에치백하여 상기 게이트 전극(33) 양측에 질화막 스페이서(36)를 형성한다.A nitride film is formed over the entire surface, and the nitride film is etched back to form nitride film spacers 36 on both sides of the gate electrode 33.
여기서, 상기 오프셋 영역(34)의 형성으로 상기 질화막 스페이서(36)를 종래의 래터널 스페이서보다 얇게 형성할 수 있다.In this case, the nitride region spacer 36 may be formed thinner than the conventional spacer spacer by forming the offset region 34.
이어, 상기 게이트 전극(33)과 질화막 스페이서(36)를 마스크로 전면에 고농도 n형 불순물 이온을 주입 및 드라이브-인 하여 제 2 소오스/드레인 불순물 영역(37)을 형성한다.Subsequently, the second source / drain impurity region 37 is formed by implanting and driving the high concentration n-type impurity ions into the entire surface using the gate electrode 33 and the nitride film spacer 36 as a mask.
이때, 종횡비의 감소율을 식으로 나타내면 수학식(1)과 같다.At this time, if the reduction ratio of the aspect ratio is represented by the equation (1).
[수학식 1][Equation 1]
여기서, w는 반도체 소자간의 거리, h는 종래의 게이트 산화막(12)과 게이트 전극(13)을 합한 높이, h'는 본 발명의 게이트 산화막(12), 게이트 전극(33) 및 오프셋 영역(34)의 높이, T는 종래의 질화막 스페이서(15)의 두께 및 T'는 본 발명의 질화막 스페이서(36)의 두께이다.Where w is the distance between the semiconductor elements, h is the height of the sum of the conventional gate oxide film 12 and the gate electrode 13, and h 'is the gate oxide film 12, the gate electrode 33 and the offset region 34 of the present invention. Is the thickness of the conventional nitride film spacer 15 and T 'is the thickness of the nitride film spacer 36 of the present invention.
상기 수학식(1)에서 T'을 1/2T로 가정하고 상기 수학식(1)을 다시 쓰면 수학식(2)와 같다.In Equation (1), assuming T 'is 1 / 2T, rewriting Equation (1) is the same as Equation (2).
[수학식 2][Equation 2]
상기 수학식(2)에 의해 상기 게이트 전극(33)의 높이에 따른 종횡비의 감소율을 계산한 결과가 도 4와 같고, W가 작아질수록 즉 디자인 룰(Design rule) 이 감소될수록 상기 얇은 두께의 질화막 스페이서(36) 효과가 증가하여 0.07 Tech(최소 선폭이 0.07㎛)에서는 본 발명이 종래 기술보다 30 ∼ 50%의 종횡비의 감소율을 보인다.The result of calculating the reduction ratio of the aspect ratio according to the height of the gate electrode 33 by Equation (2) is as shown in FIG. 4, and as W decreases, that is, the design rule decreases, Since the effect of the nitride film spacer 36 is increased, the present invention exhibits a 30-50% reduction in aspect ratio than the prior art at 0.07 Tech (minimum line width: 0.07 mu m).
본 발명의 트랜지스터 및 그의 제조 방법은 게이트 전극을 형성한 후 반도체 기판의 오버에치로 오프셋 영역을 형성하여 종래의 래터럴 스페이서보다 얇은 두께의 스페이서를 형성하므로, 상기 스페이서에 의해 콘택 크기가 감소하는 현상을 방지하여 전류 구동력을 향상시키고 층간절연막/콘택 플러그 공정 시 상기 콘택 플러그의 갭-필을 양호하게 하여 소자의 수율 및 신뢰성을 향상시키며 또한, 면적에 제한을 받지 않으므로 소자 공정 설계에 유리하다는 효과가 있다.In the transistor of the present invention and a method of manufacturing the same, since the offset region is formed by over-etching the semiconductor substrate after forming the gate electrode to form a spacer having a thickness thinner than that of a conventional lateral spacer, the contact size is reduced by the spacer. This improves the current driving force and improves the yield and reliability of the device by improving the gap-fill of the contact plug during the interlayer insulating film / contact plug process, and is advantageous in device process design since the area is not limited. .
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