KR20020096828A - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 Download PDF

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Abstract

1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽의 표시 라인을 어드레스 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽의 표시 라인을 어드레스 방전이 가능한 전하 상태로 한 후, 어드레스 방전을 발생시킴으로써, ALiS 구조의 PDP에서 프로그레시브 표시를 행한다. 인접한 전극 사이에서 표시 라인을 형성하도록 배치된 복수의 표시 전극과, 이들 표시 전극과 교차하는 방향으로 배치된 복수의 어드레스 전극을 구비하고, 어드레스 방전을 발생시킬 때, 서로 이웃한 2행의 표시 라인에서 1개의 표시 전극이 스캔 전극으로서 공용되는 전극 구조를 갖는 PDP를 구동할 때, 1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽 측의 표시 라인을 어드레스용 방전이 가능한 전하 상태로 하고, 다른 쪽의 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 한 후, 어드레스용 방전을 발생시킴으로써, 프로그레시브 표시를 행한다.

Description

플라즈마 디스플레이 패널의 구동 방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널(PDP)의 구동 방법에 관한 것으로, 보다상세하게는 한 쌍의 기판 사이에 복수의 표시 전극이 인접한 전극과의 사이에서 면 방전을 발생시키도록 배치되고, 이들 표시 전극과 교차하는 방향으로 복수의 어드레스 전극 (신호 전극)이 배치된 패널 구조를 갖는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다.
상술한 바와 같은 PDP에서는 복수의 표시 전극은 화면의 열 방향으로 등간격으로 배치되어 있으며, 서로 이웃한 표시 전극 사이가 전부 면 방전 가능한 표시 라인이 된다. 그리고, 표시 전극과 교차하는 복수의 어드레스 전극은 화면의 행 방향으로 배치되고, 표시 라인과 어드레스 전극과의 교차부가 셀 영역 (단위 발광 영역)이 된다.
그런데, 일반적으로, 면 방전형 PDP에서는 2개의 표시 전극으로 면 방전을 위한 전극쌍을 구성한다. 이 때문에, 상술한 구조의 PDP에서는 서로 이웃한 2행의 표시 라인에 1개의 표시 전극이 스캔 전극으로서 공용된다. 즉, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 발생시킬 때, 홀수 행의 표시 라인과 짝수 행의 표시 라인에서 1개의 스캔 전극이 공용된다. 따라서, 일반적으로 표시 형식은 인터레이스 형식이 된다. 또, 이 표시 전극이 등간격으로 배치된 구조의 PDP를 본 명세서에서는 ALiS(Alternate Lighting of Surfaces) 구조의 PDP라 한다.
상술한 ALiS 구조의 PDP는 표시 라인마다 한 쌍의 표시 전극을 배치한 구조의 PDP보다 적은 표시 전극 수로 동일한 셀 수를 확보할 수 있으며, 셀의 고밀도화에 적합한 구조 상의 장점을 갖는다. 그러나, 인터레이스 형식은 표시 라인을 선순차로 표시하는, 소위 프로그레시브 형식에 비하여, 표시 품질 면에서 떨어진다. 이 때문에, 이 ALiS 구조의 PDP를 이용한 프로그레시브 형식의 구동이 여러 가지 제안되고 있다.
이 ALiS 구조의 PDP에서는 상술한 바와 같이 점등 셀의 선택을 위해 표시 전극을 스캔 전극으로서 이용하여 스캔 펄스를 인가할 때, 표시 전극에 대하여 1개 걸러 스캔 펄스를 인가한다. 이와 같이 1개의 스캔 전극이 2행의 표시 라인에서 공용되기 때문에, 이 2행의 표시 라인을 독립적으로 선택하는 방법이 필요하다.
이 방법으로서는 특개 2000-181402호 공보에 기재한 바와 같은 방법이 알려져 있다. 이 방법에서는 표시 전극에 스캔 펄스를 인가하기 전에 보조 방전을 발생시키고, 이 보조 방전의 유무로 2행의 표시 라인의 한쪽을 선택한다. 그러나, 이 방법에서는 스캔 펄스 전에 보조 펄스를 인가할 필요가 있기 때문에, 어드레싱에 많은 시간이 걸리고, 실용적이지 않다. 또한, 구동 회로가 복잡해지는 문제도 있다.
본 발명은 이러한 사정을 고려하여 이루어진 것으로, 1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽을 어드레스 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽을 어드레스 방전이 가능한 전하 상태로 한 후, 어드레스 방전을 발생시킴으로써, ALiS 구조의 PDP에서 프로그레시브 표시를 행할 수 있도록 한 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.
도 1은 본 발명의 구동 방법이 적용되는 ALiS 구조의 PDP를 부분적으로 나타내는 사시도.
도 2는 ALiS 구조의 PDP를 평면적으로 본 상태를 나타내는 설명도.
도 3은 ALiS 구조의 PDP의 상세한 구성을 나타내는 부분 확대도.
도 4는 컬러 표시를 위한 계조 구동 방식을 나타내는 설명도.
도 5는 본 발명에 의한 PDP의 구동 방법의 제1 실시예의 인가 전압 파형을 나타내는 설명도.
도 6은 제1 실시예의 상세한 시퀀스를 나타내는 설명도.
도 7은 제1 실시예의 상세한 구동 파형을 나타내는 설명도.
도 8은 제2 실시예의 전압의 인가 상태를 나타내는 블럭도.
도 9는 제2 실시예의 인가 전압 파형을 나타내는 설명도.
도 10은 제2 실시예의 상세한 시퀀스를 나타내는 설명도.
도 11은 제2 실시예의 상세한 구동 파형을 나타내는 설명도.
도 12는 제3 실시예를 나타내는 설명도.
도 13은 제4 실시예의 인가 전압 파형을 나타내는 설명도.
도 14는 제5 실시예의 인가 전압 파형을 나타내는 설명도.
도 15는 제6 실시예를 나타내는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
10 : PDP
11 : 전면측의 기판
12 : 투명 전극
13 : 버스 전극
17, 24 : 유전체층
18 : 보호막
21 : 배면측의 기판
28R, 28G, 28B : 형광체층
29 : 격벽
A : 어드레스 전극
C : 방전 셀
L : 표시 라인
X, Y : 표시 전극
본 발명은 방전 공간을 형성하는 한 쌍의 기판 사이에 복수의 표시 전극과이들 표시 전극과 교차하는 복수의 어드레스 전극을 구비하고, 인접한 표시 전극 사이에 면 방전에 의한 표시 라인이 설정됨과 함께, 표시 라인과 어드레스 전극과의 교차부에 셀이 설정되고, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 발생시킬 때, 서로 이웃한 2행의 표시 라인에서 1개의 표시 전극이 스캔 전극으로서 공용되는 전극 구조를 갖는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽의 제1 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽의 제2 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 제2 표시 라인에 어드레스용 방전을 발생시키며, 이어서, 제2 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 제1 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 제1 표시 라인에 어드레스용 방전을 발생시키며, 그 후, 제1 및 제2 표시 라인에 동시에 면 방전을 발생시킴으로써 프로그레시브 표시를 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법이다.
본 발명에서는 1개의 스캔 전극이 공용되는 2행의 표시 라인을 전하의 유무로 선택하도록 하고 있다. 즉, 1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽을 어드레스 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽을 어드레스 방전이 가능한 전하 상태로 한 후, 어드레스 방전을 발생시키도록 하고 있다. 어드레스 방전이 발생하지 않는 전하 상태와, 어드레스 방전이 가능한 전하 상태는 각각 용이하게 실현할 수 있기 때문에, 충분한 구동 마진을 확보한 프로그레시브 표시가 가능해진다.
<실시예>
본 발명에 있어서, 한 쌍의 기판으로서는 유리, 석영, 세라믹 등의 기판이나, 이들 기판 상에, 전극, 절연막, 유전체층, 보호막 등의 원하는 구성물을 형성한 기판이 포함된다.
표시 전극으로서는 ITO, SnO2등의 투명 전극 재료로 형성된 전극이나, Ag, Au, Al, Cu, Cr 등의 금속 전극 재료로 형성된 전극을 이용할 수 있다. 구체적으로는 예를 들면, ITO, SnO2등의 폭이 넓은 투명 전극과, 전극의 저항을 낮추기 위한, 예를 들면 Ag, Au, Al, Cu, Cr, 및 이들의 적층체 (예를 들면, Cr/Cu/Cr의 적층 구조) 등으로 이루어진 금속제의 폭이 좁은 버스 전극으로 구성된 전극 등이 이용된다. 표시 전극은 Ag, Au에 대해서는 인쇄법을 이용하고, 그 외에 대해서는 증착법, 스퍼터법 등의 성막법과 에칭법을 조합함으로써, 원하는 개수, 두께, 폭, 및 간격으로 형성할 수 있다.
어드레스 전극은 표시 전극과 교차하는 방향으로 복수 배치되어 있으면 된다. 통상, 표시 전극은 화면의 열 방향으로 평행하게 배치되고, 어드레스 전극은 화면의 행 방향으로 평행하게 배치된다. 이 어드레스 전극은 스캔용 표시 전극과의 교차부에서 어드레스 방전을 발생하는 것으로, Ag, Au, Al, Cu, Cr 등의 금속 전극 재료로 형성된 전극을 이용할 수 있다. 이 어드레스 전극은 배면측의 기판에 형성되기 때문에 투명할 필요는 없고, 구체적으로는 예를 들면, Ag, Au, Al, Cu, Cr, 및 이들의 적층체 (예를 들면, Cr/Cu/Cr의 적층 구조) 등으로 구성된다. 어드레스 전극도, 표시 전극과 마찬가지로, Ag, Au에 대해서는 인쇄법을 이용하고, 그 외에 대해서는 증착법, 스퍼터법 등의 성막법과 에칭법을 조합함으로써, 원하는 개수, 두께, 폭, 및 간격으로 형성할 수 있다.
본 PDP는 인접한 표시 전극 사이에 면 방전에 의한 표시 라인이 설정되고, 표시 라인과 어드레스 전극과의 교차부에 셀이 설정된다. 그리고, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 발생시킬 때, 서로 이웃한 2행의 표시 라인에서 1개의 표시 전극이 스캔 전극으로서 공용되는 전극 구조로 되어 있다.
이하, 도면에 도시한 실시예에 기초하여 본 발명을 설명하지만, 본 발명은 이에 한정되는 것이 아니고, 여러 가지 변경이 가능하다.
도 1은 본 발명의 구동 방법이 적용되는 ALiS 구조의 PDP를 부분적으로 나타내는 사시도이다. 이 PDP는 컬러 표시용 AC형 3전극 면 방전 구조의 PDP로서, 전체적으로는 한 쌍의 기판 사이에 복수의 표시 전극이 배치되고, 이들 표시 전극과 교차하는 방향으로 복수의 어드레스 전극이 배치된 구조로 되어 있다.
PDP(10)는 전면측의 기판(11)을 포함하는 전면측의 패널 어셈블리와, 배면측의 기판(21)을 포함하는 배면측의 패널 어셈블리로 구성되어 있다. 전면측의 기판(11)과 배면측의 기판(21)은 유리로 형성되어 있다.
전면측의 기판(11)의 내측면에는 화면의 열 방향으로 평행하게 복수의 표시 전극 X, Y가 인접한 전극 사이에서 면 방전을 발생할 수 있도록 등간격으로 배열되어 있다. 이들 표시 전극 X, Y는 인접한 표시 전극 X (X 전극이라고도 함)와 표시 전극 Y (Y 전극이라고도 함) 사이에서 표시용 면 방전을 발생시키는 것이다. 이면 방전은 표시용 방전이기 때문에 일반적으로 표시 방전으로 불리우나, 점등을 유지하기 위한 방전이기 때문에, 유지 방전 또는 서스테인 방전이라고도 한다. 또한, 이러한 의미에서 표시 전극은 유지 전극 또는 서스테인 전극이라고도 한다.
표시 전극 X, Y는 ITO, SnO2등의 폭이 넓은 투명 전극(12)과, 전극의 저항을 낮추기 위한, 예를 들면 Ag, Au, Al, Cu, Cr, 및 이들의 적층체 (예를 들면, Cr/Cu/Cr의 적층 구조) 등으로 이루어진 금속제의 폭이 좁은 버스 전극(13)으로 구성되어 있다. 표시 전극 X, Y는 Ag, Au에 대해서는 인쇄법을 이용하고, 그 외에 대해서는 증착법, 스퍼터법 등의 성막법과 에칭법을 조합함으로써, 원하는 개수, 두께, 폭, 및 간격으로 형성한다. 어드레싱 시에는 표시 전극 Y가 스캔 전극으로서 이용된다.
투명 전극(12)은 벨트 형상인 것이나, 방전 셀 대응부만 폭을 넓게 한 것, 방전 셀마다 분리되어 버스 전극으로 공통 접속되는 것 등을 사용할 수 있다.
유전체층(17)은 예를 들면, 저융점 유리 플릿에 바인더와 용제를 가한 유리 페이스트를 전면측의 기판(11) 상에 스크린 인쇄법으로 도포하고, 소성함으로써 형성한다.
유전체층(17) 상에는 표시 시의 방전에 의해 생기는 이온 충돌에 의한 손상으로부터 유전체층(17)을 보호하기 위한 보호막(18)이 설치된다. 이 보호막(18)은 예를 들면, MgO, CaO, SrO, BaO 등으로 이루어진다.
배면측의 기판(21)의 내측면에는 표시 전극 X, Y와 직교하도록, 화면의 행방향으로 평행하게 복수의 어드레스 전극 A (A 전극이라고도 함)가 형성되어 있다. 이들 어드레스 전극 A는 스캔용 표시 전극과의 교차부에서 어드레스 방전을 발생하는 것으로, 예를 들면 Ag, Au, Al, Cu, Cr, 및 이들의 적층체 (예를 들면, Cr/Cu/Cr의 적층 구조) 등으로 구성된다. 어드레스 전극 A도, 표시 전극 X, Y와 마찬가지로, Ag, Au에 대해서는 인쇄법을 이용하고, 그 외에 대해서는 증착법, 스퍼터법 등의 성막법과 에칭법을 조합함으로써, 원하는 개수, 두께, 폭, 및 간격으로 형성한다.
유전체층(24)은 유전체층(17)과 동일한 재료, 동일한 방법을 이용하여 형성된다.
격벽(29)은 어드레스 전극 A 사이에 대응하는 위치의 유전체층(24) 상에, 샌드 블러스트법, 인쇄법, 포토 에칭법 등에 의해 형성한다. 예를 들면, 저융점 유리 플릿, 바인더, 용제 등으로 이루어진 유리 페이스트를 유전체층(24) 상에 도포하여 건조시킨 후, 샌드 블러스트법으로 절삭하여 소성함으로써 형성할 수 있다. 또한, 바인더에 감광성 수지를 사용하고, 마스크를 이용한 노광 및 현상 후, 소성함으로써 형성할 수도 있다.
형광체층(28R, 28G, 28B)은 형광체 분말과 바인더를 포함하는 형광체 페이스트를 격벽(29) 사이의 홈 내에 스크린 인쇄, 또는 디스펜서를 이용한 방법 등으로 도포하고, 이를 각 색마다 반복한 후, 소성함으로써 형성한다. 이 형광체층(28R, 28G, 28B)은 형광체 분말과 바인더를 포함하는 시트형 형광체층 재료 (소위, 그린 시트)를 사용하여 포토리소법으로 형성할 수도 있다. 이 경우, 원하는 색의 시트를 기판 상의 표시 영역 전면에 접착하여 노광, 현상을 행하고, 이를 각 색마다 반복함으로써, 대응하는 격벽 사이에 각 색의 형광체층을 형성할 수 있다.
PDP(10)는 상기한 전면측의 패널 어셈블리와 배면측의 패널 어셈블리를 표시 전극 X, Y와 어드레스 전극 A가 직교하도록 대향 배치하고, 주위를 밀봉하여, 격벽(29)으로 둘러싸인 공간에 네온과 크세논의 혼합 가스 등의 방전 가스를 충전함으로써 제작된다. 이 PDP(10)에서는 표시 전극 X, Y와 어드레스 전극 A와의 교차부의 방전 공간이 표시의 최소 단위인 하나의 셀 영역 (단위 발광 영역)이 된다.
도 2는 상술한 ALiS 구조의 PDP를 평면적으로 본 상태를 나타내는 설명도이다.
이 구조의 PDP에서는 상술한 바와 같이 화면의 열 방향으로 표시 전극 Xn, Yn이 평행하게 배치되고, 그와 직교하여 화면의 행 방향으로 어드레스 전극 A가 평행하게 배치되고, 어드레스 전극 A 사이에는 격벽(29)이 어드레스 전극 A와 평행하게 배치되어 있다. 표시 전극의 수는 화면의 열 방향의 방전 셀의 수+1개분 즉, 표시 라인 L의 수+1개분 배치되고, 어드레스 전극 A의 수는 화면의 행 방향의 방전 셀의 수와 동일한 만큼 배치되어 있다.
표시 라인 L은 표시 전극 X1, Y1사이가 제1 표시 라인 L1, 표시 전극 Y1, X2사이가 제2 표시 라인 L2, 표시 전극 X2, Y2사이가 제3 표시 라인 L3, 표시 전극 Xn, Yn사이가 제(2n-1) 표시 라인 L2n-1, 표시 전극 Xn, Yn+1사이가 제2n 표시 라인L2n이 된다.
도 3은 상술한 ALiS 구조의 PDP의 상세한 구성을 나타내는 부분 확대도이다. 도 3에 도시한 바와 같이 표시 방전은 격벽(29)과 격벽(29) 사이에 형성된 공간의 표시 전극 사이에서 발생하기 때문에, 격벽(29) 사이에 형성된 표시 전극 X, Y 사이의 방전 영역이 방전 셀 C가 된다.
도 4의 (a) 및 도 4의 (b)는 컬러 표시를 위한 계조 구동 방식을 나타내는 설명도이다. 컬러 표시용 PDP에서는 일반적으로 다음과 같은 계조 구동 방식으로 구동을 행한다.
우선, 동화상을 표시하기 위한 1 프레임의 기간 (대부분의 경우, 1/60초)을 휘도에 웨이트(weight)가중치를 부여한 복수의 서브 프레임으로 구성한다. 예를 들면, 256계조의 표시를 행하는 경우에는 1 프레임을 sf1-sf8의 8개의 서브 프레임으로 구성하고, 이들 서브 프레임의 표시 기간 즉, 셀의 방전 회수를 1:2:4:8:16:32:64:128의 비율로 설정한다.
그리고, 각 서브 프레임을 표시 영역 내의 모든 셀의 벽 전하를 균일하게 하는 리세트 기간 TR과, 점등 셀을 선택하는 어드레스 기간 TA와, 선택된 셀을 휘도에 따른 회수만큼 방전 (점등)시키는 표시 기간 TS로 구성하고, 서브 프레임의 표시마다, 휘도에 따라 셀을 점등시켜서, 8개의 서브 프레임을 표시함으로써, 1 프레임의 표시를 행한다. 도 4의 (b)에서는 휘도의 상대비가 "32"인 서브 프레임을 나타내고 있다.
또, 표시를 위한 어드레스 방식에는 기입 어드레스 방식과 소거 어드레스 방식이 있으며, 기입 어드레스 방식에서는 리세트 기간 TR에서 모든 셀의 벽 전하를 소거하고, 어드레스 기간 TA에서 점등해야 할 셀에 벽 전하를 선택적으로 형성하는 어드레스를 행하고, 표시 기간 TS로 이행한다. 소거 어드레스 방식에서는 리세트 기간 TR에서 어드레스 준비로서 모든 셀에 벽 전하를 형성하고, 어드레스 기간 TA에서 비점등 셀의 벽 전하를 선택적으로 소거하는 어드레스를 행하고, 표시 기간 TS로 이행한다.
상술한 ALiS 구조의 PDP에서도, 기본적으로는 이러한 계조 구동 방식으로 구동을 행하지만, ALiS 구조의 PDP에서는 점등 셀의 선택을 위해 Y 전극을 스캔 전극으로서 이용하여 스캔 펄스를 인가할 때, 홀수 행의 표시 라인 L1, 3, 5, …과 짝수 행의 표시 라인 L2, 4, 6, …로, 각각 1개의 Y 전극이 공용된다. 따라서, 이하의 구동을 행하여 2개의 표시 라인 L을 선택한다.
도 5는 본 발명에 의한 PDP의 구동 방법의 제1 실시예의 인가 전압 파형을 나타내는 설명도이다.
ALiS 구조의 PDP에서는 스캔 전극으로서 이용하는 Y 전극과, 스캔 전극으로서 이용하지 않는 X 전극이 교대로 배치되어 있다. Y 전극은 스캔 펄스를 인가하기 위해서 개별적인 제어가 가능하게 되어 있다. X 전극은 X 전극에만 주목하여 열거한 배열 순위가 홀수인지 짝수인지에 따라, 제1조 (이하, Xodd 전극으로 함)와 제2조 (이하, Xeven 전극으로 함)로 분류하고, 제1조인 Xodd 전극과 제2조인 Xeven전극을 각각 공통으로 접속하고 있다.
그리고, 어드레스 기간의 전반에서 Xodd-Y 전극 사이의 표시 라인에 대한 어드레싱을 행하고, 후반에서 Xeven-Y 전극 사이의 표시 라인에 대한 어드레싱을 행한 후, 모든 표시 라인을 동시에 표시한다.
구체적으로는 우선, 리세트 기간 TR을 제1 리세트 기간 TR1과 제2 리세트 기간 TR2로 구성한다. 또한, 제1 리세트 기간 TR1을 제1 공정 TR1a와 제2 공정 TR1b로 구성하고, 제2 리세트 기간 TR2를 제1 공정 TR2a와 제2 공정 TR2b로 구성한다.
또한, 어드레스 기간 TA를 제1 어드레스 기간 TA1과 제2 어드레스 기간 TA2로 구성한다. 표시의 어드레스 방식은 기입 어드레스 방식을 이용한다.
표시 기간 TS에 대해서는 프로그레시브 형식의 표시를 행하기 때문에, 모든 표시 라인을 동시에 표시한다.
제1 리세트 기간의 제1 공정 TR1a에서는 A 전극과 Y 전극에, 각각 도면에 도시한 바와 같은 파형의 전압을 인가하고, A 전극으로부터 Y 전극을 향하여 방전을 발생시키고, Y 전극 상에 벽 전하를 형성한다. 이에 따라, Xodd-Y 전극 사이와 Xeven-Y 전극 사이의 모든 표시 라인을 초기화를 위한 방전을 발생시키지 않는 한, 다음의 어드레스 기간에서 방전이 발생하지 않는 전하 상태로 한다 (이하, 이를 「어드레스 불능화」라고 정의함).
다음으로, 제1 리세트 기간의 제2 공정 TR1b에서, Xodd-Y 전극 사이에서 방전을 발생시켜서, Y 전극의 Xodd 전극측의 표시 라인만 초기화하고, 그 표시 라인을 어드레싱 가능한 상태로 한다.
다음으로, 제1 어드레스 기간 TA1에 있어서, Xodd-Y 전극 사이에서 방전을 발생시키고, Y 전극에서 보아 Xodd 전극 측에 위치하는 표시 라인의 어드레싱을 행한다.
다음으로, 제1 리세트 기간의 제1 공정 TR1a와 마찬가지로, 제2 리세트 기간의 제1 공정 TR2a에서, A 전극으로부터 Y 전극을 향하여 방전을 발생시키고, Y 전극 상에 벽 전하를 형성한다. 이에 따라, Xodd-Y 전극 사이와 Xeven-Y 전극 사이를 초기화를 위한 방전을 발생시키지 않는 한, 다음의 어드레스 기간에서 방전이 발생하지 않는 전하 상태로 한다 (어드레스 불능화).
다음으로, 제2 리세트 기간의 제2 공정 TR2b에서, Xeven-Y 전극 사이에서 방전을 발생시켜서, Y 전극의 Xeven 전극측의 표시 라인만 초기화하고, 그 표시 라인을 어드레싱 가능한 상태로 한다.
다음으로, 제2 어드레스 기간 TA2에 있어서, Xeven-Y 전극 사이에서 방전을 발생시키고, Y 전극에서 보아 Xeven 전극측에 위치하는 표시 라인의 어드레싱을 행한다.
그리고, 공용의 Y 전극으로부터 Xodd 전극과 Xeven 전극의 양방의 전극을 향하여 전압을 인가하여 표시 방전을 발생시킨 후, 그 반대로 Xodd 전극과 Xeven 전극의 양방의 전극으로부터 공용의 Y 전극을 향하여 전압을 인가하여 표시 방전을 발생시키고, 이를 반복함으로써, 모든 표시 라인을 동시에 표시한다.
여기서, 제2 리세트 기간의 제1 공정 TR2a에서는 이하의 조건을 만족시키도록 한다.
① 전반 (제1 어드레스 기간 TA1)에 어드레스 방전한 셀의 전하를 소거하지 않고 그대로 유지하여 표시 방전에 이용할 수 있도록 한다.
② 전반에 어드레스 방전하지 않은 셀을 후반 (제2 어드레스 기간 TA2)에서 방전이 발생하지 않는 전하 상태로 한다.
③ 전반에 어드레스 방전하지 않은 셀에 대하여, 표시 방전 시에 방전이 발생하는 정도의 전하를 축적하지 않는다.
이 조건은 전반과 후반의 어드레싱의 최초에, 어드레싱 시와 동극성 ·동일 전압의 둔파(gentle waveform: 경사 펄스)를 A-Y 전극 사이에 인가함으로써 실현할 수 있다. 이는 다음의 이유에 의한다.
우선, 후반의 제2 리세트 기간의 제1 공정 TR2a에서 인가하는 전압은 전반의 어드레싱 시와 동극성이기 때문에, ①의 조건은 문제없이 만족한다.
또한, 어드레싱과 동일 전압으로 인가하기 때문에, 다음의 어드레싱에서는 반응하지 않는다. 따라서, ②의 조건을 만족한다.
또한, A-Y 전극 사이에 인가하는 둔파만으로는 표시 방전이 가능한 전하는 축적되지 않기 때문에, ③의 조건도 만족한다.
여기서, ①∼③의 조건을 만족하면, 제2 리세트 기간의 제1 공정 TR2a에서 Y 전극에 인가하는 전압 파형은 둔파일 필요는 없다. 예를 들면, A-Y 전극 사이에 세폭(細幅) 펄스를 인가해도 무방하다.
본 실시예에서는 Y 전극의 Xodd 전극측의 어드레싱과 Xeven 전극측의 어드레싱 중, Xodd 전극측의 어드레싱을 먼저 행했지만, 그 반대로 Xeven 전극측의 어드레싱을 먼저 행해도 무방하다.
또한, 제1 리세트 기간의 제1 공정 TR1a에서도, 제2 리세트 기간의 제1 공정 TR2a에 인가하는 전압 파형과 마찬가지의 전압 파형을 인가하고 있지만, 구동의 가능 여부라는 점에서는 이 전압 파형은 인가할 필요가 없다. 왜냐하면, 제1 어드레스 기간 TA1에서, Xeven-Y 전극 사이에서 오방전이 발생해도, 이 Xeven-Y 전극 사이에 대해서는 다음의 제2 리세트 기간의 제1 공정 TR2a와 제2 공정 TR2b로 초기화된 후, 다시 제2 어드레스 기간 TA2에서 어드레싱이 행해지기 때문이다. 단, 제1 어드레스 기간 TA1에서 Xeven-Y 전극 사이에서 오방전이 발생함에 따른 배경 발광의 증가가 문제가 되기 때문에, 제1 리세트 기간의 제1 공정 TR1a에, 본 실시예와 같은 전압 파형을 삽입하는 것이 바람직하다.
이상이 제1 실시예의 전체상(全體像)이지만, 제1 실시예의 시퀀스와 구동 파형에 대해서 보다 상세하게 설명한다. 또, 설명에는 상기 제1 실시예의 설명과 중복하는 부분도 있다.
제1 실시예의 상세한 시퀀스를 도 6에 도시한다. 상술한 바와 같이 제1 실시예의 시퀀스는 크게 나누어, 제1 리세트 기간 TR1, 제1 어드레스 기간 TA1, 제2 리세트 기간 TR2, 제2 어드레스 기간 TA2, 및 서스테인 기간 TS로 이루어진다.
또, 상술한 제1 실시예의 전체 설명에서는 제1 리세트 기간 TR1을 제1 공정 TR1a와 제2 공정 TR1b의 2개의 시퀀스로 구성하도록 설명했지만, 상세하게는 제2 공정 TR1b는 다시 기입과 전하 조정의 2개의 시퀀스로 이루어진다. 따라서, 여기서는 제1 리세트 기간 TR1을 제1 공정 TR1a, 제2 공정 TR1b, 제3 공정 TR1c의 세개의 시퀀스로 구성하는 것으로서 설명한다.
또한, 제2 리세트 기간 TR2도, 제1 공정 TR2a와 제2 공정 TR2b의 2개의 시퀀스로 구성하도록 설명했지만, 상세하게는 제2 공정 TR2b도 다시 기입과 전하 조정의 2개의 시퀀스로 이루어진다. 따라서, 여기서는 제2 리세트 기간 TR2도 제1 공정 TR2a, 제2 공정 TR2b, 제3 공정 TR2c의 3개의 시퀀스로 구성하는 것으로서 설명한다.
전체의 동작으로서는 상술한 바와 같이 표시 전극 X를 이들만 주목하여 열거한 배열 순위가 홀수인지 짝수인지로 Xodd 전극과 Xeven 전극으로 나누고, Xodd 전극을 사용하는 표시 라인에 대해서는 제1 어드레스 기간에서 어드레스를 행하고, Xeven 전극을 사용하는 표시 라인에 대해서는 제2 어드레스 기간에서 어드레스를 행하고 나서, 서스테인 기간에 모든 표시 라인을 동작시킴에 따라, 프로그레시브 표시를 행한다.
제1 리세트 기간 TR1은 다음의 제1 어드레스 기간 TA1에 있어서의 어드레스 방전을 정상적으로 동작시키기 위한 준비 기간이다. 제1 어드레스 기간 TA1에서는 Xodd 전극을 사용하는 표시 라인에 대해서만 어드레스를 행한다. 따라서, 제1 리세트 기간 TR1에서는 Xodd 전극을 사용하는 표시 라인을 어드레스 방전이 가능한 상태로 하고, Xeven 전극을 사용하는 표시 라인을 어드레스 방전이 발생하지 않는 상태로 한다.
우선, 제1 리세트 기간의 제1 공정 TR1a에서, 모든 표시 라인을 어드레스 방전이 불가능한 전하 상태로 한다 (어드레스 불능화). 또한, Xodd 전극을 사용하는표시 라인만, 제2 공정 TR1b에서 기입을 행하고, 제3 공정 TR1c에서 전하를 조정하여 어드레스 방전이 가능한 상태로 한다. 제2 공정 TR1b 및 제3 공정 TR1c에서는 Xeven 전극을 사용하는 표시 라인은 반응시키지 않고, 어드레스 방전이 발생하지 않는 상태대로 한다.
다음으로, 제1 어드레스 기간 TA1에 있어서, Y 전극에 스캔 펄스를 위에서부터 순차적으로 인가하고, A 전극에 어드레스 펄스를 인가함으로써 어드레스를 행한다. 제1 어드레스 기간 TA1은 Xodd 전극을 사용하는 표시 라인만 어드레스 방전 가능한 상태이기 때문에, Y 전극의 Xodd 전극과 인접한 표시 라인만 어드레스된다. 어드레스되는 표시 라인은 순서대로 표시 라인 1, 4, 5, 8, 9, …로, 이하 2라인마다 어드레스된다. 따라서, A 전극에 인가되는 어드레스 펄스도 이들의 순서에 맞출 필요가 있다.
제2 리세트 기간 TR2는 다음의 제2 어드레스 기간 TA2에 있어서의 어드레스 방전을 정상적으로 동작시키기 위한 준비 기간이다. 제2 어드레스 기간 TA2에서는 제1 어드레스 기간 TA1과는 반대로, Xeven 전극을 사용하는 표시 라인에 대해서만 어드레스를 행한다. 따라서, 제2 리세트 기간 TR2에서는 제1 리세트 기간 TR1의, Xodd 전극을 사용하는 표시 라인과 Xeven 전극을 사용하는 표시 라인을 반대로 한 시퀀스가 된다.
제2 어드레스 기간 TA2는 제1 어드레스 기간 TA1과 마찬가지로, Y 전극에 스캔 펄스를 위에서부터 순차적으로 인가하고, A 전극에 어드레스 펄스를 인가함으로써 어드레스를 행하는 시퀀스이다. 제2 어드레스 기간 TA2는 Y 전극의 Xeven 전극과 인접한 표시 라인만이 어드레스 가능하기 때문에, 어드레스되는 표시 라인은 순서대로 표시 라인 2, 3, 6, 7, …로, 이하 2라인마다 어드레스된다.
이상으로, 모든 표시 라인의 어드레스가 완료된다. 이 후, 서스테인 기간 TS에서 유지 방전을 행함으로써, 프로그레시브 표시를 행한다.
도 7은 상세한 구동 파형을 나타내는 설명도이다. 본 구동 파형은 이하의 전압 펄스로 구성되어 있다.
·X 전극에 인가되는 도달 전압 Vq의 둔파 펄스 Prx1
·X 전극에 인가되는 전압 Vx의 방형파 펄스 Prx2
·X 전극에 인가되는 전압 Vs의 방형파 펄스 Prx3
·Y 전극에 인가되는 도달 전압 Vy의 둔파 펄스 Pry1
·Y 전극에 인가되는 도달 전압 Vs의 방형파 펄스 Pry2
·Y 전극에 인가되는 최저 전압 Vy, 진폭 Vsc의 스캔 펄스 Py
·A 전극에 인가되는 전압 Va의 방형파 펄스 Pra
·A 전극에 인가되는 전압 Va의 어드레스 펄스 Pa
·X 전극 및 Y 전극에 인가되는 전압 Vs의 서스테인 펄스 Ps
각 전압의 전형예를 다음에 나타낸다.
Vq=-140V, Vx=90V, Vs=170V, Vy=-170V, Vsc=120V, Va=70V
제1 리세트 기간 TR1의 제1 공정 TR1a, 제2 공정 TR1b, 제3 공정 TR1c는 다음과 같다.
제1 공정 TR1a (어드레스 불능화)는, 펄스 Pra와 펄스 Pry1로 구성되고, X전극은 Xodd 전극 및 Xeven 전극 모두 OV (접지 레벨)이다. 펄스 Pra와 펄스 Pry1이 인가된 상태는 어드레스 시에 A-Y 전극 사이에 인가되는 전압 상태와 동일하기 때문에, 제1 공정 TR1a의 후는 어드레스 방전이 발생하지 않는 전하 상태가 된다. 펄스 폭은 100㎲ 정도이다.
제2 공정 TR1b (Xodd 전극측만의 기입)는, Xodd 전극은 펄스 Prx1, Xeven 전극은 펄스 Prx3, Y 전극은 펄스 Pry2, A 전극은 0V로 구성된다. 여기서, Xodd 전극은 Y 전극과 역극성이고, Xeven 전극은 Y 전극과 동극성이기 때문에, Xodd 전극측만 기입된다. 펄스 폭은 100㎲ 정도이다.
제3 공정 TR1c (전하 조정)는, Xodd 전극은 펄스 Prx2, Xeven 전극은 0V, Y 전극은 펄스 Pry1, A 전극은 0V로 구성된다. Xodd 전극측에서, 제2 공정 TR1b에서 기입된 전하가 펄스 Prx2 및 펄스 Pry1로 조정되고, 어드레스에 적합한 전하 상태가 된다. Xeven 전극측은 제2 공정 TR1b에서 기입되어 있지 않기 때문에, 여기서는 반응하지 않는다. 펄스 폭은 120㎲ 정도이다.
제1 어드레스 기간 TA1은, Xodd 전극은 펄스 Prx2, Xeven 전극은 0V, Y 전극은 펄스 Py, A 전극은 펄스 Pa로 구성되고, Xodd 전극을 사용하는 표시 라인이 어드레스된다. 각 스캔 펄스의 폭은 1.2∼1.7㎲이다.
제2 리세트 기간 TR2는, 제1 리세트 기간 TR1의 Xodd 전극과 Xeven 전극을 교체한 파형이 되고, Xeven 전극만 어드레스가 가능한 상태로 한다.
제2 어드레스 기간 TA2는, Xeven 전극은 펄스 Prx2, Xodd 전극은 0V, Y 전극은 펄스 Py, A 전극은 펄스 Pa로 구성되고, Xeven 전극을 사용하는 표시 라인이 어드레스된다. 각 스캔 펄스의 폭은 1.2∼1.7㎲이다.
서스테인 기간 TS는, X 전극 및 Y 전극에 교대로 펄스 Ps를 인가함으로써 유지 방전을 행한다.
도 8 및 도 9는 본 발명에 의한 PDP의 구동 방법의 제2 실시예를 나타내는 설명도이다. 도 8은 전압의 인가 패턴을 나타내는 블럭도이고, 도 9는 인가 전압 파형을 나타내고 있다. 본 실시예는 제1 실시예의 변형예이고, 제1 실시예를 간략화한 구동 방법이다.
제1 실시예의 구동에 있어서의 전반의 제1 리세트 기간의 제1 공정 TR1a와 제2 공정 TR1b의 전압 인가 즉, 전반의 초기화는 반드시 필요하지 않다. 왜냐하면, 이전 서브 프레임 (전회의 서브 프레임)에서 후반에 어드레싱한 표시 라인에서는 이전 서브 프레임에서 표시 방전하지 않은 셀 (즉, 어드레스 방전하지 않은 셀)은 그대로 어드레싱이 가능하고, 초기화는 필요없기 때문이다.
이전 서브 프레임에서 표시 방전한 셀은 표시 방전으로 축적된 전하를 조정함으로써, 어드레싱이 가능한 셀이 된다. 즉, 이 전하의 조정에서는 A-Y 전극 사이에 생기는 벽 전압을 A-Y 전극 사이의 방전 개시 전압으로부터 어드레스 시의 A-Y 전극 사이의 인가 전압을 감한 값 이상으로 하고, 또한 X-Y 전극 사이에 생기는 벽 전압을, X-Y 전극 사이의 방전 개시 전압으로부터 표시 방전 시의 X-Y 전극 사이의 인가 전압을 감한 값 이하로 한다.
이 전하의 조정을 행함으로써, 이전 서브 프레임에서 표시 방전한 셀이 어드레싱 가능한 셀이 되기 때문에, 이전 서브 프레임의 후반에 어드레스한 표시 라인을 다음 서브 프레임의 전반에 어드레스하면, 전반의 초기화는 전하의 조정만으로 대용할 수 있고, 초기화는 후반만으로 충분하다.
이 때문에, 본 실시예에서는 서브 프레임마다, 전반에 어드레스하는 표시 라인 (전반의 어드레스 라인)과 후반에 어드레스하는 표시 라인 (후반의 어드레스 라인)을 교체하도록 하고 있다.
즉, 홀수번째 서브 프레임 (홀수 서브 프레임)에서 전반에 Xodd-Y 전극 사이를 어드레스싱하고, 후반에 Xeven-Y 전극 사이를 어드레싱하며, 짝수번째 서브 프레임 (짝수 서브 프레임)에서 전반에 Xeven-Y 전극 사이를 어드레싱하고, 후반에 Xodd-Y 전극 사이를 어드레싱한다.
짝수번째 서브 프레임 (짝수 서브 프레임)에 있어서의 동작은 다음과 같다. Xodd-Y 전극 사이는 제1 리세트 기간 TR21에 있어서, 이전 서브 프레임 (즉, 홀수 서브 프레임)의 표시 방전 시에, Xodd 전극이 양극인 상태로 종단되어 있기 때문에, 이전 서브 프레임으로 점등한 셀은 어드레싱 시에 반응하지 않는 전하 상태가 된다.
한편, 이전 서브 프레임에서 점등하지 않은 셀은 이전 서브 프레임의 제2 리세트 기간의 제1 공정 TR12a에서 어드레싱이 행해지지 않는 전하 상태가 되고, 이 상태가 계속되고 있다. 따라서, Xodd-Y 전극 사이는 항상 어드레싱이 행해지지 않는 전하 상태가 된다.
또한, Xeven-Y 전극 사이는 제1 리세트 기간 TR21에 있어서, 이전 서브 프레임의 표시 방전 시에, Xeven 전극이 음극인 상태로 종단되어 있기 때문에, 이전 서브 프레임에서 점등한 셀은 어드레싱 시에 반응하는 전하 상태가 된다. 단, 이 상태에서는 제1 어드레스 기간 TA21에서 어드레스 방전이 발생하지 않아도 표시 방전이 가능한 정도의 전하가 축적되어 있기 때문에, 본 실시예와 같이 둔파 펄스로 전하를 감함으로써, 전하의 조정을 행할 필요가 있다.
한편, 이전 서브 프레임에서 점등하지 않은 셀은 이전 서브 프레임의 제2 리세트 기간의 제2 공정 TR12b에서 어드레싱이 가능한 전하 상태가 되고, 이 상태가 계속되고 있다. 따라서, Xodd-Y 전극 사이는 항상 어드레싱이 가능한 전하 상태로 되어 있다.
제1 어드레스 기간 TA21 이후는 제1 실시예와 마찬가지이다.
본 실시예의 장점은 다음과 같다.
① 1 서브 프레임 중에 초기화를 행하는 것이 제1 실시예의 절반에 그치기 때문에, 제1 실시예에 비하여 배경 발광이 절반이 된다.
② 전반의 초기화가 간략화되기 때문에, 1 서브 프레임에 필요한 시간이 단축된다.
이상이 제2 실시예의 전체상이지만, 제2 실시예의 시퀀스와 구동 파형에 대해서 보다 상세하게 설명한다. 또, 설명에는 상기 제2 실시예의 설명과 중복하는 부분도 있다.
제2 실시예의 상세한 시퀀스를 도 10에 도시한다. 상술한 바와 같이 제2 실시예의 시퀀스는 서브 프레임을 홀수번째와 짝수번째로 나누어, 홀수 서브 프레임과 짝수 서브 프레임을 교대로 반복한다.
또, 상술한 제2 실시예의 전체 설명에서는 홀수 서브 프레임의 제2 리세트 기간 TR12를 제1 공정 TR12a와 제2 공정 TR12b의 2개의 시퀀스로 구성하도록 설명했지만, 상세하게는 제2 공정 TR12b는 다시 기입과 전하 조정의 2개의 시퀀스로 이루어진다. 따라서, 여기서는 홀수 서브 프레임의 제2 리세트 기간 TR12를 제1 공정 TR12a, 제2 공정 TR12b, 제3 공정 TR12c의 3개의 시퀀스로 구성하는 것으로서 설명한다.
또한, 짝수 서브 프레임의 제2 리세트 기간 TR22도, 제1 공정 TR22a와 제2 공정 TR22b의 2개의 시퀀스로 구성하도록 설명했으나, 상세하게는 제2 공정 TR22b도 다시 기입과 전하 조정의 2개의 시퀀스로 이루어진다. 따라서, 여기서는 짝수 서브 프레임의 제2 리세트 기간 TR22도 제1 공정 TR22a, 제2 공정 TR22b, 제3 공정 TR22c의 3개의 시퀀스로 구성하는 것으로서 설명한다.
각각의 서브 프레임은 제1 실시예의 서브 프레임으로부터 제1 리세트 기간 TR1 중, 제1 공정 TR1a와 제2 공정 TR1b를 생략한 시퀀스를 취한다. 또한, 홀수 서브 프레임과 짝수 서브 프레임의 차이는 홀수 서브 프레임이 Xodd 전극을 사용하는 표시 라인을 제1 어드레스 기간 TA11에서 어드레스하고, Xeven 전극을 사용하는 표시 라인을 제2 어드레스 기간 TA12에서 어드레스하는 반면, 짝수 서브 프레임은 Xeven 전극을 사용하는 표시 라인을 제1 어드레스 기간 TA21에서 어드레스하고, Xodd 전극을 사용하는 표시 라인을 제2 어드레스 기간 TA22에서 어드레스하는 것이다.
이러한 시퀀스를 취하면, 제2 어드레스 기간에 어드레스한 표시 라인은 다음의 서브 프레임에서는 제1 어드레스 기간에서 어드레스하게 된다. 이 때, 제1 리세트 기간 TR11, TR21의 어드레스 불능화와 기입의 시퀀스를 생략할 수 있다. 그 이유는 다음과 같다.
짝수 서브 프레임의 제1 리세트 기간 TR21이 전하 조정만으로 충분한 이유를 이하에 설명한다.
우선, Xodd 전극을 사용하는 표시 라인은 짝수 서브 프레임에서의 제1 어드레스 기간 TA21에서 어드레스가 불가능한 상태일 필요가 있다. 여기서, 홀수 서브 프레임의 제1 어드레스 기간 TA11에서, 어드레스 방전이 발생하지 않은 경우에는 제2 리세트 기간 TR12의 제1 공정 TR12a에서 어드레스 방전이 불가능한 상태가 되고, 그 후 반응하지 않기 때문에, 다음의 짝수 서브 프레임의 제1 리세트 기간은 불필요하다. 또한, 홀수 서브 프레임의 제2 어드레스 기간 TA12에서, 어드레스 방전이 발생한 경우에는 서스테인 기간 TS1에서 방전하지만, 이 서스테인을 어드레스가 불가능한 상태 (구체적으로는 X 전극이 양극이 되는 상태)로 마침으로써, 제1 리세트 기간이 불필요해진다.
다음으로, Xeven 전극을 사용하는 표시 라인은 짝수 서브 프레임에서의 제1 어드레스 기간 TA21에서 어드레스가 가능한 상태일 필요가 있다. 여기서, 홀수 서브 프레임의 제2 어드레스 기간 TA12에서, 어드레스 방전이 발생하지 않은 경우 (따라서, 서스테인이라도 방전없음)는 그대로 어드레스 방전이 가능한 상태에 있기 때문에, 다음의 짝수 서브 프레임의 제1 리세트 기간은 불필요하다. 또한, 홀수 서브 프레임의 제2 어드레스 기간 TA12에서, 어드레스 방전이 발생한 경우 (따라서, 서스테인으로 방전함)는 서스테인 방전으로 생긴 전하를 조정하는 것만으로, 어드레스 방전이 가능한 상태가 된다.
이상으로부터, 짝수 서브 프레임의 제1 리세트 기간 TR21은 전하 조정만으로 충분하다. 또한, 홀수 서브 프레임의 제1 리세트 기간 TR11에 있어서도 마찬가지의 것이라 할 수 있다. 따라서, 짝수 서브 프레임과 홀수 서브 프레임의 양방의 제1 리세트 기간의 어드레스 불능화와 기입의 시퀀스를 생략할 수 있다.
도 11은 상세한 구동 파형을 나타내는 설명도이다. 제1 실시예와 다른 점은 상술한 바와 같이 홀수 서브 프레임과 짝수 서브 프레임으로, 제1과 제2 어드레스 기간이 교체되는 것과, 제1 리세트 기간 TR11 및 TR21이 전하 조정 (제1 실시예에 있어서의 TR1c)만으로 생략되어 있는 것이다.
홀수 서브 프레임의 제1 리세트 기간 TR11은, Xodd 전극은 펄스 Prx2, Xeven 전극은 0V, Y 전극은 펄스 Pry1, A 전극은 0V로 구성된다. Xodd 전극측에서 이전의 서브 프레임의 서스테인 방전 시에 생긴 전하가 펄스 Prx2 및 펄스 Pry1로 조정되어, 어드레스에 적합한 전하 상태가 된다. Xeven 전극측은 반응하지 않는다.
제1 어드레스 기간 TA11은, 제1 실시예의 제1 리세트 기간 TA1과 마찬가지이고, Xodd 전극을 사용하는 표시 라인이 어드레스된다.
제2 리세트 기간 TR12는, 제1 실시예의 제2 리세트 기간 TR2와 마찬가지이고, Xeven 전극만을 어드레스가 가능한 상태로 한다.
제2 어드레스 기간 TA12는, 제1 실시예의 제2 어드레스 기간 TA2와 마찬가지이고, Xeven 전극을 사용하는 표시 라인이 어드레스된다.
서스테인 기간 TS1은, X 전극 및 Y 전극에 교대로 펄스 Ps를 인가함으로써 유지 방전을 행한다. 또한, 서스테인의 최후는 다음의 서브 프레임의 제1 어드레스 기간 TA21에 있어서 Xodd 전극을 사용하는 표시 라인이 어드레스하지 않도록 Xodd 전극을 양극으로 끝낸다.
짝수 서브 프레임은 홀수 서브 프레임의 Xodd 전극과 Xeven 전극을 교체함으로써 행한다.
도 12의 (a)∼도 12의 (d)는 본 발명에 의한 PDP의 구동 방법의 제3 실시예를 나타내는 설명도이다. 도 12의 (a)∼도 12의 (c)는 본 실시예에서 이용하는 서브 프레임 A∼서브 프레임 C의 전압의 인가 패턴을 나타내는 블럭도이고, 서브 프레임 A∼서브 프레임 C 내의 각 블럭에 있어서의 인가 전압 파형은 제2 실시예에서 나타낸 것과 동일하다. 도 12의 (d)는 1 프레임 내의 서브 프레임의 구성을 나타내고 있다. 본 실시예는 제1 실시예와 제2 실시예를 조합한 것이다.
일반적으로, AC형 PDP는 1 프레임을 화상 표시의 최소 단위로서 제어하는 경우가 많고, 1 프레임을 복수의 서브 프레임으로 구성한다. 상술한 바와 같이 1 프레임을 구성하는 시간은 결정되어 있으며, 대부분의 경우, 약 16.7㎳ (1/60초)이지만, 1 서브 프레임을 구성하는 시간은 유동적이다. 왜냐하면, 전력을 제한하기 위해서 표시 방전의 펄스 수를 변경할 필요가 있기 때문이다.
따라서, 1 프레임 중에는 서브 프레임 외에 공백 시간이 존재한다. 제2 실시예의 구동 방법은 이전 서브 프레임의 전하를 이용하는 구동이기 때문에, 서브 프레임 사이에서 오작동이 있으면 정상적으로 기능하지 않는다. 이 때문에, 서브프레임 간에 공백 시간이 존재하면, 전하의 소멸 등으로 오동작을 일으킬 가능성이 있다.
본 실시예는 이 점을 고려한 것으로, 본 실시예에서는 3종류의 서브 프레임을 이용한다. 도 12의 (a)에서 도시한 서브 프레임 A는 제1 실시예의 인가 전압 파형을 갖고, 도 12의 (b)에서 도시한 서브 프레임 B 및 도 12의 (c)에서 도시한 서브 프레임 C는 제2 실시예의 인가 전압 파형을 갖고 있다.
도 12의 (d)에 도시한 바와 같이 1 프레임 중의 서브 프레임 구성은 서브 프레임 A를 선두에 둔다. 이 서브 프레임은 이전의 전하가 어떠한 상태라도 정상적으로 기능한다. 이후, 서브 프레임 B와 서브 프레임 C를 교대로 반복한다. 프레임 내의 공백은 프레임의 최후미에 있고, 여기서 오방전이 발생해도, 다음은 서브 프레임 A이기 때문에 문제는 없다.
본 실시예에 있어서는 프레임의 공백부에서 오동작이 발생해도 정상적으로 기능하기 때문에, 신뢰성이 높은 구동을 실현할 수 있다. 또한, 제2 실시예에서는 각 프레임의 파형이 동일할 때에는 1 프레임 중의 서브 프레임 수가 짝수에 한정된다. 즉, 1 프레임 중의 서브 프레임 수가 홀수인 경우, 1 프레임 사이에서 서브 프레임 B 또는 서브 프레임 C가 연속하기 때문에, 정확하게 동작하지 않게 되지만, 본 실시예에서는 이러한 문제가 발생되지 않는다.
도 13은 본 발명에 의한 PDP의 구동 방법의 제4 실시예의 인가 전압 파형을 나타내는 설명도이다.
본 실시예는 제2 실시예의 변형예이다. 제2 실시예에서는 전반의 초기화만을 간략화했지만, 본 실시예에서는 후반의 초기화도 간략화한 구동을 행한다. 이 경우, 후반의 초기화를 간략화하면, 이전 서브 프레임에서 표시 방전하지 않은 셀에 대해서는 구동할 수 없지만, 이전 서브 프레임에서 표시 방전한 셀에 대해서는 구동할 수 있다.
본 실시예의 전반은 제2 실시예와 마찬가지이지만, 후반의 제2 리세트 기간의 제2 공정 TR2b는 전하 조정뿐이다. 즉, 이 전하의 조정에서는 A-Y 전극 사이에 생기는 벽 전압을 A-Y 전극 사이의 방전 개시 전압으로부터 어드레스 시의 A-Y 전극 사이의 인가 전압을 감한 값 이상으로 하고, 또한 X-Y 전극 사이에 생기는 벽 전압을 X-Y 전극 사이의 방전 개시 전압으로부터 표시 방전 시의 X-Y 전극 사이의 인가 전압을 감한 값 이하로 한다.
이 전하의 조정에 의해 이전 서브 프레임에서 점등한 셀만 어드레싱이 가능해진다. 여기서, 이전 서브 프레임에서 표시 방전하지 않은 셀은 반응하지 않기 때문에, 배경 발광이 없고, 또한 제2 실시예보다 시간이 단축되는 장점이 있다.
도 14는 본 발명에 의한 PDP의 구동 방법의 제5 실시예의 인가 전압 파형을 나타내는 설명도이다.
본 실시예는 제4 실시예의 변형예이다. 상술한 제4 실시예에서는 기입 구동 방식을 적용했었지만, 본 실시예는 제4 실시예에 소거 구동 방식을 적용한 것이다. 소거 구동 방식을 적용하면, 제4 실시예의 후반의 제2 리세트 기간의 펄스를 반전 펄스로 대용할 수 있다.
본 실시예의 전반은 제2 실시예와 거의 마찬가지다. 단, 소거 구동을 행하기 때문에, 스캔 전압은 낮게 설정된다. 후반에서는 제4 실시예의 제2 리세트 기간의 제1 공정 TR2a와 제2 공정 TR2b가 생략되고, 도 14 중의 제2 리세트 기간 TR2에서 반전 펄스가 가해지고 있다.
제2 리세트 기간 TR2에서는 Xodd-Y 전극 사이의 극성을 반전함으로써, 전반에서 어드레싱이 가능한 셀을 후반에서 어드레싱이 불가능한 전하 상태로 함과 동시에, 전반에서 어드레싱이 불가능한 셀을 후반에서 어드레싱이 가능한 전하 상태로 하고 있다.
본 실시예도, 제4 실시예와 마찬가지로, 이전 서브 프레임에서 표시 방전한 셀만 어드레싱이 가능하다. 또한, 소거 구동이라도, 배경 발광이 발생하지 않고, 또한 제4 실시예보다 시간이 더 단축되는 장점을 갖는다.
도 15의 (a)∼도 15의 (f)는 본 발명에 의한 PDP의 구동 방법의 제6 실시예를 나타내는 설명도이다. 도 15의 (a)∼도 15의 (e)는 본 실시예에서 이용하는 서브 프레임 A∼서브 프레임 E의 전압의 인가 패턴을 나타내는 블럭도이고, 도 15의 (f)는 서브 프레임의 구성을 나타내고 있다.
본 실시예는 제3 실시예부터 제5 실시예까지를 조합한 것이다. 서브 프레임 A∼서브 프레임 C의 전압의 인가 패턴은 제3 실시예에서 나타낸 것이며, 서브 프레임 D의 전압의 인가 패턴은 제4 실시예에서 나타낸 것이며, 서브 프레임 E의 전압의 인가 패턴은 제5 실시예에서 나타낸 것이다.
이들 실시예는 다음과 같은 예에 적용할 수 있다. 상술한 바와 같이 통상, AC형 PDP를 계조 구동하기 위해서는 1 프레임을 휘도에 웨이트를 부여한 서브 프레임으로 구성한다. 예를 들면, 휘도의 웨이트를 2의 거듭 제곱 (1, 2, 4, 8, …)으로 구성하면, 8개의 서브 프레임으로 256계조를 표현할 수 있다.
그러나, 단순하게 이러한 구성으로 하면 유사 윤곽의 문제가 발생하기 때문에, 서브 프레임 수를 늘려서 휘도의 웨이트를 분산하는 방법이 취해지고 있다. 여기서, 동일한 휘도 웨이트를 갖는 서브 프레임을 연속하여 배치할 수도 있다. 이러한 경우, 이전 서브 프레임이 점등했을 때만, 점등시키는 서브 프레임이 존재하기 때문에, 제4 실시예 또는 제5 실시예의 전압의 인가 패턴을 적용할 수 있다.
예를 들면, 도 15의 (f)에 도시한 바와 같은 휘도 웨이트를 갖는 서브 프레임(SF1∼SF12)의 배열이 있는 경우, 서브 프레임 7(SF7)과 서브 프레임 8(SF8)에, 서브 프레임 D 또는 서브 프레임 E의 전압의 인가 패턴을 적용할 수 있다.
이들 전압의 인가 패턴은 서브 프레임 6에도 마찬가지로 적용 가능하지만, 유사 윤곽 대책에 있어서는 서브 프레임 6이 독립적으로 점등 가능한 것이 좋기 때문에, 본 실시예에서는 서브 프레임 6은 서브 프레임 B의 전압의 인가 패턴으로 하고 있다. 또한, 서브 프레임 D 또는 서브 프레임 E의 전압의 인가 패턴을 적용한 후는 이전 서브 프레임의 영향을 받지 않고 독립적으로 구동할 필요가 있기 때문에, 서브 프레임 9(SF9)에는 서브 프레임 A의 전압의 인가 패턴을 적용하고 있다.
이와 같이 하여, 1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽을 어드레싱이 가능한 전하 상태로 하고, 다른 쪽을 어드레싱이 발생하지 않는 전하 상태로 한 후, 어드레싱을 행함으로써, ALiS 구조의 PDP를 충분한 구동 마진을 확보하면서, 프로그레시브 형식으로 구동할 수 있다. 또, 배경 휘도가 낮고, 보다품질 좋은 표시를 실현할 수 있다.
본 발명에 따르면, 인접한 2행의 표시 라인이 1개의 스캔 전극을 공용하는 구조의 PDP에서 어드레싱의 신뢰성이 높은 프로그레시브 표시를 실현할 수 있다.

Claims (10)

  1. 방전 공간을 형성하는 한 쌍의 기판 사이에 복수의 표시 전극과 상기 표시 전극과 교차하는 복수의 어드레스 전극을 구비하고, 인접한 표시 전극 사이에 면 방전에 의한 표시 라인이 설정됨과 함께, 표시 라인과 어드레스 전극과의 교차부에 셀이 설정되고, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 발생시킬 때, 서로 이웃한 2행의 표시 라인에서 1개의 표시 전극이 스캔 전극으로서 공용되는 전극 구조를 갖는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    1개의 스캔 전극이 공용되는 2행의 표시 라인 중, 한쪽의 제1 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽의 제2 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 제2 표시 라인에 어드레스용 방전을 발생시키는 단계;
    제2 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 제1 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 제1 표시 라인에 어드레스용 방전을 발생시키는 단계; 및
    제1 표시 라인 및 제2 표시 라인에서 동시에 면 방전을 발생시킴으로써 프로그레시브 표시를 행하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 방전 공간을 형성하는 한 쌍의 기판 사이에 복수의 표시 전극과 이들 표시전극과 교차하는 복수의 어드레스 전극을 구비하고, 인접한 표시 전극 사이에 면 방전에 의한 표시 라인이 설정됨과 함께, 표시 라인과 어드레스 전극과의 교차부에 셀이 설정되고, 점등해야 할 셀을 선택하기 위한 어드레스 방전을 발생시킬 때, 서로 이웃한 2행의 표시 라인에서 1개의 표시 전극이 스캔 전극으로서 공용되는 전극 구조를 갖는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    1 프레임을 복수의 서브 프레임으로 구성함과 함께, 각 서브 프레임에 표시 전극을 1개 걸러 스캔 전극으로서 이용하여 스캔 전극과 어드레스 전극 사이에서 어드레스 방전을 발생시키는 어드레스 기간과, 표시 전극 사이에서 면 방전을 발생시키는 표시 기간을 설정하는 단계;
    스캔 전극으로서 이용하지 않는 표시 전극을 이들 표시 전극에만 주목하여 열거한 배열 순위가 홀수인지 짝수인지에 따라 제1조와 제2조로 분류하는 단계;
    어드레스 기간의 전반에, 제1조와 제2조 중 한쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 다른 쪽의 표시 전극을 사용하는 표시 라인만 어드레스 방전을 발생시키는 단계;
    어드레스 기간의 후반에, 제1조와 제2조 중 다른 쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 한쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 가능한 전하 상태로 한 후, 한쪽의 표시 전극을 사용하는 표시 라인만 어드레스 방전을 발생시키는 단계; 및
    표시 기간에 모든 표시 라인에서 동시에 면 방전을 발생시킴으로써 프로그레시브 표시를 행하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제2항에 있어서,
    어드레스 기간의 전반에, 제1조와 제2조 중 한쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하고, 다른 쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 가능한 전하 상태로 하는 대신에,
    전회의 서브 프레임의 표시 기간에 점등한 셀의 벽 전하를 스캔 전극과 어드레스 전극과의 사이에서 어드레스 방전이 가능하고, 또한 표시 전극 사이에서 면 방전이 발생하지 않는 전하 상태로 조정하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 제3항에 있어서,
    어드레스 기간의 후반에, 한쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 가능한 전하 상태로 하는 대신에,
    전회의 서브 프레임의 표시 기간에 점등한 셀의 벽 전하를 스캔 전극과 어드레스 전극과의 사이에서 어드레스 방전이 가능하고, 또한 표시 전극 사이에서 면 방전이 발생하지 않는 전하 상태로 조정하는 플라즈마 디스플레이 패널의 구동 방법.
  5. 제4항에 있어서,
    어드레스 기간의 후반에, 제1조와 제2조 중 다른 쪽의 표시 전극을 사용하는 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하는 대신에,
    스캔 전극 상의 벽 전하의 극성을 반전시키는 플라즈마 디스플레이 패널의 구동 방법.
  6. 제1항에 있어서,
    전반 또는 후반의 어드레스 기간의 최초에 있어서, 어드레스 전극과 스캔 전극과의 사이에 어드레스용 방전과 동극성의 전압 펄스를 인가함으로써, 모든 표시 라인을 어드레스용 방전이 발생하지 않는 전하 상태로 하는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제1항에 있어서,
    1 프레임의 기간에, 어드레스 기간의 전반에서 제1조의 표시 전극을 공용하는 표시 라인의 어드레스 방전을 발생시킨 후, 어드레스 기간의 후반에서 제2조의 표시 전극을 공용하는 표시 라인의 어드레스 방전을 발생시키는 서브 프레임과, 어드레스 기간의 전반에서 제2조의 표시 전극을 공용하는 표시 라인의 어드레스 방전을 발생시킨 후, 어드레스 기간의 후반에서 제1조의 표시 전극을 공용하는 표시 라인의 어드레스 방전을 발생시키는 서브 프레임을 교대로 반복하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제1항에 있어서,
    1 프레임의 기간에, 전회의 서브 프레임에서 표시 방전을 행한 셀에만 어드레스 방전을 발생시키는 서브 프레임이 포함되는 플라즈마 디스플레이 패널의 구동 방법.
  9. 제1항에 있어서,
    1 프레임의 기간에, 전하를 형성하기 위해서 어드레스용 방전을 발생시키는 서브 프레임과, 전하를 소거하기 위해서 어드레스용 방전을 발생시키는 서브 프레임이 혼재하는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제9항에 있어서,
    전하를 형성하기 위해서 발생시키는 어드레스용 방전의 인가 전압과, 전하를 소거하기 위해서 발생시키는 어드레스용 방전의 인가 전압과의 값이 다른 플라즈마 디스플레이 패널의 구동 방법.
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