KR20020092003A - 반도체 소자의 구리 배선 형성 방법 - Google Patents

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Abstract

본 발명은 무전해 도금법을 이용하여 매립특성을 향상시키고 결함없는 구리 매립을 가능하게 한 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 하부 금속 배선이 형성된 기판 상에 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아 및 트렌치를 형성하는 단계와, 상기 비아 및 트렌치를 포함한 층간 절연막 상에 배리어 금속막을 형성하는 단계와, 상기 비아 및 트렌치를 매립하도록 배리어 금속막이 증착된 전면에 충분히 구리를 증착하는 단계와, 상기 층간 절연막 상부 표면을 엔드 포인트로 하여 평탄화하는 단계와, 상기 평탄화된 층간 절연막 및 매립된 트렌치 표면에 캡핑층을 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 구리 배선 형성 방법 {Method for Forming Cu lines in Semiconductor Device}
본 발명은 듀얼 다머신 공정을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것으로 특히, 무전해 도금법을 이용하여 매립 특성을 향상시키고, 결함없는 구리 매립을 가능하게 한 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
이하, 종래의 반도체 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
반도체 소자의 구리 배선을 형성하는 방법으로 듀얼 다머신 방법이 주로 사용되는 데, 듀얼 다머신 방법을 이용한 구리 배선 형성 공정은 다음과 같다.
하부 구리 배선이 형성된 기판 상에 제 1 캡핑층, 층간 절연막을 차례로 증착한다.
상기 층간 절연막, 상기 하부 구리 배선의 소정 영역 노출시키도록 제 1 캡핑층을 선택적으로 제거하여 비아 및 트렌치를 형성한다.
비아 및 트렌치를 포함한 기판 전면에 배리어 금속막을 증착한다.
상기 배리어 금속막 전면에 상부 구리층을 증착한다.
상부 구리층을 상기 층간 절연막 상부 표면을 엔드 포인트(end point)로 하여 평탄화 공정을 진행하여 상부 구리 배선을 형성하고, 상기 평탄화 완료 후에 표면을 세정한다.
상기 노출된 층간 절연막 및 매립된 상부 구리 배선에 제 2 캡핑층을 증착한다.
그러나, 상기와 같은 종래의 반도체 소자의 구리 배선 형성 방법은 다음과 같은 문제점이 있다.
일반적으로 상부 배선으로 이용되는 구리층의 매립은 전해 도금법이 이용되는 데, 상기 전해 도금법은 초기에 배리어 금속층 상에 구리 시드(seed)층을 증착한다.
이 때, 상기 구리 시드층은 이온화 물리 기상 증착법(Ionized PhysicalVapor Deposition)으로 증착한다.
그런데, 집적화로 인해 비아 크기가 작아질 때, 이온화 물리 기상 증착법 중 구리 시드 층이 일부 남게 되어, 후속 구리층 매립 공정시 구리층이 플러그 내부에 채워지지 않는 문제점을 유발시킨다.
또한, 이러한 매립 공정 불량은 배선 간의 도전에도 영향을 끼쳐 배선 신뢰성도 악화시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 무전해 도금법을 이용하여 매립특성을 향상시키고, 결함없는 구리 매립을 가능하게 한 반도체 소자의 구리 배선 형성 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 반도체 소자의 구리 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 기판 12 : 하부 금속 배선
13 : 제 1 캡핑층 14 : 층간 절연막
15 : 비아 16 : 트렌치
17 : 배리어 금속막 18 : 구리층
18a : 구리 금속 배선 19 : 제 2 캡핑층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구리 배선 형성 방법은 하부 금속 배선이 형성된 기판 상에 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 선택적으로 제거하여 비아 및 트렌치를 형성하는 단계와, 상기 비아 및 트렌치를 포함한 층간 절연막 상에 배리어 금속막을 형성하는 단계와, 상기 비아 및 트렌치를 매립하도록 배리어 금속막이 증착된 전면에 충분히 구리를 증착하는 단계와, 상기 층간 절연막 상부 표면을 엔드 포인트로 하여 평탄화하는 단계와, 상기 평탄화된 층간 절연막 및 매립된 트렌치 표면에 캡핑층을 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구리 배선 형성 방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 반도체 소자의 구리 배선 형성 방법을 나타낸 공정 단면도이다.
도 1a와 같이, 하부 금속 배선(12)이 형성된 기판(11) 상에 제 1 캡핑층(13)을 증착한다.
상기 제 1 캡핑층(13) 상에 층간 절연막(14)을 증착한다.
상기 층간 절연막(14) 및 제 1 캡핑층(13)을 선택적으로 제거하여 비아(15) 및 트렌치(16)를 형성한다.
이 때, 상기 비아 형성으로 인해 상기 하부 금속 배선(12)의 소정영역이 노출되게 된다.
도 1b와 같이, 상기 비아(15) 및 트렌치(16)를 포함한 기판 전면에 배리어 금속막(17)을 증착한다.
이 때, 상기 배리어 금속막(17)은 RF 스퍼터링(Radio Frequency sputtering) 세정 또는 수소 환원 세정 공정에 의하여 하부 금속 배선의 표면을 세정한 후, 이온화 물리 기상 증착(Ionized PVD) 공정에 의하여 배리어 금속막(17) 역할을 하는 탄탈륨 (Ta)막을 100내지 800Å의 두께로 증착한다.
상기 배리어 금속막(17)을 증착시 사용하는 이온화 물리 기상 증착 방식(Ionized PVD)은 기존의 스퍼터링에 비하여 스텝 커버리지(step coverage)를 크게 향상시킨 방법이다.
도 1c와 같이, 상기 비아(15) 및 트렌치(16) 포함한 상기 배리어 금속막(17) 전면에 무전해 도금법을 이용하여 상부 구리층(18)을 매립하는 공정을 진행한다.
상기 무전해 도금법은 다음과 같다.
상기 배리어 금속막(17) 상에 백금(Pt)층을 50 내지 200Å의 두께로 형성한다.
이어, 구리 무전해 도금법에 의하여 상부 구리층 매립 공정을 상기 배리어 금속막 (17)전면에서 진행한다.
상기 상부 구리층(18) 매립 공정은 무전해 도금 용액 내에서의 구리(Cu) 이온의 환원 반응에 의하여 진행된다.
구리 무전해 도금 용액은 황산동(금속염 : 구리 이온의 공급 역할), 포르말린(환원제 : 전자의 공급 역할), 롯셀염(착화제 : 용액의 수명 연장을 목적으로 첨가하는 용액) 등으로 구성되며, 도금 온도는 20내지 70℃이며, pH는 9.0 내지 13.0이다.
이와 같이, 무전해 도금법을 사용하여 상부 구리층(18)을 도금한 후에는 상기 상부 구리층(18)을 200내지 400℃에서 열처리함으로써, 상부 구리층의 결정 구조를 안정화시킨다.
도 1d와 같이, 상기 층간 절연막(14) 표면을 엔드 포인트로 하여 구리 플러그 및 상부 구리 배선(18a)을 제외한 나머지 영역을 제거하는 평탄화 공정을 진행한다.
이와 같은 평탄화 공정은 표면에 결함이나 불순물 입자 등을 제거하기 위함이다.
상기 평탄화 공정을 통해 구리 플러그 및 상부 구리 배선(18a)이 형성되고,상기 층간 절연막 표면에 있는 배리어 금속막이 제거되어, 상기 트렌치 및 비아 내부에만 배리어 금속막(17a)이 남게 된다.
도 1e와 같이, 상기 상부 구리 배선(18a)을 포함한 층간 절연막(14) 전면에 제 2 캡핑층(19)을 증착한다.
상기 제 2 캡핑층(19)은 SiN 계열의 질화막으로 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정으로 증착한다.
상부 구리 배선(18a) 내의 구리 원자(Cu)가 후속 공정으로 증착될 상부 층간 절연막으로 확산하여 배선 사이의 누설을 유발하는 데, 이를 막기 위해서 상기와 같은 제 2 캡핑층(19)을 증착하는 것이다.
상기와 같은 본 발명의 반도체 소자의 구리 배선 형성 방법은 다음과 같은 효과가 있다.
첫째, 무전해 도금법에 의해서 촉매 층이 증착된 부위에만 구리 매립을 하는 결함없는 구리 매립 공정이 가능하다.
둘째, 스텝 커버리지 특성이 좋고, 비아 매립 특성이 좋아 비아 크기가 작아짐에 따른 구리 플러그 내부의 결함 및 비아 단락을 방지할 수 있다.
셋째, 구리 배선의 신뢰성(EM, SM등의 특성)이 안정화 될 수 있다.
넷째, 무전해 도금법을 이용함으로써, 기존의 구리 시드(seed) 층 증착 및 구리 매립 장비의 사용이 불필요하다.
다섯째, 집적도를 높인 보다 작은 크기의 비아에서도 무전해 도금법에 의하여 구리 매립층을 형성할 수 있다.

Claims (8)

  1. 하부 금속 배선이 형성된 기판 상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막을 선택적으로 제거하여 비아 및 트렌치를 형성하는 단계;
    상기 비아 및 트렌치를 포함한 층간 절연막 상에 배리어 금속막을 형성하는 단계;
    상기 비아 및 트렌치를 매립하도록 배리어 금속막이 증착된 전면에 충분히 구리를 증착하는 단계;
    상기 층간 절연막 상부 표면을 엔드 포인트로 하여 평탄화하는 단계;
    상기 평탄화된 층간 절연막 및 매립된 트렌치 표면에 캡핑층을 증착하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1항에 있어서, 상기 배리어 금속막을 100내지 800Å의 두께로 증착함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 2항에 있어서, 상기 배리어 금속막은 Ta으로 증착함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 2항에 있어서, 상기 Ta는 이온화 물리 기상 증착법으로 증착함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 1항에 있어서, 무전해 도금법을 이용하여 구리 매립 공정을 진행함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 1항에 있어서, 상기 Pt를 초기 촉매로 사용함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 6항에 있어서, 상기 Pt를 이온화 물리 기상 증착법으로 증착함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 6항에 있어서, 상기 Pt를 50 내지 200Å의 두께의 층으로 형성함을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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