KR101060560B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 구리배선을 형성하는 단계; 촉매를 사용한 화학적 처리공정을 수행하여 상기 형성된 구리배선 상에만 활성화 촉매층을 형성하는 단계; 상기 형성된 활성화 촉매층 상에만 금속층인 캡핑막을 형성하는 단계; 및 상기 캡핑막을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계를 포함한다.
활성화 촉매층

Description

반도체 소자의 금속배선 형성방법{Method of forming metal line in a semiconductor devices}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 제1 층간 절연막
14: 확산 방지막 16: 구리배선
17: 활성화 촉매층 18: 캡핑막
20: 제2 층간 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선 형성 공정시, RC 딜레이를 낮추기 위해 구리물질을 사용하는 데, 상기 구리물질로 형성된 금속배선 상면에는 구리 물질의 확산을 방지하는 SiC 또는 SiN막으로 된 캡핑막을 갖게 된다.
그러나 상기 SiC 또는 SiN막으로 형성된 캡핑막은 다음과 같은 문제점을 갖게 된다.
첫째로, 구리배선공정에서는 RC 딜레이를 낮추기 위해 사용하는 층간 절연막으로 저유전막을 사용하게 되는 데, 상기 SiC 또는 SiN막으로 형성된 캡핑막은 금속배선 상부마다 형성되기 때문에 이 캡핑막으로 인해 층간 절연막으로써 유전막 k값을 증가시키게 된다.
둘째로, 상기 구리배선과 캡핑막과의 접착면은 약화될 수 있기 때문에 이에 적절한 처리를 수행해야 하는 데, 이 처리로 인해 구리 배선과 캡핑막의 접착면에서는 전자 이동도(electro migration)가 악화될 수 있다.
셋째로, 캡핑막과 구리배선 사이에 결합력이 약하여, 후속 공정시 많은 결함을 발생시키게 한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 구리배선 형성공정에 있어서, 유전율의 감소, 전자이동도의 약화 및 결함의 발생을 억제할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 구리배선을 형성하는 단계; 촉매를 사용한 화학적 처리공정을 수행하여 상기 형성된 구리배선 상에만 활성화 촉매층을 형성하는 단계; 상기 형성된 활성화 촉매층 상에만 금속층인 캡핑막을 형성하는 단계; 및 상기 캡핑막을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계를 포함한다.
상기 화학적 처리공정은 촉매 대신 계면활성제를 사용하여 수행하는 것이 바람직하다.
상기 화학적 처리공정시 사용되는 촉매는 요오드(I)함유 액체 화합물, BTA(Benzotriazole), Thiourea, 순수 요오드 가스, 요오드 함유가스, 요오도와 같은 주기율표상의 7족 원소의 액체, 요오도와 같은 주기율표상의 7족 원소의 가스, 상기 7족 원소들의 액체 혼합물 및 상기 7족 원소들의 가스 혼합물 중 어느 하나를 사용하는 것이 바람직하다.
상기 7족 원소는 F, Cl, Br, I, At 원소 중 어느 하나인 것이 바람직하다.
상기 화학적 처리공정은 1초~ 10분 정도의 시간, -20~ 300℃정도의 온도에서 수행하는 것이 바람직하다.
상기 캡핑막은 Ru막으로 형성되는 데, 이 Ru막은 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(mhd)3, Ru(Od)3, RuCl3, Ru(CO)12, Ru-AA(acetylacetonate), RuO3 및 RuO4 중 어느 하나를 소스로 하여 형성하는 Ru 막인 것이 바람직하다.
상기 캡핑막은 PVD(Physical Vapor Deposition)방법 및 CVD(chemical Vapor Deposition)방법 중 어느 하나로 형성하는 것이 바람직하다.
상기 금속배선을 형성하는 공정을 수행한 후 세정공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
상기 캡핑막을 형성하는 공정을 수행한 후 세정공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
상기 세정공정은 DI워터에 산(acid)이 첨가된 용액으로 수행하는 것이 바람직하다.
상기 층간 절연막은 저유전율막으로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명 하기 위한 단면도들이다.
도 1을 참조하면, 다마신 공정을 통한 구리 배선의 형성이 완료된 결과물 상에 세정 공정을 수행하고, 이어서 화학적처리를 수행하여 상기 결과물에 활성화 촉매층(17)을 형성한다.
상기 다마신 공정을 통한 구리배선의 형성은, 소정 구조가 형성된 반도체 기판(10) 상에 제1 층간 절연막(12)을 형성하고, 이 제1 층간 절연막(12)을 패터닝하여 하부의 소정구조가 노출되도록 패터닝하여 구리배선이 정의될 트렌치를 형성한다. 상기 형성된 트렌치의 측벽에 확산방지막(14) 및 시드층(미도시)을 순차적으로 적층하고, 상기 결과물 전면에 전기도금공정을 수행하여 구리층을 형성한다. 상기 결과물의 제1 층간 절연막(12)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 구리배선(16) 형성공정을 완료한다.
이 형성된 구리배선(16)이 형성된 결과물 전면에 세정공정을 수행하는 데, 이 세정공정은 상기 CMP 공정과 같은 평탄화 공정시 발생된 파티클을 제거하기 위해 수행하고, 이후 촉매를 사용한 화학적 처리 공정시 증착되는 활성화 촉매층의 접착정도를 양호하게 하기 위해 수행한다.
이어서, 상기 세정공정이 완료된 결과물에 촉매를 사용한 화학적 처리공정을 수행하여 구리배선(16)상에만 활성화 촉매층(17)을 형성한다. 상기 활성화 촉매층(17)은 제1 층간 절연막(12)상에는 형성되지 않고, 구리배선(16)과 같은 금속배선 상에만 형성되는 성질을 가지는데, 이를 통해 이후 수행되는 금속막 형성 공정시 상기 금속배선 상에만 형성된 촉매층(17)에는 금속막이 집중적으로 형성되므로, 이때 형성된 금속막은 상기 금속배선의 확산 방지막으로써의 역할을 수행한다. 이 활성화 촉매층(17)으로 인해 이후 형성될 캡핑막으로써의 금속막과 하부의 구리배선(16)과의 접착력을 증대시킬 수 있다.
상기 화학적 처리에 사용되는 촉매는 요오드(I)함유 액체 화합물, BTA(Benzotriazole), Thiourea, 순수 요오드 가스, 요오드 함유가스, 요오도와 같은 주기율표상의 7족 원소(즉, F, Cl, Br, I, At 원소)의 액체, 요오도와 같은 주기율표상의 7족 원소의 가스, 상기 7족 원소들의 액체 혼합물 및 상기 7족 원소들의 가스 혼합물 등을 사용한다.
상기 촉매를 사용하는 화학적 처리공정은 1초~ 10분 정도의 시간, -20~ 300℃정도의 온도에서 수행한다.
상기 화학적 처리공정에 사용되는 촉매 대신 계면 활성제(surfactant)를 사용할 수 있다.
도 2를 참조하면, 상기 결과물의 구리배선(16) 상에만 캡핑막(18)을 형성한다.
상기 캡핑막(18)은 상기 구리배선(16) 상에만 형성된 활성화 촉매층(17) 상부에만 형성되는 금속층이다. 이 캡핑막(18)은 활성화 촉매층(17)의 선택도에 의해 상기 캡핑막(18)을 형성하기 위한 이온들이 활성화 촉매층(17)에 집중적으로 증착된다. 다시 말해, 활성화 촉매층(17)이 형성된 영역을 중심으로 캡핑막(18)의 증착이 가속화되기 때문에 선택적인 막성장(selective growth)이 가능하게 된다.
상기 캡핑막(18)은 PVD(Physical Vapor Deposition)방법 또는 CVD(chemical Vapor Deposition)방법을 통해 형성한다.
상기 캡핑막(18)은 Ru막으로 형성되는 데, 이 Ru막은 Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(mhd)3, Ru(Od)3, RuCl3, Ru(CO)12, Ru-AA(acetylacetonate), RuO3 및 RuO4 중 어느 하나를 소스로 하여 형성할 수 있다.
도 3을 참조하면, 상기 결과물 전면에 세정공정을 수행한다. 이때, 상기 세정공정은 DI워터에 산(acid)이 첨가된 용액으로 수행한다.
도 4를 참조하면, 상기 세정공정이 완료된 결과물에 제2 층간 절연막(20)을 형성함으로써, 본 공정을 완료한다. 이 제2 층간 절연막(20)은 폴리머 계열의 막을 스핀 온 방식 또는 화학기상 증착법을 이용하여 저유전율막으로 형성할 수 있다.
제2 층간 절연막(20)은 메칠 또는 에칠을 함유할 수 있다. 상기 제2 층간 절연막(20)은 1000~ 10000Å 정도의 두께로 형성한다. 또한, 상기 제2 층간 절연막(20)에는 상기 형성된 구리배선과 같은 금속배선이 형성될 수 있다.
본 발명에 의하면, 활성화 촉매층이 형성된 금속배선 상에 금속층으로 된 캡핑막을 형성함으로써, 구리배선 형성공정에 있어서의 층간절연막에 대한 유전율의 감소, 전자이동도의 약화 및 결함의 발생을 억제할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 활성화 촉매층이 형성된 금속배선 상에 금속층으로 된 캡핑막을 형성함으로써, 구리배선 형성공정에 있어서의 층간 절연막에 대한 유전율의 감소, 전자이동도의 약화 및 결함의 발생을 억제할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (11)

  1. 반도체 기판에 구리배선을 형성하는 단계;
    촉매를 사용한 화학적 처리공정을 수행하여 상기 형성된 구리배선 상에만 활성화 촉매층을 형성하는 단계;
    상기 형성된 활성화 촉매층 상에만 금속층인 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1 항에 있어서, 상기 화학적 처리공정은
    촉매 대신 계면활성제를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1 항에 있어서, 상기 화학적 처리공정시 사용되는 촉매는
    요오드(I)함유 액체 화합물, BTA(Benzotriazole), Thiourea, 순수 요오드 가스, 요오드 함유가스, 요오도와 같은 주기율표상의 7족 원소의 액체, 요오도와 같은 주기율표상의 7족 원소의 가스, 상기 7족 원소들의 액체 혼합물 및 상기 7족 원 소들의 가스 혼합물 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제3 항에 있어서, 상기 7족 원소는
    F, Cl, Br, I, At 원소 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1 항에 있어서, 상기 화학적 처리공정은
    1초 ~ 10분의 시간, -20℃ ~ 300℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1 항에 있어서, 상기 캡핑막은
    Ru(Cp)2, Ru(EtCp)2, Ru(MeCp)2, Ru(mhd)3, Ru(Od)3, RuCl3, Ru(CO)12, Ru-AA(acetylacetonate), RuO3 및 RuO4 중 어느 하나를 소스로 하여 형성하는 Ru 막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제1 항에 있어서, 상기 캡핑막은
    PVD(Physical Vapor Deposition)방법 및 CVD(chemical Vapor Deposition)방법 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제1 항에 있어서, 상기 반도체 기판에 구리배선을 형성하는 공정을 수행한 후 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제1 항에 있어서, 상기 캡핑막을 형성하는 공정을 수행한 후 세정공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제9 항에 있어서, 상기 세정공정은
    DI워터에 산(acid)이 첨가된 용액으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제1 항에 있어서, 상기 층간 절연막은
    저유전율막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001584A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 표면 촉매를 이용한 갭-필 특성 개선 방법
JP2004134667A (ja) * 2002-10-11 2004-04-30 Sony Corp 半導体装置の製造方法および半導体装置
KR100720400B1 (ko) * 2001-05-30 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성방법
KR100720401B1 (ko) * 2001-06-01 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100720400B1 (ko) * 2001-05-30 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성방법
KR100720401B1 (ko) * 2001-06-01 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
KR20030001584A (ko) * 2001-06-25 2003-01-08 주식회사 하이닉스반도체 표면 촉매를 이용한 갭-필 특성 개선 방법
JP2004134667A (ja) * 2002-10-11 2004-04-30 Sony Corp 半導体装置の製造方法および半導体装置

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