KR20020090319A - 클록 제어회로 - Google Patents

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KR20020090319A
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타카하시히라쿠
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Abstract

[과제]
회로 규모의 감축을 도모하는 클록 제어회로를 제공하는 것이다.
[해결수단]
N비트의 신호와 그 상보 신호를 출력하는 링 카운터(100)와, 상정 외의 패턴을 구제하여 2N비트의 신호의 조합에 대응한 값의 플레그 신호(JBTFLG)를 생성하는 상정 외 구제 및 플레그 생성회로(150)와, 디코드회로(160)와, 디코드회로(150)로부터의 선택 제어 신호에 근거하여 다상 클록으로부터 클록 쌍을 출력하는 클록 셀렉터(170)와, 클록 쌍의 위상차를 내분한 시간에 대응하는 지연시간의 신호를 출력하는 보간기(130)와, 보간기의 출력과 기준 클록의 위상을 비교하는 위상 비교기(110)와, 위상 비교기로부터의 위상 비교 결과를 플레그 신호(JBTFLG)에 근거하여, 시프트 방향이 가변되어 보간기의 내분비를 설정하는 내분비 제어 신호를 출력하는 보간기 제어회로(120)를 구비한다.

Description

클록 제어회로{Clock control circuit}
[발명이 속하는 기술 분야]
본 발명은 클록 제어회로에 관한 것으로, 특히, 보간기(interpolator)를 사용한 클록 제어회로에 관한 것이다.
[종래의 기술]
클록으로 구동되는 순서회로 또는 회로 블록 등에 클록을 공급하는 클록 제어회로로서는 PLL(위상 동기 루프)회로, 또는 DLL(지연 동기 루프)회로가 사용되고 있는 것 외에, 또한, PLL, DLL과 보간기(내분회로)를 조합한 것도 알려져 있다.
보간기를 사용한 클록 제어 기술에 대해서, 몇가지의 예를 설명한다. PLL회로를 사용하여 다상 클록(P0 내지 Pn)을 생성한 것이 문헌 1(ISSC 1993 p.p 160-161 Mark Horowitz et al., "PLL Design for 500MB/s Interface")에 기재되어 있다. 이 문헌 1에 기재된 구성에 있어서는 도 16에 도시하는 바와 같이, PLL회로(1510)로부터, 입력 클록(1)에 각각 위상 동기한 다상 클록 신호(P0 내지 Pn)를 출력하여, 다상 클록 신호(P0 내지 Pn)는 스위치(1520)에 입력되고, 선택된 이웃하는 2개의 신호(짝수 위상(even phase)과 홀수 위상(odd phase))가 보간기(1530; phase interpolator)에 입력되고, 보간기(1530)에 있어서, 2개의 입력 신호의 위상을 내분(內分)한 출력 신호가 출력된다. 보간기(1530)에 입력하는신호 쌍을 선택하는 스위치(1520)는 짝수 위상(even phase) 셀럭터와, 위상 셀럭터에 선택 제어 신호를 공급하는 시프트 레지스터와, 홀수 위상(odd phase) 셀럭터와 위상 셀럭터에 선택 제어 신호를 공급하는 시프트 레지스터로 구성되어 있다.
상기 문헌 1에 기재되어 있는 구성에 있어서, 보간기(1530)는 두개의 입력을 받는 차동회로로 이루어지는 아날로그 구성으로 이루어지고, 제어회로(1540)는 어느쪽의 입력의 위상이 빠른지 감시하고, 업 다운 카운터(도시하지 않음)에 카운트 신호를 출력하는 FSM(유한 상태 머신(machine))회로(도시하지 않음)와, 업 다운 카운터의 출력을 아날로그 신호로 변환하는 DA변환기(도시하지 않음)를 구비하고, DA변환기로부터 보간기에 짝수(even)/홀수(odd) 위상에 대한 전류를 공급하는 구성으로 되어 있다. PLL회로(1510)는 위상 비교회로, 루프 필터, 루프 필터의 전압을 제어 전압으로서 입력하는 전압 제어 발진기(VCO), 전압 제어 발진기의 출력을 분주(分周)하여 위상 비교회로에 귀환 입력하는 분주기로 이루어지고, VCO로부터 다상 클록이 출력된다.
또한 문헌 2(ISSCC 1997 p.p 332-333 S.Sidiropoulos and Mark Horowitz et al., "A semi-digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range")에는, 도 16의 PLL회로 대신에, DLL(Delay Lock loop)회로를 사용하여, 입력 클록에 동기한 다상 클록 신호(P0 내지 Pn)를 출력하고, 다상 클록 신호(P0 내지 Pn)는 셀럭터(1520; 스위치)에 입력되고, 이웃하는 두개의 신호가 보간기(1530)에 입력되며, 위상을 내분한 신호가 출력(OUT)으로부터 출력되는 구성이 기재되어 있다. 제어회로(1540)는 출력(OUT)과 기준 클록의 위상차 검출 결과에 근거하여, 보간기(1530)의 내분비(內分比)를 가변 제어하는 동시에 셀럭터(1520)의 전환을 제어한다. 이 보간기도 아날로그회로로 구성되어 있다.
[선원 발명에 대해서]
PLL회로 등을 사용한 경우에 생기는 중심 주파수 변동, 및, 귀환 루프에 의한 지터(jitter) 등을 없애고, 위상 오차를 특별히 저감하는 클록 제어회로를 제공하기 위해서, 본원 출원인은 다상 클록(P0 내지 Pn)을 생성하는 다상 클록 생성회로로서, 증배(multiplication)용 보간기를 사용한 클록 제어회로를 일본 특원 2000-083579호에서 제안하고 있다.
도 14를 참조하여, 일본 특원 2000-083579호(본원 출원시 미공개)에서 제안되어 있는 보간기를 사용한 클록 제어회로에 대해서 그 개략을 설명한다. 다상 클록 생성회로(210)로서 증배용 보간기를 사용하여 생성된 클록(P0 내지 Pn)을, 클록 셀럭터(170)와, 증배용의 보간기(130)로 임의의 위상으로 조정한다. 상기 일본 특원 2000-083579호에 기재되어 있는 바와 같이, 증배용 보간기는 입력 클록을 분주 하여 다상 클록을 생성 출력하는 분주기와, 입력 클록의 주기를 검지하는 주기 검지회로와, 분주기로부터 출력되는 다상 클록을 입력으로 하여, 해당 클록을 증배 한 다상 클록을 생성하는 다상 클록 증배회로를 구비하고, 다상 클록 증배회로는 두개의 입력의 타이밍 차를 분할한 신호를 출력하는 복수의 타이밍 차분 비율회로와, 두개의 타이밍 차분 비율회로의 출력을 각각 다중화하여 출력하는 복수의 다중화회로를 구비하고, 복수의 타이밍 차분 비율회로는 동일 위상의 클록을 입력으로 하는 타이밍 차분 비율회로(보간기)와, 서로 이웃하는 위상의 두개의 클록을 입력으로 하는 타이밍 차분 비율회로를 구비하여 구성된다. 또, 본 발명에 있어서, 다상 클록 생성회로(210)로서는 증배용 보간기에 한정되는 것이 아니라, 임의의 구성으로 하여도 좋다. 본원 명세서에서는 상기 일본 특원 2000-083579호로 제안되어 있는 증배용 보간기의 상세한 설명은 생략한다.
클록 셀럭터(170)는 다상 클록 생성회로(210)로부터의 다상 클록(P0 내지 Pn) 중, 제어회로(200)로부터 출력되는 제어 신호(S; 「클록 선택 제어 신호」라고 함)에 근거하여, 서로 이웃하는 홀수 위상 신호와 짝수 위상 신호를 쌍으로 선택하여 보간기(130)에 공급한다.
보간기(130)는 제어회로(200)로부터 출력되는 제어 신호(C)와 그 상보 신호(CB)에 근거하여, 두개의 입력 신호의 위상차(타이밍 차)를 내분한 시간으로 규정되는 전파 지연(propagation delay) 시간(tpd)의 신호를 출력한다. 제어 신호(C)와 그 상보 신호(CB)는 보간기(130)의 내분비를 제어하는 신호이며, 「내분비 제어 신호」라고도 한다.
제어회로(200)는 보간기(130)에 내분비 제어 신호(C/CB)를 공급하는 회로로서, 도시하지 않은 시프트 레지스터를 구비한다. 그리고, 제어회로(200)는 도시하지 않은 기준 클록과 보간기(130)의 출력 클록의 위상을 비교하는 위상 비교회로로부터의 출력 신호(위상 비교 결과 신호)를 받아, 보간기(130)의 출력 신호의 기준 클록에 대한 위상의단축/지연 형편에 따라서 위상의단축/지연을 보상하기 위해서, 보간기(130)에 있어서의, 두개의 입력의 타이밍 차의 분할치(내분비)를 가변시키기 위한 내분비 제어 신호(C/CB)를 출력한다. 내분비 제어 신호(C)의 상보 신호인 제어 신호(CB)는 제어회로(200) 내에서 생성하는 대신에, 제어회로(200)로부터 출력되는 제어 신호(C)의 각각을, 인버터로 반전한 것을 신호(CB)로서 보간기(130)에 공급하도록 하여도 좋다.
또한 제어회로(200)는 클록 셀럭터(170)에 클록 선택 제어 신호(S)를 공급하는 회로로서, 모두 도시되지 않은 카운터와 디코더회로를 구비하고, 보간기(130)의 내분비의 설정이 상한 또는 하한(end point)에 달한 것을 검출한 상태에서, 더욱더, 보간기(130)의 출력 클록의 기준 클록에 대한 위상의단축/지연을 조정할 필요가 있는 경우에는 내분비의 설정 범위(range)를 별도의 레인지(range)로 바꾸기 위해서, 위상의단축 또는 지연에 따라서, 클록 셀럭터(170)에 대하여 출력하는 클록 선택 제어 신호(S)의 설정치를 바꾼다. 클록 셀럭터(170)는 값이 바뀐 클록 선택 제어 신호(S)를 받아, 보간기(130)에 대하여 출력하는 클록 쌍의 조합을 바꾼다.
예를 들면, 클록 셀럭터(170)에 있어서, 다상 클록(P0 내지 Pn; 각 클록간의 위상차는 360°/(n+1)) 중 P1과 P2의 세트를 선택하고 있고, 보간기(130)의 출력 신호와 기준 신호(기준 클록)의 위상차로부터, 보간기(130)의 출력 신호의 위상을 더욱단축시킬 필요가 있는 경우에는 제어회로(200)로부터의 클록 선택 제어 신호(S)를 받아, 클록 셀럭터(170)는 예를 들면 현재 선택하고 있는 클록 신호(P1)보다도 하나 전의(단, P-1은 Pn이 된다) 위상의 클록 신호(P0)와, 원래의 클록 신호(P1) 사이의 위상차(타이밍 차)를 내분하도록 클록 출력을 바꾸어 보간기(130)에 공급한다. 한편, 보간기(130)의 출력의 위상을 더욱 지연시킬 필요가 있는 경우에는 제어회로(200)로부터의 선택 제어 신호(S)를 받아, 클록 셀럭터(170)는 현재 선택하고 있는 클록 신호(P2)보다도 하나 지연된 위상(단, Pn+1은 P0이 된다)의 클록 신호(P3)와, 원래의 신호(P2) 사이의 위상차(타이밍 차)를 내분하도록 클록 신호 쌍을 바꾸어, 보간기(130)에 공급하는 제어를 행한다.
다상 클록(P0 내지 Pn)의 첨자(n)를, 2m-1(다상 클록의 상수는 2m)로 하면, 클록 셀럭터(170)는 홀수 위상 클록(P0, P2, P4, …, P2m-2) 중의 하나를, 제어회로(200)로부터의 클록 선택 제어 신호(S)에서 선택하는 제 1 셀럭터(도시하지 않음)와, 짝수 위상 클록(P1, P3, P5, …, P2m-1) 중의 하나를, 제어회로(200)로부터의 클록 선택 제어 신호(S)에서 선택하는 제 2 셀럭터(도시하지 않음)를 구비하고, 보간기(130)에 공급되는 홀수 위상, 짝수 위상의 클록 출력 쌍의 조합으로서는, (P0, P1), (P2, P1), (P2, P3), … 등, 위상이 서로 이웃하는 클록 쌍이 되도록, 제어회로(200)가 클록 출력의 전환 제어를 행한다.
그런데, 도 14에 도시하는 클록 제어회로에 있어서, 클록 셀럭터(170)에 대하여 클록 선택 제어 신호(S)를 공급하는 카운터와 디코더회로를 포함하는 제어회로(200)에 있어서, 다상 클록의 상수가 많아지면, 디코드회로의 회로 규모가 증대된다. 디코더회로 등에 연구가 필요하다고 본원 발명자는 인식하였다.
제어회로(200)에 있어서, 그 회로의 규모의 감축을 도모하는 동시에, 노이즈 등의 에러 내성을 구비한 제어회로의 실현이 필요한 것을 본원 발명자는 인식하였다.
따라서, 본 발명이 해결하고자 하는 과제는 회로 규모의 감축을 도모하는 클록 제어회로를 제공하는 것에 있다.
도 1은 본 발명의 일실시예의 클록 제어회로의 구성을 도시하는 도면.
도 2는 본 발명의 일실시예의 클록 제어회로에 있어서의 다상 클록의 파형을 도시하는 도면.
도 3은 본 발명의 일실시예의 클록 제어회로의 타이밍 동작을 도시하는 도면.
도 4는 본 발명의 일실시예에 있어서의 디코드회로의 동작을 설명하기 위한 진리치 표.
도 5는 본 발명의 일실시예에 있어서의 디코드회로의 구성의 일례를 도시하는 도면.
도 6은 본 발명의 일실시예에 있어서의 링 카운터의 구성의 일례를 도시하는 도면.
도 7a는 본 발명의 일실시예에 있어서의 상정 외 구제회로의 구성의 일례를 도시하는 도면. 도 7b는 플레그 생성회로의 구성의 일례를 도시하는 도면.
도 8은 본 발명의 일실시예에 있어서의 디코드회로의 구성의 일례를 도시하는 도면.
도 9는 본 발명의 일실시예에 있어서의 보간기 제어회로의 구성의 일례를 도시하는 도면.
도 10은 본 발명의 일실시예에 있어서의 보간기 제어회로로부터 출력되는 제어 신호의 패턴의 일례를 도시하는 도면.
도 11은 비교예로서 2진 카운터가 구비된 클록 제어회로의 구성을 도시하는 도면.
도 12는 본 발명의 일실시예에 있어서의 클록 셀럭터의 구성의 일례를 도시하는 도면.
도 13은 본 발명의 일실시예에 있어서의 보간기의 구성의 일례를 도시하는 도면.
도 14는 본 발명으로 사용되는 보간기를 사용한 클록 제어회로의 구성의 일례를 도시하는 도면.
도 15는 본 발명의 다른 실시예의 보간기의 구성의 일례를 도시하는 도면.
도 16은 종래의 클록 제어회로의 구성의 일례를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 간단한 설명 *
10, 20, 30 : D형의 플립플롭
11 내지 14, 21 내지 24, 31 내지 34, 51 내지 54, 55 내지 58 : 부정 논리곱(NAND)회로
40 : 일치 검출회로(배타적 부정 논리합회로)
50 : 상정 외 구제회로
100 : 3비트 링 카운터
105 : 2진 카운터
110 : 위상 비교회로
120 : 보간기 제어회로
130 : 보간기
140 : 업, 다운 신호 제어회로
150 : 상정 외 구제 및 플레그 생성회로
160, 165 : 디코드회로
170 : 클록 셀럭터
171 내지 176 : 트라이스테이트 버퍼
180 : 래치
200 : 제어회로
210 : 다상 클록 생성회로
1201 : 제어 신호 발생회로
1202 내지 1207 : 제어 논리회로
1210 내지 1215 : 플립플롭
1221, 1223, 1225, 1227, 1229, 1231 : NOR
1222, 1224, 1226, 1228, 1230, 1232 : 인버터
1510 : PLL
1520 : 스위치
1530 : 아날로그 보간기
1540 : 제어회로
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위한 수단을 제공하는 본 발명은 그 하나의 양태에 있어서, 카운트 방향의 업과 다운으로 전환 자유롭게 되고, 카운트 값으로서 2N(N은 2이상의 정수)가지의 N비트의 신호를 출력하는 동시에, 상기 N비트의 신호의 각 비트를 반전하여 이루어지는 N비트의 반전 신호를 출력하는 링 카운터와, 상기 링 카운터로부터 출력되는 상기 N비트의 신호와 상기 N비트의 반전 신호로 이루어지는 2N비트의 신호를 입력하고, 상기 2N비트의 신호에 대하여, 1비트를 반전함으로써, 상기 2N비트의 신호의 양단의 2N비트째와 1비트째가 서로 이웃하는 것으로 하고, 상기 2N비트 중의 적어도 서로 이웃하는 2개의 비트가 제 1 값이 되고, 나머지 비트가 제 2 값이 되는 디코드 신호를 출력하는 디코드회로와, 서로 위상이 어긋난 복수의 클록 신호를 입력하고, 상기 디코드회로로부터 출력되는 상기 디코드 신호를 클록 선택 제어 신호로서 입력하며, 상기 복수의 클록 신호 중에서 선택된 클록 신호 쌍을 출력하는 클록 셀럭터와, 상기 클록 셀럭터로부터 출력되는 클록 신호 쌍을 제 1 및 제 2 입력단자로 입력하고, 입력되는 내분비 제어 신호로 설정되는 내분비로, 상기 클록 신호 쌍의 위상차를 내분한 시간에 대응한 지연시간의 클록 신호를 출력단자로부터 출력하는 보간기와, 상기 보간기로부터 출력되는 클록 신호와 기준 클록의 위상을 비교하는 위상 비교회로와, 상기 위상 비교회로로부터 출력되는 위상 비교 결과 신호를 입력하고, 상기 위상 비교 결과 신호와, 상기 보간기의 상기 제 1, 제 2 입력단자에 입력되는 클록 신호의 위상의 순·역 관계에 근거하여 시프트 방향이 가변되는 시프트 레지스터로 이루어지고, 상기 보간기에 있어서의 내분비를 설정하는 상기 내분비 제어 신호를, 상기 보간기에 대하여 공급하는 보간기 제어회로를 구비하고 있다.
본 발명은 다른 양태에 있어서, 상기 보간기 제어회로는 상기 보간기의 내분비가 상한치 또는 하한치(「단부(端部)」라고 함)에 달한 경우, 단부인 것을 나타내는 플레그 신호를 액티브 상태로 하고, 상기 보간기 제어회로로부터 상기 단부인 것을 나타내는 플레그 신호가 액티브 상태일 때, 상기 위상 비교회로로부터의 위상 비교 신호에 근거하여 상기 링 카운터에 공급하는 업, 다운 신호를 생성하는 회로를 구비한다.
본 발명은 또 다른 양태에 있어서, 상기 링 카운터가 N단의 플립플롭과, 상기 N단의 플립플롭의 각각에 대하여 설치되고, 상기 각 플립플롭으로의 입력 신호를 공급하는 N개의 논리회로를 구비하고, 상기 각 논리회로는 업, 다운, 및 유지를 각각 지시하는 업 신호, 다운 신호, 및 유지 신호와, 상기 N단의 플립플롭의 각 출력 신호를 입력하고, 업 카운트의 경우, 최종단의 플립플롭의 출력의 반전 신호가 처음단의 플립플롭에 대응하는 논리회로를 통해서 상기 처음단의 플립플롭에 귀환 입력되고, 클록에 의한 시프트 동작시, 상기 각 논리회로를 통해서, 전단의 플립플롭의 출력의 상태가 후단의 플립플롭의 입력에 전파되며, 다운 카운트의 경우, 처음단의 플립플롭의 출력의 반전 신호가 최종단의 플립플롭에 대응하는 논리회로를 통해서 상기 최종단의 플립플롭에 귀환 입력되고, 클록에 의한 시프트 동작시, 후단의 플립플롭의 출력의 상태가 전단의 플립플롭의 입력에 전파되며, 유지 상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력 신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하는 제어를 행한다.
본 발명에 있어서, 디코드회로는 상기 N비트의 신호와 상기 N비트의 각 비트를 반전한 신호로 이루어지는 2N비트 폭의 신호 중, 제 Ⅰ비트와 제 Ⅰ+1비트(단, Ⅰ은 1, 2, 내지 N, 또 Ⅰ이 2N인 경우, 2N+1은 1이 된다)의 신호를 각각 입력으로 하는 2N개의 논리곱회로로 구성된다.
본 발명에 있어서, 보간기 제어회로는 각각이 보간기의 내분비를 설정하는 내분비 제어 신호를 출력하는 복수의단위회로를 구비하고, 상기 복수의단위회로 중 한 끝(端)의 상기 단위회로의 출력이 도미노 방식으로 다른 끝의단위회로의 출력으로서 전파하는 구성으로 되어 있다. 더욱 자세하게는 보간기 제어회로는 복수단(M단)의 플립플롭과, 상기 위상 비교회로로부터 출력되는 업 신호와 다운 신호와, 상기 플레그 생성회로로부터 출력되는 상기 플레그 신호의 값에 근거하여, 좌 시프트, 우 시프트, 및 유지의 신호를 생성하는 제어 신호 생성회로와, M개의 제어 논리회로를 적어도 구비하고, 1단째와 M단째의 양단(兩端)을 제외한 M-2개의 상기 각 제어 논리회로는 상기 제어 신호 생성회로로부터 출력되는 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, M비트의 출력 신호 중, 상기 각 제어 논리회로에 대응하는 출력 신호와, 상기 출력 신호에 서로 이웃하는 두개의 출력 신호를 입력하고, 입력한 상기 각 출력 신호의 값과, 시프트 방향과 따라서 출력 논리 값을 결정하여 대응하는 단의 플립플롭의 데이터 입력단자에 공급하고, 1단째와 M단째의 상기 제어 논리회로는 상기 제어 신호 생성회로로부터 출력되는 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, 단부의 상기 제어 논리회로에 대응하는 출력 신호와, 상기 출력 신호에 서로 이웃하는 하나의 출력 신호와, 고정 전위를 입력하고, 이것들의 출력 신호와, 시프트 방향에 따라서 출력 논리 값을 결정하여 대응하는 단의 플립플롭의 데이터 입력단자에 공급하고, 1단째를 제외한 각단의 플립플롭의 출력에는 논리합회로가 각각 설치되어 있고, 상기 각 논리합회로에는 대응하는 단의 전단의 출력 신호와, 대응하는 단의 상기 플립플롭의 출력이 입력되고, 1단째의 플립플롭의 출력 신호, 및, 2단째 이후의 각단에 대응하는 상기 각 논리합회로의 출력 신호가 상기 내분비 제어 신호로서 출력된다.
본 발명에 있어서, 상기 보간기는 제 1, 제 2 입력단자와 하나의 출력단자를 적어도 구비하고, 상기 제 1 및 제 2 입력단자로 입력되는 제 1 및 제 2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리회로와, 제 1 전원과 내부 노드간에 접속되어, 상기 논리회로의 출력 신호를 제어단자에 입력으로 하는 제 1 스위치 소자와, 상기 내부 노드에 입력단이 접속되어, 상기 내부 노드 전위와 임계치의 대소 관계가 반전된 경우에, 출력 논리 값을 반전시키는 버퍼회로를 구비하고, 상기 내부 노드와 제 2 전원간에는 제 1 정전류원과, 상기 제 1 입력 신호로 온·오프 제어되는 제 2 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온·오프 제어되는 제 3 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되어, 상기 내부 노드와 상기 제 2 전원간에는 제 2 정전류원과, 상기 제 2 입력 신호로 온·오프 제어되는 제 4 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온·오프 제어되는 제 5 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되어 있다.
본 발명에 있어서, 상기 보간기는 상기 제 1 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 1 스위치 소자군과, 상기 내분비 제어 신호가 제어단자에 각각 입력되고, 서로 병렬로 배치된 제 2 스위치 소자군을 고위측 전원과 내부 노드간에 2단 세로로 쌓고, 상기 내분비 제어 신호가 제어단자에 각각 입력되고, 서로 병렬로 배치된 제 4 스위치 소자군과, 상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 4 스위치 소자군을 상기 내부 노드와 저위측 전원간에 2단 세로로 쌓고, 상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 5 스위치 소자군과, 상기 내분비 제어 신호의 상보 신호가 제어단자에 각각 입력되고, 서로 병렬로 배치된 제 6 스위치 소자군을 상기 고위측 전원과 상기 내부 노드간에 2단 세로로 쌓고, 상기 내분비 제어 신호의 상보 신호가 제어단자에 각각 입력되고, 병렬로 배치된 제 7 스위치 소자군과, 상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 8 스위치 소자군을 상기 내부 노드와 상기 저위측 전원간에 2단 세로로 쌓고, 상기 내부 노드와 상기 저위측 전원간에는 용량이 접속되고, 상기 내부 노드에 입력단이 접속되어, 상기 내부 노드의 전위와 임계치의 대소 관계가 반전된 경우에, 출력 논리 값을 반전시키는 버퍼회로를 구비하고 있다. 이하의 설명에서도 분명한 바와 같이, 상기 과제는 특허청구의 범위의 각 청구항에 기재된 발명에 의해서도, 마찬가지로 해결된다.
[발명의 실시 형태]
본 발명의 실시예에 대해서 설명한다. 본 발명에 따른 클록 제어회로는 그 바람직한 일실시예에 있어서, 업 신호와 다운 신호에 근거하여, 카운트 방향을 전환하고, N비트의 신호와 상기 N비트의 각 비트를 반전한 N비트의 상보 신호를 출력하는 링 카운터(도 1의 100)와, 링 카운터(도 1의 100)부터의 2N비트의 출력 신호를 입력하고, 2N가지의 입력 신호의 각각 대하여, 1비트를 반전시킴으로써, 2N비트의 신호의 양단의 2N비트째와 1비트째가 서로 이웃하는 것으로 하고, 상기 2N비트 중의 적어도 서로 이웃하는 2개의 비트가 제 1 값이 되고, 나머지 비트가 제 2 값이 되는 디코드 신호를 출력하는 디코드회로(도 1의 160)와, 등간격의 위상차의 복수(2N개)의 클록을 입력하고, 디코드회로(도 1의 160)로부터 출력되는 디코드 신호를 클록 선택 신호(S)로서 입력하고, 클록 선택 신호(S)에서 선택된 클록 쌍을 출력하는 클록 셀럭터(도 1의 170)와, 클록 셀럭터(도 1의 170)로부터 출력되는 클록 쌍을 제 1, 제 2 입력단자로 입력하고, 해당 클록 쌍의 위상차를 내분한 시간에 대응하는 지연시간의 클록 신호를 출력하는 보간기(도 1의 130)와, 보간기(도 1의 130)의 제 1, 제 2 입력단자에 입력되는 클록 신호의 위상의 순·역 관계에 근거하여, 시프트 방향이 가변되는 시프트 레지스터로 이루어지고, 보간기(도 1의 130)에 있어서의 내분비를 설정하는 보간기 제어회로(도 1의 120)를 구비하고 있다.
본 발명의 일실시예에 있어서, 바람직하게는 링 카운터(도 1의 100)의 2N비트의 출력 신호를 입력하여 상정 외의 패턴인지 비교하고, 상기 상정 외의 패턴을 검출시, 이것을 허용되어 있는 패턴을 바꾸어 출력하는 상정 외 구제회로(도 1의 150, 도 7(a) 참조)를 구비하여, 에러 내성을 향상시키고 있다.
본 발명의 일실시예에 있어서, 바람직하게는 링 카운터(도 1의 100)의 2N비트의 출력 신호의 패턴에 대응한 값이 되는 플레그 신호(JBTFLG)를 생성하는 플레그 생성회로(도 1의 150, 도 7b 참조)를 구비하고, 플레그 신호(JBTFLG)가 보간기 제어회로(도 1의 120)에 입력되고, 보간기(도 1의 130)의 제 1, 제 2 입력단자에 입력되는 클록 신호의 위상의 순·역 관계를 통지한다.
본 발명의 일실시예에 있어서, 링 카운터(도 1의 100)는 N단의 플립플롭(도 6의 10, 20, 30)과, 이들 N단의 플립플롭의 각각 대하여 설치되고, 각 플립플롭의 데이터 입력단자로의 입력 신호를 공급하는 N개의 논리회로(도 6의 11 내지 14, 21 내지 24, 31 내지 34)를 구비하고 있다. 각 논리회로(도 6의 11 내지 14, 21 내지 24, 31 내지 34)는 업, 다운, 및 유지를 각각 지시하는 업 신호(F_UP), 다운 신호(F_DN), 및 유지 신호(도 6의 일치 검출회로(40)의 출력 신호)와, N단의 플립플롭(도 6의 (10, 20, 30))의 각 출력 신호를 입력하고, 업 카운트의 경우, 최종단의 플립플롭의 출력의 반전 신호가 처음단의 플립플롭에 대응하는 논리회로를 통해서 상기 처음단의 플립플롭에 귀환 입력되고, 클록에 의한 시프트 동작시, 상기 각 논리회로를 통해서, 전단의 플립플롭의 출력의 상태가 후단의 플립플롭의 입력에 전파되며, 다운 카운트의 경우, 처음단의 플립플롭의 출력의 반전 신호가 최종단의 플립플롭에 대응하는 논리회로를 통해서 상기 최종단의 플립플롭에 귀환 입력되고,클록에 의한 시프트 동작시, 후단의 플립플롭의 출력의 상태가 전단의 플립플롭의 입력에 전파되며, 유지 상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력 신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하는 제어를 행한다.
본 발명의 일실시예에 있어서, 디코드회로(도 1의 160)는 N비트의 신호와 N비트의 각 비트를 반전한 신호로 이루어지는 2N비트 폭의 신호 중, 제 Ⅰ비트와 제 Ⅰ+1비트(단, Ⅰ은 1, 2, 내지 N, 또 Ⅰ이 2N인 경우, 2N+1은 1이 된다)의 신호를 각각 입력으로 하는 2N개의 논리곱(AND)회로로 구성된다.
본 발명의 일실시예에 있어서, 보간기 제어회로(도 1의 120)는 각각이 내분비 제어 신호(C)를 출력하는 복수의단위회로(도 9의 플립플롭(1210 내지 1215)과, 제어 논리회로(1202 내지 1207))를 구비하고 복수의단위회로 중 하나의 상기 단위회로의 출력이 도미노 방식으로 후단의단위회로의 출력으로서 전파하는 구성으로 되어 있다. 즉, 하나의단위회로로부터 전파된 신호와, 후단의 상기 단위회로의 플립플롭의 출력의 논리합(OR) 연산 결과가 후단의 상기 단위회로의 출력 신호로서 출력된다.
더욱 상세하게는 보간기 제어회로(도 1의 120)는 복수단(M단)의 플립플롭을 구비하고, 보간기의 출력과 기준 클록의 위상을 비교하는 위상 비교회로(도 1의 110)로부터 출력되는 업 신호와 다운 신호 및 상정 외 구제 및 플레그 생성회로(150)부터 출력되는 플레그 신호(JBTFLG)의 값에 근거하여, 좌, 우 시프트, 및 유지의 신호를 생성하는 제어 신호 발생회로(도 9의 1201)와, M개의 제어논리회로(도 9의 1202 내지 1207)를 구비하는 단부를 제외하는 M-2개의 각 제어 논리회로(도 9의 1203 내지 1206)는 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, 대응하는 출력 신호(Ci)와, 출력 신호(Ci)에 서로 이웃하는 출력 신호(Ci-1, Ci+1)를 입력하고, 시프트 방향에 따라서 출력 논리 값을 결정하여, 대응하는 플립플롭의 데이터 입력단자에 공급하고, 단부의 제어 논리회로(도 9의 1202, 1207)는 상기 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, 대응하는 출력 신호(Ci)와, 서로 이웃하는 하나의 출력 신호(Ci-1 또는 Ci+1)와, 고정 전위를 입력하여, 시프트 방향에 따라서 출력 논리 값을 결정하고, 대응하는 플립플롭의 데이터 입력단자에 공급한다. 처음단(1단째)를 제외하는 각단의 플립플롭의 출력에는 논리합(OR)회로가 설치되어 있고, 각 논리합회로에는 대응하는 단의 전단의 출력 신호와, 대응하는 단의 플립플롭의 출력이 입력되고, 1단째의 플립플롭(도 9의 1210)의 출력 신호(C0), 및, 2단째 이후의 각단에 대응하는 상기 각 논리합회로의 출력 신호(C1 내지 C5)가 내분비 제어 신호로서 출력된다.
본 발명의 일실시예에 있어서, 보간기 제어회로(120)는 보간기(130)의 내분비가 상한치 또는 하한치(「단부」라고 함)에 달한 경우, 단부인 것을 나타내는 플레그 신호(ENDFLG)의 값을 액티브 상태로 하는 회로(도 9의 1231, 1232)를 구비하고 있다.
본 발명의 일실시예에 있어서, 보간기 제어회로(120)부터, 상기 단부인 것을 나타내는 플레그 신호(ENDFLG)가 액티브 상태일 때 위상 비교회로(도 1의 110)로부터의 위상 비교 결과 신호에 근거하여, 링 카운터(도 1의 100)에 공급하는 업, 다운 신호를 생성하는 업·다운 제어회로(도 1의 140)를 구비하고 있다.
본 발명의 일실시예에 있어서, 보간기는 상승, 또는 하강의 한쪽의 에지(edge)의 타이밍 차(위상차)를 내분하는 구성으로서, 도 13을 참조하면, 제 1 및 제 2 입력단자로부터 각각 입력되는 제 1 및 제 2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리회로(OR01)와, 제 1 전원과 내부 노드(N31) 사이에 접속되어, 상기 논리회로의 출력 신호를 제어단자에 입력으로 하는 제 1 스위치 소자(MP01)와, 내부 노드(N31)에 입력단이 접속되어, 상기 내부 노드 전위와 임계치의 대소관계가 반전한 경우에, 출력 논리 값을 반전시키는 버퍼회로(INV03)를 구비하고, 내부 노드(N31)와 제 2 전원간에는 제 1 정전류원과, 제 1 입력 신호로 온·오프 제어되는 제 2 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온 및 오프 제어되는 제 3 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되고(스위치 소자 MN22와 MN21, MN24와 MN23, MN26과 MN25의 각 직렬회로의 병렬 접속체), 내부 노드와 상기 제 2 전원간에는 제 2 정전류원과, 상기 제 2 입력 신호로 온 및 오프 제어되는 제 4 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호의 상보 신호로 온 및 오프 제어되는 제 5 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되는(스위치 소자 MN28과 MN27, MN30과 MN29, MN32와 MN31의 각 직렬회로의 병렬 접속체) 구성이 된다.
본 발명의 일실시예에 있어서, 보간기는 클록 신호의 상승, 하강의 양 에지의 타이밍 차(위상차)를 내분하는 구성으로서, 도 15를 참조하면, 제 1 입력단자로부터의 입력 신호(IN1) 또는 그 반전 신호가 제어단자에 공통 입력되고, 병렬로 배치된 제 1 스위치 소자군(MP201내지 MP20n)과, 내분비 제어 신호(C0 내지 Cn-1)가 각각 제어단자에 입력되며, 병렬로 배치된 제 2 스위치 소자군(MP211내지 MP21n)을 고위측 전원(VDD)과 내부 노드(N101) 사이에 2단 세로로 쌓고, 제 2 입력단자로부터의 입력 신호(IN2) 또는 그 반전 신호가 제어단자에 공통 입력되고, 내분비 제어 신호(C0 내지 Cn-1)가 각각 제어단자에 입력되며, 병렬로 배치된 제 3 스위치 소자군(MN211내지 MN21n)과, 병렬로 배치된 제 4 스위치 소자군(MN201내지 MN20n)을 내부 노드(N101)와 저위측 전원(VSS) 사이에 2단 세로로 쌓고, 제 2 입력단자로부터의 입력 신호(IN2) 또는 그 반전 신호가 제어단자에 공통 입력되고, 병렬로 배치된 제 5 스위치 소자군(MP101 내지 MP10n)과, 내분비 제어 신호의 상보 신호(CB0 내지 CBn-1)가 각각 제어단자에 입력되며, 병렬로 배치된 제 6 스위치 소자군(MP111내지 MP11n)을 고위측 전원(VDD)과 내부 노드(N101) 사이에 2단 세로로 쌓고, 내분비 제어 신호의 상보 신호(CB0 내지 CBn-1)가 각각 제어단자에 입력되고, 병렬로 배치된 제 7 스위치 소자군(MN111내지 MN11n)과, 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 제어단자에 공통 입력되며, 병렬로 배치된 제 8 스위치 소자군(MN101내지 MN10n)을 내부 노드(N101)와 저위측 전원(VSS) 사이에 2단 세로로 쌓고, 내부 노드(N101)에 입력단이 접속되어, 내부 노드(N101)의 전위와 임계치의 대소관계가 반전한 경우에, 출력 논리 값을 반전하는 버퍼회로(BUF101)를 구비한다.
본 발명의 일실시예에 있어서의 보간기에 있어서, 내부 노드와 제 2 전원(저 전위 전원) 사이에는 스위치 소자와 용량으로 이루어지는 직렬회로가 복수개, 병렬로 접속되고(도 13의 MN11과 CAP11, MN12와 CAP12, MN13과 CAP13, MN14와 CAP14, MN15와 CAP15의 각 직렬회로의 병렬 접속체), 스위치 소자(도 13의 MN11내지 MN15)의 제어단자에 접속되는 주기 제어 신호(예를 들면 클록 주기의 검지회로 등으로부터 출력되거나, 혹은 수동으로 설정하여도 좋다)로 스위치 소자(MN11내지 MN15)가 온 및 오프되고, 상기 내부 노드에 부가하는 용량치가 가변되고, 이것에 의해, 넓은 주파수 범위의 클록 신호의 위상 조정에 대응할 수 있는 구성으로 하여도 좋다.
[실시예]
상기한 본 발명의 실시예에 대해서 더욱 상세하게 설명하기 위해서, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 우선, 본 발명의 실시예에서 사용되는 보간기의 구성의 일례에 대해서 설명한다. 도 13은 본 발명의 일실시예에서 사용되는 보간기(도 1의 130)의 구성의 일례를 도시하는 도면이다, 도 13을 참조하면, 이 보간기는 제 1, 제 2 입력 신호(IN1, IN2)를 입력으로 하는 논리합회로(OR01)와, 소스가 전원(VDD)에 접속되고, 드레인이 내부 노드(N31)에 접속되어, 논리합회로(OR01)의 출력 신호를 게이트에 입력하는 P채널 MOS 트랜지스터(MP01)와, 내부 노드(N31)에 입력단이 접속되어, 출력단으로부터 출력 신호를 출력하는 인버터(INV03)와, 내부 노드(N31)에 드레인이 공통 접속되어, 보간기 제어회로(120)로부터의 제어 신호(C; C0, C1, C2)가 각각 게이트에 접속되어온·오프 제어되는 제 1 군의 스위치 소자를 이루는 N채널 MOS 트랜지스터(MN21, MN23, MN25)와, N채널 MOS 트랜지스터(MN21, MN23, MN25)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(IO)에 각각 접속되어, 제 1 입력 신호(IN1)를 게이트에 공통으로 입력하는 N채널 MOS 트랜지스터(MN22, MN24, MN26)와, 내부 노드(N31)에 드레인이 공통 접속되어, 보간기 제어회로(120)로부터의 제어 신호(CB; CB0, CB1, CB2)가 각각 게이트에 접속되어 온·오프 제어되는 N채널 MOS 트랜지스터(MN27, MN29, MN31)와, N채널 MOS 트랜지스터(MN27, MN29, MN31)의 소스에 드레인이 각각 접속되고, 소스가 정전류원(IO)에 각각 접속되어, 제 2 입력 신호(IN2)를 게이트에 공통으로 입력하는 N채널 MOS 트랜지스터(MN28, MN30, MN32)를 구비하고 있다.
더욱이, 내부 노드(N31)와 그라운드(그라운드) 사이에는 N채널 MOS 트랜지스터로 이루어지는 스위치 소자와 용량의 직렬회로(MN11과 CAP11, MN12와 CAP12, MN13과 CAP13, MN14와 CAP14, MN15와 CAP15)가 병렬로 접속되어 있고, N채널 MOS 트랜지스터(MN11 내지 MN15)의 게이트에 접속하는 주기 제어 신호로, N채널 MOS 트랜지스터(MN11 내지 MN15)가 온, 오프되고, 내부 노드(N31)에 부가하는 용량이 정해진다. CAP(11 내지 15)은 용량치가 C, 2C, 4C, 8C, 16C가 되고, N채널 MOS 트랜지스터(MN11 내지 15)의 게이트에 공급되는 주기 제어 신호는 도시하지 않은 주기 검지회로 등에서 검출되는 클록 주기에 대응한 값이 설정된다. 또, 주기 제어 신호는 스위치 등으로부터 매뉴얼(수동)로 설정하여도 좋다. 또한, 내부 노드(N31)에 부가되는 용량의 용량치는 고정이어도 좋다. 이 경우, 보간기의 구성에 있어서, 스위치 소자와 용량(MN11과 CAP11, MN12와 CAP12, MN13과 CAP13, MN14와CAP14, MN15와 CAP15)의 병렬회로를 생략한 구성이 된다.
병렬의 N채널 MOS 트랜지스터(MN21, MN23, MN25, MN27, MN29, MN31)의 1개의 트랜지스터에 흐르는 전류(드레인 전류)는 Ⅰ(정전류원 Ⅰo의 전류치)이고, 인버터(INV03)의 출력이 반전하는 임계치 전압을 V로 하고, 임계치 전압(V)까지의 전하의 변동량을 CV로 한다. 또한 제 1 스위치군을 이루는 N채널 MOS 트랜지스터(MN21, MN23, MN25)의 게이트에 입력되는 제어 신호(C; C0 내지 C2)와, 제 2 스위치군을 이루는 N채널 MOS 트랜지스터(MN27, MN29, MN31)의 게이트에 입력되는 제어 신호(CB; CB0 내지 CB2)는 상보인 것으로 한다. 예를 들면 N채널 MOS 트랜지스터(MN21, MN23, MN25)의 게이트에 입력되는 제어 신호(C)가 "100"일 때, N채널 MOS 트랜지스터(MN27, MN29, MN31)의 게이트에 입력되는 제어 신호(CB)는 "011"이 된다. 제어 신호(C)와 CB의 조합은 3개 병렬의 스위치 소자(NMOS 트랜지스터)를 2세트, 합계 6개 구비하는 구성의 경우, 아래와 같은 것이 된다.
제어 신호(C) 상보 신호(CB)
"000" "111"
"001" "110"
"011" "100"
"111" "000"
입력 신호(IN1, IN2)가 모두 Low 레벨이 되고, 논리합회로(OR01)의 출력이 Low 레벨이 되며, P채널 MOS 트랜지스터(MP01)를 통해서, 내부 노드(N31)는 전원(VDD) 측으로부터 충전된 상태(따라서 인버터(INV03)의 출력은 Low 레벨)에 있는 것으로 한다. 이 상태로부터, 입력 신호(IN1, IN2)가 High 레벨로 상승하는 경우의 동작에 대해서 이하에 설명한다.
우선 보간기(130)에 있어서의 두개의 입력 신호(IN1, IN2)의 위상차의 내분비가 상한치인 경우(출력 신호의 지연시간이 최소)에 대해서 설명한다. 제어 신호(C)는 "111", 그 상보 신호인 제어 신호(CB)는 "000"이 된다. 입력 신호(IN1)를 공통으로 게이트 입력으로 하는 N채널 MOS 트랜지스터(MN22, MN24, MN26)에 접속하는 제 1 스위치군을 이루는 N채널 MOS 트랜지스터(MN21, MN23, MN25)는 모두 온이 되고, 입력 신호(IN2)를 공통으로 게이트 입력으로 하는 N채널 MOS 트랜지스터(MN28, MN30, MN32)에 접속하는 제 2 스위치군을 이루는 N채널 MOS 트랜지스터(MN27, MN29, MN31)는 모두 오프가 된다. 이 때문에, 6병렬의 N채널 MOS 트랜지스터(MN22, MN24, MN26, MN28, MN30, MN32) 중 입력 신호(IN)를 공통으로 게이트에 입력으로 하는 3개의 N채널 MOS 트랜지스터(MN22, MN24, MN26)가 입력 신호(IN1)의 상승으로 온된다. 각 정전류원의 전류를 Ⅰ로 하고, 입력 신호(IN1)가 High 레벨이 되고 나서 인버터(INV03)의 출력이 반전하기까지의 시간(T(3))은 다음 식 (1)로 주어진다.
T(3)=CV/(3·I) …(1)
제어 신호(C)에 의해 제 1 스위치군의 n개(n<3)가 온이 되는 경우, 즉 제어 신호(C)가 "011", "001", 혹은 "000"의 경우, 입력 신호(IN1)의 High 레벨로의 천이 타이밍으로부터 시간(T(단, T는 입력 신호(IN1과 IN2)의 상승 에지의 타이밍 차)) 동안, 입력 신호(IN1)를 게이트에 공통으로 입력으로 하는 N채널 MOS 트랜지스터(MN22, MN24, MN26) 중, n개의 N채널 MOS 트랜지스터가 온되어, n·Ⅰ·T의 전하가 방전되고, 계속해서, 입력 신호(IN2)가 High 레벨로 천이함으로써, 입력 신호(IN2)를 게이트에 공통으로 입력으로 하는 N채널 MOS 트랜지스터(MN28, MN30, MN32) 중 (3-n)개의 N채널 MOS 트랜지스터가 온되고, n+3-n=3, 즉, 전체적으로, 3개의 N채널 MOS 트랜지스터가 온되고, 내부 노드(N31)에 잔존하는 전하(CV-n·Ⅰ·T)를, (3·I)로 방전하고, 시간(CV-n·Ⅰ·T)/(3·I)에서, 인버터(INV03)의 출력이 반전한다(Low 레벨에서 High 레벨이 된다).
따라서, 입력 신호(IN1)가 High 레벨이 되고 나서, 인버터(INV03)의 출력이 반전하기까지의 시간(전파 지연시간)T(n)은 다음 식 (2)로 주어진다.
T(n)=T+(CV-n·Ⅰ·T)/(3·I)
=CV/(3·I)-(n/3)T+T
=T(3)+(3-n)/3·T …(2)
상기 식(2)에 나타내는 바와 같이, n(n=0, 1, 2, 3)의 값(제어 신호(C)의 값)에 의해서, 입력 신호(IN1과 IN2)의 타이밍 차(T)의 3등분을단위로, n으로 규정되는 값으로 내분한 시간에 대응하는 지연시간(T(n))의 출력 신호를 얻을 수 있다. 즉, 제어 신호(C; CB)의 설정에 의해, n을 가변함으로써, 입력 신호(IN1과 IN2) 사이의 타이밍 차를, 분해능 1/3로 분할(내분)한 임의의 위상의 출력 신호를 얻을 수 있다. 이러한 보간기를 「3분할 보간기」라고도 한다. 예를 들면 n=3이 내분비의 하한(보간기의 출력 신호의 지연시간은 T(3)에서 최소), n=0이 내분비의 상한(보간기의 출력 신호의 지연시간은 T(3)+T에서 최대)으로 한다.
또, 도 13에 있어서, 3개 병렬의 MOS 트랜지스터(MN21, 23, 25), 3개 병렬의 MOS 트랜지스터(MN27, 29, 31)를 각각 N개 병렬로 하여, N분할 보간기를 구성할 수 있다. 이 때, n비트가 논리 1, (N-n)비트가 논리 0의 제어 신호(C)와, 그 상보 신호(CB)가 N개의 병렬의 2세트의 트랜지스터군(트랜지스터(MN21, 23, 25와, MN27, 29, 31)에 대응한다)에 각각 입력되는 경우, 입력 신호(IN1과 IN2)의 시간 차를 T로 하고, 지연시간(T(n))은 다음 식 (3)으로 주어진다.
T(n)=CV/(N·I)-(n/N)T+T
=T(N)+(N-n)/N·T …(3)
도 13에 도시한 보간기의 회로 구성은 입력 신호(IN1, IN2)의 상승 천이의 타이밍 차(T)를 내분한 시간에 대응하는 지연시간의 출력 신호를 생성하는 것이지만, 입력 신호(IN1, IN2)의 하강 천이의 타이밍 차(T)를 내분한 시간에 대응하는 지연시간의 출력 신호를 생성하는 보간기는 OR회로 대신에, NAND회로를 구비하고, 입력 신호(IN1, IN2)를 인버터로 반전한 신호가 N채널 MOS 트랜지스터(MN21, MN23, MN25)와 N채널 MOS 트랜지스터(MN27, MN29, MN31)의 게이트에 입력된다. 또, 내부 노드에 접속되는 인버터(INV03)는 적용되는 어플리케이션(application)의 논리에 따라서, 정전 버퍼이어도 좋은 것은 물론이다.
다음으로, 보간기에 대하여 입력 신호(IN1, IN2; 도 13 참조)로서 공급되는 클록 쌍의 위상의 순·역과, 내분비 제어 신호(C, CB)의 관계에 대해서 설명한다.
상술한 바와 같이, 예를 들면 도 14에 도시하는 구성의 클록 제어회로에 있어서, 다상 클록(P0 내지 Pn)의 첨자(n)를 2m-1(다상 클록의 상수는 2m)로 하면,클록 셀럭터(170)는 홀수 위상 클록(P0, P2, P4, …, P2m-2) 중의 하나를 제어회로(200)로부터의 클록 선택 제어 신호로 선택하는 제 1 셀럭터와, 짝수 위상 클록(P1, P3, P5, …, P2m-1) 중의 하나를 제어회로(200)로부터의 클록 선택 제어 신호(S)로 선택하는 제 2 셀럭터를 구비하고, 위상차를 내분하는 보간기(130)에 공급되는 홀수 위상, 짝수 위상의 클록 출력 쌍의 조합으로서는 (P0, P1), (P2, P1), (P2, P3), … 등, 위상이 서로 이웃하는 클록 쌍이 되도록, 제어회로(200)가 클록 출력의 전환 제어를 행한다.
예를 들면 클록 셀럭터(170)로 (P0, P1)의 클록 신호 쌍(P1은 P0보다도 시간 차(T)가 지연되고 있다)을 선택하고 있고(보간기(130)의 입력 신호(IN1과 IN2)의 위상은 순(정(正)) 관계에 있다), 보간기(130)에 있어서, (P0, P1)의 시간 차(T)의 내분비를, 상기 식(3)에서, n=0으로 하고 있는 경우(제어 신호(C)는 "000…0"과 그 상보 신호(CB)는 "111…1"이 된다), 더욱이 보간기의 출력 신호의 위상을 지연시키는 경우에는 클록 셀럭터(170)로, (P2, P1)의 클록 신호 쌍을 선택한다. 이 경우, 도 13에 있어서, 입력 신호(IN1)에는 클록(P0) 대신에, P1보다도 위상이 지연된 클록(P2)이 공급되고, 입력 신호(IN2)에는 원래의 클록(P1)이 공급된다. 즉, 클록 셀럭터(170)로 (P2, P1)의 클록 신호 쌍이 선택된 경우, 보간기의 제 2 입력단자에 입력되는 입력 신호(IN2; 도 13 참조)쪽이 제 1 입력단자에 입력되는 입력 신호(IN1; 도 13 참조)보다도 위상이단축되고 있다(보간기(130)의 입력 신호(IN1과 IN2)의 위상은 (P0, P1)의 경우와 반대의 관계). 이 때문에, 입력 신호(IN1)를 게이트 입력으로 하는 N채널 MOS 트랜지스터(MN22, MN24, MN26)에 접속하는 제 1 스위치군을 이루는 N채널 MOS 트랜지스터(MN21, MN23, MN25)에 공급되는 제어 신호로서는 위상이 늦은 입력 신호에 대응하는 제어 신호를 공급하고, 입력 신호(IN2)를 게이트 입력으로 하는 N채널 MOS 트랜지스터(MN28, MN30, MN32)에 접속하는 제 2 스위치군을 이루는 N채널 MOS 트랜지스터(MN27, MN29, MN31)에는 위상이단축한 입력 신호에 대한 제어 신호를 공급한다. 클록 셀럭터(170)로 (P2, P1)의 클록 신호 쌍이 선택된 경우, 제어 신호(CB)의 전체 비트가 논리(1; 제어 신호(C)는 전체 비트가 논리 0)로, 보간기(130)의 내분비의 하한(이 내분비 설정 레인지(range)에서의 보간기의 출력 신호의 지연시간은 최소), 제어 신호(CB)의 전체 비트가 논리(0; 제어 신호(C)는 전체 비트가 논리 1)로 보간기(130)의 내분비의 상한(이 내분비 설정 레인지에서의 보간기의 출력 신호의 지연시간은 최대)이 된다. 한편, 클록 셀럭터(170)로 (P0, P1)의 클록 신호 쌍이 선택된 경우, 제어 신호(C)의 전체 비트가 논리(1; 제어 신호(CB)는 전체 비트가 논리 0)이며, 보간기(130)의 내분비의 하한(보간기의 출력 신호의 지연시간은 최소), 제어 신호(C)의 전체 비트가 논리(0; 제어 신호(CB)는 전체 비트가 논리 1)로 보간기(130)의 내분비의 상한(이 내분비 설정 레인지에서의 보간기의 출력 신호의 지연시간은 최대)이 된다.
클록 셀럭터(170)로 클록 신호 쌍(P2, P1)을 선택하는 경우와, 클록 신호 쌍(P0, P1)을 선택한 경우에는 보간기(130)의 입력 신호(IN1, IN2)의 위상의단축, 지연의 관계가 바뀌고, 보간기(130)의 내분비를 설정하기 위해서 제 1, 제 2 군의 스위치 소자가 공급되는 제어 신호(C, CB)의 논리가 바뀐다. 클록 쌍이 변경될 때에, 보간기의 내분비의 제어 신호(C/CB)의 설정이 교환(swap)된다. 즉,보간기(130)의 두개의 입력단자와 클록 셀럭터(170)의 두개의 출력단자의 접속은 바꾸지 않고, 제어회로(200)에서는 클록 선택의 전환에 연동하여, 이 제어 신호(C, CB)의 논리의 교환을 행하고 있다. 후술하는 바와 같이, 본 발명의 일실시예에 있어서는 플레그 신호(JBTFLG)의 값에 근거하여, 보간기에 내분비 제어 신호를 공급하는 제어회로에서의 제어 신호(C/CB)의 설정 논리의 교환의 제어를 행하고 있다.
도 1은 본 발명에 따른 클록 제어회로의 일실시예의 전체의 회로 구성을 도시하는 도면이다. 도 1을 참조하면, 이 클록 제어회로는 기준 신호(Ref)와 보간기(130)의 출력 신호(OUT)의 위상차를 비교 검출하는 위상 비교회로(110)와, 위상 비교회로(110)로부터 출력되는 위상 비교 결과 신호를 이루는 업 신호(UP), 다운 신호(DN)를 입력하고, 신호(ENDFLG)가 액티브일 때, 링 카운터(100)에 대하여 업 신호(F_UP), 다운 신호(F_DN)를 출력하는 업·다운 신호 제어회로(140)와, 업 신호(F_UP), 다운 신호(F_DN)를 입력으로 하는 링 카운터(100)와, 상정 외 구제 및 플레그 생성회로(150)와, 상정 외 구제 및 플레그 생성회로(150)의 출력을 입력하고, 디코드 신호를 출력하는 디코드회로(160)와, 다상 클록을 입력으로 하고, 한 쌍의 클록을 출력하는 클록 셀럭터(170)와, 보간기(130)와, 위상 비교회로(110)로부터의 업 신호(UP), 다운 신호(DN)를 입력하여 보간기(130)의 내분비를 제어하는 제어 신호(C)와 그 상보 신호(CB), 및, 내분비가 끝점(상한 또는 하한)인 것을 나타내는 신호(ENDFLG)를 출력하는 보간기 제어회로(120)를 구비하고 있다. 업·다운 신호 제어회로(140)는 보간기 제어회로(120)로부터 출력되는 신호(ENDFLG)가 액티브 상태일 때, 위상 비교회로(110)로부터의 업 신호(UP), 다운 신호(DN)를, 업신호(F_UP), 다운 신호(F_DN)로서 링 카운터(100)에 출력하는 게이트 제어를 행한다.
도 1에 도시하는 예에서는 클록 셀럭터(170)에는 도 2에 도시하는 바와 같은 6상 클록(CK0 내지 CK5)이 공급된다. 또, 클록 셀럭터(170)에 입력되는 6상 클록은 기준 클록(Ref)을 일단 분주하고 분주 신호를 증배하여 다상 클록을 생성하는 증배용 보간기(일본 특원 2000-083579호 참조)를 사용하여 생성하여도 좋고, 이외에도, PLL회로의 VCO 출력 등 임의의 다상 클록 생성회로를 사용할 수 있다.
링 카운터(100)는 3비트의 신호(카운터를 구성하는 3개의 플립플롭의 정전 출력)와, 3비트의 신호를 반전한 신호(카운터를 구성하는 3개의 플립플롭의 반전 출력)를 출력한다.
도 1에 있어서, 업·다운 신호 제어회로(140), 링 카운터(100), 상정 외 구제 및 플레그 생성회로(150), 디코드회로(160), 보간기 제어회로(120)가 도 14의 제어회로(200)를 구성하고 있다. 본 실시예에 있어서, 6상 클록은 임의의 구성의 다상 클록 생성회로(도 14의 210)를 사용하여 생성된다. 또, 본 발명에 있어서, 다상 클록으로서는 6상 클록에 한정되는 것이 아닌 것은 물론이다.
도 12는 도 1의 클록 셀럭터(170)의 구성의 일례를 도시하는 도면이다. 도 12를 참조하면, 이 클록 셀럭터(170)는 6상 클록(CK0 내지 CK5) 중의 짝수 위상의 클록(CK0, CK2, CK4)을 입력으로 하고, 출력이 공통 접속되어 출력단자(CKO1)에 접속되어 있는 3개의 트라이스테이트(tri-state) 버퍼(171, 173, 175)와, 6상 클록 중의 홀수 위상의 클록(CK1, CK3, CK5)을 입력으로 하고, 출력이 공통 접속되어 출력단자(CKO2)에 접속되어 있는 3개의 트라이스테이트 버퍼(172, 174, 176)를 구비하고 있다. 트라이스테이트 버퍼(171, 173, 175, 172, 174, 176)의 출력 이네이블(enable)단자에는 클록 선택 제어 신호(S0 내지 S5)가 각각 입력되고, 클록 선택 제어 신호의 값이 예를 들면 논리 1일 때, 출력 이네이블 상태가 되고, 클록 선택 제어 신호의 값이 논리 0일 때, 출력 디스에이블(disable)(출력은 하이 임피던스 상태)이 된다. 클록 셀럭터(170)로부터는 짝수 위상의 클록(CK0, CK2, CK4)의 하나가 출력단자(CKO1)로부터 출력되고, 짝수 위상에 인접하는 위상의 홀수 위상의 클록이 출력단자(CKO2)로부터 출력된다. 또, 클록 셀럭터(170)는 클록 선택 제어 신호(S0 내지 S5)에 근거하여, 클록 쌍을 선택 출력하는 것이면 되며, 도 12에 도시한 구성에 한정되는 것이 아니다.
다음으로, 본 발명의 일실시예에 있어서의 디코드회로(160)의 구성에 대해서 설명한다. 도 4에는 2진 표시로 3비트로 표시되는 6가지의 신호로부터 6가지의 6비트의 신호(클록 선택 제어 신호)를 생성하는 디코드회로(160)의 동작이 진리치 표로서 도시되어 있다. 디코드회로(160)는 링 카운터(100)를 구성하는 3개의 플립플롭으로부터 출력되는 3비트 신호(FF1, 2, 3)와, 그 반전 신호(FF1, 2, 3(반전))의 합계 6비트를 입력하고, 디코드 결과 신호의 6비트 신호(S0 내지 S5)를 생성하는 것이며, 이 부호 변환은 3비트와 그 반전 신호의 6비트 중 1비트만을 반전하는 것만으로, 디코드 결과 신호를 얻을 수 있고, 회로 규모를 효율화하고 있다.
도 4에 도시하는 바와 같이, 3비트 신호(FF1, 2, 3)와 그 반전 신호(FF1, 2, 3(반전))의 6비트 입력 패턴 "000 111"에 대하여, 디코드 결과인 클록 선택 제어신호 "000110"의 경우, 6비트 입력 패턴의 우단의 1비트를 반전하는 것만으로 좋다.
다음 행의 "100 011"→"000011"의 경우(화살 표시는 디코드 결과를 나타낸다), 6비트 입력 패턴의 좌단의 1비트를 반전하는 것만으로 좋다.
제 3 행의 "110 001"→ "100001"의 경우, 6비트 입력 패턴의 좌으로부터 2비트째를 반전하는 것만으로 좋다.
제 4 행의 "111 000"→"110000"의 경우, 6비트 입력 패턴의 좌으로부터 3비트째를 반전하는 것만으로 좋다.
제 5 행의 "011 100"→"011000"의 경우, 6비트 입력 패턴의 좌으로부터 4비트째를 반전하는 것만으로 좋다.
마찬가지로 하여, 제 6 행의 "001 110"→ "001100"의 경우, 6비트 입력 패턴의 좌으로부터 5비트째를 반전하는 것만으로 좋다.
제 7 행의 "000 111"→ "000110"의 경우, 6비트 입력 패턴의 좌으로부터 6비트째(우단)를 반전하는 것만으로 좋다. 제 7 행은 제 1 행과 동일하다.
도 5는 도 4에 진리치 표를 도시한 디코드회로(160; 도 1 참조)의 구성의 일례를 도시하는 도면이다. 도 5에 있어서, FF01, FF02, FF03은 링 카운터를 구성하는 3단의 플립플롭의 정전 출력단자(Q)의 출력 신호이고, FF01B, FF02B, FF03B는 링 카운터를 구성하는 3단의 플립플롭의 반전 출력단자(QB)의 출력 신호이다.
도 5를 참조하면, 디코드회로(160; 도 1 참조)는 6비트의 클록 선택 제어 신호(S0, S1, S2, S3, S4, S5)에 대해서, 예를 들면, 이하의 논리 구성이 된다.
S0=AND (FF01, FF02)
S1=AND (FF02, FF03)
S2=AND (FF03, FF01B)
S3=AND (FF01B, FF02B)
S4=AND (FF02B, FF03B)
S5=AND (FF03B, FF01)
즉, 디코드회로(160)는 6개의 2입력 AND회로라는 간이한 구성이 된다. 반도체 집적회로 상에서의 실제의 회로 구성은 도 5에 도시하는 바와 같이, 기본 셀을 이루는 NAND회로와 인버터(INV)로 구성된다.
I번째의 2입력 NAND회로는 3비트의 신호(FF01, FF02, FF03)와, 반전 신호(FF01B, FF02B, FF03B)로 이루어지는 6비트 폭의 신호(FF01, FF02, FF03, FF01B, FF02B, FF03B) 중, 제 Ⅰ비트와 제 Ⅰ+1비트(단, Ⅰ은 1, 2, 내지 N, 또 Ⅰ이 2N인 경우, 2N+1은 1이 된다)의 신호를 각각 입력으로 한다.
도 6은 본 발명의 일실시예에 있어서, 디코드회로(도 1의 160)의 입력단자에 공급되는 3비트의 신호와 그 반전 신호를 생성하는 링 카운터(100; 도 1 참조)의 구성의 일례를 도시하는 도면이다. 이 링 카운터(100; 도 1 참조)는 업 신호(F_UP)와 다운 신호(F_DN)를 제어 신호로서 입력하고, 카운트 방향의 업 또는 다운이 전환 자유롭게 되고 있고, 더욱이, 업 신호(F_UP)와 다운 신호(F_DN)가 함께 액티브(또는 모두 인액티브)일 때, 유지 상태가 된다.
더욱 상세하게는 도 6을 참조하면, 이 링 카운터(100)는 3개의 D형의 플립플롭(10, 20, 30)을 구비하고, 플립플롭(10, 20, 30)의 출력(정전 출력)으로부터는 6가지의 패턴의 3비트 신호가 출력되고, 플립플롭(10, 20, 30)의 반전 출력으로부터는 3비트 신호의 반전 신호가 출력된다.
플립플롭(10)에 대하여, 3개의 플립플롭의 (10, 20, 30)의 출력 신호, 카운터의 업 동작을 규정하는 업 신호(F_UP), 카운터의 다운 동작을 규정하는 다운 신호(F_DN), F_UP과 F_DN의 일치를 검출하는 일치 검출회로(40)의 출력 신호를 입력으로 하고, 링 카운터의 업 카운트/다운 카운트, 홀드(hold; 유지)의 동작 상태를 규정하는 제 1 논리회로를 구비하고 있다. 이 제 1 논리회로는 F_UP과 플립플롭(30)의 출력(Q)의 반전을 입력으로 하는 NAND회로(11)와, 일치 검출회로(40)의 출력과 플립플롭(10)의 출력을 입력으로 하는 NAND회로(12)와, 플립플롭(20)의 출력과 F_DN을 입력으로 하는 NAND회로(13)와, NAND회로(11 내지 13)의 출력을 입력으로 하는 NAND회로(14)를 구비하고, NAND회로(14)의 출력이 플립플롭(10)의 데이터 입력단자(D)에 공급된다.
플립플롭(20)에 대하여, 3개의 플립플롭의 (10, 20, 30)의 출력 신호, 카운터의 업 동작을 규정하는 업 신호(F_UP), 카운터의 다운 동작을 규정하는 다운 신호(F_DN), F_UP과 F_DN의 일치를 검출하는 일치 검출회로(40)의 출력 신호를 입력으로 하고, 링 카운터의 업 카운트/다운 카운트, 홀드의 동작 상태를 규정하는 제 2 논리회로를 구비하고 있다. 이 제 2 논리회로는 F_UP과 플립플롭(10)의 출력(Q)을 입력으로 하는 NAND회로(21)와, 일치 검출회로(40)의 출력과 플립플롭(20)의 출력을 입력으로 하는 NAND회로(22)와, 플립플롭(30)의 출력과 F_DN을 입력으로 하는NAND회로(23)와, NAND회로(21 내지 23)의 출력을 입력으로 하는 NAND회로(24)를 구비하고, NAND회로(24)의 출력이 플립플롭(20)의 데이터 입력단자(D)에 공급된다.
플립플롭(30)에 대하여, 3개의 플립플롭의 (10, 20, 30)의 출력 신호, 카운터의 업 동작을 규정하는 업 신호(F_UP), 카운터의 다운 동작을 규정하는 다운 신호(F_DN), F_UP과 F_DN의 일치를 검출하는 일치 검출회로(40)의 출력을 입력으로 하고, 링 카운터의 업 카운트/다운 카운트, 홀드의 동작 상태를 규정하는 제 3 논리회로를 구비하고 있다. 이 제 3 논리회로는 F_UP과 플립플롭(20)의 출력(Q)을 입력으로 하는 NAND회로(31)와, 일치 검출회로(40)의 출력과 플립플롭(30)의 출력을 입력으로 하는 NAND회로(32)와, 플립플롭(10)의 출력과 F_DN을 입력으로 하는 NAND회로(33)와, NAND회로(31 내지 33)의 출력을 입력으로 하는 NAND회로(34)를 구비하고, NAND회로(34)의 출력이 플립플롭(30)의 데이터 입력단자(D)에 공급된다.
도 6에 도시한 링 카운터의 동작에 대해서 설명한다. 예를 들면 각 플립플롭(10, 20, 30)의 출력(Q)이 전부 논리 0이고, 업 신호(F_UP)가 논리 1일 때, NAND회로(11)의 출력은 논리 0가 되고, NAND회로(14)의 출력은 논리 1가 되며, 클록(F_CLK)에서 플립플롭(10)은 논리 1를 출력한다. 이 때 플립플롭(20, 30)의 데이터 입력단자(D)에는 논리 0가 되고, 플립플롭(20, 30)은 논리 0를 출력하고, 플립플롭(10, 20, 30)의 정전 출력은 "100"이 된다.
플립플롭(10)의 출력(FF01)이 논리 1가 된 결과, NAND회로(21)의 출력은 논리 0가 되고, NAND회로(24)는 논리 1를 출력한다. 클록(F_CLK)으로부터 플립플롭(10)은 논리 1를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "110"이된다.
플립플롭(20)의 출력(FF02)이 논리 1가 된 결과, NAND회로(31)의 출력은 논리 0가 되고, NAND회로(34)는 논리 1를 출력한다. 클록(F_CLK)에서 플립플롭(30)은 논리 1를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "111"이 된다.
플립플롭(30)의 출력(FF03)이 논리 1가 된 결과, NAND회로(11)의 출력은 논리 1가 되고, NAND회로(14)는 논리 0를 출력한다. 클록(F_CLK)으로부터 플립플롭(10)은 논리 0를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "011"이 된다.
플립플롭(10)의 출력(FF01)이 논리 0가 된 결과, NAND회로(21)의 출력은 논리 1가 되고, NAND회로(24)는 논리 0를 출력한다. 클록(F_CLK)에서 플립플롭(20)은 논리 0를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "001"이 된다.
플립플롭(20)의 출력(FF02)이 논리 0가 된 결과, NAND회로(31)의 출력은 논리 1가 되고, NAND회로(34)는 논리 0를 출력한다. 클록(F_CLK)에서 플립플롭(30)은 논리 0를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "000"이 된다.
신호(F_DN)가 논리(1; (F_UP)이 논리 0)일 때, 패턴의 시프트 방향은 신호(F_UP)가 논리 1일 때와 반대가 된다. NAND회로(33)의 출력은 논리 0가 되고, NAND회로(34)가 논리 1가 된다. 클록(F_CLK)으로부터 플립플롭(30)은 논리 1를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "001"이 된다.
플립플롭(30)의 출력(FF03)이 논리 1가 된 결과, NAND회로(23)의 출력은 논리 0가 되고, NAND회로(24)는 논리 1를 출력한다. 클록(F_CLK)에서 플립플롭(20)은 논리 1를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "011"이 된다.
플립플롭(20)의 출력(FF02)이 논리 1가 된 결과, NAND회로(13)의 출력은 논리 0가 되고, NAND회로(14)는 논리 1를 출력한다. 클록(F_CLK)에서 플립플롭(10)은 논리 1를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "111"이 된다.
플립플롭(10)의 출력(FF01)이 논리 1가 된 결과, NAND회로(33)의 출력은 논리 1가 되고, NAND회로(34)는 논리 0를 출력한다. 클록(F_CLK)에서 플립플롭(30)은 논리 0를 출력한다. 플립플롭(10, 20, 30)의 정전 출력은 "110"이 된다. 이하 클록이 입력될 때마다, "100", "000"으로 추이한다.
신호(F_DN)와 신호(F_UP)의 값이 일치할 때, XNOR(eXclusive N0R)회로로 이루어지는 일치 검출회로(40)의 출력이 논리 1가 되고, NAND회로(12, 22, 32)를 통해서, 플립플롭(10, 20, 30)의 정전 출력단자(Q)의 값이 플립플롭(10, 20, 30)의 데이터 입력단자(D)에 각각 귀환되고, 클록(F_CLK)의 상승에서, 플립플롭(10, 20, 30)은 데이터 입력단자(D)의 신호를 샘플 출력하기 때문에, 플립플롭(10, 20, 30)은 상태를 유지한다.
상술한 바와 같이, 도 6에 도시한 링 카운터의 3비트 출력 패턴(FF01, FF02, FF03)에는 패턴 "010, "101"은 존재하지 않는다. 노이즈 등에 의해, 상정 외의 패턴 "010", "101"이 생긴 경우, 이 패턴을, 출현이 허가되어 있는 패턴 중 어느 하나로 설정함으로써, 구제를 행하고 있다.
다음으로, 도 1의 상정 외 구제 및 플레그 생성회로(150)에 대해서 상세하게 설명한다. 상정 외 구제 및 플레그 생성회로(150) 중의 상정 외 구제회로는 상정외 패턴의 3비트 신호 "010"을 "000"로 변환하고, 상정 외 패턴의 3비트 신호 "101"를 "111"로 변환한다(도 4 참조).
도 7a는 도 1의 상정 외 구제 및 플레그 생성회로(150)의 상정 외 구제회로의 구성의 예를 도시하는 도면이다. 도 7a를 참조하면, 이 상정 외 구제회로(50)는 플립플롭(10)의 정전 출력단자(Q)의 신호를 인버터(INV1)로 반전한 신호(FF01I)와, 플립플롭(20)의 정전 출력단자(Q)의 신호(FF02)와, 플립플롭(30)의 정전 출력단자(Q)의 신호를 인버터(INV3)로 반전한 신호(FF03I)를 입력으로 하고, 이들이 전부 논리 1일 때, 논리 0를 출력하는 NAND회로(51)와, 플립플롭(10)의 반전 출력단자(QB)의 신호를 인버터(INV2)로 반전한 신호(FF01BI)와, 플립플롭(20)의 반전 출력단자(QB)의 신호(FF02B)와, 플립플롭(30)의 반전 출력단자(QB)의 신호를 인버터(NV4) 반전한 신호(FF03BI) 입력으로 하고, 이들이 전부 논리 1일 때, 논리 0를 출력하는 NAND회로(52)와, 플립플롭(20)의 출력 신호와 NAND회로(52)의 출력 신호를 입력으로 하는 NAND회로(53)와, NAND회로(53)의 출력 신호와 NAND회로(52)의 출력 신호를 입력으로 하고, 신호(FF02DC)를 출력하는 NAND회로(54)를 구비하고 있다.
다음으로, 이 상정 외 구제회로(50)의 동작에 대해서 설명한다. 플립플롭(10, 20, 30)의 정전 출력단자(Q)의 3비트 신호가 "010"일 때, NAND회로(51)는 논리 0를 출력하고, NAND회로(53)는 논리 1를 출력하고, NAND회로(52)의 출력인 논리 1를 반전한 논리 0가 NAND회로(54)로부터, FF02DC로서 출력된다. 플립플롭(10, 20, 30)의 정전 출력단자(Q)의 3비트 신호가 "101"일 때,NAND회로(52)의 출력은 논리 0가 되고, NAND회로(54)로부터, FF02DC에 논리 1가 출력된다.
상정 외 구제회로(50)를 구비한 경우, 도 6에 도시한 링 카운터에 있어서, NAND회로(13), NAND회로(22), NAND회로(31)에 입력되는 신호는 FF02 대신에, 상정 외 구제회로(50)의 출력 신호(FF02DC) 사용된다.
상정 외 구제회로(50)를 구비함으로써, 링 카운터(100)의 출력으로서, 상정 외의 비트 패턴이 출력된 경우에도, 이것을 출현이 허가된 비트 패턴으로 바꾸어 디코드회로(160)에 공급하기 때문에, 클록 셀럭터(170)에 의한 클록 쌍의 선택과, 보간기(130)에 의한 위상 조정 동작을 정확하게 행할 수 있다. 한편, 상정 외 구제회로(50)를 구비하지 않은 경우, 상정 외의 패턴이 디코드회로(160)에 그대로 입력되게 되고, 디코드회로(160)의 디코드 결과가 어떠한 것이 될지 보증되지 않을 가능성도 있기 때문에, 위상 조정을 정확하게 행할 수 없을 가능성도 있다.
도 7b는 도 1의 상정 외 구제 및 플레그 생성회로(150)의 플레그 생성회로의 구성을 도시하는 도면이다. 도 7b를 참조하면, 플레그 생성회로는 플레그 신호(JBTFLG)(보간기 제어회로(120)에 입력된다)를 생성한다. 도 4에 도시하는 바와 같이, 클록의 선택이 바뀔 때마다, 신호(JBTFLG)의 값은 반전된다(짝수째, 홀수째로 순차로 바뀐다). 도 7a의 링 카운터의 플립플롭(10, 20, 30)의 출력 신호(FF01I, FF02B, FF03I)를 입력으로 하는 NAND회로(55)와, FF01I, FF02를 입력으로 하는 NAND회로(56)와, FF01B, FF02, FF03I를 입력으로 하는 NAND회로(57)와, NAND회로(55), NAND회로(56), 및 NAND회로(57)의 출력을 입력으로 하여 입력 신호의 부정 논리곱을 JBTFLG로서 출력하는 NAND회로(58)를 구비하고 있다.
이 플레그 생성회로의 동작에 대해서 설명한다. 플립플롭(10, 20, 30)의 정전 출력(Q)에 대해서 보면, "000", "011", "110"일 때, 각각 NAND회로(55, 56, 57)의 출력이 논리 0가 되고, JBTFLG의 값은 논리 1가 되며, 플립플롭(10, 20, 30)의 정전 출력(Q)이 "100", "111", "001"일 때, JBTFLG의 값은 논리 0가 된다(도 4에 도시한 진리치 표 참조).
도 8은 도 7a에 도시한 상정 외 구제회로(50)의 출력 신호(FF02DC)와, 링 카운터(100)를 구성하는 플립플롭(10, 30)의 정전 출력(Q)과, 반전 출력(QB)을 각각 인버터로 반전한 신호(FF01I, FF01BI, FF03I, FF03BI)를 입력으로 하는 디코드회로(도 1의 160)의 구성을 도시하는 도면이다. 도 8을 참조하면, 이 디코드회로는 도 5에 도시한 회로 구성은, FF02DC를 입력으로 하는 NAND3, NAND4의 입력단자가 반전(음 논리)인 점이 다르다. 또, 도 7a에 도시하는 바와 같이, 링 카운터를 구성하는 플립플롭의 출력이 인버터로 반전되어 있기 때문에, 도 8의 디코드회로의 입력단자의 신호 접속 형태의 순서는 도 5에 도시한 것과 다르다. 단, 그 논리는 도 5에 도시한 것과 동일하다.
S0=AND (FF01BI, FF02DC)
S1=AND (FF02DC, FF03BI)
S2=AND (FF03BI, FF01I)
S3=AND (FF01I, 반전(FF02DC))
S4=AND (반전(FF02DC), FF03I)
S5=AND (FF03I, FF01BI)
도 9는 도 1의 보간기 제어회로(120)의 구성의 일례를 도시하는 도면이다. 또한, 도 1의 보간기(130)가 6분할 보간기로 이루어지고, 보간기 제어회로(120)는 제어 신호(C; 내분비 제어 신호)로서 6비트의 신호를 보간기(130)에 공급하는 것으로 한다.
도 9를 참조하면, 이 보간기 제어회로(120)는 제어 신호 발생회로(1201)와, D형 플립플롭(1210 내지 1215)과, D형 플립플롭(1210 내지 1215)에 대응하여 설치되어 있고, 각 D형 플립플롭(1210 내지 1215)의 데이터 입력단자(D)에, 각각, 출력(O1)이 접속되어 있는 제어 논리회로(1202 내지 1207)를 구비하고 있다. 또, 도 9에 있어서, 기본 셀을 이루는 NOR회로(1221)와 NOR회로(1221)의 출력단에 입력단이 접속되어 있는 인버터(1222)로 이루어지는 논리회로는 OR회로로서 기능한다.
각 플립플롭(1210, 1211, 1212, 1213, 1214, 1215)의 출력단자(Q)는 보간기(130; 6분할 보간기)의 내분비를 제어하는 6개의 제어 신호(C0 내지 C5)로서 출력되고, 보간기(130)에는 제어 신호(C0 내지 C5)를, 각각 도시하지 않은 인버터로 반전한 신호 제어 신호(CB0 내지 CB5)가 도 1의 제어 신호(C)와 그 상보 신호(CB)로서 공급된다.
제어 신호 발생회로(1201)는 위상 비교회로(110)로부터의 위상 비교 결과 신호인 S_UP(도 1의 UP), S_DN(도 1의 DN), 플레그 생성회로(150)로부터 공급되는 선택 클록의 조합에 대응한 신호(JBTFLG), 및, 신호(C0)와 신호(C5)를 입력하고, 우 시프트, 좌 시프트, 유지를 지시하는 제어 신호(Right)(우), Left(좌), hold(유지)를 출력한다. 신호(C5)가 "0", 신호(C0)가 "1"일 때, 선택된 클록 쌍에 있어서의 내분비는 그 하한 또는 상한에 달하고 있기 때문에, 제어 신호(C)의 생성에 있어서, 필요시되는 리셋 동작이 행하여진다. 제어 신호 발생회로(1201)에서는 플레그 신호(JBTFLG)의 값이 논리 1와 논리 0에는 업 신호(S_UP)에 대응하는 시프트 방향을 상위시키는 제어를 행하고 있고, 다운 신호(S_DN)에 대해서도 마찬가지가 된다.
제어 논리회로(1202 내지 1207)는 제어 신호 발생회로(1201)로부터 출력되는 제어 신호(Right, Left, hold)를 입력하고, 더욱이 제어 논리회로에 대응하는 내분비 제어 신호와, 해당 내분비 제어 신호의 한측 또는 양측에 인접하는 내분비 제어 신호를 입력하고, 이들의 신호를 디코드한 결과를 출력단자(O1)로부터 출력하고, 대응하는 D형 플립플롭의 데이터 입력단자(D)에 공급한다.
제어 논리회로(1202 내지 1207)는 6개의 입력단자(11 내지 16)와 하나의 입력단자를 구비하고, 그 구성은 모두 동일해지고, 예를 들면 입력단자(Ⅰ1, Ⅰ2), 입력단자(Ⅰ3, Ⅰ4), 입력단자(Ⅰ5, Ⅰ6)에 각각 입력이 접속된 3개의 2입력 NAND회로와, 3개의 2입력 NAND회로의 출력을 입력으로 하여 출력이 출력단자(O1)에 접속되어 있는 3입력 NAND회로를 구비하여 구성된다.
단부의 제어 논리회로(1202)는 제어 신호(Left), hold, Right를 입력단자(Ⅰ1, Ⅰ3, Ⅰ5)에 각각 입력하고, 대응하는 출력 신호(C0)와, 인접하는 신호(C1)를, 입력단자(Ⅰ4, Ⅰ2)로부터 출력하고, 입력단자(16)가 그라운드 전위에 고정되어 있고, 출력단자(O1)는 대응하는 D형 플립플롭(1210)의 데이터 입력단자(D)에 접속되어 있다.
제어 논리회로(1203)는 제어 신호(Left), hold, Right를 입력단자(Ⅰ1, Ⅰ3, Ⅰ5)에 각각 입력하고, 대응하는 출력 신호(C1; 내분비 제어 신호)와, 출력 신호(C1)에 인접하는 출력 신호(C2, C0)를, 입력단자(14, 12, 16)로부터 입력하고, 출력단자(O1)는 대응하는 D형 플립플롭(1211)의 데이터 입력단자(D)에 접속되어 있다.
제어 논리회로(1204, 1205, 1206)는 제어 신호(Left), hold, Right를 입력단자(Ⅰ1, Ⅰ3, Ⅰ5)에 입력하고, 각각, 출력 신호(C2)와 C2에 인접하는 출력 신호(C3, C1), 출력 신호(C3)와 C3에 인접하는 신호(C2, C4), 출력 신호(C4)와 C4에 인접하는 출력 신호(C3, C5)를, 입력단자(Ⅰ4, Ⅰ2, Ⅰ6)로부터 입력하고, 출력단자(O1)는 각각, 대응하는 D형 플립플롭(1212, 1213, 1214)의 데이터 입력단자(D)에 접속되어 있다.
단부의 제어 논리회로(1207)는 제어 신호(Left), hold, Right를 입력단자(Ⅰ1, Ⅰ3, Ⅰ5)에 입력하고, 대응하는 출력 신호(C5)와, C5의 하나 전의 신호(C4)를, 입력단자(Ⅰ4, Ⅰ6)로부터 출력하고, 입력단자(12)가 전원 전위(VDD)에 고정되어 있고, 출력단자(O1)는 대응하는 D형 플립플롭(1215)의 데이터 입력단자(D)에 접속되어 있다.
출력 신호(C0)는 플립플롭(1211)의 출력과 함께, NOR회로(1221)와 인버터(1222)로 이루어지는 OR회로에 입력되고, 인버터(1222)로부터 출력 신호(C1)가 출력된다.
출력 신호(C1)는 플립플롭(1212)의 출력과 함께, NOR회로(1223)와인버터(1224)로 이루어지는 OR회로에 입력되고, 인버터(1224)로부터 출력 신호(C2)가 출력된다.
출력 신호(C2)는 플립플롭(1213)의 출력과 함께, NOR회로(1225)와 인버터(1226)로 이루어지는 OR회로에 입력되고, 인버터(1226)로부터 출력 신호(C3)가 출력된다.
출력 신호(C3)는 플립플롭(1214)의 출력과 함께, NOR회로(1227)와 인버터(1228)로 이루어지는 OR회로에 입력되고, 인버터(1228)로부터 출력 신호(C4)가 출력된다.
출력 신호(C4)는 플립플롭(1215)의 출력과 함께, NOR회로(1229)와 인버터(1230)로 이루어지는 OR회로에 입력되고, 인버터(1230)로부터 출력 신호(C5)가 출력된다.
보간기(130)의 내분비를 가변시키는 6비트 제어 신호(C0 내지 C5)는 "1" 연속과 "0" 연속의 조합으로 이루어지고, 플립플롭(1210 내지 1215)의 시프트 레지스터로 생성된다.
도 9의 회로의 기본 동작은 업 신호, 다운 신호에 따라서, 제어 신호(C0 내지 C5)에 있어서의 "0"과 " 1"의 경계를 우 또는 좌으로 시프트시킨다.
제어 신호(C0 내지 C5; 내분비 제어 신호)는 "1" 연속과, "0" 연속의 신호로 이루어지고, "1"과 "0"의 경계를 시프트시키는 구성에 더하여, "1"을 출력하는 가장 높은단의 플립플롭으로부터, 더욱 후단의 플립플롭으로, "1"을, 도미노 전도(장기 전도)식으로 전파시켜 가는 구성에 의해, 제어 신호를 생성하고 있다. 도 9를참조하면, 출력 신호(C0; 내분비 제어 신호)가 논리 1일 때, 이 신호(C0)의 값은 OR회로(1221, 1222)를 통해서 출력 신호(C1)에 전파되고, 더욱이 OR회로(1223, 1224)를 통해서 출력 신호(C2)에 전파되며, 마찬가지로 하여 OR회로(1225, 1226), OR회로(1227, 1228), OR회로(1229, 1230)를 통해서, 출력 신호(C3, C4, C5)에 전파된다. 이러한 구성에 의해, 신호(C0)가 논리 1일 때는 신호(C1, C2, C3, C4, C5)도 논리 1인 것을 보증하고 있다.
상술한 바와 같이, 다상 클록의 클록 선택의 조합에 의해, 시프트 레지스터의 시프트 방향이 변한다.
도 10은 본 발명의 일실시예에 있어서의 보간기 제어회로(120; 도 1, 도 9 등 참조)로부터 출력되는 제어 신호(C)의 패턴의 일례를 도시하는 도면이다. 도 10을 참조하면, 내분비를 제어하는 신호(C0 내지 C5)가 예를 들면 "000000"의 상태에서, 클록 셀럭터(170)의 클록 쌍의 선택이 행하여지고, 보간기 제어회로(120)에서는 업 신호의 입력에 의해, 제어 신호(C)가 왼쪽으로 시프트되어("1"이 좌으로 전파), "000001"이 된다. 이하 마찬가지로 하여, 보간기 제어회로(120)에 업 신호가 입력되면, 보간기 제어회로(120)로부터 출력되는 제어 신호(C0 내지 C5)는 "011111"에서 "111111"으로 변화하고, 더욱이, 보간기 제어회로(120)에 업 신호가 입력된 경우에는 보간기 제어회로(120)의 내분비가 그 하한 또는 상한(단부)에 있기 때문에, 내분비의 레인지의 전환, 즉, 클록 셀럭터(170)로의 클록 쌍의 전환이 행하여진다. 이 때, 플레그 JBTFLG의 값도 바뀐다.
이 경우, 전환된 레인지로, 또한, 보간기 제어회로(120)에 업 신호가 입력된경우, 보간기 제어회로(120)에서는 제어 신호(C0 내지 C5)를, "111111"로부터, "011111", "001111", …, "000001", "000000"으로 변화시킨다. 즉 제어 신호(C)에 있어서의 "0"과 "1"의 경계는 우으로 시프트된다. 이 때의 플레그 JBTFLG의 값은 업 신호로 좌 시프트한 경우의 플레그 JBTFLG의 값의 상보치가 된다. 그리고, 보간기 제어회로(120)에 있어서, 출력하는 제어 신호(C)가단부 "000000"이며, 더욱 업 신호가 입력되면, 내분비의 레인지가 한층더 전환되어, 즉 클록의 전환이 행하여진다.
도 10을 참조하여 설명한 시프트 방향의 전환 제어를, 보간기 제어회로(120)의 제어 신호 발생회로(1201), 제어 논리회로(1202 내지 1207; 도 9 참조)에서 행하고 있다. 즉, 플레그 JBTFLG의 값에 의해, 업 신호(S_UP)와 다운 신호(S_DN)에 의한, 시프트 레지스터(1210 내지 1215)의 시프트 방향(우 시프트, 좌 시프트)은 역이 되고, 제어 신호 발생회로(1201)에서는 신호(CO, C5)와, 플레그 JBTFLG, 업 신호(S_UP)와 다운 신호(S_DN)에 근거하여, 시프트 레지스터의 시프트 방향을 제어하는 신호를 출력한다. 또한, 제어 신호 발생회로(1201)는 업 신호(S_UP)와 다운 신호(S_DN)가 함께 논리 1인 경우에는 유지 신호(Hold)를 논리 1로 한다.
보간기 제어회로(120)가 생성하는 ENDFLG는 제어 신호(C)가단부(내분비의 하한, 상한)인지의 여부를 나타내는 신호이며, 링 카운터(100)로의 업, 다운 신호를 생성하는 업·다운 신호 제어회로(140)에, 출력 이네이블 신호(게이트 신호)로서 공급된다. 업·다운 신호 제어회로(140)는 ENDFLG가 논리 1일 때, 링 카운터(100)로 업, 다운 신호를 출력한다.
보간기 제어회로(120)에 있어서, NOR회로(1231)와 인버터(1232)로 이루어지는 OR회로는 출력 신호(C0)와, 출력 신호(C5; 반전)를 입력으로 하고, 플레그 ENDFLG를 출력하고 있다. 출력 신호(C0; 최하위 비트)가 논리(1; "1")일 때, 플레그 ENDFLG는 논리 1가 되고, 또한 출력 신호(C5; 최상위 비트)가 논리(0; "0")일 때, 플레그 ENDFLG는 논리 1가 된다. 즉, 출력 신호(C0)가 논리 1일 때, 출력 신호(CO 내지 C5)는 모두 논리 1이며, 또한, 출력 신호(C5)가 논리 0일 때 제어 신호(C1 내지 C5)는 모두 논리 0이며, 어느쪽의 경우나, 보간기(130)의 내분비의 설정치의단부(하한 또는 상한)에 대응하고 있어, 플레그 ENDFLG는 논리 1가 된다.
예를 들면 도 3에 도시한 타이밍도를 참조하여 설명하면, 클록 셀럭터(170; 도 1 참조)의 출력(CK01, CK02)으로서, 다상 클록 중 클록 쌍(CK0, CK1) (CK01쪽이 위상이단축하고 있다)이 선택되어 있고(JBTFLG는 논리 0), 계속해서 클록의 전환에 의해, 클록 쌍(CK2, CK1)이 선택된 경우, CK02쪽이 위상이단축하여, JBTFLG는 논리 1가 된다.
도 1의 보간기(130)에, 입력 신호(IN1, IN2; 도 13 참조)로서 입력되는 클록 신호(CK2, CK3) 중, 먼저 상승하는 신호(CK2)를 입력으로 하는 트랜지스터(예를 들면 도 13의 입력 신호(IN1)를 게이트 입력으로 하는 트랜지스터(MN22 내지 MN26) 참조)에 접속되는 제 1 스위치군(예를 들면 도 13의 트랜지스터(MN21 내지 MN25) 참조)에 공급되는 제어 신호(C0 내지 C5)가 "000000"에서 "000001", "000011", "000111", 내지 "111111"이 되면, 보간기(130)의 출력 신호의 지연시간은
T(n)=CV/(N·I)-(n/N)T+T
=T(N)+(N-n)/N·T …(4)
로부터
T(6)+T,
T(6)+(5/6) T,
T(6)+(4/6) T,
T(6)+(3/6) T,
T(6)+(2/6) T,
T(6)+(1/6) T,
T(6)
으로 짧아진다.
제어 신호(C0 내지 C5)가 "111111"일 때, 보간기(130)의 내분비의단부이기 때문에, 보간기 제어회로(120)에 있어서, 플레그 ENDFLG가 논리 1가 되고, 위상 비교회로(110)로부터의 업 신호가 링 카운터(100)에 전달되고, 디코드회로(160)로 디코드되고, 클록 셀럭터(170)에 의해, 클록 쌍의 전환이 행하여지고, 클록 신호(CK2, CK1)가 선택 출력된다.
이 경우, 보간기(140)에 입력되는 2개의 신호 중 먼저 상승하는 입력 신호가 바뀌고(도 13의 입력 신호(IN2)로서 입력되는 클록 CK1), 이 신호를 입력으로 하는 트랜지스터(도 13의 입력 신호(IN2)를 게이트 입력으로 하는 트랜지스터(MN28 내지 MN32 참조)에 접속되는 제 2 스위치군(도 13의 트랜지스터(MN27 내지 MN31) 참조)는 내분비 제어 신호(C)의 상보 신호(CB)에 의해서 제어된다.
더욱이, 업 신호가 보간기 제어회로(120)에 입력되면, 내분비 제어 신호(C0 내지 C5)는 " 011111"과, "0"과 "1"의 경계가 오른쪽으로 시프트되고, 그 상보 신호인 제어 신호(CB0 내지 CB5)는 "100000"이 되고, 한층더 업 신호의 입력에 의해, 내분비 제어 신호(C0 내지 C5)는 "001111, 내지 "000001"이 되고, CB는 "110000", 내지 "111110"이 되고, 보간기(130)의 출력 신호(OUT)의 입력 신호(IN2)의 상승 천이로부터의 지연시간은
T(6)+T,
T(6)+(5/6) T,
T(6)+(4/6) T,
T(6)+(3/6) T,
T(6)+(2/6) T,
T(6)+(1/6) T,
T(6)
으로 짧아진다.
도 9에 도시하는 보간기 제어회로(120)에 있어서, 출력 신호(C0 내지 C5; 내분비 제어 신호)가 전부 논리 0인 경우에 있어서, 제어 신호(Left)가 논리 1일 때(좌 시프트시), 제어 논리회로(1207)의 출력은 논리 1가 되고, 플립플롭(1215)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1229)와 인버터(1230)의 지연시간 후, 출력 신호(C5)는 논리 1가 된다.
좌 시프트시, 이 출력 신호(C5)를단자(12)에 입력하는 제어 논리회로(1206)의 출력은 논리 1가 되고, 플립플롭(1214)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1227)와 인버터(1280)의 지연시간 후, 출력 신호(C4)는 논리 1가 된다.
좌 시프트시, 이 출력 신호(C4)를단자(12)에 입력하는 제어 논리회로(1205)의 출력은 논리 1가 되고, 플립플롭(1213)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1225)와 인버터(1226)의 지연시간 후, 출력 신호(C3)는 논리 1가 된다.
좌 시프트시, 이 출력 신호(C3)를단자(12)에 입력하는 제어 논리회로(1204)의 출력은 논리 1가 되고, 플립플롭(1212)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1223)와 인버터(1224)의 지연시간 후, 출력 신호(C2)는 논리 1가 된다.
좌 시프트시, 이 출력 신호(C2)를단자(12)에 입력하는 제어 논리회로(1203)의 출력은 논리 1가 되고, 플립플롭(1211)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK) 상승을 받아, NOR회로(1221)와 인버터(1222)의 지연시간 후, 출력 신호(C1)는 논리 1가 된다.
좌 시프트시, 이 출력 신호(C1)를단자(12)에 입력하는 제어 논리회로(1202)의 출력은 논리 1가 되고, 플립플롭(1210)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, 출력 신호(C0)는 논리 1가 된다. 제어 신호(C0)가 논리 1일 때, 출력 신호(C1 내지 C5)는 전부 논리 1가 된다.
출력 신호(C0 내지 C5)가 전부 논리 1의 경우에 있어서, 제어 신호(Right)가논리 1일 때(우 시프트), 제어 논리회로(1202)의 출력은 논리 0가 되고, 플립플롭(1210)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, 출력 신호(C0)는 논리 0가 된다.
우 시프트시 ("0"/"1"의 경계가 우으로 시프트하는 경우), 출력 신호(C0)를단자(16)에 입력하는 제어 논리회로(1203)의 출력은 논리(O)가 되고, 플립플롭(1211)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1221)와 인버터(1222)의 지연시간 후, 출력 신호(C1)는 논리 0가 된다.
우 시프트시, 이 출력 신호(C1)를단자(16)에 입력하는 제어 논리회로(1204)의 출력은 논리 0가 되고, 플립플롭(1212)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1223)와 인버터(1224)의 지연시간 후, 출력 신호(C2)는 논리 0가 된다.
우 시프트시, 이 출력 신호(C2)를단자(16)에 입력하는 제어 논리회로(1205)의 출력은 논리 0가 되고, 플립플롭(1213)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1225)와 인버터(1226)의 지연시간 후, 출력 신호(C3)는 논리 0가 된다.
우 시프트시, 이 출력 신호(C3)를단자(16)에 입력하는 제어 논리회로(1206)의 출력은 논리 0가 되고, 플립플롭(1214)의 데이터 입력단자(D)에 공급되어 클록(S_CLK)의 상승을 받아, NOR회로(1227)와 인버터(1228)의 지연시간 후, 출력 신호(C4)는 논리 0가 된다.
우 시프트시, 이 출력 신호(C4)를단자(16)에 입력하는 제어 논리회로(1207)의 출력은 논리 0가 되고, 플립플롭(1215)의 데이터 입력단자(D)에 공급되어, 클록(S_CLK)의 상승을 받아, NOR회로(1229)와 인버터(1230)의 지연시간 후, 출력 신호(C5)는 논리 0가 된다.
플립플롭(1210 내지 1215)의 출력을 각각단자(14)에 입력하고, 유지 신호(Hold)를단자(13)에 입력으로 하는 회로(1202 내지 1207)는 유지 신호(Hold)가 논리 1일 때, 플립플롭(1210 내지 1215)의 출력을 각각 출력한다.
도 11은 비교예로서, 카운터를 링 카운터가 아니라 2진 카운터(105; binary counter)를 사용한 구성을 도시하는 도면이다. 2진 카운터로 0 내지 5까지를 카운트하면,
"000",
"001",
"010",
"011",
"100",
"101"과, 카운트 업/다운시, 2비트 동시에 변화하는 경우가 있다. 이 때문에, 디코드회로(165)에 있어서, 2비트 동시 변화시에, 지연 등에 의해 발생할 수 있는 노이즈 대책을 위해서, 디코드회로(165)의 출력(S0 내지 S5)을, 래치회로(180)로 리타이밍하여, 클록 셀럭터(170)에 선택 신호로서 공급하고 있다.
이것에 대하여, 본 발명에 있어서, 디코더회로(160)에 입력되는 6비트의 신호의 변화시에는 1비트밖에 변화하지 않고, 도 11에 도시하는 바와 같은 래치회로는 불필요해진다.
또한 2진 카운터(105)의 3비트 출력을 디코드하여 6비트 데이터를 생성하는 디코드회로(165)는 링 카운터를 사용한 회로보다도, 회로 규모가 증대한다.
또, 보간기 제어회로(120; 도 9 참조)의 플립플롭(1210 내지 1215)에 공급하는 클록(S_CLK)과, 링 카운터(100; 도 6)의 플립플롭에 공급하는 클록(F_CLK)은 예를 들면 입력 클록(기준 클록)으로부터 생성하여도 좋다. 플립플롭(1210 내지 1215)에 공급하는 클록(S_CLK)의 상승의 타이밍은 출력 신호(C0 내지 C5)의 전환 타이밍이 보간기(130)에 입력되는 클록 신호의 천이 타이밍과 겹치지 않는 타이밍으로 설정된다.
도 15는 본 발명에 따른 클록 제어회로의 실시예에서 사용되는 보간기(130; 도 1 참조)의 다른 구성의 일례를 도시하는 도면이다. 도 15에 있어서, n개의 신호(C0 내지 Cn-1)는 보간기 제어회로(120; 도 1 참조)로부터 공급되는 내분비 제어 신호이며, 또한 n개의 CB0 내지 CBn-1은 내분비 제어 신호(C0 내지 Cn-1)의 상보 신호이다(또, C0 내지 Cn-1, CB0 내지 CBn-1은 도 1의 C/CB에 대응한다). 도 15를 참조하면, 이 보간기는 고위측 전원(VDD)에 소스가 공통으로 접속되어 보간기의 제 2 입력단자로부터의 입력 신호(IN2)를 인버터(INV102)로 반전한 신호를 게이트에 공통으로 입력하는 n개의 P채널 MOS 트랜지스터(MP101내지 MP10n)와, P채널 MOS 트랜지스터(MP101내지 MP10n)의 드레인에 소스가 접속되어, 내분비 제어 신호(상보 신호) (CB0 내지 CBn-1)를 각각 게이트에 입력하고, 드레인이 내부 노드(N101;「공통 노드」라고도 함)에 접속되어 있는 N개의 P채널 MOS 트랜지스터(MP111내지 MP11n)와, 내부 노드(N101)에 드레인이 공통으로 접속되어, 내분비 제어 신호(상보 신호) (CB0 내지 CBn-1)를 각각 게이트에 입력하는 n개의 N채널 MOS 트랜지스터(MN111내지 MN11n)와, N채널 MOS 트랜지스터(MN111내지 MN11n)의 소스에 드레인이 각각 접속되어, 보간기의 제 1 입력단자로부터의 입력 신호(IN1)를 인버터(INV1O1)로 반전한 신호를 게이트에 공통으로 입력하고, 소스가 저위측 전원(VSS)에 공통으로 접속되어 있는 N개의 N채널 MOS 트랜지스터(MN101내지 MN10n)를 구비하고 있다.
이 보간기는 더욱이, 고위측 전원(VDD)에 소스가 공통으로 접속되어, 입력 신호(IN1)를 인버터(INV101)로 반전한 신호를 게이트에 공통으로 입력하는 n개의 P채널 MOS 트랜지스터(MP201내지 MP20n)와, P채널 MOS 트랜지스터(MP201내지 MP20n)의 드레인에 소스가 접속되어, 내분비 제어 신호(CB 내지 Cn-1)를 각각 게이트에 입력하고, 드레인이 내부 노드(N101; 「공통 노드」라고도 한다)에 접속되어 있는 N개의 P채널 MOS 트랜지스터(MP211내지 MP21n)와, 내부 노드(N101)에 드레인이 공통으로 접속되어, 내분비 제어 신호(C0 내지 Cn-1)를 각각 게이트에 입력하는 n개의 N채널 MOS 트랜지스터(MN211내지 MN21n)와, N채널 MOS 트랜지스터(MN211내지 MN21n)의 소스에 드레인이 각각 접속되어, 입력 신호(IN2)를 인버터(INV102)로 반전한 신호를 게이트에 공통으로 입력하고, 소스가 저위측 전원(VSS)에 공통 접속되어있는 n개의 N채널 MOS 트랜지스터(MN201내지 MN20n)를 구비하고 있다. 공통 노드(N101)는 버퍼(BUF101)의 입력단에 접속되고, 버퍼 BUF(101)의 출력단은 출력단자(V0UT)에 접속되어, 출력단자(V0UT)로부터 보간기의 출력 신호가 출력된다.
버퍼(BUF101)의 입력단(따라서 공통 노드(N101))과 저위측 전원(VSS) 사이에는 용량과 스위치의 병렬회로로 이루어지는 용량·스위치(C101)를 구비하고 있다. 이 용량·스위치(C101)는 도 13에 도시한 바와 같이, N채널 MOS 트랜지스터로 이루어지는 스위치 소자와 용량의 직렬회로(MN11과 CAP11, MN12와 CAP12, MN13과 CAP13, MN14와 CAP14, MN15와 CAP15)가 병렬로 접속되어 있고, N채널 MOS 트랜지스터(MN11 내지 MN15)의 게이트에 접속되는 주기 제어 신호의 논리 값으로서, N채널 MOS 트랜지스터(MN11 내지 MN15)가 온, 오프되고, 내부 노드(N31)에 부가하는 용량이 정해진다. 용량·스위치(C101)로서 고정 용량을 사용하여도 좋은 것은 물론이다.
다음에 도 15에 도시한 보간기의 동작에 대해서 설명한다. 보간기에 입력되는 2개의 입력 신호(IN1, IN2)가 High 레벨에서 Low 레벨로 천이하면, N채널 MOS 트랜지스터측이 보간기로서 동작한다. 이하에서는 단지 설명상 입력 신호(IN2)가 입력 신호(IN1)보다도 먼저 상승 천이, 하강 천이하는 것으로 하지만, 입력 신호(IN1)쪽이 먼저 천이하는 경우도, 상술한 바와 같이, 내분비 제어 신호(C0 내지 Cn-1, CB0 내지 CBn-1)의 설정을 바꾸는 것만으로 마찬가지로 동작한다.
내분비 제어 신호(C0 내지 Cn-1) 중 High 레벨로 설정되어 있는 신호의 수를 (n-K)개 (K≤n)으로 하면, 내분비 제어 신호(상보 신호) (CB0 내지 CBn-1) 중 K개가 High 레벨이 된다. 게이트에 내분비 제어 신호(C0 내지 Cn-1)가 접속되는 N개의 N채널 MOS 트랜지스터(MN211내지 21n) 중, (n-K)개의 MOS 트랜지스터의 게이트가 High 레벨이 된다. 또한 게이트에 내분비 제어 신호(CB0 내지 CBn-1)가 접속되는 n개의 N채널 MOS 트랜지스터(MN111내지 11n) 중 K개의 MOS 트랜지스터의 게이트가 High 레벨이 된다. 입력 신호(IN2)와 입력 신호(IN1)의 하강의 시간 차를 Tf로 한다.
내분비 제어 신호(C0 내지 Cn-1) 중 High 레벨로 설정되어 있는 신호의 수를 (n-K)개가 High 레벨이기 때문에, 입력 신호(IN2)가 High 레벨에서 Low 레벨이 되면, 입력 신호(IN2)의 반전 신호를 게이트에 입력하는 n개의 N채널 MOS 트랜지스터(MN201내지 20n) 중 (n-K)개가 온하고, 이 때, 하나의 N채널 MOS 트랜지스터의 드레인 전류를 Ⅰ로 하면, 전류치 (n-K)×Ⅰ로, 공통 노드(N101)에 접속되는 용량(C101의 용량)의 축적 전하를 방전한다. 계속해서 시간 차(Tf) 후에, 입력 신호(IN1)가 High 레벨에서 Low 레벨로 하면, 상보 신호(CB0 내지 CBn-1) 중 K개가 High 레벨이 되어 있기 때문에, 입력 신호(IN1)의 반전 신호를 게이트에 입력으로 하는 N채널 MOS 트랜지스터(MN101내지 10n) 중 K개가 온하고, 전류(K×I)로 공통 노드(N101)에 접속되는 용량(C101의 용량)의 축적 전하를 방전한다.
공통 노드(N101)의 전위를 입력단에 입력으로 하는 버퍼(BUF101)의 출력을 반전시키기 위해서, 방전해야 할 전하를 CV(단, C는 용량·스위치(C101)의 용량치)로 하면, 입력 신호(IN2)가 High 레벨에서 Low 레벨로 천이하였을 때, (n-K)개의트랜지스터(MN201내지 MN20n-K)를 통해서 전류치(I)로 시간(Tf) 방전하였을 때의, 용량(C101의 용량)이 잔류하는 전하는 CV-(n-K)×I×Tf이고, 계속해서, 전류K×I로 방전하기 때문에, 입력 신호(IN2)가 High 레벨에서 Low 레벨로 천이하고 나서, 출력단자(OUT)의 출력 신호가 High 레벨에서 Low 레벨로 반전하는 지연시간(전파 지연시간)은
(CV-(n-K)×I×Tf)/(K×I)
으로 주어진다. 또, 도 15에 도시한 보간기를, 입력 신호(IN1, IN2)의 하강이며, 출력단자(OUT)의 출력 신호가 상승하는 논리로 하는 경우, 버퍼(BUF101)는 한단의 인버터(반전회로)로 구성된다.
한편, 입력 신호(IN1, IN2)가 Low 레벨에서 High 레벨로 천이할 때, P채널 MOS 트랜지스터측이 보간기로서 동작한다. 상보 신호(CB0 내지 CBn-1) 중 K개가 High 레벨이 되고, (n-K)개는 Low 레벨이기 때문에, P채널 MOS 트랜지스터(MP111내지 MP11n) 중 (n-K)개가 온으로 설정된다. 내분비 제어 신호(C0 내지 Cn-1) 중 (n-K)개가 High 레벨이 되고, K개는 Low 레벨이기 때문에, P채널 MOS 트랜지스터(MP211내지 MP21n) 중 K개가 온으로 설정된다. 입력 신호(IN2, IN1)의 상승의 시간 차를 Tr로 한다.
입력 신호(IN2)가 Low 레벨에서 High 레벨이 되면, 입력 신호(IN2)의 반전 신호를 게이트에 입력으로 하는 P채널 MOS 트랜지스터(MP101내지 MP10n) 중 (n-K)개의 P채널 MOS 트랜지스터(MP10)가 온하고, 전류(n-K)×I로 공통 노드(N101)의 전하를 충전한다. 시간(Tr; 위상차) 후에, 입력 신호(IN1)가 Low 레벨에서 High 레벨이 되면, 입력 신호(IN1)의 반전 신호를 게이트에 공통 입력하는 P채널 MOS 트랜지스터(MP121내지 MP20n) 중 K개가 온하고, 전류(K×I)로 공통 노드(N101)를 충전한다. 공통 노드(N101)의 전위를 입력으로 하는 버퍼(BUF101)의 출력을 반전시키기 위한 전하를 CVTH로 하면, 입력 신호(IN2)가 Low 레벨에서 High 레벨로 천이하였을 때, P채널 MOS 트랜지스터(MP201내지 20n)의 (n-K)개를 통해서 전류치(I)로 시간(Tr) 충전하였을 때의 전하는 (n-K)×I×Tr이고, 계속해서 전류(K×I)로 충전하기 때문에, 입력 신호(IN2)가 Low 레벨에서 High 레벨로 천이하고 나서 출력 신호가 Low 레벨에서 High 레벨로 반전하는 지연시간(전파 지연시간)은
(CVTH-(n-K)×I×Tr)/K×I으로 주어진다.
이 보간기에 있어서는 입력 신호가 Low 레벨에서 High 레벨로 천이할 때, P채널 MOS 트랜지스터측이 동작하고, High 레벨에서 Low 레벨로 천이할 때는 N채널 MOS 트랜지스터측이 동작하는 구성이 되고, 입력 신호의 천이에 있어서의, 전원(VDD)에서 그라운드(VSS)측으로 흐르는 관통 전류를 억제하고 있다.
이와 같이, 도 15에 도시한 보간기는 입력 신호의 상승과 하강의 양 에지(더블 에지)의 각각에 대해서 위상차(천이 에지의 타이밍 차)를 내분한 시간으로 규정되는 지연시간으로 천이하는 신호를 출력한다. 즉, 도 15에 도시한 보간기는 입력 신호(IN1, IN2)의 상승의 시간 차를 내분한 시간으로 규정되는 지연시간으로 상승하는 출력 신호, 입력 신호(IN1, IN2)의 하강의 시간 차를 내분한 시간으로 규정되는 지연시간으로 하강하는 출력 신호를 출력한다. 또, 어플리케이션의 논리에 따라서, 입력 신호(IN1, IN2)를 인버터로 반전하지 않고, 그대로, 각 트랜지스터의 게이트에 입력하는 구성으로 하여도 좋다. 이 경우, 입력 신호(IN1, IN2)의 상승으로 NMOS가 온하고, 입력 신호(IN1, IN2)의 하강으로 PMOS측이 온된다.
상기 실시예에서는 보간기(130)를 하나 구비한 구성에 대해서 설명하였지만, 어플리케이션에 따라서는 복수의 보간기를 병렬 배치하고, 클록 셀럭터(170)로, 복수 세트의 클록 신호 쌍을 선택하여, 복수의 보간기에 공급하여도 좋고, 복수의 보간기를 3개 구성으로 하고, 위상의 미조정(微調整)을 행하는 구성으로 하여도 좋다. 또한 위상 비교회로(110)로부터 출력되는 위상 비교 결과 신호를, 디지털 필터 등의 필터회로에서 평활화(시간 평균)한 것을, 보간기 제어회로, 업·다운 신호 제어회로에 공급하는 구성으로 하여도 좋다.
본 발명에 따른 클록 제어장치는 반도체 집적회로장치에 있어서, 내부회로에 공급하는 클록(내부 클록)을 생성하는 클록 제어회로를 사용하여 적절해진다. 더욱이, 본 발명에 의하면, M분할 보간기에 의해, 예를 들면 나노(nano)초를 밑도는 분해능(100피코 혹은 10피코초 등의 서브 나노세컨드 오더)으로 클록의 천이 타이밍을 조정할 수 있고, 클록 데이터 리커버리(recovery)회로, 전자기기의 클록을 공급하는 클록 발생회로, 혹은, LSI 테스터(tester) 등의 클록 생성기 등에 사용하여도 적합하다.
이상 본 발명을 상기 실시예에 근거하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 특허청구의 범위의 각 청구항의 발명의 범위 내에서 당업자이면 이룰 수 있는 것이다 각종 변형, 수정을 포함하는 것은 물론 이다.
이상 설명한 바와 같이, 본 발명에 의하면, 클록 쌍을 선택하기 위한 신호를 생성하는 회로로서, 링 카운터의 출력과 그 반전 출력을 디코드하는 회로의 구성으로 함으로써, 클록 제어회로의 회로 규모를 감축하고 있어, 집적화에 적합하다.
또한 본 발명에 의하면, 링 카운터의 출력과 그 반전 신호의 패턴을 사용함으로써, 카운터의 출력의 변화시에 1개의 비트밖에 변하지 않고, 노이즈 등의 대책이 불필요해지고, 고신뢰성을 도모하는 동시에, 회로 규모를 감축하는 효과를 얻는다. 그리고, 본 발명에 의하면, 상정 외의 패턴을 구제하는 회로를 구비함으로써 위상 조정 동작을 확실히 행할 수 있다.
또한, 본 발명에 의하면, 보간기의 내분비를 제어하는 보간기 제어회로의 시프트 레지스터를 도미노 방식으로 구성하고 있어, 소정의 신호 패턴의 출력을 보증하고 있다.
더욱, 본 발명에 의하면, 보간기 제어회로의 출력 중 최상위 비트의 출력이 논리 0인 경우, 모든 출력이 논리 0, 최하위 비트의 출력이 논리 1인 경우, 모든 출력이 논리 1이며, 이것들의 신호로부터, 내분비의 하한, 상한을 판별하고 있고, 이러한 간이한 구성에 의해, 클록의 전환을 게이트 제어하기 위한 제어 신호를 생성할 수 있어, 회로 규모의 감축에 공헌한다.

Claims (22)

  1. 카운트 방향이 업과 다운으로 전환 자유롭게 되고, 카운트 값으로서 2N(N은 2이상의 정수)가지 패턴의 N비트의 신호를 출력하는 동시에, 상기 N비트의 신호의 각 비트를 반전하여 이루어지는 N비트의 반전 신호를 출력하는 링 카운터와,
    상기 링 카운터로부터 출력되는 상기 N비트의 신호와 상기 N비트의 반전 신호로 이루어지는 2N비트의 신호를 입력하고, 상기 2N비트의 신호에 대하여, 1비트를 반전함으로써, 상기 2N비트의 신호의 양단의 2N비트째와 1비트째가 서로 이웃하는 것으로하고, 상기 2N비트 중의 적어도 서로 이웃하는 2개의 비트가 제 1 값이 되고, 나머지 비트가 제 2 값이 되는 디코드 신호를 출력하는 디코드회로와,
    서로 위상이 어긋난 복수의 클록 신호를 입력하고, 상기 디코드회로로부터 출력되는 상기 디코드 신호를 클록 선택 제어 신호로서 입력하며, 상기 복수의 클록 신호 중에서 선택된 클록 신호 쌍을 출력하는 클록 셀럭터와,
    상기 클록 셀럭터로부터 출력되는 클록 신호 쌍을, 제 1 및 제 2 입력단자로 입력하고, 입력되는 내분비(內分比) 제어 신호로 설정되는 내분비로, 상기 클록 신호 쌍의 위상차를 내분한 시간에 대응한 지연시간의 클록 신호를 출력단자로부터 출력하는 적어도 하나의 보간기와,
    상기 보간기로부터 출력되는 클록 신호와 기준 클록의 위상을 비교하는 위상 비교회로와,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과 신호를 입력하고, 상기위상 비교 결과 신호와, 상기 보간기의 상기 제 1 및 제 2 입력단자에 입력되는 클록 신호 쌍의 위상의 순·역 관계에 근거하여, 시프트 방향이 가변되는 시프트 레지스터로 이루어지고, 상기 보간기에 있어서의 내분비를 설정하는 상기 내분비 제어 신호를, 상기 보간기에 대하여 공급하는 보간기 제어회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  2. 입력되는 업 신호와 다운 신호에 근거하여, 카운트 방향을 전환하여, 카운트 값으로서 2N(N은 2이상의 정수)가지의 패턴의 N비트의 신호를 출력하는 동시에, 상기 N비트의 신호의 각 비트를 반전한 N비트의 반전 신호를 출력하는 링 카운터와,
    상기 링 카운터로부터 출력되는 상기 N비트의 신호와 상기 N비트의 반전 신호로 이루어지는 2N비트의 신호를 입력하여 상정 외(想定外)의 패턴인지 체크하고, 상기 상정 외의 패턴을 검출하였을 때, 이것을 허용하고 있는 패턴으로 치환하여 출력하는 상정 외 구제회로(救濟回路)와,
    상기 링 카운터로부터 출력되는 상기 2N비트의 신호의 패턴에 따라서, 제 1 논리 값 또는 제 2 논리 값을 취하는 플레그(flag) 신호를 생성하는 플레그 생성회로와,
    상기 상정 외 구제회로로부터의 출력 신호를 입력하여, 2N비트의 신호의 양단의 2N비트째와 1비트째가 서로 이웃하는 것으로 하고, 상기 2N비트 중의 적어도 서로 이웃하는 2개의 비트가 제 1 값이 되고, 나머지 비트가 제 2 값이 되는, 디코드 신호를 출력하는 디코드회로와,
    서로 등간격의 위상차의 2N개의 클록 신호를 입력하고, 상기 디코드회로로부터 출력되는 2N비트의 상기 디코드 신호를 클록 선택 제어 신호로서 입력하고, 상기 2N개의 클록 신호 중, 선택된 클록 신호 쌍을 출력하는 클록 셀럭터와,
    상기 클록 셀럭터로부터 출력되는 클록 신호 쌍을, 제 1 및 제 2 입력단자로 입력하고, 상기 클록 신호 쌍의 위상차를, 입력되는 내분비 제어 신호로 설정되는 내분비로 내분한 시간에 대응한 지연시간의 클록 신호를 출력단자로부터 출력하는, 적어도 1개의 보간기와,
    상기 보간기로부터 출력되는 클록 신호와 기준 클록의 위상을 비교하는 위상 비교회로와,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과 신호와, 상기 플레그 생성회로로부터 출력되는 상기 플레그 신호를 입력하고, 이것들의 신호의 값에 근거하여, 시프트 방향이 가변되는 시프트 레지스터로 이루어지고, 상기 보간기에 있어서의 내분비를 설정하는 상기 내분비 제어 신호를, 상기 보간기에 대하여 공급하는 보간기 제어회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보간기 제어회로는 각각이 상기 내분비 제어 신호를 출력하는 복수의단위회로를 구비하고, 상기 복수의단위회로 중 하나의단위회로의 출력이 다른단위회로의 출력으로서 전파하는 구성으로 되어 있는 것을 특징으로 하는 클록 제어회로.
  4. 제 1 항에 있어서,
    상기 보간기 제어회로는 각각이 상기 내분비 제어 신호를 출력하는 복수의단위회로를 구비하고,
    상기 복수의단위회로는 각각 플립플롭을 구비하여, 상기 복수의 플립플롭이 상기 시프트 레지스터를 구성하고,
    하나의 상기 단위회로의 출력은 후단의 상기 단위회로에 전파되는 구성이 되고, 하나의 상기 단위회로로부터 전파된 신호와 후단의 상기 단위회로의 플립플롭의 출력의 논리합 연산 결과가 후단의 상기 단위회로의 출력 신호로서 출력되는 것을 특징으로 하는 클록 제어회로.
  5. 제 1 항에 있어서,
    상기 보간기 제어회로에 있어서, 상기 보간기의 내분비가 그 상한치 또는 하한치(「단부(端部)」라고 함)에 달한 경우, 단부인 것을 나타내는 플레그 신호를 액티브 상태로서 출력하는 회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  6. 제 5 항에 있어서,
    상기 보간기 제어회로로부터 출력되는 상기 단부인 것을 나타내는 플레그 신호가 액티브 상태일 때, 상기 위상 비교회로로부터 출력되는 위상 비교 결과 신호에 근거하여, 상기 링 카운터에 공급하는 업 신호, 및 다운 신호를 생성하는 업·다운 제어회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  7. 제 1 항에 있어서,
    상기 링 카운터가 N단의 플립플롭과,
    상기 N단의 플립플롭의 각각에 대하여 설치되고, 상기 각 플립플롭으로의 입력 신호를 공급하는 N개의 논리회로를 구비하고,
    상기 각 논리회로는 업, 다운, 및 유지를 각각 지시하는 업 신호, 다운 신호, 및 유지 신호와, 상기 N단의 플립플롭의 각 출력 신호를 입력하고, 업 카운트의 경우, N단째의 플립플롭의 출력의 반전 신호가 1단째의 플립플롭에 대응하는 논리회로를 통해서 상기 1단째의 플립플롭에 귀환 입력되고, 클록에 의한 시프트 동작시, 상기 각 논리회로를 통해서, 전단의 플립플롭의 출력의 상태가 후단의 플립플롭의 입력에 전파되며,
    다운 카운트의 경우, 1단째의 플립플롭의 출력의 반전 신호가 N단째의 플립플롭에 대응하는 논리회로를 통해서 상기 N단째의 플립플롭에 귀환 입력되고, 클록에 의한 시프트 동작시, 후단의 플립플롭의 출력의 상태가 전단의 플립플롭의 입력에 전파되며,
    유지 상태의 경우, 상기 각 논리회로에 대응하는 플립플롭의 출력 신호를 상기 각 논리회로에 대응하는 플립플롭의 입력에 공급하는 제어를 행하는 것을 특징으로 하는 클록 제어회로.
  8. 제 1 항에 있어서,
    상기 디코드회로가 상기 N비트의 신호와 상기 N비트의 각 비트를 반전한 N비트의 반전 신호로 이루어지는 2N비트 폭의 신호 중, 제 Ⅰ비트와 제 Ⅰ+1비트(단, Ⅰ은 1, 2, ~ N, 또 Ⅰ이 2N인 경우, 2N+1은 1이 된다)의 신호를 각각 입력으로 하는 2N개의 논리곱회로로 구성되는 것을 특징으로 하는 클록 제어회로.
  9. 제 1 항에 있어서,
    상기 보간기 제어회로가 복수단(M단)의 플립플롭과,
    상기 위상 비교회로로부터 출력되는 위상 비교 결과 신호를 이루는 업 신호 및 다운 신호와, 상기 플레그 생성회로로부터 출력되는 상기 플레그 신호의 값에 근거하여, 좌 시프트, 우 시프트, 및 유지의 신호를 생성하는 제어 신호 생성회로와,
    M개의 제어 논리회로를 적어도 구비하고,
    1단째와 M단째의 양단을 제외한 M-2개의 상기 각 제어 논리회로는 상기 제어 신호 생성회로로부터 출력되는 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, M비트의 출력 신호 중, 상기 각 제어 논리회로에 대응하는 출력 신호와, 상기 출력 신호에 서로 이웃하는 두개의 출력 신호를 입력하고, 입력한 상기 각 출력 신호의 값과, 시프트 방향에 따라서 출력 논리 값을 결정하여 대응하는 단의 플립플롭의 데이터 입력단자에 공급하고,
    1단째와 M단째의 상기 제어 논리회로는 상기 제어 신호 생성회로로부터 출력되는 좌 시프트, 우 시프트, 및 유지의 신호를 입력하고, 단부의 상기 제어 논리회로에 대응하는 출력 신호와, 상기 출력 신호에 서로 이웃하는 하나의 출력 신호와, 고정 전위를 입력하고, 이것들의 출력 신호와, 시프트 방향에 따라서 출력 논리 값을 결정하여 대응하는 단의 플립플롭의 데이터 입력단자에 공급하고,
    1단째를 제외한 각단의 플립플롭의 출력에는 논리합회로가 각각 설치되고 있고,
    상기 각 논리합회로에는 대응하는 단의 전단의 출력 신호와, 대응하는 단의 상기 플립플롭의 출력이 입력되고,
    1단째의 플립플롭의 출력 신호, 및, 2단째 이후의 각단에 대응하는 상기 각 논리합회로의 출력 신호가 M비트의 상기 내분비 제어 신호로서 출력되는 것을 특징으로 하는 클록 제어회로.
  10. 제 9 항에 있어서,
    상기 보간기 제어회로가 M비트의 상기 내분비 제어 신호 중, 1비트째와 M비트째의 상기 내분비 제어 신호의 값에 근거하여, 상기 보간기의 내분비가 그 상한치 또는 하한치(「단부」라고 함)에 달한 것을 나타내는 단부 플레그 신호를 생성하는 회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  11. 제 1 항에 있어서,
    상기 보간기가 상기 제 1 및 제 2 입력단자로부터 각각 입력되는 제 1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리회로와,
    제 1 전원과 내부 노드간에 접속되어, 상기 논리회로의 출력 신호를 제어단자에 입력으로 하는 제 1 스위치 소자와,
    상기 내부 노드에 입력단이 접속되어, 상기 내부 노드 전위와 임계치의 대소관계가 반전한 경우에, 출력 논리 값을 반전시키는 버퍼회로를 구비하고,
    상기 내부 노드와 제 2 전원간에는 제 1 정전류원과, 상기 제 1 입력 신호로 온·오프 제어되는 제 2 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온 및 오프 제어되는 제 3 스위치 소자로 이루어지는 직렬회로가 복수개 병렬로 접속되어,
    상기 내부 노드와 상기 제 2 전원간에는 제 2 정전류원과, 상기 제 2 입력 신호로 온 및 오프 제어되는 제 4 스위치 소자와, 상기 보간기 제어회로로부터의 내분비 제어 신호의 상보 신호로 온 및 오프 제어되는 제 5 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되어 있는 것을 특징으로 하는 클록 제어회로.
  12. 제 11 항에 있어서,
    상기 보간기에 있어서, 상기 제 1 스위치 소자가 제 1 도전형의 트랜지스터로 이루어지고,
    상기 제 2 내지 제 5 스위치 소자가 제 2 도전형 트랜지스터로 이루어지는 것을 특징으로 하는 클록 제어회로.
  13. 제 11 항에 있어서,
    상기 보간기에 있어서, 상기 제 2 스위치 소자, 상기 제 3 스위치 소자, 상기 제 4 스위치 소자, 및, 상기 제 5 스위치 소자가 모두 적어도 소정 개수(M개)로 이루어지고,
    상기 제 3 스위치 소자군에 공급하는 상기 내분비 제어 신호에 의해, K개(단 K는 0 내지 M)의 상기 제 3 스위치 소자를 온으로 하고,
    상기 제 5 스위치 소자군에 공급하는 상기 내분비 제어 신호의 상보 신호에 의해, M-K개의 상기 제 5 스위치 소자를 온으로 하며,
    상기 제 1 입력 신호와 상기 제 2 입력 신호간의 타이밍 차를, 상기 타이밍 차의 M분의 1을단위로 하여, 상기 K의 값으로, 내분한 위상에 대응하는 지연시간의 신호를 출력하여, 상기 K의 값을 가변함으로써 내분비가 가변되는 것을 특징으로 하는 클록 제어회로.
  14. 제 11 항에 있어서,
    상기 보간기가 상기 제 1 및 제 2 입력단자로부터 각각 입력되는 제 1 및 제 2 입력 신호를 입력으로 하여 이것들의 신호의 논리 연산 결과를 출력하는 논리 연산회로와,
    전원과 내부 노드간에 접속되어, 상기 논리 연산회로의 출력 신호를 게이트 입력으로 하는 제 1 도전형 MOS 트랜지스터와,
    상기 내부 노드에 입력단이 접속되어, 상기 내부 노드 전위와 임계치의 대소관계가 반전한 경우에, 출력 논리 값을 반전시키는 버퍼회로와,
    상기 내부 노드와 접지간에, 상기 제 1 입력 신호를 게이트 입력으로하고 정전류원로 구동되는 제 2 도전형 MOS 트랜지스터와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온·오프 제어되는 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되고,
    상기 내부 노드와 접지간에, 상기 제 2 입력 신호를 게이트 입력으로 하고 정전류원로 구동되는 제 2 도전형의 MOS 트랜지스터와, 상기 보간기 제어회로로부터의 내분비 제어 신호로 온·오프 제어되는 스위치 소자로 이루어지는 직렬회로가 복수개, 병렬로 접속되며,
    상기 내부 노드와 접지간에는 스위치 소자와 용량으로 이루어지는 직렬회로가 복수개, 병렬로 접속되고, 상기 스위치 소자의 제어단자에 접속되는 주기 제어 신호로서 상기 스위치 소자가 온·오프되고, 상기 내부 노드에 부가하는 용량치가 가변되는 것을 특징으로 하는 클록 제어회로.
  15. 제 1 항에 있어서,
    상기 보간기가 상기 제 1 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 1 스위치 소자군과, 상기 내분비 제어 신호가 제어단자에 각각 입력되며, 서로 병렬로 배치된 제 2 스위치 소자군을 고위측 전원과 내부 노드간에 2단 세로로 쌓고,
    상기 내분비 제어 신호가 제어단자에 각각 입력되고, 서로 병렬로 배치된 제 4 스위치 소자군과, 상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 4 스위치 소자군을 상기 내부 노드와 전위측 전원간에 2단 세로로 쌓고,
    상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 5 스위치 소자군과, 상기 내분비 제어 신호의 상보 신호가 제어단자에 각각 입력되고, 서로 병렬로 배치된 제 6 스위치 소자군을 상기 고위측 전원과 상기 내부 노드간에 2단 세로로 쌓고,
    상기 내분비 제어 신호의 상보 신호가 제어단자에 각각 입력되고, 병렬로 배치된 제 7 스위치 소자군과, 상기 제 2 입력단자로부터의 입력 신호 또는 그 반전 신호가 각각의 제어단자에 공통으로 입력되고, 서로 병렬로 배치된 제 8 스위치 소자군을 상기 내부 노드와 상기 저위측 전원간에 2단 세로로 쌓고,
    상기 내부 노드와 상기 저위측 전원간에는 용량이 접속되고,
    상기 내부 노드에 입력단이 접속되어, 상기 내부 노드의 전위와 임계치의 대소관계가 반전한 경우에, 출력 논리 값을 반전시키는 버퍼회로를 구비하고 있는 것을 특징으로 하는 클록 제어회로.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 보간기가 고위측 전원에 소스가 공통으로 접속되어, 상기 제 1 입력단자로 입력되는 제 1 입력 신호를 게이트에 공통으로 입력하는 N개(단, N은 2 이상의 정수)의 P채널 MOS 트랜지스터(「제 1 군의 P채널 MOS 트랜지스터」라고 함)와,
    상기 제 1 군의 P채널 MOS 트랜지스터의 드레인에 소스가 각각 접속되어, 상기 내분비 제어 신호를 각각 게이트에 입력하고, 드레인이 내부 노드에 공통으로 접속되어 있는 N개의 P채널 MOS 트랜지스터(「제 2 군의 P채널 MOS 트랜지스터」이라고 함)와,
    상기 내부 노드에 드레인이 공통으로 접속되어, 상기 내분비 제어 신호를 각각 게이트에 입력하는 N개의 N채널 MOS 트랜지스터(「제 1 군의 N채널 MOS 트랜지스터」라고 함)와,
    상기 제 1 군의 N채널 MOS 트랜지스터의 소스에 드레인이 각각 접속되어, 상기 제 2 입력단자로부터 입력되는 제 2 입력 신호를 게이트에 공통으로 입력하고, 소스가 저위측 전원에 공통으로 접속되어 있는 N개의 N채널 MOS 트랜지스터(「제 2 군의 N채널 MOS 트랜지스터」라고 함)와,
    상기 고위측 전원에 소스가 공통으로 접속되어, 상기 제 2 입력 신호를 게이트에 공통으로 입력하는 N개의 P채널 MOS 트랜지스터(「제 3 군의 P채널 MOS 트랜지스터」라고 함)와,
    상기 제 3 군의 P채널 MOS 트랜지스터의 드레인에 소스가 각각 접속되어, 상기 내분비 제어 신호의 상보 신호를 각각 게이트에 입력하고, 드레인이 내부 노드에 접속되어 있는 N개의 P채널 MOS 트랜지스터(「제 4 군의 P채널 MOS 트랜지스터」라고 함)와,
    상기 내부 노드에 드레인이 공통으로 접속되어, 내분비 제어 신호의 상보 신호를 각각 게이트에 입력하는 N개의 N채널 MOS 트랜지스터(「제 3 군의 N채널 MOS 트랜지스터」라고 함)와,
    상기 제 3 군의 N채널 MOS 트랜지스터의 소스에 드레인이 각각 접속되어, 상기 제 1 입력 신호를 게이트에 공통으로 입력하고, 소스가 저위측 전원에 공통으로 접속되어 있는 N개의 N채널 MOS 트랜지스터(「제 4 군의 N채널 MOS 트랜지스터」라고 함)를 적어도 구비하고,
    상기 내부 노드에 접속되는 용량은 상기 제 1 내지 제 4 군의 P채널 MOS 트랜지스터를 통해서 충전되고, 상기 제 1 내지 제 4 군의 N채널 MOS 트랜지스터를 통해서 방전되며,
    상기 내부 노드에 입력단이 접속된, 정전 또는 반전형의 버퍼회로를 구비하여 상기 버퍼회로의 출력단자로부터 상기 보간기의 출력 신호가 출력되는 것을 특징으로 하는 클록 제어회로.
  17. 제 15 항에 있어서,
    상기 내부 노드와 상기 저전위 전원간에는 스위치 소자와 용량으로 이루어지는 직렬회로가 복수개, 병렬로 접속되어 이루어지는 용량 스위치회로를 구비하고, 상기 용량·스위치회로의 상기 스위치 소자의 제어단자에 접속되는 주기 제어 신호로 상기 스위치 소자가 온 및 오프되고, 상기 내부 노드에 부가하는 용량치가 가변되는 것을 특징으로 하는 클록 제어회로.
  18. 제 16 항에 있어서,
    상기 제 1 및 제 2 입력단자로부터 각각 입력되는 상기 제 1 및 제 2 입력 신호를 반전하는 제 1, 및 제 2 인버터를 구비하고,
    상기 제 1 인버터의 출력단이 상기 제 1 군의 P채널 MOS 트랜지스터의 게이트에 공통으로 접속되는 동시에, 상기 제 4 군의 N채널 MOS 트랜지스터의 게이트에 공통으로 접속되며,
    상기 제 2 인버터의 출력단이 상기 제 3 군의 P채널 MOS 트랜지스터의 게이트에 공통으로 접속되는 동시에, 상기 제 2 군의 N채널 MOS 트랜지스터의 게이트에 공통으로 접속되어 있는 것을 특징으로 하는 클록 제어회로.
  19. 제 1 항에 있어서,
    상기 링 카운터로부터 출력되는 상기 N비트의 신호와 상기 N비트의 반전 신호로 이루어지는 2N비트의 신호를 입력하여 상정 외의 패턴인지 체크하고, 상기 상정 외의 패턴을 검출하였을 때, 이것을 허용하고 있는 패턴으로 치환하여 출력하는 상정 외 구제 회로를 구비하고, 상기 상정 외 구제 회로로부터의 2N비트의 신호가 상기 디코드 회로에 입력되는 것을 특징으로 하는 클록 제어 회로.
  20. 제 1 항에 있어서,
    상기 링 카운터로부터 출력되는 상기 2N비트의 신호의 패턴에 따라서, 제 1 논리 값 또는 제 2 논리 값을 취하는 플레그 신호를 생성하는 플레그 생성 회로를구비하고,
    상기 보간기 제어 회로는 상기 위상 비교 회로로부터 출력되는 위상 비교 결과와, 상기 플레그 생성 회로로부터 출력되는 상기 플레그 신호를 입력하고, 이들의 신호의 값에 근거하여 상기 시프트 레지스터의 시프트 방향을 가변시켜, 상기 보간기에 있어서의 내분비를 설정하는 상기 내분비 제어 신호를 상기 보간기에 대하여 공급하는 것을 특징으로 하는 클록 제어 회로.
  21. 제 1 항에 있어서,
    상기 위상 비교 회로로부터의 위상 비교 결과 신호에 근거하여 상기 링 카운터의 카운트 방향의 전환이 행하여지는 것을 특징으로 하는 클록 제어 회로.
  22. 카운트 값인 N비트의 신호와 상기 카운트 값인 N비트의 신호의 각 비트의 상보 신호로 이루어지는 N비트의 반전 신호로 이루어지는 2N(N은 2 이상의 정수)비트 폭의 신호를 출력하는 링 카운터와,
    상기 링 카운터로부터 출력되는 2N비트 폭의 신호를 입력하고, 상기 2N비트의 신호에 대하여 1비트를 반전하는 것으로, 상기 2N비트 신호의 양단의 2N비트째와 1비트째가 서로 인접하는 것으로하고, 상기 2N비트 중 적어도 서로 인접하는 2개의 비트가 제 1 값이 되고, 나머지 비트가 제 2 값이 되는 디코드 신호를 출력하는 디코드 회로와,
    서로 위상이 어긋난 복수의 클록 신호를 입력하고, 상기 디코드 회로로부터출력되는 상기 디코드 신호를 클록 선택 제어 신호로서 입력하고, 상기 복수의 클록 신호 중에서 선택된 클록 신호 쌍을 출력하는 클록 셀렉터와,
    상기 클록 셀렉터로부터 출력되는 클록 신호 쌍을 제 1 및 제 2 입력단자로 입력하고, 입력되는 내분비 제어 신호로 설정되는 내분비로, 상기 클록 신호 쌍의 위상 차를 내분한 시간에 대응한 지연 시간의 클록 신호를 출력단자로 출력하는 적어도 하나의 보간기와,
    상기 보간기로부터 출력되는 클록 신호와 기준 클록의 위상을 비교하는 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력되는 위상 비교 결과 신호를 입력하고, 상기 위상 비교 결과 신호와, 상기 보간기의 상기 제 1 및 제 2 입력단자에 입력되는 클록 신호 쌍의 위상의 순·역 관계에 근거하여, 상기 보간기에 있어서의 내분비를 설정하는 상기 내분비 제어 신호를 상기 보간기에 대하여 공급하는 보간기 제어 회로를 구비하고,
    상기 위상 비교 회로로부터의 위상 비교 결과 신호에 근거하여 상기 링 카운터의 카운트 방향의 전환이 행하여지는 것을 특징으로 하는 클록 제어 회로.
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