JP2002353808A - クロック制御回路 - Google Patents
クロック制御回路Info
- Publication number
- JP2002353808A JP2002353808A JP2001154932A JP2001154932A JP2002353808A JP 2002353808 A JP2002353808 A JP 2002353808A JP 2001154932 A JP2001154932 A JP 2001154932A JP 2001154932 A JP2001154932 A JP 2001154932A JP 2002353808 A JP2002353808 A JP 2002353808A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 30
- 239000000872 buffer Substances 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 230000000644 propagated effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 29
- 230000000630 rising effect Effects 0.000 description 18
- 230000007704 transition Effects 0.000 description 15
- 238000001514 detection method Methods 0.000 description 13
- 101710115990 Lens fiber membrane intrinsic protein Proteins 0.000 description 7
- 102100026038 Lens fiber membrane intrinsic protein Human genes 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 4
- 101710169705 CD-NTase-associated protein 13 Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 101710169754 CD-NTase-associated protein 12 Proteins 0.000 description 3
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 3
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- VWPOSFSPZNDTMJ-UCWKZMIHSA-N nadolol Chemical compound C1[C@@H](O)[C@@H](O)CC2=C1C=CC=C2OCC(O)CNC(C)(C)C VWPOSFSPZNDTMJ-UCWKZMIHSA-N 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102100027241 Adenylyl cyclase-associated protein 1 Human genes 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 108010077333 CAP1-6D Proteins 0.000 description 1
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 108010031970 prostasin Proteins 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
供。 【解決手段】Nビットの信号とその相補信号を出力する
リングカウンタ100と、想定外のパタンを救済し2Nビ
ットの信号の組合せに対応した値のフラグ信号JBTFLGを
生成する想定外救済及びフラグ生成回路150と、デコー
ド回路160と、デコード回路からの選択制御信号に基づ
き多相クロックからクロック対を出力するクロックセレ
クタ170と、クロック対の位相差を内分した時間に対応
する遅延時間の信号を出力するインターポレータ130
と、インターポーレータの出力と基準クロックの位相を
比較する位相比較器110と、位相比較器からの位相比較
結果とフラグ信号JBTFLGに基づき、シフト方向が可変さ
れインターポレータの内分比を設定する内分比制御信号
を出力するインターポレータ制御回路120を備える。
Description
に関し、特に、インターポレータを用いたクロック制御
回路に関する。
回路ブロック等にクロックを供給するクロック制御回路
としては、PLL(位相同期ループ)回路、もしくはD
LL(遅延同期ループ)回路が用いられているほか、さ
らに、PLL、DLLと、インターポレータ(内分回
路)を組み合わせたものも知られている。
術について、いくつかの例を説明する。PLL回路を用
いて多相クロックP0〜Pnを生成したものが、文献1
(ISSC 1993 p.p 160−161 Mark Horowitz et a
l.,"PLL Design for 500MB/s Interface")に記載さ
れている。この文献1に記載された構成においては、図
16に示すように、PLL回路1510から、入力クロ
ック1にそれぞれ位相同期した多相クロック信号P0〜
Pnを出力し、多相クロック信号P0〜Pnはスイッチ
1520に入力され、選択された隣り合う2つの信号
(偶位相(even phase)と奇位相(odd phase))が
インターポレータ(phase interpolator)1530に
入力され、インターポレータ1530において、2つの
入力信号の位相を内分した出力信号が出力される。イン
ターポレータ1530に入力する信号対を選択するスイ
ッチ1520は、偶位相(even phase)セレクタと、
位相セレクタに選択制御信号を供給するシフトレジスタ
と、奇位相(odd phase)セレクタと位相セレクタに選
択制御信号を供給するシフトレジスタから構成されてい
る。
て、インターポレータ1530は、二つの入力を受ける
差動回路からなるアナログ構成よりなり、制御回路15
40は、どちらの入力の位相が早いか監視し、アップダ
ウンカウンタ(不図示)にカウント信号を出力するFS
M(有限状態マシン)回路(不図示)と、アップダウン
カウンタの出力をアナログ信号に変換するDA変換器
(不図示)とを備え、DA変換器からインターポレータ
に偶数(even)/奇数(odd)位相に対する電流
を供給する構成とされている。PLL回路1510は、
位相比較回路、ループフィルタ、ループフィルタの電圧
を制御電圧として入力する電圧制御発振器(VCO)、
電圧制御発振器の出力を分周し位相比較回路に帰還入力
する分周器からなり、VCOから多相クロックが出力さ
れる。
S.Sidiropoulos and Mark Horowitz et al.,"A se
mi−digital delay locked loop with unlimited phas
e shift capability and 0.08-400MHz operating rang
e")には、図16のPLL回路のかわりに、DLL(De
lay Lock Loop)回路を用いて、入力クロックに同期
した多相クロック信号P0〜Pnを出力し、多相クロッ
ク信号P0〜Pnはセレクタ(スイッチ)1520に入
力され、隣り合う二つの信号がインターポレータ153
0に入力され、位相を内分した信号が出力OUTから出
力される構成が記載されている。制御回路1540は、
出力OUTと基準クロックとの位相差検出結果に基づ
き、インターポレータ1530の内分比を可変制御する
とともにセレクタ1520の切り替えを制御する。この
インターポレータもアナログ回路で構成されている。
た場合に生じる中心周波数変動、及び、帰還ループによ
るジッタ等を無くし、位相誤差を特段に低減するクロッ
ク制御回路を提供するため、本願出願人は、多相クロッ
クP0〜Pnを生成する多相クロック生成回路として、
逓倍用インターポレータを用いたクロック制御回路を、
特願2000−083579号で提案している。
579号(本願出願時未公開)で提案されているインタ
ーポレータを用いたクロック制御回路についてその概略
を説明する。多相クロック生成回路210として逓倍用
インターポレータを用いて生成されたクロックP0〜P
nを、クロックセレクタ170と、微調用のインターポ
レータ130で任意の位相に調整する。上記特願200
0−083579号に記載されているように、逓倍用イ
ンターポレータは、入力クロックを分周して多相クロッ
クを生成出力する分周器と、入力クロックの周期を検知
する周期検知回路と、分周器から出力される多相クロッ
クを入力とし、該クロックを逓倍した多相クロックを生
成する多相クロック逓倍回路と、を備え、多相クロック
逓倍回路は、二つの入力のタイミング差を分割した信号
を出力する複数のタイミング差分割回路と、二つのタイ
ミング差分割回路の出力をそれぞれ多重化して出力する
複数の多重化回路とを備え、複数のタイミング差分割回
路は、同一位相のクロックを入力とするタイミング差分
割回路(インターポレータ)と、相隣る位相の二つのク
ロックを入力とするタイミング差分割回路を備えて構成
される。なお、本発明において、多相クロック生成回路
210としては、逓倍用インターポレータに限定される
ものではなく、任意の構成であってよい。本願明細書で
は、上記特願2000−083579号で提案されてい
る逓倍用インターポレータの説明の詳細は省略する。
生成回路210からの多相クロックP0〜Pnのうち、
制御回路200から出力される制御信号S(「クロック
選択制御信号」という)に基づき、互いに隣合う、奇位
相信号と偶位相信号を対として選択して、インターポレ
ータ130に供給する。
0から出力される制御信号Cとその相補信号CBに基づ
き、二つの入力信号の位相差(タイミング差)を内分し
た時間で規定される伝搬遅延(propagation delay)時
間tpdの信号を出力する。制御信号Cとその相補信号
CBは、インターポレータ130の内分比を制御する信
号であり、「内分比制御信号」ともいう。
0に内分比制御信号C/CBを供給する回路として、不
図示のシフトレジスタを有する。そして、制御回路20
0は、不図示の基準クロックとインターポレータ130
の出力クロックとの位相を比較する位相比較回路からの
出力信号(位相比較結果信号)を受けて、インターポレ
ータ130の出力信号の基準クロックに対する位相の進
み/遅れ具合に応じて、位相の進み/遅れを補償すべ
く、インターポレータ130における、二つの入力のタ
イミング差の分割値(内分比)を可変させるための内分
比制御信号C/CBを出力する。内分比制御信号Cの相
補信号である制御信号CBは、制御回路200内で生成
するかわりに、制御回路200から出力される制御信号
Cのそれぞれを、インバータで反転したものを、信号C
Bとして、インターポレータ130に供給するようにし
てもよい。
170にクロック選択制御信号Sを供給する回路とし
て、いずれも図示されないカウンタとデコーダ回路を有
し、インターポレータ130の内分比の設定が上限又は
下限(エンドポイント)に達したことを検出した状態
で、なおも、インターポレータ130の出力クロックの
基準クロックに対する位相の進み/遅れを調整する必要
がある場合には、内分比の設定範囲(レンジ)を別のレ
ンジに切替えるため、位相の進み又は遅れに応じて、ク
ロックセレクタ170に対して出力するクロック選択制
御信号Sの設定値を切替える。クロックセレクタ170
は、値が切替えられたクロック選択制御信号Sを受け
て、インターポレータ130に対して出力するクロック
対の組合せを切り替える。
て、多相クロックP0〜Pn(各クロック間の位相差
は、360°/(n+1))のうちP1とP2の組を選
択しており、インターポレータ130の出力信号と基準
信号(基準クロック)との位相差から、インターポレー
タ130の出力信号の位相をさらに進める必要がある場
合には、制御回路200からのクロック選択制御信号S
を受けて、クロックセレクタ170は、例えば現在選択
しているクロック信号P1よりも一つ前の(ただし、P
−1はPnとされる)位相のクロック信号P0と、もと
のクロック信号P1との間の位相差(タイミング差)を
内分するように、クロック出力を切り替えて、インター
ポレータ130に供給する。一方、インターポレータ1
30の出力の位相をさらに遅らせる必要がある場合に
は、制御回路200からの選択制御信号Sを受けて、ク
ロックセレクタ170は、現在選択しているクロック信
号P2よりも一つ遅れた位相(ただし、Pn+1はP0
とされる)のクロック信号P3と、もとの信号P2との
間の位相差(タイミング差)を内分するように、クロッ
ク信号対を切り替えて、インターポレータ130に供給
する制御を行う。
m−1(多相クロックの相数は2m)とすると、クロッ
クセレクタ170は、奇位相クロックP0、P2、P
4、…、P2m−2のうちの一つを、制御回路200か
らのクロック選択制御信号Sで選択する第1のセレクタ
(不図示)と、偶位相クロックP1、P3、P5、…、
P2m−1のうちの一つを、制御回路200からのクロ
ック選択制御信号Sで選択する第2のセレクタ(不図
示)とを備え、インターポレータ130に供給される奇
位相、偶位相のクロック出力対の組み合わせとしては、
(P0、P1)、(P2、P1)、(P2、P3)、…
等、位相が互いに隣合うクロック対となるように、制御
回路200が、クロック出力の切り替え制御を行う。
すクロック制御回路において、クロックセレクタ170
に対してクロック選択制御信号Sを供給するカウンタと
デコーダ回路を含む制御回路200において、多相クロ
ックの相数が多くなると、デコード回路の回路規模が増
大する。デコーダ回路等に工夫が必要であると、本願発
明者は認識した。
の縮減を図るとともに、ノイズ等のエラー耐性を有する
制御回路の実現が必要であることを、本願発明者は認識
した。
題は、回路規模の縮減を図るクロック制御回路を提供す
ることにある。
の手段を提供する本発明は、その一つのアスペクト(as
pect)において、カウント方向がアップとダウンに切り
替え自在とされ、カウント値として2N通りのNビット
の信号を出力するとともに、前記Nビットの信号の各ビ
ットを反転してなるNビットの反転信号を出力するリン
グカウンタと、前記リングカウンタから出力される前記
Nビットの信号と前記Nビットの反転信号とからなる2
Nビットの信号を入力し、前記2Nビットの信号に対し
て、1ビットを反転することで、前記2Nビットの信号
の両端の2Nビット目と1ビット目とが互いに相隣るも
のとして、前記2Nビットのうちの少なくとも相隣る2
つのビットが第1の値とされ、残りのビットが第2の値
とされるデコード信号を出力するデコード回路と、互い
に位相がずれている複数のクロック信号を入力し、前記
デコード回路から出力される前記デコード信号をクロッ
ク選択制御信号として入力し、前記複数のクロック信号
の中から選択されたクロック信号対を出力するクロック
セレクタと、前記クロックセレクタから出力されるクロ
ック信号対を、第1及び第2の入力端子より入力し、入
力される内分比制御信号で設定される内分比にて、前記
クロック信号対の位相差を内分した時間に対応した遅延
時間のクロック信号を出力端子より出力するインターポ
レータと、前記インターポレータから出力されるクロッ
ク信号と基準クロックとの位相を比較する位相比較回路
と、前記位相比較回路から出力される位相比較結果信号
を入力し、前記位相比較結果信号と、前記インターポレ
ータの前記第1、第2の入力端子に入力されるクロック
信号の位相の順・逆の関係とに基づきシフト方向が可変
される、シフトレジスタよりなり、前記インターポレー
タにおける内分比を設定する前記内分比制御信号を、前
記インターポレータに対して供給するインターポレータ
制御回路と、を備えている。
いて、前記インターポレータ制御回路は、前記インター
ポレータの内分比が上限値又は下限値(「端部」とい
う)に達した場合、端部であることを示すフラグ信号を
アクティブ状態とし、前記インターポレータ制御回路か
ら前記端部であることを示すフラグ信号がアクティブ状
態のとき、前記位相比較回路からの位相比較信号に基づ
き前記リングカウンタに供給するアップ、ダウン信号を
生成する回路を備える。
t)において、前記リングカウンタが、N段のフリップ
フロップと、前記N段のフリップフロップのそれぞれに
対して設けられ、前記各フリップフロップへの入力信号
を供給するN個の論理回路と、を備え、前記各論理回路
は、アップ、ダウン、及び保持をそれぞれ指示するアッ
プ信号、ダウン信号、及び保持信号と、前記N段のフリ
ップフロップの各出力信号とを入力し、アップカウント
の場合、最終段のフリップフロップの出力の反転信号が
初段のフリップフロップに対応する論理回路を介して前
記初段のフリップフロップに帰還入力され、クロックに
よるシフト動作時、前記各論理回路を介して、前段のフ
リップフロップの出力の状態が後段のフリップフロップ
の入力に伝搬され、ダウンカウントの場合、初段のフリ
ップフロップの出力の反転信号が最終段のフリップフロ
ップに対応する論理回路を介して前記最終段のフリップ
フロップに帰還入力され、クロックによるシフト動作
時、後段のフリップフロップの出力の状態が前段のフリ
ップフロップの入力に伝搬され、保持状態の場合、前記
各論理回路に対応するフリップフロップの出力信号を前
記各論理回路に対応するフリップフロップの入力に供給
する制御を行う。
ビットの信号と前記Nビットの各ビットを反転した信号
よりなる2Nビット幅の信号のうち、第Iビットと第I
+1ビット(ただし、Iは、1、2、〜N、なおIが2
Nの場合、2N+1は1となる)の信号をそれぞれ入力
とする2N個の論理積回路で構成される。
路は、それぞれが、インターポレータの内分比を設定す
る内分比制御信号を出力する複数の単位回路を有し、前
記複数の単位回路のうち一端の前記単位回路の出力がド
ミノ方式で他端の単位回路の出力として伝搬する、構成
とされている。より詳しくは、インターポレータ制御回
路は、複数段(M段)のフリップフロップと、前記位相
比較回路から出力されるアップ信号とダウン信号と、前
記フラグ生成回路から出力される前記フラグ信号の値に
基づき、左シフト、右シフト、及び保持の信号を生成す
る制御信号生成回路と、M個の制御論理回路と、を少な
くとも備え、1段目とM段目の両端を除くM−2個の前
記各制御論理回路は、前記制御信号生成回路から出力さ
れる左シフト、右シフト、及び保持の信号を入力し、M
ビットの出力信号のうち、前記各制御論理回路に対応す
る出力信号と、前記出力信号に相隣る二つの出力信号と
を入力し、入力した前記各出力信号の値と、シフト方向
とに応じて出力論理値を決定して対応する段のフリップ
フロップのデータ入力端子に供給し、1段目とM段目の
前記制御論理回路は、前記制御信号生成回路から出力さ
れる左シフト、右シフト、及び保持の信号を入力し、端
部の前記制御論理回路に対応する出力信号と、前記出力
信号に相隣る一つの出力信号と、固定電位とを入力し、
これらの出力信号と、シフト方向に応じて出力論理値を
決定して対応する段のフリップフロップのデータ入力端
子に供給し、1段目を除く各段のフリップフロップの出
力には、論理和回路がそれぞれ設けられており、前記各
論理和回路には、対応する段の前段の出力信号と、対応
する段の前記フリップフロップの出力とが入力され、1
段目のフリップフロップの出力信号、及び、2段目以降
の各段に対応する前記各論理和回路の出力信号が、前記
内分比制御信号として、出力される。
は、第1、第2の入力端子と一つの出力端子を少なくと
も有し、前記第1及び第2の入力端子から入力される第
1及び第2の入力信号の所定の論理演算結果を出力する
論理回路と、第1の電源と内部ノード間に接続され、前
記論理回路の出力信号を制御端子に入力とする第1のス
イッチ素子と、前記内部ノードに入力端が接続され、前
記内部ノード電位としきい値との大小関係が反転した場
合に、出力論理値を反転させるバッファ回路と、を備
え、前記内部ノードと第2の電源間には、第1の定電流
源と、前記第1の入力信号でオン・オフ制御される第2
のスイッチ素子と、前記インターポレータ制御回路から
の内分比制御信号でオン・オフ制御される第3のスイッ
チ素子と、からなる直列回路が、複数個、並列に接続さ
れ、前記内部ノードと前記第2の電源間には、第2の定
電流源と、前記第2の入力信号でオン・オフ制御される
第4のスイッチ素子と、前記インターポレータ制御回路
からの内分比制御信号でオン・オフ制御される第5のス
イッチ素子と、からなる直列回路が、複数個、並列に接
続されている。
は、前記第1の入力端子からの入力信号又はその反転信
号がそれぞれの制御端子に共通に入力され、互いに並列
に配置された第1のスイッチ素子群と、前記内分比制御
信号が制御端子にそれぞれ入力され、互いに並列に配置
された第2のスイッチ素子群と、を高位側電源と内部ノ
ード間に2段縦積みし、前記内分比制御信号が制御端子
にそれぞれ入力され、互いに並列に配置された第4のス
イッチ素子群と、前記第2の入力端子からの入力信号又
はその反転信号がそれぞれの制御端子に共通に入力さ
れ、互いに並列に配置された第4のスイッチ素子群と、
を前記内部ノードと低位側電源間に2段縦積みし、前記
第2の入力端子からの入力信号又はその反転信号がそれ
ぞれの制御端子に共通に入力され、互いに並列に配置さ
れた第5のスイッチ素子群と、前記内分比制御信号の相
補信号が制御端子にそれぞれ入力され、互いに並列に配
置された第6のスイッチ素子群と、を前記高位側電源と
前記内部ノード間に2段縦積みし、前記内分比制御信号
の相補信号が制御端子にそれぞれ入力され、並列に配置
された第7のスイッチ素子群と、前記第2の入力端子か
らの入力信号又はその反転信号がそれぞれの制御端子に
共通に入力され、互いに並列に配置された第8のスイッ
チ素子群と、を前記内部ノードと前記低位側電源間に2
段縦積みし、前記内部ノードと前記低位側電源間には容
量が接続され、前記内部ノードに入力端が接続され、前
記内部ノードの電位としきい値との大小関係が反転した
場合に、出力論理値を反転させるバッファ回路を備えて
いる。以下の説明でも明らかとされるように、上記課題
は、特許請求の範囲の各請求項に記載される発明によっ
ても、同様にして、解決される。
する。本発明に係るクロック制御回路は、その好ましい
一実施の形態において、アップ信号とダウン信号に基づ
き、カウント方向を切り替え、Nビットの信号と、前記
Nビットの各ビットを反転したNビットの相補信号を出
力するリングカウンタ(図1の100)と、リングカウ
ンタ(図1の100)からの2Nビットの出力信号を入
力し、2N通りの入力信号のそれぞれに対して、1ビッ
トを反転することで、2Nビットの信号の両端の2Nビ
ット目と1ビット目とが互いに相隣るものとして、前記
2Nビットのうちの少なくとも相隣る2つのビットが第
1の値とされ、残りのビットが第2の値とされる、デコ
ード信号を出力するデコード回路(図1の160)と、
等間隔の位相差の複数(2N個)のクロックを入力し、
デコード回路(図1の160)から出力されるデコード
信号をクロック選択信号Sとして入力し、クロック選択
信号Sで選択されたクロック対を出力するクロックセレ
クタ(図1の170)と、クロックセレクタ(図1の1
70)から出力されるクロック対を第1、第2の入力端
子より入力し、該クロック対の位相差を内分した時間に
対応する遅延時間のクロック信号を出力するインターポ
レータ(図1の130)と、インターポレータ(図1の
130)の第1、第2の入力端子に入力されるクロック
信号の位相の順・逆の関係に基づき、シフト方向が可変
されるシフトレジスタよりなり、インターポレータ(図
1の130)における内分比を設定するインターポレー
タ制御回路(図1の120)と、を備えている。
は、リングカウンタ(図1の100)の2Nビットの出
力信号を入力して想定外のパタンであるか比較し、前記
想定外のパタンを検出時、これを許容されているパタン
に置き換えて出力する想定外救済回路(図1の150、
図7(a)参照)を備え、エラー耐性を向上している。
は、リングカウンタ(図1の100)の2Nビットの出
力信号のパタンに対応した値とされるフラグ信号(JB
TFLG)を生成するフラグ生成回路(図1の150、
図7(b)参照)を備え、フラグ信号(JBTFLG)
がインターポレータ制御回路(図1の120)に入力さ
れ、インターポレータ(図1の130)の第1、第2の
入力端子に入力されるクロック信号の位相の順・逆の関
係を通知する。
ウンタ(図1の100)は、N段のフリップフロップ
(図6の10、20、30)と、これらN段のフリップ
フロップのそれぞれに対して設けられ、各フリップフロ
ップのデータ入力端子への入力信号を供給するN個の論
理回路(図6の11〜14、21〜24、31〜34)
と、を備えている。各論理回路(図6の11〜14、2
1〜24、31〜34)は、アップ、ダウン、及び保持
をそれぞれ指示するアップ信号(F_UP)、ダウン信
号(F_DN)、及び保持信号(図6の一致検出回路4
0の出力信号)と、N段のフリップフロップ(図6の1
0、20、30)の各出力信号とを入力し、アップカウ
ントの場合、最終段のフリップフロップの出力の反転信
号が初段のフリップフロップに対応する論理回路を介し
て前記初段のフリップフロップに帰還入力され、クロッ
クによるシフト動作時、前記各論理回路を介して、前段
のフリップフロップの出力の状態が後段のフリップフロ
ップの入力に伝搬され、ダウンカウントの場合、初段の
フリップフロップの出力の反転信号が最終段のフリップ
フロップに対応する論理回路を介して前記最終段のフリ
ップフロップに帰還入力され、クロックによるシフト動
作時、後段のフリップフロップの出力の状態が前段のフ
リップフロップの入力に伝搬され、保持状態の場合、前
記各論理回路に対応するフリップフロップの出力信号を
前記各論理回路に対応するフリップフロップの入力に供
給する、制御を行う。
回路(図1の160)は、Nビットの信号とNビットの
各ビットを反転した信号よりなる2Nビット幅の信号の
うち、第Iビットと第I+1ビット(ただし、Iは、
1、2、〜N、なおIが2Nの場合、2N+1は1とな
る)の信号をそれぞれ入力とする2N個の論理積(AN
D)回路で構成される。
ポレータ制御回路(図1の120)は、それぞれが、内
分比制御信号(C)を出力する複数の単位回路(図9の
フリップフロップ1210〜1215と、制御論理回路
1202〜1207)を有し、複数の単位回路のうち一
の前記単位回路の出力がドミノ方式で次段の単位回路の
出力として伝搬する、構成とされている。すなわち、一
つの単位回路から伝搬された信号と、次段の前記単位回
路のフリップフロップの出力との論理和(OR)演算結
果が、次段の前記単位回路の出力信号として、出力され
る。
(図1の120)は、複数段(M段)のフリップフロッ
プを備え、インターポレータの出力と基準クロックとの
位相を比較する位相比較回路(図1の110)から出力
されるアップ信号とダウン信号及び想定外救済及びフラ
グ生成回路(150)から出力されるフラグ信号(JB
TFLG)の値に基づき、左、右シフト、及び保持の信
号を生成する制御信号発生回路(図9の1201)と、
M個の制御論理回路(図9の1202〜1207)と、
を備え、端部を除くM−2個の各制御論理回路(図9の
1203〜1206)は、左シフト、右シフト、及び保
持の信号を入力し、対応する出力信号Ciと、出力信号
Ciに相隣る出力信号Ci-1、Ci+1を入力し、シフト
方向に応じて出力論理値を決定して、対応するフリップ
フロップのデータ入力端子に供給し、端部の制御論理回
路(図9の1202、1207)は、前記左シフト、右
シフト、及び保持の信号を入力し、対応する出力信号C
iと、相隣る一つの出力信号Ci-1又はCi+1と、固定
電位を入力し、シフト方向に応じて出力論理値を決定し
て、対応するフリップフロップのデータ入力端子に供給
する。初段(1段目)を除く各段のフリップフロップの
出力には、論理和(OR)回路が設けられており、各論
理和回路には、対応する段の前段の出力信号と、対応す
る段のフリップフロップの出力とが入力され、1段目の
フリップフロップ(図9の1210)の出力信号(C
0)、及び、2段目以降の各段に対応する前記各論理和
回路の出力信号(C1〜C5)が、内分比制御信号とし
て、出力される。
ポレータ制御回路(120)は、インターポレータ(1
30)の内分比が上限値又は下限値(「端部」という)
に達した場合、端部であることを示すフラグ信号(EN
DFLG)の値をアクティブ状態とする回路(図9の1
231、1232)を備えている。
ポレータ制御回路(120)から、前記端部であること
を示すフラグ信号(ENDFLG)がアクティブ状態の
とき、位相比較回路(図1の110)からの位相比較結
果信号に基づき、リングカウンタ(図1の100)に供給
するアップ、ダウン信号を生成するアップ・ダウン制御
回路(図1の140)を備えている。
ポレータは、立ち上がり、又は立ち下がりの一方のエッ
ジのタイミング差(位相差)を内分する構成として、図
13を参照すると、第1及び第2の入力端子からそれぞ
れ入力される第1及び第2の入力信号の所定の論理演算
結果を出力する論理回路(OR01)と、第1の電源と
内部ノード(N31)間に接続され、前記論理回路の出
力信号を制御端子に入力とする第1のスイッチ素子(M
P01)と、内部ノード(N31)に入力端が接続さ
れ、前記内部ノード電位としきい値との大小関係が反転
した場合に、出力論理値を反転させるバッファ回路(I
NV03)と、を備え、内部ノード(N31)と第2の
電源間には、第1の定電流源と、第1の入力信号でオン
・オフ制御される第2のスイッチ素子と、前記インター
ポレータ制御回路からの内分比制御信号でオン及びオフ
制御される第3のスイッチ素子と、からなる直列回路
が、複数個、並列に接続され(スイッチ素子MN22と
MN21、MN24とMN23、MN26とMN25の
各直列回路の並列接続体)、内部ノードと前記第2の電
源間には、第2の定電流源と、前記第2の入力信号でオ
ン及びオフ制御される第4のスイッチ素子と、前記イン
ターポレータ制御回路からの内分比制御信号の相補信号
でオン及びオフ制御される第5のスイッチ素子と、から
なる直列回路が、複数個、並列に接続される(スイッチ
素子MN28とMN27、MN30とMN29、MN3
2とMN31の各直列回路の並列接続体)構成とされ
る。
ポレータは、クロック信号の立ち上がり、立ち下がりの
両エッジのタイミング差(位相差)を内分する構成とし
て、図15を参照すると、第1の入力端子からの入力信
号(IN1)又はその反転信号が制御端子に共通入力さ
れ、並列に配置された第1のスイッチ素子群(MP20
1〜MP20n)と、内分比制御信号(C0〜Cn−
1)がそれぞれ制御端子に入力され、並列に配置された
第2のスイッチ素子群(MP211〜MP21n)とを
高位側電源(VDD)と内部ノード(N101)間に2
段縦積みし、第2の入力端子からの入力信号(IN2)
又はその反転信号が制御端子に共通入力され、内分比制
御信号(C0〜Cn−1)がそれぞれ制御端子に入力さ
れ、並列に配置された第3のスイッチ素子群(MN21
1〜MN21n)と、並列に配置された第4のスイッチ
素子群(MN201〜MN20n)と、を内部ノード
(N101)と低位側電源(VSS)間に2段縦積み
し、第2の入力端子からの入力信号(IN2)又はその
反転信号が制御端子に共通入力され、並列に配置された
第5のスイッチ素子群(MP101〜MP10n)と、
内分比制御信号の相補信号(CB0〜CBn−1)がそ
れぞれ制御端子に入力され、並列に配置された第6のス
イッチ素子群(MP111〜MP11n)と、を高位側
電源(VDD)と内部ノード(N101)間に2段縦積
みし、内分比制御信号の相補信号(CB0〜CBn−
1)がそれぞれ制御端子に入力され、並列に配置された
第7のスイッチ素子群(MN111〜MN11n)と、
第2の入力端子からの入力信号又はその反転信号が制御
端子に共通入力され、並列に配置された第8のスイッチ
素子群(MN101〜MN10n)と、を内部ノード
(N101)と低位側電源(VSS)間に2段縦積み
し、内部ノード(N101)に入力端が接続され、内部
ノード(N101)の電位としきい値との大小関係が反
転した場合に、出力論理値を反転するバッファ回路(B
UF101)を備える。
レータにおいて、内部ノードと第2電源(低電位電源)
間には、スイッチ素子と容量とからなる直列回路が、複
数個、並列に接続され(図13のMN11とCAP1
1、MN12とCAP12、MN13とCAP13、M
N14とCAP14、MN15とCAP15の各直列回
路の並列接続体)、スイッチ素子(図13のMN11〜
MN15)の制御端子に接続される周期制御信号(例え
ばクロック周期の検知回路等から出力されるか、あるい
は手動で設定してもよい)にてスイッチ素子(MN11
〜MN15)がオン及びオフされ、前記内部ノードに付
加する容量値が可変され、これにより、広い周波数範囲
のクロック信号の位相調整に対応できる構成としてもよ
い。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。まず、本発明の実施例で用いられるイン
ターポレータの構成の一例について説明しておく。図1
3は、本発明の一実施例で用いられるインターポレータ
(図1の130)の構成の一例を示す図である、図13
を参照すると、このインターポレータは、第1、第2の
入力信号IN1、IN2を入力とする論理和回路OR0
1と、ソースが電源VDDに接続され、ドレインが内部
ノードN31に接続され、論理和回路OR01の出力信
号をゲートに入力するPチャネルMOSトランジスタM
P01と、内部ノードN31に入力端が接続され、出力
端から出力信号を出力するインバータINV03と、内
部ノードN31にドレインが共通接続され、インターポ
レータ制御回路120からの制御信号C(C0、C1、
C2)がそれぞれゲートに接続されオン・オフ制御され
る第1群のスイッチ素子をなす、NチャネルMOSトラ
ンジスタMN21、MN23、MN25と、Nチャネル
MOSトランジスタMN21、MN23、MN25のソ
ースにドレインがそれぞれ接続され、ソースが定電流源
I0にそれぞれ接続され、第1の入力信号IN1をゲー
トに共通に入力するNチャネルMOSトランジスタMN
22、MN24、MN26と、内部ノードN31にドレ
インが共通接続され、インターポレータ制御回路120
からの制御信号CB(CB0、CB1、CB2)がそれ
ぞれゲートに接続されオン・オフ制御されるNチャネル
MOSトランジスタMN27、MN29、MN31と、
NチャネルMOSトランジスタMN27、MN29、M
N31のソースにドレインがそれぞれ接続され、ソース
が定電流源I0にそれぞれ接続され、第2の入力信号I
N2をゲートに共通に入力するNチャネルMOSトラン
ジスタMN28、MN30、MN32と、を備えてい
る。
は、NチャネルMOSトランジスタよりなるスイッチ素
子と容量の直列回路(MN11とCAP11、MN12
とCAP12、MN13とCAP13、MN14とCA
P14、MN15とCAP15)が並列に接続されてお
り、NチャネルMOSトランジスタMN11〜MN15
のゲートに接続する周期制御信号にて、NチャネルMO
SトランジスタMN11〜MN15がオン、オフされ、
内部ノードN31に付加する容量が決められる。CAP
11〜15は、容量値がC、2C、4C、8C、16C
とされ、NチャネルMOSトランジスタMN11〜15
のゲートに供給される周期制御信号は、不図示の周期検
知回路等にて検出されるクロック周期に対応した値が設
定される。なお、周期制御信号は、スイッチ等からマニ
ュアル(手動)で設定してもよい。また、内部ノードN
31に付加される容量の容量値は固定であってもよい。
この場合、インターポレータの構成において、スイッチ
素子と容量(MN11とCAP11、MN12とCAP
12、MN13とCAP13、MN14とCAP14、
MN15とCAP15)の並列回路を省いた構成とされ
る。
N21、MN23、MN25、MN27、MN29、M
N31)の1個のトランジスタに流れる電流(ドレイン
電流)はI(定電流源I0の電流値)であり、インバー
タINV03の出力が反転するしきい値電圧をVとし
て、しきい値電圧Vまでの電荷の変動量をCVとする。
また第1のスイッチ群をなすNチャネルMOSトランジ
スタMN21、MN23、MN25のゲートに入力され
る制御信号C(C0〜C2)と、第2のスイッチ群をな
すNチャネルMOSトランジスタMN27、MN29、
MN31のゲートに入力される制御信号CB(CB0〜
CB2)とは相補であるものとする。例えばNチャネル
MOSトランジスタMN21、MN23、MN25のゲ
ートに入力される制御信号Cが、"100"のとき、Nチ
ャネルMOSトランジスタMN27、MN29、MN3
1のゲートに入力される制御信号CBは、"011"とさ
れる。制御信号CとCBの組合せは、3個並列のスイッ
チ素子(NMOSトランジスタ)を2組、計6個備える
構成の場合、下記のようなものとなる。
ベルとされ、論理和回路OR01の出力がLowレベル
とされ、PチャネルMOSトランジスタMP01を介し
て、内部ノードN31は、電源VDD側から充電された
状態(したがってインバータINV03の出力はLow
レベル)にあるものとする。この状態から、入力信号I
N1、IN2がHighレベルに立ち上がる場合の動作
について以下に説明する。
の入力信号IN1、IN2の位相差の内分比が上限値の
場合(出力信号の遅延時間が最小)について説明する。
制御信号Cは"111"、その相補信号である制御信号CB
は"000"とされる。入力信号IN1を共通にゲート入力
とするNチャネルMOSトランジスタMN22、MN2
4、MN26に接続する第1のスイッチ群をなすNチャ
ネルMOSトランジスタMN21、MN23、MN25
はいずれもオンとされ、入力信号IN2を共通にゲート
入力とするNチャネルMOSトランジスタMN28、M
N30、MN32に接続する第2のスイッチ群をなすN
チャネルMOSトランジスタMN27、MN29、MN
31はいずれもオフとされる。このため、6並列のNチ
ャネルMOSトランジスタMN22、MN24、MN2
6、MN28、MN30、MN32のうち入力信号IN
を共通にゲートに入力とする3個のNチャネルMOSト
ランジスタMN22、MN24、MN26が入力信号I
N1の立ち上がりでオンする。各定電流源の電流をIと
して、入力信号IN1がHighレベルになってから、
インバータINV03の出力が反転するまでの時間T
(3)は、次式(1)で与えられる。
(n<3)がオンとされる場合、すなわち制御信号C
が"011"、"001"、あるいは"000"の場合、入力信号IN
1のHighレベルへの遷移タイミングから時間T(た
だし、Tは、入力信号IN1とIN2の立ち上がりエッ
ジのタイミング差)の間、入力信号IN1をゲートに共
通に入力とするNチャネルMOSトランジスタMN2
2、MN24、MN26のうち、n個のNチャネルMO
Sトランジスタがオンし、n・I・Tの電荷が放電さ
れ、つづいて、入力信号IN2がHighレベルに遷移
することで、入力信号IN2をゲートに共通に入力とす
るNチャネルMOSトランジスタMN28、MN30、
MN32のうち(3−n)個のNチャネルMOSトランジ
スタがオンし、n+3−n=3、すなわち、全体で、3
個のNチャネルMOSトランジスタがオンし、内部ノー
ドN31に残存する電荷(CV−n・I・T)を、(3
・I)で放電し、時間(CV−n・I・T)/(3・
I)で、インバータINV03の出力が反転する(Lo
wレベルからHighレベルとなる)。
になってから、インバータINV03の出力が反転する
までの時間(伝搬遅延時間)T(n)は、次式(2)で
与えられる。
1、2、3)の値(制御信号Cの値)によって、入力信
号IN1とIN2のタイミング差Tの3等分を単位に、
nで規定される値で内分した時間に対応する遅延時間T
(n)の出力信号が得られる。すなわち、制御信号C
(CB)の設定により、nを可変することで、入力信号
IN1とIN2の間のタイミング差を、分解能1/3で
分割(内分)した任意の位相の出力信号が得られる。こ
のようなインターポレータを「3刻みのインターポレー
タ」ともいう。例えばn=3が内分比の下限(インター
ポレータの出力信号の遅延時間はT(3)で最小)、n
=0が内分比の上限(インターポレータの出力信号の遅
延時間はT(3)+Tで最大)とする。
トランジスタMN21、23、25、3個並列のMOS
トランジスタMN27、29、31をそれぞれN個並列
とし、N刻みのインターポレータを構成することができ
る。このとき、nビットが論理1、(N−n)ビットが
論理0の制御信号Cと、その相補信号CBとが、N個の
並列の2組のトランジスタ群(トランジスタMN21、
23、25と、MN27、29、31に対応する)にそ
れぞれ入力される場合、入力信号IN1とIN2の時間
差をTとして、遅延時間T(n)は、次式(3)で与え
られる。
成は、入力信号IN1、IN2の立ち上がり遷移のタイ
ミング差Tを内分した時間に対応する遅延時間の出力信
号を生成するものであるが、入力信号IN1、IN2の
立ち下がり遷移のタイミング差Tを内分した時間に対応
する遅延時間の出力信号を生成するインターポレータ
は、OR回路の代わりに、NAND回路を備え、入力信
号IN1、IN2をインバータで反転した信号が、Nチ
ャネルMOSトランジスタMN21、MN23、MN2
5とNチャネルMOSトランジスタMN27、MN2
9、MN31のゲートに入力される。なお、内部ノード
に接続されるインバータINV03は、適用されるアプ
リケーションの論理に応じて、正転バッファであっても
よいことは勿論である。
IN1、IN2(図13参照)として供給されるクロッ
ク対の位相の順・逆と、内分比制御信号C、CBの関係
について説明しておく。
クロック制御回路において、多相クロックP0〜Pnの
添え字nを2m−1(多相クロックの相数は2m)とす
ると、クロックセレクタ170は、奇位相クロックP
0、P2、P4、…、P2m−2のうちの一つを、制御
回路200からのクロック選択制御信号で選択する第1
のセレクタと、偶位相クロックP1、P3、P5、…、
P2m−1のうちの一つを、制御回路200からのクロ
ック選択制御信号Sで選択する第2のセレクタと、を備
え、位相差を内分するインターポレータ130に供給さ
れる奇位相、偶位相のクロック出力対の組み合わせとし
ては、(P0、P1)、(P2、P1)、(P2、P
3)、…等、位相が互いに隣合うクロック対となるよう
に、制御回路200が、クロック出力の切り替え制御を
行う。
P1)のクロック信号対(P1はP0よりも時間差T遅
れている)を選択しており(インターポレータ130の
入力信号IN1とIN2の位相は順(正)の関係にあ
る)、インターポレータ130において、(P0、P
1)の時間差Tの内分比を、上式(3)で、n=0とし
ている場合(制御信号Cは、"000…0"とその相補信号C
Bは"111…1"となる)、さらにインターポレータの出力
信号の位相を遅らせる場合には、クロックセレクタ17
0で、(P2、P1)のクロック信号対を選択する。こ
の場合、図13において、入力信号IN1には、クロッ
クP0のかわりに、P1よりも位相の遅れたクロックP
2が供給され、入力信号IN2には、もとのクロックP
1が供給される。すなわち、クロックセレクタ170で
(P2、P1)のクロック信号対が選択された場合、イ
ンターポレータの第2の入力端子に入力される入力信号
IN2(図13参照)の方が、第1の入力端子に入力さ
れる入力信号IN1(図13参照)よりも位相がすすん
でいる(インターポレータ130の入力信号IN1とI
N2の位相は(P0、P1)の場合と逆の関係)。この
ため、入力信号IN1をゲート入力とするNチャネルM
OSトランジスタMN22、MN24、MN26に接続
する第1のスイッチ群をなすNチャネルMOSトランジ
スタMN21、MN23、MN25に供給される制御信
号としては、位相の遅れた入力信号に対応する制御信号
を供給し、入力信号IN2をゲート入力とするNチャネ
ルMOSトランジスタMN28、MN30、MN32に
接続する第2のスイッチ群をなすNチャネルMOSトラ
ンジスタMN27、MN29、MN31には位相の進ん
だ入力信号に対する制御信号を供給する。クロックセレ
クタ170で(P2、P1)のクロック信号対が選択さ
れた場合、制御信号CBの全ビットが論理1(制御信号
Cは全ビットが論理0)で、インターポレータ130の
内分比の下限(この内分比設定レンジでのインターポレ
ータの出力信号の遅延時間は最小)、制御信号CBの全
ビットが論理0(制御信号Cは全ビットが論理1)でイ
ンターポレータ130の内分比の上限(この内分比設定
レンジでのインターポレータの出力信号の遅延時間は最
大)となる。一方、クロックセレクタ170で(P0、
P1)のクロック信号対が選択された場合、制御信号C
の全ビットが論理1(制御信号CBは全ビットが論理
0)で、インターポレータ130の内分比の下限(イン
ターポレータの出力信号の遅延時間は最小)、制御信号
Cの全ビットが論理0(制御信号CBは全ビットが論理
1)でインターポレータ130の内分比の上限(この内
分比設定レンジでのインターポレータの出力信号の遅延
時間は最大)となる。
(P2、P1)を選択する場合と、クロック信号対(P
0、P1)を選択している場合とでは、インターポレー
タ130の入力信号IN1、IN2の位相の進み、遅れ
の関係が入れ替わり、インターポレータ130の内分比
を設定するために第1、第2群のスイッチ素子の供給さ
れる制御信号C、CBの論理が入れ替わる。クロック対
が変更される際に、インターポレータの内分比の制御信
号C/CBの設定が交換(スワップ)される。すなわ
ち、インターポレータ130の二つの入力端子とクロッ
クセレクタ170の二つの出力端子の接続は切替えず、
制御回路200では、クロック選択の切換に連動して、
この制御信号C、CBの論理の交換を行っている。後述
するように、本発明の一実施例においては、フラグ信号
JBTFLGの値に基づき、インターポレータに内分比
制御信号を供給する制御回路での制御信号C/CBの設
定論理の交換の制御を行っている。
一実施例の全体の回路構成を示す図である。図1を参照
すると、このクロック制御回路は、基準信号(Ref)
とインターポレータ130の出力信号(OUT)の位相
差を比較検出する位相比較回路110と、位相比較回路
110から出力される位相比較結果信号をなすアップ信
号UP、ダウン信号DNを入力し、信号ENDFLGが
アクティブのとき、リングカウンタ100に対してアッ
プ信号F_UP、ダウン信号F_DNを出力するアップ
・ダウン信号制御回路140と、アップ信号F_UP、
ダウン信号F_DNを入力とするリングカウンタ100
と、想定外救済及びフラグ生成回路150と、想定外救
済及びフラグ生成回路150の出力を入力し、デコード
信号を出力するデコード回路160と、多相クロックを
入力とし、一対のクロックを出力するクロックセレクタ
170と、インターポレータ130と、位相比較回路1
10からのアップ信号UP、ダウン信号DNを入力しイ
ンターポレータ130の内分比を制御する制御信号Cと
その相補信号CB、及び、内分比が端点(上限又は下
限)あることを示す信号ENDFLGを出力するインタ
ーポレータ制御回路120と、を備えている。アップ・
ダウン信号制御回路140は、インターポレータ制御回
路120から出力される信号ENDFLGがアクティブ
状態であるときに、位相比較回路110からのアップ信
号UP、ダウン信号DNを、アップ信号F_UP、ダウ
ン信号F_DNとしてリングカウンタ100に出力する
ゲート制御を行う。
0には、図2に示すような6相クロック(CK0〜CK
5)が供給される。なお、クロックセレクタ170に入
力される6相クロックは、基準クロック(Ref)を一
旦分周し分周信号を逓倍して多相クロックを生成する逓
倍用インターポレータ(特願2000−083579号
参照)を用いて生成してもよいし、これ以外にも、PL
L回路のVCO出力等、任意の多相クロック生成回路を
用いることができる。
(カウンタを構成する3個のフリップフロップの正転出
力)と、3ビットの信号を反転した信号(カウンタを構
成する3個のフリップフロップの反転出力)を出力す
る。
路140、リングカウンタ100、想定外救済及びフラ
グ生成回路150、デコード回路160、インターポレ
ータ制御回路120が、図14の制御回路200を構成
している。本実施例において、6相クロックは、任意の
構成の多相クロック生成回路(図14の210)を用い
て生成される。なお、本発明において、多相クロックと
しては、6相クロックに限定されるものでないことは勿
論である。
の構成の一例を示す図である。図12を参照すると、こ
のクロックセレクタ170は、6相クロックCK0〜C
K5のうちの偶位相のクロックCK0、CK2、CK4
を入力とし、出力が共通接続されて出力端子CKO1に
接続されている3つのトライステートバッファ171、
173、175と、6相クロックのうちの奇位相のクロ
ックCK1、CK3、CK5を入力とし、出力が共通接
続されて出力端子CKO2に接続されている3つのトラ
イステートバッファ172、174、176と、を備え
ている。トライステートバッファ171、173、17
5、172、174、176の出力イネーブル端子に
は、クロック選択制御信号S0〜S5がそれぞれ入力さ
れ、クロック選択制御信号の値が例えば論理1のとき、
出力イネーブル状態とされ、クロック選択制御信号の値
が論理0のとき、出力ディスエーブル(出力はハイイン
ピーダンス状態)とされる。クロックセレクタ170か
らは、偶位相のクロックCK0、CK2、CK4の一つ
が出力端子CKO1から出力され、偶位相に隣接する位
相の奇位相のクロックが出力端子CKO2から出力され
る。なお、クロックセレクタ170は、クロック選択制
御信号S0〜S5に基づき、クロック対を選択出力する
ものであればよく、図12に示した構成に限定されるも
のではない。
回路160の構成について説明する。図4には、2進表
示で3ビットで表される6通りの信号から6通りの6ビ
ットの信号(クロック選択制御信号)を生成するデコー
ド回路160の動作が真理値表として示されている。デ
コード回路160は、リングカウンタ100を構成する
3個のフリップフロップから出力される3ビット信号
(FF1,2,3)と、その反転信号(FF1,2,3
(反転))の計6ビットを入力し、デコード結果信号の
6ビット信号S0〜S5を生成するものであり、この符
号変換は、3ビットとその反転信号の6ビットのうち1
ビットのみを反転するだけで、デコード結果信号を得る
ことができ、回路規模を効率化している。
1,2,3)とその反転信号(FF1,2,3(反
転))の6ビット入力パタン "000 111" に対して、
デコード結果であるクロック選択制御信号"000110"の場
合、6ビット入力パタンの右端の1ビットを反転するだ
けでよい。
(矢印はデコード結果を示す)、6ビット入力パタンの
左端の1ビットを反転するだけでよい。
6ビット入力パタンの左から2ビット目を反転するだけ
でよい。
合、6ビット入力パタンの左から3ビット目を反転する
だけでよい。
合、6ビット入力パタンの左から4ビット目を反転する
だけでよい。
100" の場合、6ビット入力パタンの左から5ビット目
を反転するだけでよい。
合、6ビット入力パタンの左から6ビット目(右端)を
反転するだけでよい。第7行は第1行と同一である。
回路160(図1参照)の構成の一例を示す図である。
図5において、FFO1、FFO2、FFO3は、リングカウンタを
構成する3段のフリップフロップの正転出力端子Qの出
力信号であり、FFO1B、FFO2B、FFO3Bはリングカウンタ
を構成する3段のフリップフロップの反転出力端子QB
の出力信号である。
(図1参照)は、6ビットのクロック選択制御信号(S
0,S1,S2,S3,S4,S5)について、例えば、以下の論
理構成とされる。
2入力AND回路という簡易な構成とされる。半導体集
積回路上での実際の回路構成は、図5に示すように、基
本セルをなすNAND回路とインバータINVで構成さ
れる。
の信号(FFO1、FFO2、FFO3)と、反転信号(FFO1B、FFO
2B、FFO3B)よりなる6ビット幅の信号(FFO1、FFO2、F
FO3、FFO1B、FFO2B、FFO3B)のうち、第Iビットと第I
+1ビット(ただし、Iは、1、2、〜N、なおIが2
Nの場合、2N+1は1となる)の信号をそれぞれ入力
とする。
ード回路(図1の160)の入力端子に供給される3ビ
ットの信号とその反転信号を生成するリングカウンタ1
00(図1参照)の構成の一例を示す図である。このリ
ングカウンタ100(図1参照)は、アップ信号F_U
Pとダウン信号F_DNとを制御信号として入力し、カ
ウント方向が、アップ又はダウンに切替自在とされてお
り、さらに、アップ信号F_UPとダウン信号F_DN
がともにアクティブ(又はともにインアクティブ)のと
き、保持状態とされる。
ングカウンタ100は、3つのD型のフリップフロップ
10、20、30を備え、フリップフロップ10、2
0、30の出力(正転出力)からは6通りのパタンの3
ビット信号が出力され、フリップフロップ10、20、
30の反転出力からは、3ビット信号の反転信号が出力
される。
リップフロップの10、20、30の出力信号、カウン
タのアップ動作を規定するアップ信号F_UP、カウン
タのダウン動作を規定するダウン信号F_DN、F_U
PとF_DNの一致を検出する一致検出回路40の出力
信号とを入力とし、リングカウンタのアップカウント/
ダウンカウント、ホールド(保持)の動作状態を規定す
る第1の論理回路を備えている。この第1の論理回路
は、F_UPとフリップフロップ30の出力Qの反転を
入力とするNAND回路11と、一致検出回路40の出
力とフリップフロップ10の出力を入力とするNAND
回路12と、フリップフロップ20の出力とF_DNを
入力とするNAND回路13と、NAND回路11〜1
3の出力を入力とするNAND回路14と、を備え、N
AND回路14の出力がフリップフロップ10のデータ
入力端子Dに供給される。
リップフロップの10、20、30の出力信号、カウン
タのアップ動作を規定するアップ信号F_UP、カウン
タのダウン動作を規定するダウン信号F_DN、F_U
PとF_DNの一致を検出する一致検出回路40の出力
信号を入力とし、リングカウンタのアップカウント/ダ
ウンカウント、ホールドの動作状態を規定する第2の論
理回路を備えている。この第2の論理回路は、F_UP
とフリップフロップ10の出力Qを入力とするNAND
回路21と、一致検出回路40の出力とフリップフロッ
プ20の出力を入力とするNAND回路22と、フリッ
プフロップ30の出力とF_DNを入力とするNAND
回路23と、NAND回路21〜23の出力を入力とす
るNAND回路24と、を備え、NAND回路24の出
力がフリップフロップ20のデータ入力端子Dに供給さ
れる。
リップフロップの10、20、30の出力信号、カウン
タのアップ動作を規定するアップ信号F_UP、カウン
タのダウン動作を規定するダウン信号F_DN、F_U
PとF_DNの一致を検出する一致検出回路40の出力
を入力とし、リングカウンタのアップカウント/ダウン
カウント、ホールドの動作状態を規定する第3の論理回
路を備えている。この第3の論理回路は、F_UPとフ
リップフロップ20の出力Qを入力とするNAND回路
31と、一致検出回路40の出力とフリップフロップ3
0の出力を入力とするNAND回路32と、フリップフ
ロップ10の出力とF_DNを入力とするNAND回路
33と、NAND回路31〜33の出力を入力とするN
AND回路34と、を備え、NAND回路34の出力が
フリップフロップ30のデータ入力端子Dに供給され
る。
て説明する。例えば各フリップフロップ10、20、3
0の出力Qがすべて論理0であり、アップ信号F_UP
が論理1のとき、NAND回路11の出力は論理0とな
り、NAND回路14の出力は論理1となり、クロック
F_CLKでフリップフロップ10は論理1を出力す
る。このときフリップフロップ20、30のデータ入力
端子Dには論理0とされ、フリップフロップ20、30
は論理0を出力し、フリップフロップ10、20、30
の正転出力は、"100"となる。
理1となった結果、NAND回路21の出力は論理0と
なり、NAND回路24は論理1を出力する。クロック
F_CLKでフリップフロップ10は論理1を出力す
る。フリップフロップ10、20、30の正転出力
は、"110"となる。
理1となった結果、NAND回路31の出力は論理0と
なり、NAND回路34は論理1を出力する。クロック
F_CLKでフリップフロップ30は論理1を出力す
る。フリップフロップ10、20、30の正転出力
は、"111"となる。
理1となった結果、NAND回路11の出力は論理1と
なり、NAND回路14は論理0を出力する。クロック
F_CLKでフリップフロップ10は論理0を出力す
る。フリップフロップ10、20、30の正転出力
は、"011"となる。
理0となった結果、NAND回路21の出力は論理1と
なり、NAND回路24は論理0を出力する。クロック
F_CLKでフリップフロップ20は論理0を出力す
る。フリップフロップ10、20、30の正転出力
は、"001"となる。
理0となった結果、NAND回路31の出力は論理1と
なり、NAND回路34は論理0を出力する。クロック
F_CLKでフリップフロップ30は論理0を出力す
る。フリップフロップ10、20、30の正転出力
は、"000"となる。
0)のとき、パタンのシフト方向は、信号F_UPが論
理1のときと逆になる。NAND回路33の出力は論理
0となり、NAND回路34が論理1となる。クロック
F_CLKでフリップフロップ30は論理1を出力す
る。フリップフロップ10、20、30の正転出力
は、"001"となる。
理1となった結果、NAND回路23の出力は論理0と
なり、NAND回路24は論理1を出力する。クロック
F_CLKでフリップフロップ20は論理1を出力す
る。フリップフロップ10、20、30の正転出力
は、"011"となる。
理1となった結果、NAND回路13の出力は論理0と
なり、NAND回路14は論理1を出力する。クロック
F_CLKでフリップフロップ10は論理1を出力す
る。フリップフロップ10、20、30の正転出力
は、"111"となる。
理1となった結果、NAND回路33の出力は論理1と
なり、NAND回路34は論理0を出力する。クロック
F_CLKでフリップフロップ30は論理0を出力す
る。フリップフロップ10、20、30の正転出力
は、"110"となる。以下クロックが入力されるたびに、"
100"、"000"と推移する。
るとき、XNOR(eXclusive NOR)回路よりなる一致
検出回路40の出力が論理1となり、NAND回路1
2、22、32を介して、フリップフロップ10、2
0、30の正転出力端子Qの値が、フリップフロップ1
0、20、30のデータ入力端子Dにそれぞれ帰還さ
れ、クロックF_CLKの立ち上がりで、フリップフロ
ップ10、20、30はデータ入力端子Dの信号をサン
プル出力するため、フリップフロップ10、20、30
は状態を保持する。
ンタの3ビット出力パタン(FF01,FF02,FF03)には、
パタン"010"、"101"は存在しない。ノイズ等により、想
定外のパタン"010"、"101"が生じた場合、このパタン
を、出現が許可されているパタンのうちのいずれかに設
定することで、救済を行っている。
路150について詳細に説明する。想定外救済及びフラ
グ生成回路150のうちの想定外救済回路は、想定外パ
タンの3ビット信号"010"を、"000"に変換し、想定外パ
タンの3ビット信号"101"を"111"に変換する(図4参
照)。
グ生成回路150の想定外救済回路の構成の一例を示す
図である。図7(a)を参照すると、この想定外救済回
路50は、フリップフロップ10の正転出力端子Qの信
号をインバータINV1で反転した信号FFO1Iと、フリ
ップフロップ20の正転出力端子Qの信号FFO2と、フリ
ップフロップ30の正転出力端子Qの信号をインバータ
INV3で反転した信号FFO3Iとを入力とし、これらが
すべて論理1のとき、論理0を出力するNAND回路5
1と、フリップフロップ10の反転出力端子QBの信号
をインバータINV2で反転した信号FFO1BIと、フリッ
プフロップ20の反転出力端子QBの信号FFO2Bと、フ
リップフロップ30の反転出力端子QBの信号をインバ
ータINV4で反転した信号FFO3BIとを入力とし、これ
らがすべて論理1のとき、論理0を出力するNAND回
路52と、フリップフロップ20の出力信号とNAND
回路52の出力信号を入力とするNAND回路53と、
NAND回路53の出力信号とNAND回路52の出力
信号とを入力とし、信号FFO2DCを出力するNAND回路
54とを備えている。
いて説明する。フリップフロップ10、20、30の正
転出力端子Qの3ビット信号が、"010"のとき、NAN
D回路51は論理0を出力し、NAND回路53は論理
1を出力し、NAND回路52の出力である論理1を反
転した論理0が、NAND回路54から、FFO2DCとして
出力される。フリップフロップ10、20、30の正転
出力端子Qの3ビット信号が、"101"のとき、NAND
回路52の出力は論理0となり、NAND回路54か
ら、FFO2DCに論理1が出力される。
示したリングカウンタにおいて、NAND回路13、N
AND回路22、NAND回路31に入力される信号
は、FFO2の代わりに、想定外救済回路50の出力信号FF
O2DCが用いられる。
グカウンタ100の出力として、想定外のビットパタン
が出力された場合でも、これを出現が許可されたビット
パタンに置き換えてデコード回路160に供給するた
め、クロックセレクタ170によるクロック対の選択
と、インターポレータ130による位相調整動作を、的
確に行うことができる。一方、想定外救済回路50を具
備しない場合、想定外のパタンがデコード回路160に
そのまま入力されることになり、デコード回路160の
デコード結果がいかなるものとなるか保証されない可能
性もあることから、位相調整が正しく行えない可能性も
ある。
グ生成回路150のフラグ生成回路の構成を示す図であ
る。図7(b)を参照すると、フラグ生成回路は、フラ
グ信号JBTFLG(インターポレータ制御回路120
に入力される)を生成する。図4に示すように、クロッ
クの選択が切り替わるごとに、信号JBTFLGの値は
反転する(偶数番目、奇数番目と順に切り替わる)。図
7(a)のリングカウンタのフリップフロップ10、2
0、30の出力信号FF01I、FF02B、FF03Iを入力とする
NAND回路55と、FF01I、FF02を入力とするNAN
D回路56と、FF01B、FF02、FF03Iを入力とするNAN
D回路57と、NAND回路55、NAND回路56、
及びNAND回路57の出力を入力とし入力信号の否定
論理積をJBTFLGとして出力するNAND回路58
と、を備えている。
る。フリップフロップ10、20、30の正転出力Qに
ついてみると、"000"、"011"、"110"のとき、それぞれ
NAND回路55、56、57の出力が論理0となり、
JBTFLGの値は論理1となり、フリップフロップ1
0、20、30の正転出力Qが、"100"、"111"、"001"
のとき、JBTFLGの値は論理0となる(図4に示し
た真理値表参照)。
路50の出力信号FF02DCと、リングカウンタ100を構
成するフリップフロップ10、30の正転出力Qと、反
転出力QBをそれぞれインバータで反転した信号FF01
I、FF01BI、FF03I,FF03BIを入力とするデコード回路
(図1の160)の構成を示す図である。図8を参照す
ると、このデコード回路は、図5に示した回路構成と
は、FF02DCを入力とするNAND3、NAND4の入力
端子が反転(負論理)である点が相違している。なお、
図7(a)に示すように、リングカウンタを構成するフ
リップフロップの出力がインバータで反転されているこ
とから、図8のデコード回路の入力端子の信号接続形態
の順番は、図5に示したものと相違している。ただし、
その論理は、図5に示したものと同一である。
120の構成の一例を示す図である。なお、図1のイン
ターポレータ130が6刻みのインターポレータよりな
り、インターポレータ制御回路120は、制御信号C
(内分比制御信号)として6ビットの信号をインターポ
レータ130に供給するものとする。
制御回路120は、制御信号発生回路1201と、D型
フリップフロップ1210〜1215と、D型フリップ
フロップ1210〜1215に対応して設けられてお
り、各D型フリップフロップ1210〜1215のデー
タ入力端子Dに、それぞれ、出力O1が接続されている
制御論理回路1202〜1207を備えている。なお、
図9において、基本セルをなすNOR回路1221とN
OR回路1221の出力端に入力端が接続されているイ
ンバータ1222よりなる論理回路は、OR回路として
機能する。
1212、1213、1214、1215の出力端子Q
はインターポレータ130(6刻みのインターポレー
タ)の内分比を制御する6本の制御信号C0〜C5とし
て出力され、インターポレータ130には、制御信号C
0〜C5を、それぞれ不図示のインバータで反転した信
号制御信号CB0〜CB5が、図1の制御信号Cとその
相補信号CBとして供給される。
路110からの位相比較結果信号であるS_UP(図1
のUP)、S_DN(図1のDN)、フラグ生成回路1
50から供給される、選択クロックの組み合わせに対応
した信号JBTFLG、及び、信号C0と信号C5とを
入力し、右シフト、左シフト、保持を指示する制御信号
Right(右)、Left(左)、Hold(保持)
を出力する。信号C5が"0"、信号C0が"1"のとき、
選択されたクロック対における内分比は、その下限又は
上限に達しているため、制御信号Cの生成において、必
要とされるリセット動作が行われる。制御信号発生回路
1201では、フラグ信号JBTFLGの値が論理1と
論理0では、アップ信号(S_UP)に対応するシフト
方向を相違させる制御を行っており、ダウン信号(S_
DN)についても、同様とされる。
信号発生回路1201から出力される制御信号Righ
t、Left、Holdを入力し、さらに自制御論理回
路に対応する内分比制御信号と、該内分比制御信号の一
側又は両側に隣接する内分比制御信号とを入力し、これ
らの信号をデコードした結果を、出力端子O1から出力
し、対応するD型フリップフロップのデータ入力端子D
に供給する。
の入力端子I1〜I6と一つの入力端子を有し、その構
成はいずれも同一とされ、例えば入力端子I1、I2、
入力端子I3、I4、入力端子I5、I6にそれぞれ入
力が接続された3つの2入力NAND回路と、3つの2
入力NAND回路の出力を入力とし出力が出力端子O1
に接続されている3入力NAND回路を備えて構成され
る。
Left、Hold、Rightを入力端子I1、I
3、I5にそれぞれ入力し、対応する出力信号C0と、
隣接する信号C1を、入力端子I4、I2から出力し、
入力端子I6がグランド電位に固定されており、出力端
子O1は、対応するD型フリップフロップ1210のデ
ータ入力端子Dに接続されている。
t、Hold、Rightを入力端子I1、I3、I5
にそれぞれ入力し、対応する出力信号(内分比制御信
号)C1と、出力信号C1に隣接する出力信号C2、C
0を、入力端子I4、I2、I6から入力し、出力端子
O1は、対応するD型フリップフロップ1211のデー
タ入力端子Dに接続されている。
6は、制御信号Left、Hold、Rightを入力
端子I1、I3、I5に入力し、それぞれ、出力信号C
2とC2に隣接する出力信号C3、C1、出力信号C3
とC3に隣接する信号C2、C4、出力信号C4とC4
に隣接する出力信号C3、C5を、入力端子I4、I
2、I6から入力し、出力端子O1は、それぞれ、対応
するD型フリップフロップ1212、1213、121
4のデータ入力端子Dに接続されている。
Left、Hold、Rightを入力端子I1、I
3、I5に入力し、対応する出力信号C5と、C5の一
つ前の信号C4を、入力端子I4、I6から出力し、入
力端子I2が電源電位VDDに固定されており、出力端
子O1は、対応するD型フリップフロップ1215のデ
ータ入力端子Dに接続されている。
1の出力とともに、NOR回路1221とインバータ1
222からなるOR回路に入力され、インバータ122
2から出力信号C1が出力される。
2の出力とともに、NOR回路1223とインバータ1
224からなるOR回路に入力され、インバータ122
4から出力信号C2が出力される。
3の出力とともに、NOR回路1225とインバータ1
226からなるOR回路に入力され、インバータ122
6から出力信号C3が出力される。
4の出力とともに、NOR回路1227とインバータ1
228からなるOR回路に入力され、インバータ122
8から出力信号C4が出力される。
5の出力とともに、NOR回路1229とインバータ1
230からなるOR回路に入力され、インバータ123
0から出力信号C5が出力される。
せる6ビット制御信号C0〜C5は"1"連続と"0"連続
の組み合わせよりなり、フリップフロップ1210〜1
215のシフトレジスタで生成される。
ウン信号に応じて、制御信号C0〜C5における"0"
と"1"の境界を右又は左にシフトさせていく。
は、"1"連続と、"0"連続の信号よりなり、"1"と"0"
の境界をシフトさせる構成に加え、"1"を出力する最も
高い段のフリップフロップから、より後段のフリップフ
ロップへ、"1"を、ドミノ倒し(将棋倒し)式に伝搬さ
せていく構成により、制御信号を生成している。図9を
参照すると、出力信号(内分比制御信号)C0が論理1
のとき、この信号C0の値は、OR回路(1221、1
222)を介して出力信号C1に伝搬され、さらにOR
回路(1223、1224)を介して出力信号C2に伝
搬され、同様にして、OR回路(1225、122
6)、OR回路(1227、1228)、OR回路(1
229、1230)を介して、出力信号C3、C4、C
5に伝搬される。かかる構成により、信号C0が論理1
であるときは、信号C1、C2、C3、C4、C5も論
理1であることを保証している。
選択の組み合わせにより、シフトレジスタのシフト方向
が変わる。
ターポレータ制御回路120(図1、図9等参照)から
出力される制御信号Cのパタンの一例を示す図である。
図10を参照すると、内分比を制御する信号C0〜C5
が例えば"000000"の状態で、クロックセレクタ170の
クロック対の選択が行われ、インターポレータ制御回路
120では、アップ信号の入力により、制御信号Cを左
方にシフトされ("1"が左に伝搬)、"000001"となる。
以下同様にして、インターポレータ制御回路120にア
ップ信号が入力されると、インターポレータ制御回路1
20から出力される制御信号C0〜C5は、"011111"か
ら"111111"に変化し、なおも、インターポレータ制御回
路120にアップ信号が入力された場合には、インター
ポレータ制御回路120の内分比がその下限又は上限
(端部)にあることから、内分比のレンジの切替え、す
なわち、クロックセレクタ170でのクロック対の切替
えが行われる。このとき、フラグJBTFLGの値も切
替わる。
に、インターポレータ制御回路120にアップ信号が入
力された場合、インターポレータ制御回路120では、
制御信号C0〜C5を、"111111"から、"011111"、"001
111"、…、"000001"、"000000"と変化させる。すなわち
制御信号Cにおける"0"と"1"の境界は右にシフトす
る。このときのフラグJBTFLGの値は、アップ信号
で左シフトした場合のフラグJBTFLGの値の相補値
とされる。そして、インターポレータ制御回路120に
おいて、出力する制御信号Cが端部"000000"にあり、さ
らにアップ信号が入力されると、内分比のレンジのさら
なる切替え、すなわちクロックの切替が行われる。
替え制御を、インターポレータ制御回路120の制御信
号発生回路1201、制御論理回路1202〜1207
(図9参照)で行っている。すなわち、フラグJBTF
LGの値により、アップ信号(S_UP)とダウン信号
(S_DN)による、シフトレジスタ(1210〜12
15)のシフト方向(右シフト、左シフト)は逆とな
り、制御信号発生回路1201では、信号C0、C5
と、フラグJBTFLG、アップ信号(S_UP)とダ
ウン信号(S_DN)に基づき、シフトレジスタのシフ
ト方向を制御する信号を出力する。また、制御信号発生
回路1201は、アップ信号(S_UP)とダウン信号
(S_DN)がともに論理1である場合には、保持信号
(Hold)を論理1とする。
るENDFLGは、制御信号Cが、端部(内分比の下
限、上限)であるか、否かを示す信号であり、リングカ
ウンタ100へのアップ、ダウン信号を生成するアップ
・ダウン信号制御回路140に、出力イネーブル信号
(ゲート信号)として供給される。アップ・ダウン信号
制御回路140は、ENDFLGが論理1のとき、リン
グカウンタ100へアップ、ダウン信号を出力する。
て、NOR回路1231とインバータ1232からなる
OR回路は、出力信号C0と、出力信号C5(反転)と
を入力とし、フラグENDFLGを出力している。出力
信号C0(最下位ビット)が論理1("1")のとき、フ
ラグENDFLGは論理1となり、また出力信号C5
(最上位ビット)が論理0("0")のとき、フラグEN
DFLGは論理1となる。すなわち、出力信号C0が論
理1のとき、出力信号C0〜C5はいずれも論理1であ
り、また、出力信号C5が論理0のとき制御信号C1〜
C5はいずれも論理0であり、いずれの場合も、インタ
ーポレータ130の内分比の設定値の端部(下限又は上
限)に対応しており、フラグENDFLGは論理1とさ
れる。
て説明すると、クロックセレクタ170(図1参照)の
出力CKO1、CKO2として、多相クロックのうちクロック対
(CK0、CK1)(CKO1の方が位相が進んでいる)が選択さ
れており(JBTFLGは論理0)、つづいて、クロッ
クの切替により、クロック対(CK2、CK1)が選択された
場合、CKO2の方が位相が進んでおり、JBTFLGは論
理1とされる。
号IN1、IN2(図13参照)として入力されるクロ
ック信号(CK2,CK3)のうち、先に立ち上がる信号(CK
2)を入力とするトランジスタ(例えば図13の入力信
号IN1をゲート入力とするトランジスタMN22〜M
N26参照)に接続される第1のスイッチ群(例えば図
13のトランジスタMN21〜MN25参照)に供給さ
れる制御信号C0〜C5が、"000000"から"000001"、"0
00011"、"000111"、〜"111111"となると、インターポレ
ータ130の出力信号の遅延時間は、 T(n)=CV/(N・I)−(n/N)T+T =T(N)+(N−n)/N・T …(4) より、 T(6)+T、 T(6)+(5/6)T、 T(6)+(4/6)T、 T(6)+(3/6)T、 T(6)+(2/6)T、 T(6)+(1/6)T、 T(6) と短くなる。
インターポレータ130の内分比の端部であることか
ら、インターポレータ制御回路120において、フラグ
ENDFLGが論理1とされ、位相比較回路110から
のアップ信号がリングカウンタ100に伝達されて、デ
コード回路160でデコードされ、クロックセレクタ1
70により、クロック対の切替が行われ、クロック信号
(CK2,CK1)が選択出力される。
される2つの信号のうち先に立ち上がる入力信号が切替
わり(図13の入力信号IN2として入力されるクロッ
クCK1)、この信号を入力とするトランジスタ(図13
の入力信号IN2をゲート入力とするトランジスタMN
28〜MN32参照)に接続される第2のスイッチ群
(図13のトランジスタMN27〜MN31参照)は、
内分比制御信号Cの相補信号CBによって制御される。
御回路120に入力されると、内分比制御信号C0〜C
5は、"011111"と、"0"と"1"の境界が右にシフトさ
れ、その相補信号である制御信号CB0〜CB5は"100
000"とされ、さらなるアップ信号の入力により、内分比
制御信号C0〜C5は"001111、〜"000001"となり、C
Bは"110000"、〜"111110"となり、インターポレータ1
30の出力信号OUTの入力信号IN2の立ち上がり遷
移からの遅延時間は、 T(6)+T、 T(6)+(5/6)T、 T(6)+(4/6)T、 T(6)+(3/6)T、 T(6)+(2/6)T、 T(6)+(1/6)T、 T(6) と短くなる。
0において、出力信号(内分比制御信号)C0〜C5が
すべて論理0の場合において、制御信号Leftが論理
1のとき(左シフト時)、制御論理回路1207の出力
は論理1となり、フリップフロップ1215のデータ入
力端子Dに供給され、クロックS_CLKの立ち上がり
を受けて、NOR回路1229とインバータ1230の
遅延時間後、出力信号C5は論理1となる。
に入力する制御論理回路1206の出力は論理1とな
り、フリップフロップ1214のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1227とインバータ1280の遅延時間後、
出力信号C4は論理1となる。
に入力する制御論理回路1205の出力は論理1とな
り、フリップフロップ1213のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1225とインバータ1226の遅延時間後、
出力信号C3は論理1となる。
に入力する制御論理回路1204の出力は論理1とな
り、フリップフロップ1212のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1223とインバータ1224の遅延時間後、
出力信号C2は論理1となる。
に入力する制御論理回路1203の出力は論理1とな
り、フリップフロップ1211のデータ入力端子Dに供
給され、クロックS_CLK立ち上がりを受けて、NO
R回路1221とインバータ1222の遅延時間後、出
力信号C1は論理1となる。
に入力する制御論理回路1202の出力は論理1とな
り、フリップフロップ1210のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、出
力信号C0は論理1となる。制御信号C0が論理1のと
き、出力信号C1〜C5はすべて論理1となる。
において、制御信号Rightが論理1のとき(右シフ
ト)、制御論理回路1202の出力は論理0となり、フ
リップフロップ1210のデータ入力端子Dに供給さ
れ、クロックS_CLKの立ち上がりを受けて、出力信
号C0は論理0となる。
する場合)、出力信号C0を端子I6に入力する制御論
理回路1203の出力は論理0となり、フリップフロッ
プ1211のデータ入力端子Dに供給され、クロックS
_CLKの立ち上がりを受けて、NOR回路1221と
インバータ1222の遅延時間後、出力信号C1は論理
0となる。
に入力する制御論理回路1204の出力は論理0とな
り、フリップフロップ1212のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1223とインバータ1224の遅延時間後、
出力信号C2は論理0となる。
に入力する制御論理回路1205の出力は論理0とな
り、フリップフロップ1213のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1225とインバータ1226の遅延時間後、
出力信号C3は論理0となる。
に入力する制御論理回路1206の出力は論理0とな
り、フリップフロップ1214のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1227とインバータ1228の遅延時間後、
出力信号C4は論理0となる。
に入力する制御論理回路1207の出力は論理0とな
り、フリップフロップ1215のデータ入力端子Dに供
給され、クロックS_CLKの立ち上がりを受けて、N
OR回路1229とインバータ1230の遅延時間後、
出力信号C5は論理0となる。
力をそれぞれ端子I4に入力し、保持信号Holdを端
子I3に入力とする回路1202〜1207は、保持信
号Holdが論理1のとき、フリップフロップ1210
〜1215の出力をそれぞれ出力する。
グカウンタではなくバイナリカウンタ105を用いた構
成を示す図である。バイナリカウンタで0〜5までをカ
ウントすると、 "000"、 "001"、 "010"、 "011"、 "100"、 "101"と、カウントアップ/ダウン時、2ビット同時に
変化する場合がある。このため、デコード回路165に
おいて、2ビット同時変化時に、遅延等により発生し得
るノイズ対策のために、デコード回路165の出力S0〜
S5を、ラッチ回路180でリタイミングして、クロック
セレクタ170に選択信号として供給している。
回路160に入力される6ビットの信号の変化時には、
1ビットしか変化せず、図11に示すようなラッチ回路
は不要とされる。
力をデコードして6ビットデータを生成するデコード回
路165は、リングカウンタを用いた回路よりも、回路
規模が増大する。
(図9参照)のフリップフロップ1210〜1215に
供給するクロックS_CLKと、リングカウンタ100
(図6)のフリップフロップに供給するクロックF_C
LKは、例えば入力クロック(基準クロック)から生成
してもよい。フリップフロップ1210〜1215に供
給するクロックS_CLKの立ち上がりのタイミング
は、出力信号C0〜C5の切替えのタイミングが、イン
ターポレータ130に入力されるクロック信号の遷移タ
イミングと重ならないタイミングに設定される。
の実施例で用いられるインターポレータ130(図1参
照)の別の構成の一例を示す図である。図15におい
て、n本の信号C0〜Cn−1は、インターポレータ制
御回路120(図1参照)からインターポレータ130
に供給される内分比制御信号であり、またn本のCB0
〜CBn−1は、内分比制御信号C0〜Cn−1の相補
信号である(なお、C0〜Cn−1、CB0〜CBn−
1は、図1のC/CBに対応する)。図15を参照する
と、このインターポレータは、高位側電源VDDにソー
スが共通に接続され、インターポレータの第2の入力端
子からの入力信号IN2をインバータINV102で反
転した信号をゲートに共通に入力するn個のPチャネル
MOSトランジスタMP101〜MP10nと、Pチャ
ネルMOSトランジスタMP101〜MP10nのドレ
インにソースが接続され、内分比制御信号(相補信号)
CB0〜CBn−1をそれぞれゲートに入力し、ドレイ
ンが内部ノード(「共通ノード」ともいう)N101に
接続されているn個のPチャネルMOSトランジスタM
P111〜MP11nと、内部ノードN101にドレイ
ンが共通に接続され、内分比制御信号(相補信号)CB
0〜CBn−1をそれぞれゲートに入力するn個のNチ
ャネルMOSトランジスタMN111〜MN11nと、
NチャネルMOSトランジスタMN111〜MN11n
のソースにドレインがそれぞれ接続され、インターポレ
ータの第1の入力端子からの入力信号IN1をインバー
タINV101で反転した信号をゲートに共通に入力
し、ソースが低位側電源VSSに共通に接続されている
n個のNチャネルMOSトランジスタMN101〜MN
10nと、を備えている。
電源VDDにソースが共通に接続され、入力信号IN1
をインバータINV101で反転した信号をゲートに共
通に入力するn個のPチャネルMOSトランジスタMP
201〜MP20nと、PチャネルMOSトランジスタ
MP201〜MP20nのドレインにソースが接続さ
れ、内分比制御信号CB〜Cn−1をそれぞれゲートに
入力し、ドレインが内部ノード(「共通ノード」ともい
う)N101に接続されているn個のPチャネルMOS
トランジスタMP211〜MP21nと、内部ノードN
101にドレインが共通に接続され、内分比制御信号C
0〜Cn−1をそれぞれゲートに入力するn個のNチャ
ネルMOSトランジスタMN211〜MN21nと、N
チャネルMOSトランジスタMN211〜MN21nの
ソースにドレインがそれぞれ接続され、入力信号IN2
をインバータINV102で反転した信号をゲートに共
通に入力し、ソースが低位側電源VSSに共通接続され
ているn個のNチャネルMOSトランジスタMN201
〜MN20nと、を備えている。共通ノードN101
は、バッファBUF101の入力端に接続され、バッフ
ァBUF101の出力端は出力端子VOUTに接続され、
出力端子VOUTから、インターポレータの出力信号が出
力される。
て共通ノードN101)と低位側電源VSS間には、容
量とスイッチの並列回路からなる容量・スイッチC10
1を備えている。この容量・スイッチC101は、図1
3に示したように、NチャネルMOSトランジスタより
なるスイッチ素子と容量の直列回路(MN11とCAP
11、MN12とCAP12、MN13とCAP13、
MN14とCAP14、MN15とCAP15)が並列
に接続されており、NチャネルMOSトランジスタMN
11〜MN15のゲートに接続される周期制御信号の論
理値にて、NチャネルMOSトランジスタMN11〜M
N15がオン、オフされ、内部ノードN31に付加する
容量が決められる。容量・スイッチC101として固定
容量を用いてもよいことは勿論である。
作について説明する。インターポレータに入力される2
つの入力信号IN1、IN2がHighレベルからLo
wレベルに遷移するとき、NチャネルMOSトランジス
タ側がインターポレータとして動作する。以下では、単
に、説明の都合で、入力信号IN2が入力信号IN1よ
りも先に立ち上がり遷移、立ち下がり遷移するものとす
るが、入力信号IN1の方が先に遷移する場合も、前述
したように、内分比制御信号C0〜Cn−1、CB0〜
CBn−1の設定を入れ替えるだけで同様に動作する。
ghレベルに設定されている信号の数を(n−K)個
(K≦n)とすると、内分比制御信号(相補信号)CB
0〜CBn−1のうちK個がHighレベルとされる。
ゲートに内分比制御信号C0〜Cn−1が接続されるn
個のNチャネルMOSトランジスタMN211〜21n
のうち、(n−K)個のMOSトランジスタのゲートが
Highレベルとされる。またゲートに内分比制御信号
CB0〜CBn−1が接続されるn個のNチャネルMO
SトランジスタMN111〜11nのうちK個のMOS
トランジスタのゲートがHighレベルとされる。入力
信号IN2と入力信号IN1の立ち下がりの時間差をT
fとする。
ghレベルに設定されている信号の数を(n−K)個が
Highレベルであるため、入力信号IN2がHigh
レベルからLowレベルとなると、入力信号IN2の反
転信号をゲートに入力するn個のNチャネルMOSトラ
ンジスタMN201〜20nのうち(n−K)個がオン
し、このとき、一つのNチャネルMOSトランジスタの
ドレイン電流をIとすると、電流値(n−K)×Iで、
共通ノードN101に接続される容量(C101の容
量)の蓄積電荷を放電する。つづいて、時間差Tf後
に、入力信号IN1がHighレベルからLowレベル
となると、相補信号CB0〜CBn−1のうちK個がH
ighレベルとされているため、入力信号IN1の反転
信号をゲートに入力とするNチャネルMOSトランジス
タMN101〜10nのうちK個がオンし、電流K×I
で共通ノードN101に接続される容量(C101の容
量)の蓄積電荷を放電する。
とするバッファBUF101の出力を反転させるため
に、放電すべき電荷をCV(ただし、Cは容量・スイッ
チC101の容量値)とすると、入力信号IN2がHi
ghレベルからLowレベルに遷移したとき、(n−
K)個のトランジスタMN201〜MN20n−Kを介
して電流値Iで時間Tf放電したときの、容量(C10
1の容量)の残留する電荷は、CV−(n−K)×I×
Tfであり、つづいて、電流K×Iで放電するため、入
力信号IN2がHighレベルからLowレベルに遷移
してから、出力端子OUTの出力信号がHighレベル
からLowレベルに反転する遅延時間(伝搬遅延時間)
は、 (CV−(n−K)×I×Tf)/(K×I) で与えられる。なお、図15に示したインターポレータ
を、入力信号IN1、IN2の立ち下がりで、出力端子
OUTの出力信号が立ち上がる論理とする場合、バッフ
ァBUF101は、一段のインバータ(反転回路)で構
成される。
ベルからHighレベルに遷移するとき、PチャネルM
OSトランジスタ側がインターポレータとして動作す
る。相補信号CB0〜CBn−1のうちK個がHigh
レベルとされ、(n−K)個はLowレベルであるた
め、PチャネルMOSトランジスタMP111〜MP1
1 nのうち(n−K)個がオンに設定される。内分比制
御信号C0〜Cn−1のうち(n−K)個がHighレ
ベルとされ、K個はLowレベルであるため、Pチャネ
ルMOSトランジスタMP211〜MP21nのうちK
個がオンに設定される。入力信号IN2、IN1の立ち
上がりの時間差をTrとする。
hレベルとなると、入力信号IN2の反転信号をゲート
に入力とする、PチャネルMOSトランジスタMP10
1〜MP10nのうち(n−K)個のPチャネルMOS
トランジスタMP10がオンし、電流(n−K)×Iで
共通ノードN101の電荷を充電する。時間(位相差)
Tr後に、入力信号IN1がLowレベルからHigh
レベルとなると、入力信号IN1の反転信号をゲートに
共通入力するPチャネルMOSトランジスタMP201
〜MP20nのうちK個がオンし、電流K×Iで共通ノ
ードN101を充電する。共通ノードN101の電位を
入力とするバッファBUF101の出力を反転させるた
めの電荷をCVTHとすると、入力信号IN2がLowレ
ベルからHighレベルに遷移したとき、PチャネルM
OSトランジスタMP201〜20nの(n−K)個を
介して電流値Iで時間Tr充電したときの電荷は(n−
K)×I×Trであり、つづいて電流K×Iで充電する
ため、入力信号IN2がLowレベルからHighレベ
ルに遷移してから出力信号がLowレベルからHigh
レベルに反転する遅延時間(伝搬遅延時間)は、(CV
TH−(n−K)×I×Tr)/K×Iで与えられる。
号がLowレベルからHighレベルに遷移するとき、
PチャネルMOSトランジスタ側が動作し、Highレ
ベルからLowレベルに遷移するときは、NチャネルM
OSトランジスタ側が動作する構成とされ、入力信号の
遷移における、電源VDDからグランド(VSS)側へ
流れる貫通電流を抑制している。
ータは、入力信号の立ち上がりと立ち下がりの両エッジ
(ダブルエッジ)のそれぞれについて位相差(遷移エッ
ジのタイミング差)を内分した時間で規定される遅延時
間で遷移する信号を出力する。すなわち、図15に示し
たインターポレータは、入力信号IN1、IN2の立ち
上がりの時間差を内分した時間で規定される遅延時間で
立ち上がる出力信号、入力信号IN1、IN2の立ち下
がりの時間差を内分した時間で規定される遅延時間で立
ち下がる出力信号を出力する。なお、アプリケーション
の論理に応じて、入力信号IN1、IN2をインバータ
で反転せず、そのまま、各トランジスタのゲートに入力
する構成としてもよい。この場合、入力信号IN1、I
N2の立ち上がりでNMOSがオンし、入力信号IN
1、IN2の立ち下がりでPMOS側がオンする。
を一つ備えた構成について説明したが、アプリケーショ
ンによっては、複数のインターポレータを並列配置し、
クロックセレクタ170で、複数組のクロック信号対を
選択して、複数のインターポレータに供給してもよい
し、複数のインターポレータをトリー構成とし、位相の
微調整を行う構成としてもよい。また位相比較回路11
0から出力される位相比較結果信号を、ディジタルフィ
ルタ等のフィルタ回路で平滑化(時間平均)したもの
を、インターポレータ制御回路、アップ・ダウン信号制
御回路に供給する構成としてもよい。
集積回路装置において、内部回路に供給するクロック
(内部クロック)を生成するクロック制御回路に用いて
好適とされる。さらに、本発明によれば、M刻みのイン
ターポレータにより、例えばナノ秒を下回る分解能(1
00ピコあるいは10ピコ秒等のサブナノセカンドオー
ダー)でクロックの遷移タイミングを調整することがで
き、クロックデータリカバリ回路、電子機器のクロック
を供給するクロック発生回路、あるいは、LSIテスタ
等のクロック生成器等に用いても好適とされる。
が、本発明は、上記実施例の構成にのみ限定されるもの
でなく、特許請求の範囲の各請求項の発明の範囲内で当
業者であればなし得るであろう各種変形、修正を含むこ
とは勿論である。
クロック対を選択するための信号を生成する回路とし
て、リングカウンタの出力とその反転出力をデコードす
る回路構成としたことにより、クロック制御回路の回路
規模を縮減しており、集積化に好適とされる。
力とその反転信号のパタンを用いることにより、カウン
タの出力の変化時に一つのビットしか変化せず、ノイズ
等の対策が不要とされ、高信頼性を図るとともに、回路
規模を縮減する、という効果を奏する。そして、本発明
によれば、想定外のパタンを救済する回路を備えたこと
により、位相調整動作を確実に行うことができる。
の内分比を制御するインターポレータ制御回路のシフト
レジスタをドミノ方式で構成しており、所定の信号パタ
ンの出力を保証している。
タ制御回路の出力のうち最上位ビットの出力が論理0の
場合、すべての出力が論理0、最下位ビットの出力が論
理1の場合、すべての出力が論理1であり、これらの信
号から、内分比の下限、上限を判別しており、かかる簡
易な構成により、クロックの切替えをゲート制御するた
めの制御信号を生成することができ、回路規模の縮減に
貢献する。
示す図である。
多相クロックの波形を示す図である。
ング動作を示す図である。
を説明するための真理値表である。
の一例を示す図である。
成の一例を示す図である。
済回路の構成の一例を示す図である。(b)はフラグ生
成回路の構成の一例を示す図である。
の一例を示す図である。
御回路の構成の一例を示す図である。
制御回路から出力される制御信号のパタンの一例を示す
図である。
ック制御回路の構成を示す図である。
の構成の一例を示す図である。
の構成の一例を示す図である。
たクロック制御回路の構成の一例を示す図である。
成の一例を示す図である。
図である。
5から58 否定論理積(NAND)回路 40 一致検出回路(排他的否定論理和回路) 50 想定外救済回路 100 3ビットリングカウンタ 105 バイナリカウンタ 110 位相比較回路 120 インターポレータ制御回路 130 インターポレータ 140 アップ、ダウン信号制御回路 150 想定外救済及びフラグ生成回路 160、165 デコード回路 170 クロックセレクタ 171〜176 トライステートバッファ 180 ラッチ 200 制御回路 210 多相クロック生成回路 1201 制御信号発生回路 1202〜1207 制御論理回路 1210〜1215 フリップフロップ 1221、1223、1225、1227、1229、
1231 NOR 1222、1224、1226、1228、1230、
1232 インバータ 1510 PLL 1520 スイッチ 1530 アナログインターポレータ 1540 制御回路
Claims (18)
- 【請求項1】カウント方向がアップとダウンに切り替え
自在とされ、カウント値として2N通りのパタンのNビ
ットの信号を出力するとともに、前記Nビットの信号の
各ビットを反転してなるNビットの反転信号を出力する
リングカウンタと、 前記リングカウンタから出力される前記Nビットの信号
と前記Nビットの反転信号とからなる2Nビットの信号
を入力し、前記2Nビットの信号に対して、1ビットを
反転することで、前記2Nビットの信号の両端の2Nビ
ット目と1ビット目とが互いに相隣るものとして、前記
2Nビットのうちの少なくとも相隣る2つのビットが第
1の値とされ、残りのビットが第2の値とされるデコー
ド信号を出力するデコード回路と、 互いに位相がずれている複数のクロック信号を入力し、
前記デコード回路から出力される前記デコード信号をク
ロック選択制御信号として入力し、前記複数のクロック
信号の中から選択されたクロック信号対を出力するクロ
ックセレクタと、 前記クロックセレクタから出力されるクロック信号対
を、第1及び第2の入力端子より入力し、入力される内
分比制御信号で設定される内分比にて、前記クロック信
号対の位相差を内分した時間に対応した遅延時間のクロ
ック信号を出力端子より出力する少なくとも一つのイン
ターポレータと、 前記インターポレータから出力されるクロック信号と基
準クロックとの位相を比較する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号を入
力し、前記位相比較結果信号と、前記インターポレータ
の前記第1及び第2の入力端子に入力されるクロック信
号対の位相の順・逆の関係とに基づき、シフト方向が可
変されるシフトレジスタよりなり、前記インターポレー
タにおける内分比を設定する前記内分比制御信号を、前
記インターポレータに対して供給するインターポレータ
制御回路と、 を備えている、ことを特徴とするクロック制御回路。 - 【請求項2】入力されるアップ信号とダウン信号とに基
づき、カウント方向を切り替え、カウント値として2N
通りのパタンのNビットの信号を出力するとともに、前
記Nビットの信号の各ビットを反転したNビットの反転
信号を出力するリングカウンタと、 前記リングカウンタから出力される前記Nビットの信号
と前記Nビットの反転信号とからなる2Nビットの信号
を入力して想定外のパタンであるかチェックし、前記想
定外のパタンを検出した時、これを許容されているパタ
ンに置き換えて出力する想定外救済回路と、 前記リングカウンタから出力される前記2Nビットの信
号のパタンに応じて、第1の論理値又は第2の論理値を
とるフラグ信号を生成するフラグ生成回路と、 前記想定外救済回路からの出力信号を入力し、2Nビッ
トの信号の両端の2Nビット目と1ビット目とが互いに
相隣るものとして、前記2Nビットのうちの少なくとも
相隣る2つのビットが第1の値とされ、残りのビットが
第2の値とされる、デコード信号を出力するデコード回
路と、 互いに等間隔の位相差の2N個のクロック信号を入力
し、前記デコード回路から出力される2Nビットの前記
デコード信号をクロック選択制御信号として入力し、前
記2N個のクロック信号のうち、選択されたクロック信
号対を出力するクロックセレクタと、 前記クロックセレクタから出力されるクロック信号対
を、第1及び第2の入力端子より入力し、前記クロック
信号対の位相差を、入力される内分比制御信号で設定さ
れる内分比で内分した時間に対応した遅延時間のクロッ
ク信号を出力端子より出力する、少なくとも一つのイン
ターポレータと、 前記インターポレータから出力されるクロック信号と基
準クロックの位相を比較する位相比較回路と、 前記位相比較回路から出力される位相比較結果信号と、
前記フラグ生成回路から出力される前記フラグ信号とを
入力し、これらの信号の値に基づき、シフト方向が可変
されるシフトレジスタよりなり、前記インターポレータ
における内分比を設定する前記内分比制御信号を、前記
インターポレータに対して供給するインターポレータ制
御回路と、 を備えている、ことを特徴とするクロック制御回路。 - 【請求項3】前記インターポレータ制御回路は、それぞ
れが、前記内分比制御信号を出力する複数の単位回路を
有し、前記複数の単位回路のうち一の単位回路の出力が
他の単位回路の出力として伝搬する、構成とされてい
る、ことを特徴とする請求項1又は2記載のクロック制
御回路。 - 【請求項4】前記インターポレータ制御回路は、それぞ
れが、前記内分比制御信号を出力する複数の単位回路を
有し、 前記複数の単位回路は、それぞれフリップフロップを備
え、前記複数のフリップフロップが前記シフトレジスタ
を構成し、 一つの前記単位回路の出力は、次段の前記単位回路に伝
搬される構成とされ、一つの前記単位回路から伝搬され
た信号と次段の前記単位回路のフリップフロップの出力
との論理和演算結果が、次段の前記単位回路の出力信号
として、出力される、ことを特徴とする請求項1又は2
記載のクロック制御回路。 - 【請求項5】前記インターポレータ制御回路において、
前記インターポレータの内分比がその上限値又は下限値
(「端部」という)に達した場合、端部であることを示
すフラグ信号をアクティブ状態として出力する回路を備
えている、ことを特徴とする請求項1又は2記載のクロ
ック制御回路。 - 【請求項6】前記インターポレータ制御回路から出力さ
れる、前記端部であることを示すフラグ信号がアクティ
ブ状態のとき、前記位相比較回路から出力される位相比
較結果信号に基づき、前記リングカウンタに供給するア
ップ信号、及びダウン信号を生成するアップ・ダウン制
御回路を備えている、ことを特徴とする請求項5記載の
クロック制御回路。 - 【請求項7】前記リングカウンタが、N段のフリップフ
ロップと、 前記N段のフリップフロップのそれぞれに対して設けら
れ、前記各フリップフロップへの入力信号を供給するN
個の論理回路と、 を備え、 前記各論理回路は、アップ、ダウン、及び保持をそれぞ
れ指示するアップ信号、ダウン信号、及び保持信号と、
前記N段のフリップフロップの各出力信号と、を入力
し、アップカウントの場合、N段目のフリップフロップ
の出力の反転信号が1段目のフリップフロップに対応す
る論理回路を介して前記1段目のフリップフロップに帰
還入力され、クロックによるシフト動作時、前記各論理
回路を介して、前段のフリップフロップの出力の状態が
後段のフリップフロップの入力に伝搬され、 ダウンカウントの場合、1段目のフリップフロップの出
力の反転信号がN段目のフリップフロップに対応する論
理回路を介して前記N段目のフリップフロップに帰還入
力され、クロックによるシフト動作時、後段のフリップ
フロップの出力の状態が前段のフリップフロップの入力
に伝搬され、 保持状態の場合、前記各論理回路に対応するフリップフ
ロップの出力信号を前記各論理回路に対応するフリップ
フロップの入力に供給する、 制御を行う、ことを特徴とする請求項1又は2記載のク
ロック制御回路。 - 【請求項8】前記デコード回路が、前記Nビットの信号
と前記Nビットの各ビットを反転したNビットの反転信
号よりなる2Nビット幅の信号のうち、第Iビットと第
I+1ビット(ただし、Iは、1、2、〜N、なおIが
2Nの場合、2N+1は1となる)の信号をそれぞれ入
力とする2N個の論理積回路で構成される、ことを特徴
とする請求項1又は2記載のクロック制御回路。 - 【請求項9】前記インターポレータ制御回路が、複数段
(M段)のフリップフロップと、 前記位相比較回路から出力される位相比較結果信号をな
すアップ信号及びダウン信号と、前記フラグ生成回路か
ら出力される前記フラグ信号の値に基づき、左シフト、
右シフト、及び保持の信号を生成する制御信号生成回路
と、 M個の制御論理回路と、 を少なくとも備え、 1段目とM段目の両端を除くM−2個の前記各制御論理
回路は、前記制御信号生成回路から出力される左シフ
ト、右シフト、及び保持の信号を入力し、Mビットの出
力信号のうち、前記各制御論理回路に対応する出力信号
と、前記出力信号に相隣る二つの出力信号とを入力し、
入力した前記各出力信号の値と、シフト方向とに応じて
出力論理値を決定して対応する段のフリップフロップの
データ入力端子に供給し、 1段目とM段目の前記制御論理回路は、前記制御信号生
成回路から出力される左シフト、右シフト、及び保持の
信号を入力し、端部の前記制御論理回路に対応する出力
信号と、前記出力信号に相隣る一つの出力信号と、固定
電位とを入力し、これらの出力信号と、シフト方向に応
じて出力論理値を決定して対応する段のフリップフロッ
プのデータ入力端子に供給し、 1段目を除く各段のフリップフロップの出力には、論理
和回路がそれぞれ設けられており、 前記各論理和回路には、対応する段の前段の出力信号
と、対応する段の前記フリップフロップの出力とが入力
され、 1段目のフリップフロップの出力信号、及び、2段目以
降の各段に対応する前記各論理和回路の出力信号が、M
ビットの前記内分比制御信号として、出力される、こと
を特徴とする請求項1又は2記載のクロック制御回路。 - 【請求項10】前記インターポレータ制御回路が、Mビ
ットの前記内分比制御信号のうち、1ビット目とMビッ
ト目の前記内分比制御信号の値に基づき、前記インター
ポレータの内分比がその上限値又は下限値(「端部」と
いう)に達したことを示す端部フラグ信号を生成する回
路を備えている、ことを特徴とする請求項9記載のクロ
ック制御回路。 - 【請求項11】前記インターポレータが、前記第1及び
第2の入力端子からそれぞれ入力される第1及び第2の
入力信号の所定の論理演算結果を出力する論理回路と、 第1の電源と内部ノード間に接続され、前記論理回路の
出力信号を制御端子に入力とする第1のスイッチ素子
と、 前記内部ノードに入力端が接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に、出力論理
値を反転させるバッファ回路と、 を備え、 前記内部ノードと第2の電源間には、第1の定電流源
と、前記第1の入力信号でオン・オフ制御される第2の
スイッチ素子と、前記インターポレータ制御回路からの
内分比制御信号でオン及びオフ制御される第3のスイッ
チ素子と、からなる直列回路が、複数個、並列に接続さ
れ、 前記内部ノードと前記第2の電源間には、第2の定電流
源と、前記第2の入力信号でオン及びオフ制御される第
4のスイッチ素子と、前記インターポレータ制御回路か
らの内分比制御信号の相補信号でオン及びオフ制御され
る第5のスイッチ素子と、からなる直列回路が、複数
個、並列に接続されている、ことを特徴とする請求項1
又は2記載のクロック制御回路。 - 【請求項12】前記インターポレータにおいて、前記第
1のスイッチ素子が、第1導電型のトランジスタよりな
り、 前記第2乃至第5のスイッチ素子が、第2導電型のトラ
ンジスタよりなる、ことを特徴とする請求項11記載の
クロック制御回路。 - 【請求項13】前記インターポレータにおいて、前記第
2のスイッチ素子、前記第3のスイッチ素子、前記第4
のスイッチ素子、及び、前記第5のスイッチ素子がいず
れも少なくとも所定個数(M個)よりなり、 前記第3のスイッチ素子群に供給する前記内分比制御信
号により、K個(但しKは0〜M)の前記第3のスイッ
チ素子をオンとし、 前記第5のスイッチ素子群に供給する前記内分比制御信
号の相補信号により、M−K個の前記第5のスイッチ素
子をオンとし、 前記第1の入力信号と前記第2の入力信号間のタイミン
グ差を、前記タイミング差のM分の1を単位として、前
記Kの値で、内分した位相に対応する遅延時間の信号を
出力し、前記Kの値を可変することで内分比が可変され
る、ことを特徴とする請求項11記載のクロック制御回
路。 - 【請求項14】前記インターポレータが、前記第1及び
第2の入力端子からそれぞれ入力される第1及び第2の
入力信号を入力としこれらの信号の論理演算結果を出力
する論理演算回路と、 電源と内部ノード間に接続され、前記論理演算回路の出
力信号をゲート入力とする第1導電型MOSトランジス
タと、 前記内部ノードに入力端が接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に、出力論理
値を反転させる、バッファ回路と、 前記内部ノードと接地間に、前記第1の入力信号をゲー
ト入力とし定電流源で駆動される第2導電型MOSトラ
ンジスタと、前記インターポレータ制御回路からの内分
比制御信号でオン・オフ制御されるスイッチ素子とから
なる直列回路が、複数個、並列に接続され、 前記内部ノードと接地間に、前記第2の入力信号をゲー
ト入力とし定電流源で駆動される第2導電型のMOSト
ランジスタと、前記インターポレータ制御回路からの内
分比制御信号でオン・オフ制御されるスイッチ素子とか
らなる直列回路が、複数個、並列に接続され、 前記内部ノードと接地間には、スイッチ素子と容量とか
らなる直列回路が、複数個、並列に接続され、前記スイ
ッチ素子の制御端子に接続される周期制御信号にて前記
スイッチ素子がオン・オフされ、前記内部ノードに付加
する容量値が可変される、ことを特徴とする請求項11
記載のクロック制御回路。 - 【請求項15】前記インターポレータが、前記第1の入
力端子からの入力信号又はその反転信号がそれぞれの制
御端子に共通に入力され、互いに並列に配置された第1
のスイッチ素子群と、前記内分比制御信号が制御端子に
それぞれ入力され、互いに並列に配置された第2のスイ
ッチ素子群と、を高位側電源と内部ノード間に2段縦積
みし、 前記内分比制御信号が制御端子にそれぞれ入力され、互
いに並列に配置された第4のスイッチ素子群と、前記第
2の入力端子からの入力信号又はその反転信号がそれぞ
れの制御端子に共通に入力され、互いに並列に配置され
た第4のスイッチ素子群と、を前記内部ノードと低位側
電源間に2段縦積みし、 前記第2の入力端子からの入力信号又はその反転信号が
それぞれの制御端子に共通に入力され、互いに並列に配
置された第5のスイッチ素子群と、前記内分比制御信号
の相補信号が制御端子にそれぞれ入力され、互いに並列
に配置された第6のスイッチ素子群と、を前記高位側電
源と前記内部ノード間に2段縦積みし、 前記内分比制御信号の相補信号が制御端子にそれぞれ入
力され、並列に配置された第7のスイッチ素子群と、前
記第2の入力端子からの入力信号又はその反転信号がそ
れぞれの制御端子に共通に入力され、互いに並列に配置
された第8のスイッチ素子群と、を前記内部ノードと前
記低位側電源間に2段縦積みし、 前記内部ノードと前記低位側電源間には容量が接続さ
れ、 前記内部ノードに入力端が接続され、前記内部ノードの
電位としきい値との大小関係が反転した場合に、出力論
理値を反転させるバッファ回路を備えている、ことを特
徴とする請求項1又は2記載のクロック制御回路。 - 【請求項16】前記インターポレータが、高位側電源に
ソースが共通に接続され、前記第1の入力端子から入力
される第1の入力信号をゲートに共通に入力するN個
(ただし、Nは2以上の整数)のPチャネルMOSトラ
ンジスタ(「第1群のPチャネルMOSトランジスタ」
という)と、 前記第1群のPチャネルMOSトランジスタのドレイン
にソースがそれぞれ接続され、前記内分比制御信号をそ
れぞれゲートに入力し、ドレインが内部ノードに共通に
接続されているN個のPチャネルMOSトランジスタ
(「第2群のPチャネルMOSトランジスタ」という)
と、 前記内部ノードにドレインが共通に接続され、前記内分
比制御信号をそれぞれゲートに入力するN個のNチャネ
ルMOSトランジスタ(「第1群のNチャネルMOSト
ランジスタ」という)と、 前記第1群のNチャネルMOSトランジスタのソースに
ドレインがそれぞれ接続され、前記第2の入力端子から
入力される第2の入力信号をゲートに共通に入力し、ソ
ースが低位側電源に共通に接続されているN個のNチャ
ネルMOSトランジスタ(「第2群のNチャネルMOS
トランジスタ」という)と、 前記高位側電源にソースが共通に接続され、前記第2の
入力信号をゲートに共通に入力するN個のPチャネルM
OSトランジスタ(「第3群のPチャネルMOSトラン
ジスタ」という)と、 前記第3群のPチャネルMOSトランジスタのドレイン
にソースがそれぞれ接続され、前記内分比制御信号の相
補信号をそれぞれゲートに入力し、ドレインが内部ノー
ドに接続されているN個のPチャネルMOSトランジス
タ(「第4群のPチャネルMOSトランジスタ」とい
う)と、 前記内部ノードにドレインが共通に接続され、内分比制
御信号の相補信号をそれぞれゲートに入力するN個のN
チャネルMOSトランジスタ(「第3群のNチャネルM
OSトランジスタ」という)と、 前記第3群のNチャネルMOSトランジスタのソースに
ドレインがそれぞれ接続され、前記第1の入力信号をゲ
ートに共通に入力し、ソースが低位側電源に共通に接続
されているN個のNチャネルMOSトランジスタ(「第
4群のNチャネルMOSトランジスタ」という)と、 を少なくとも備え、 前記内部ノードに接続される容量は、前記第1乃至第4
群のPチャネルMOSトランジスタを介して充電され、
前記第1乃至第4群のNチャネルMOSトランジスタを
介して放電され、 前記内部ノードに入力端が接続された、正転又は反転型
のバッファ回路を備え、前記バッファ回路の出力端子か
ら前記インターポレータの出力信号が出力される、こと
を特徴とする請求項1又は2記載のクロック制御回路。 - 【請求項17】前記内部ノードと前記低電位電源間に
は、スイッチ素子と容量とからなる直列回路が、複数
個、並列に接続されてなる容量・スイッチ回路を備え、
前記容量・スイッチ回路の前記スイッチ素子の制御端子
に接続される周期制御信号にて前記スイッチ素子がオン
及びオフされ、前記内部ノードに付加する容量値が可変
される、ことを特徴とする請求項15又は16記載のク
ロック制御回路。 - 【請求項18】前記第1及び第2の入力端子からそれぞ
れ入力される前記第1及び第2の入力信号を反転する第
1、及び第2のインバータを備え、 前記第1のインバータの出力端が、前記第1群のPチャ
ネルMOSトランジスタのゲートに共通に接続されると
ともに、前記第4群のNチャネルMOSトランジスタの
ゲートに共通に接続され、 前記第2のインバータの出力端が、前記第3群のPチャ
ネルMOSトランジスタのゲートに共通に接続されると
ともに、前記第2群のNチャネルMOSトランジスタの
ゲートに共通に接続されている、ことを特徴とする請求
項16記載のクロック制御回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001154932A JP4544780B2 (ja) | 2001-05-24 | 2001-05-24 | クロック制御回路 |
US10/146,827 US6583655B2 (en) | 2001-05-24 | 2002-05-16 | Clock control circuit |
TW091110629A TW541799B (en) | 2001-05-24 | 2002-05-21 | Clock-control circuit |
KR10-2002-0028633A KR100471014B1 (ko) | 2001-05-24 | 2002-05-23 | 클록 제어회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001154932A JP4544780B2 (ja) | 2001-05-24 | 2001-05-24 | クロック制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002353808A true JP2002353808A (ja) | 2002-12-06 |
JP4544780B2 JP4544780B2 (ja) | 2010-09-15 |
Family
ID=18999194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001154932A Expired - Fee Related JP4544780B2 (ja) | 2001-05-24 | 2001-05-24 | クロック制御回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6583655B2 (ja) |
JP (1) | JP4544780B2 (ja) |
KR (1) | KR100471014B1 (ja) |
TW (1) | TW541799B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005015742A1 (ja) * | 2003-08-08 | 2005-02-17 | Rohm Co., Ltd | クロック入出力装置 |
JP2007251371A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
JP2009118449A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 高集積システムのためのクロックデータ復旧回路及び方法 |
KR100942969B1 (ko) | 2007-09-03 | 2010-02-17 | 주식회사 하이닉스반도체 | 아날로그 지연고정루프 및 이의 동작방법, 클럭 데이터복원회로 및 클럭 데이터 복원방법, 위상고정루프 및 이의동작방법 |
JP2017092517A (ja) * | 2015-11-02 | 2017-05-25 | セイコーエプソン株式会社 | 信号処理回路、半導体集積回路装置、発振器、電子機器、基地局及び信号処理回路の製造方法 |
WO2022210592A1 (ja) * | 2021-03-31 | 2022-10-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路及び電子機器 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002325041A (ja) * | 2001-04-25 | 2002-11-08 | Nec Corp | デコード回路及び符号変換回路と方法 |
US20020177912A1 (en) * | 2001-05-21 | 2002-11-28 | Sobiski Donald J. | Endless operation without reset of a multi-stage control device with stages of finite range |
US7180352B2 (en) * | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
US20040169539A1 (en) * | 2003-02-28 | 2004-09-02 | Gauthier Claude R. | Miller effect compensation technique for DLL phase interpolator design |
TWI227075B (en) * | 2003-04-04 | 2005-01-21 | Realtek Semiconductor Corp | Clock adjusting device at the receiving end of communication system and method thereof |
US20040222832A1 (en) * | 2003-05-09 | 2004-11-11 | Chaiyuth Chansungsan | Interpolator circuit |
US7197189B2 (en) | 2003-05-15 | 2007-03-27 | Hewlett-Packard Development Company, L.P. | System and method having removable storage medium with data compression |
JP2005004451A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | スペクトラム拡散クロック発生装置 |
US7323917B2 (en) | 2003-09-15 | 2008-01-29 | Texas Instruments Incorporated | Method and apparatus for synthesizing a clock signal having a frequency near the frequency of a source clock signal |
US6970029B2 (en) * | 2003-12-30 | 2005-11-29 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
US7116147B2 (en) * | 2004-10-18 | 2006-10-03 | Freescale Semiconductor, Inc. | Circuit and method for interpolative delay |
US7583459B1 (en) | 2004-11-18 | 2009-09-01 | Marvell International Ltd. | Method and apparatus for write precompensation in a magnetic recording system |
KR100741978B1 (ko) * | 2005-09-16 | 2007-07-23 | 삼성에스디아이 주식회사 | 클럭신호 발생장치 및 이를 포함하는 유기 전계발광표시장치 |
US7379382B2 (en) | 2005-10-28 | 2008-05-27 | Micron Technology, Inc. | System and method for controlling timing of output signals |
JP4972948B2 (ja) * | 2006-02-14 | 2012-07-11 | 富士通株式会社 | バックボード伝送方法、バックボード伝送装置及び基板ユニット |
JP2007265327A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 電子装置のクロック発生回路の検査方法及び電子装置 |
KR100757933B1 (ko) * | 2006-07-20 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 내부 전압 생성 장치 및 방법 |
US7587020B2 (en) * | 2007-04-25 | 2009-09-08 | International Business Machines Corporation | High performance, low power, dynamically latched up/down counter |
US7861105B2 (en) * | 2007-06-25 | 2010-12-28 | Analogix Semiconductor, Inc. | Clock data recovery (CDR) system using interpolator and timing loop module |
US7728636B2 (en) * | 2007-08-14 | 2010-06-01 | Qimonda Ag | Clock signal synchronizing device with inherent duty-cycle correction capability |
KR20090045495A (ko) | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 클럭 조절회로 및 이를 포함하는 데이터 정렬회로 |
JP2010219620A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 半導体集積回路 |
JP5573628B2 (ja) * | 2010-11-22 | 2014-08-20 | 富士通株式会社 | 位相差検出方法、位相制御方法、位相差検出回路、位相制御回路及び無線電力伝送装置 |
TWI406504B (zh) * | 2010-12-30 | 2013-08-21 | Sunplus Technology Co Ltd | 利用過取樣的資料回復裝置及其方法 |
TWI436219B (zh) * | 2011-04-19 | 2014-05-01 | Raydium Semiconductor Corp | 串列資料流的取樣時脈選擇模組 |
EP2704339B1 (en) * | 2012-09-04 | 2017-11-22 | OCT Circuit Technologies International Limited | Built-in self-test technique for detection of imperfectly connected antenna in OFDM transceivers |
US8598929B1 (en) * | 2012-10-31 | 2013-12-03 | Intel Mobile Communications GmbH | Bitwidth reduction in loop filters used for digital PLLS |
US10483956B2 (en) * | 2017-07-20 | 2019-11-19 | Rohm Co., Ltd. | Phase interpolator, timing generator, and semiconductor integrated circuit |
CN109120257B (zh) * | 2018-08-03 | 2020-06-12 | 中国电子科技集团公司第二十四研究所 | 一种低抖动分频时钟电路 |
CN112291120B (zh) * | 2020-12-29 | 2021-06-15 | 苏州裕太微电子有限公司 | 一种延时线结构及其时延抖动的校正方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH114145A (ja) * | 1997-06-13 | 1999-01-06 | Nec Corp | クロック信号制御方法及びその装置 |
JP2001056723A (ja) * | 1999-08-19 | 2001-02-27 | Fujitsu Ltd | 半導体集積回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63200221A (ja) * | 1987-02-17 | 1988-08-18 | Fujitsu Ltd | クロツクパルス自動調整回路 |
US5485490A (en) * | 1992-05-28 | 1996-01-16 | Rambus, Inc. | Method and circuitry for clock synchronization |
US6263422B1 (en) * | 1992-06-30 | 2001-07-17 | Discovision Associates | Pipeline processing machine with interactive stages operable in response to tokens and system and methods relating thereto |
JP3003826B2 (ja) * | 1992-12-11 | 2000-01-31 | 三菱電機株式会社 | クロック再生回路 |
US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
US6002279A (en) * | 1997-10-24 | 1999-12-14 | G2 Networks, Inc. | Clock recovery circuit |
US6066980A (en) * | 1998-04-07 | 2000-05-23 | Lsi Logic Corporation | Near Nyquist rate variable rate receiver |
GB2362045B (en) * | 2000-02-23 | 2004-05-05 | Phoenix Vlsi Consultants Ltd | Analogue-Controlled phase interpolator |
JP3495311B2 (ja) * | 2000-03-24 | 2004-02-09 | Necエレクトロニクス株式会社 | クロック制御回路 |
-
2001
- 2001-05-24 JP JP2001154932A patent/JP4544780B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-16 US US10/146,827 patent/US6583655B2/en not_active Expired - Fee Related
- 2002-05-21 TW TW091110629A patent/TW541799B/zh not_active IP Right Cessation
- 2002-05-23 KR KR10-2002-0028633A patent/KR100471014B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH114145A (ja) * | 1997-06-13 | 1999-01-06 | Nec Corp | クロック信号制御方法及びその装置 |
JP2001056723A (ja) * | 1999-08-19 | 2001-02-27 | Fujitsu Ltd | 半導体集積回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005015742A1 (ja) * | 2003-08-08 | 2005-02-17 | Rohm Co., Ltd | クロック入出力装置 |
JP2007251371A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置 |
KR100942969B1 (ko) | 2007-09-03 | 2010-02-17 | 주식회사 하이닉스반도체 | 아날로그 지연고정루프 및 이의 동작방법, 클럭 데이터복원회로 및 클럭 데이터 복원방법, 위상고정루프 및 이의동작방법 |
JP2009118449A (ja) * | 2007-11-02 | 2009-05-28 | Hynix Semiconductor Inc | 高集積システムのためのクロックデータ復旧回路及び方法 |
JP2017092517A (ja) * | 2015-11-02 | 2017-05-25 | セイコーエプソン株式会社 | 信号処理回路、半導体集積回路装置、発振器、電子機器、基地局及び信号処理回路の製造方法 |
WO2022210592A1 (ja) * | 2021-03-31 | 2022-10-06 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US6583655B2 (en) | 2003-06-24 |
US20030038659A1 (en) | 2003-02-27 |
JP4544780B2 (ja) | 2010-09-15 |
KR100471014B1 (ko) | 2005-03-08 |
KR20020090319A (ko) | 2002-12-02 |
TW541799B (en) | 2003-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4544780B2 (ja) | クロック制御回路 | |
JP3495311B2 (ja) | クロック制御回路 | |
JP3450293B2 (ja) | クロック制御回路及びクロック制御方法 | |
JP3636657B2 (ja) | クロックアンドデータリカバリ回路とそのクロック制御方法 | |
JP3647364B2 (ja) | クロック制御方法及び回路 | |
JP3802447B2 (ja) | クロックアンドデータリカバリ回路とそのクロック制御方法 | |
JP4562300B2 (ja) | クロック制御方法及び回路 | |
US6750692B2 (en) | Circuit and method for generating internal clock signal | |
JP3415444B2 (ja) | クロック制御方法および回路 | |
EP2296278A2 (en) | System with dual rail regulated locked loop | |
JPH077397A (ja) | 非反転タップを有するcmosマルチタップディジタル遅延ライン | |
JP6439367B2 (ja) | 遅延回路,遅延回路を有する位相同期回路,及び位相同期回路を有するプロセッサ | |
JP2005051673A (ja) | 遅延回路と遅延同期ループ装置 | |
JP2002014743A (ja) | クロック制御回路および方法 | |
US11770116B1 (en) | Duty cycle correction for high-speed clock signals | |
US7642868B2 (en) | Wide range interpolative voltage controlled oscillator | |
JPH10126224A (ja) | 電圧制御発振回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080312 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100629 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |