JPH11354750A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11354750A JPH11354750A JP10164811A JP16481198A JPH11354750A JP H11354750 A JPH11354750 A JP H11354750A JP 10164811 A JP10164811 A JP 10164811A JP 16481198 A JP16481198 A JP 16481198A JP H11354750 A JPH11354750 A JP H11354750A
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Abstract
(57)【要約】
【課題】 高密度記憶のＤＲＡＭ及び優れたアナログ特
性と高耐圧をもつロジックデバイス系のアナログ容量素
子の１チップ混載を実現する。 【解決手段】 シリコン基板100 に形成したＤＲＡＭの
スイッチング素子とロジックデバイス系のロジック素子
との上にＢＰＳＧ膜111,122 を形成し、ＢＰＳＧ膜122
上にストレージノード132 とアナログ容量素子の下部電
極133 を分離して形成し、ストレージノード上及び下部
電極上にＳｉＮ膜134 を形成し、下部電極に位置対応す
るＳｉＮ膜134 を除去し、ストレージノード上のＳｉＮ
膜134 及び除去により露出した下部電極の一部を酸化し
てＤＲＡＭの容量素子の誘電体であるＯＮＯ容量膜140
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体である熱酸化膜141 を形成し、ＯＮＯ容量
膜140 上にメモリーセルプレート142 を形成するととも
に熱酸化膜141 上に上部電極143 を形成する。
性と高耐圧をもつロジックデバイス系のアナログ容量素
子の１チップ混載を実現する。 【解決手段】 シリコン基板100 に形成したＤＲＡＭの
スイッチング素子とロジックデバイス系のロジック素子
との上にＢＰＳＧ膜111,122 を形成し、ＢＰＳＧ膜122
上にストレージノード132 とアナログ容量素子の下部電
極133 を分離して形成し、ストレージノード上及び下部
電極上にＳｉＮ膜134 を形成し、下部電極に位置対応す
るＳｉＮ膜134 を除去し、ストレージノード上のＳｉＮ
膜134 及び除去により露出した下部電極の一部を酸化し
てＤＲＡＭの容量素子の誘電体であるＯＮＯ容量膜140
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体である熱酸化膜141 を形成し、ＯＮＯ容量
膜140 上にメモリーセルプレート142 を形成するととも
に熱酸化膜141 上に上部電極143 を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶保持動作が必
要な随時書き込み読み出し半導体記憶装置（以下、ＤＲ
ＡＭと記載する（Dynamic Random Access Memory））と
半導体ロジックデバイスとを１チップに搭載したＤＲＡ
Ｍ・ロジック混載デバイスとしての半導体装置及びその
製造方法に関するものである。この種の半導体装置の好
適な適用例として１チップマイコンをあげることができ
る。
要な随時書き込み読み出し半導体記憶装置（以下、ＤＲ
ＡＭと記載する（Dynamic Random Access Memory））と
半導体ロジックデバイスとを１チップに搭載したＤＲＡ
Ｍ・ロジック混載デバイスとしての半導体装置及びその
製造方法に関するものである。この種の半導体装置の好
適な適用例として１チップマイコンをあげることができ
る。
【０００２】
【従来の技術】従来の一般的なＤＲＡＭ・ロジック混載
デバイスの製造方法について図１２〜図１５のプロセス
フロー断面図を用いて説明する。
デバイスの製造方法について図１２〜図１５のプロセス
フロー断面図を用いて説明する。
【０００３】まず、図１２に示すように、ｐ型シリコン
基板４００に各々の素子を分離するための厚いフィール
ド酸化膜４０１（３００〜４００ｎｍ程度）を設ける。
シリコン基板４００に、ロジックデバイス系のＮＭＯＳ
トランジスタ４８１が形成されるｐ型導電体のｐウエル
４０２（１×１０17／ｃｍ3 程度）と、ロジックデバイ
ス系のＰＭＯＳトランジスタ４８２が形成されるｎ型導
電体のｎウエル４０３（１×１０17／ｃｍ3 程度）と、
そのｎウエル４０３内にＤＲＡＭの周辺用ＮＭＯＳトラ
ンジスタ４８３及びメモリーセル用ＮＭＯＳトランジス
タ４８４が形成されるｐ型導電体のｐウエル４０４（１
×１０17／ｃｍ3 程度）とを設ける。その後、薄いゲー
ト酸化膜４０５（７〜１２ｎｍ程度）を形成し、次いで
ｎ型不純物（５×１０20／ｃｍ3 程度）をドーピングし
た多結晶シリコン（２００〜３００ｎｍ程度）を堆積
し、所望の箇所にフォトリソグラフィー技術及びエッチ
ング技術を用いてゲート電極４０６を加工形成する。そ
の後、ロジックデバイス系のＮＭＯＳトランジスタ４８
１のソース・ドレインとなるｎ型不純物拡散層４０７、
ロジックデバイス系のＰＭＯＳトランジスタ４８２のソ
ース・ドレインとなるｐ型不純物拡散層４０８、ＤＲＡ
Ｍの周辺用ＮＭＯＳトランジスタ４８３のソース・ドレ
インとなるｎ型不純物拡散層４０９及びＤＲＡＭのメモ
リーセルＮＭＯＳトランジスタ４８４のソース・ドレイ
ンとなるｎ型不純物拡散層４１０を設ける。次に層間絶
縁膜として、ボロン（Ｂ）及びリン（Ｐ）を各々数％含
有しているＳｉＯ2 膜すなわちＢＰＳＧ膜４１１（５０
０ｎｍ程度）をＣＶＤ法（Chemical Vapor Depositio
n）で堆積し、８５０℃程度の熱処理を加えてリフロー
を行い、その表面を平坦化する。
基板４００に各々の素子を分離するための厚いフィール
ド酸化膜４０１（３００〜４００ｎｍ程度）を設ける。
シリコン基板４００に、ロジックデバイス系のＮＭＯＳ
トランジスタ４８１が形成されるｐ型導電体のｐウエル
４０２（１×１０17／ｃｍ3 程度）と、ロジックデバイ
ス系のＰＭＯＳトランジスタ４８２が形成されるｎ型導
電体のｎウエル４０３（１×１０17／ｃｍ3 程度）と、
そのｎウエル４０３内にＤＲＡＭの周辺用ＮＭＯＳトラ
ンジスタ４８３及びメモリーセル用ＮＭＯＳトランジス
タ４８４が形成されるｐ型導電体のｐウエル４０４（１
×１０17／ｃｍ3 程度）とを設ける。その後、薄いゲー
ト酸化膜４０５（７〜１２ｎｍ程度）を形成し、次いで
ｎ型不純物（５×１０20／ｃｍ3 程度）をドーピングし
た多結晶シリコン（２００〜３００ｎｍ程度）を堆積
し、所望の箇所にフォトリソグラフィー技術及びエッチ
ング技術を用いてゲート電極４０６を加工形成する。そ
の後、ロジックデバイス系のＮＭＯＳトランジスタ４８
１のソース・ドレインとなるｎ型不純物拡散層４０７、
ロジックデバイス系のＰＭＯＳトランジスタ４８２のソ
ース・ドレインとなるｐ型不純物拡散層４０８、ＤＲＡ
Ｍの周辺用ＮＭＯＳトランジスタ４８３のソース・ドレ
インとなるｎ型不純物拡散層４０９及びＤＲＡＭのメモ
リーセルＮＭＯＳトランジスタ４８４のソース・ドレイ
ンとなるｎ型不純物拡散層４１０を設ける。次に層間絶
縁膜として、ボロン（Ｂ）及びリン（Ｐ）を各々数％含
有しているＳｉＯ2 膜すなわちＢＰＳＧ膜４１１（５０
０ｎｍ程度）をＣＶＤ法（Chemical Vapor Depositio
n）で堆積し、８５０℃程度の熱処理を加えてリフロー
を行い、その表面を平坦化する。
【０００４】次に、所望の不純物拡散層４０９，４１０
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール４２０をＢＰＳＧ膜４１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール４２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン４２１を形成する。次に層間絶縁膜として、ＢＰＳ
Ｇ膜４２２（５００〜１０００ｎｍ程度）をＣＶＤ法で
堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール４２０をＢＰＳＧ膜４１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール４２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン４２１を形成する。次に層間絶縁膜として、ＢＰＳ
Ｇ膜４２２（５００〜１０００ｎｍ程度）をＣＶＤ法で
堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
【０００５】次に、図１３に示すように、所望の不純物
拡散層４１０とＤＲＡＭのストレージノード４３２を接
続するためのコンタクトホール４３０をＢＰＳＧ膜４１
１，４２２に対するフォトリソグラフィー技術及びエッ
チング技術により形成する。その後、ｎ型不純物（１×
１０20／ｃｍ3 程度）をドーピングした多結晶シリコン
（２００〜３００ｎｍ程度）を堆積し、フォトリソグラ
フィー技術及びエッチング技術により、コンタクトホー
ル４３０内にコンタクト４３１を形成するとともにコン
タクト４３１に接続する状態で所望の箇所にＤＲＡＭの
ストレージノード４３２を形成する。その後、ウエハ全
面にＳｉＮ膜４３４（５ｎｍ程度）を形成する。
拡散層４１０とＤＲＡＭのストレージノード４３２を接
続するためのコンタクトホール４３０をＢＰＳＧ膜４１
１，４２２に対するフォトリソグラフィー技術及びエッ
チング技術により形成する。その後、ｎ型不純物（１×
１０20／ｃｍ3 程度）をドーピングした多結晶シリコン
（２００〜３００ｎｍ程度）を堆積し、フォトリソグラ
フィー技術及びエッチング技術により、コンタクトホー
ル４３０内にコンタクト４３１を形成するとともにコン
タクト４３１に接続する状態で所望の箇所にＤＲＡＭの
ストレージノード４３２を形成する。その後、ウエハ全
面にＳｉＮ膜４３４（５ｎｍ程度）を形成する。
【０００６】次に、図１４に示すように、ウエハに対し
て８００℃〜８５０℃程度の熱酸化を行ってＳｉＮ膜４
３４の表層一部を酸化し、ＤＲＡＭの容量素子の誘電体
としてのＯＮＯ容量膜４４０を形成する（ＯＮＯ：酸化
膜−窒化膜−酸化膜）。その後、ｎ型不純物（１×１０
20／ｃｍ3 程度）をドーピングした多結晶シリコン（１
００ｎｍ程度）を堆積し、フォトリソグラフィー技術及
びエッチング技術により、ＤＲＡＭのメモリーセルプレ
ート４４２を所望の箇所に形成する。これによって、ス
トレージノード４３２とメモリーセルプレート４４２と
でＯＮＯ容量膜４４０をサンドイッチしたＤＲＡＭの容
量素子を構成する。その後、ＢＰＳＧ膜４４４（５００
〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程
度の熱処理を加えてリフローを行い、その表面を平坦化
する。
て８００℃〜８５０℃程度の熱酸化を行ってＳｉＮ膜４
３４の表層一部を酸化し、ＤＲＡＭの容量素子の誘電体
としてのＯＮＯ容量膜４４０を形成する（ＯＮＯ：酸化
膜−窒化膜−酸化膜）。その後、ｎ型不純物（１×１０
20／ｃｍ3 程度）をドーピングした多結晶シリコン（１
００ｎｍ程度）を堆積し、フォトリソグラフィー技術及
びエッチング技術により、ＤＲＡＭのメモリーセルプレ
ート４４２を所望の箇所に形成する。これによって、ス
トレージノード４３２とメモリーセルプレート４４２と
でＯＮＯ容量膜４４０をサンドイッチしたＤＲＡＭの容
量素子を構成する。その後、ＢＰＳＧ膜４４４（５００
〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程
度の熱処理を加えてリフローを行い、その表面を平坦化
する。
【０００７】次に、図１５に示すように、例えば不純物
拡散層４０８，４０９と接続するためにＢＰＳＧ膜４１
１，４２２，４４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール４５０を形成する。その後、コンタクトホール４５
０にタングステン（Ｗ）のコンタクト４５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト４５２に接続する状態で所望の箇所にＡｌ電極４５
１を形成する。
拡散層４０８，４０９と接続するためにＢＰＳＧ膜４１
１，４２２，４４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール４５０を形成する。その後、コンタクトホール４５
０にタングステン（Ｗ）のコンタクト４５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト４５２に接続する状態で所望の箇所にＡｌ電極４５
１を形成する。
【０００８】
【発明が解決しようとする課題】近年の半導体装置で
は、その微細化、高機能化が進むことにより、ＤＲＡＭ
の容量素子と、ロジックデバイス系の高精度で高耐圧の
アナログ容量素子である２層多結晶シリコン間の絶縁膜
（誘電体）を用いた容量素子とを１チップに搭載してゆ
くことが非常に重要になってくる。従来、ＤＲＡＭでは
大容量が必要なこと及びメモリー保持特性等の観点より
容量密度の高い素子を得るために、ＯＮＯ容量膜等の高
比誘電率絶縁膜を用いたり、あるいは容量絶縁膜の薄膜
化が行われてきた。そのため、その絶縁破壊電圧は例え
ば０．３５μｍルール程度で約５〜７Ｖ程度と低くなっ
ている。ＤＲＡＭではメモリーセルプレートに電位を加
えているために、例えば電源電圧３．３Ｖ系であると、
容量絶縁膜に加わる電圧は約１．０〜２．０Ｖ程度であ
るために前記の絶縁破壊耐圧でもかまわない。
は、その微細化、高機能化が進むことにより、ＤＲＡＭ
の容量素子と、ロジックデバイス系の高精度で高耐圧の
アナログ容量素子である２層多結晶シリコン間の絶縁膜
（誘電体）を用いた容量素子とを１チップに搭載してゆ
くことが非常に重要になってくる。従来、ＤＲＡＭでは
大容量が必要なこと及びメモリー保持特性等の観点より
容量密度の高い素子を得るために、ＯＮＯ容量膜等の高
比誘電率絶縁膜を用いたり、あるいは容量絶縁膜の薄膜
化が行われてきた。そのため、その絶縁破壊電圧は例え
ば０．３５μｍルール程度で約５〜７Ｖ程度と低くなっ
ている。ＤＲＡＭではメモリーセルプレートに電位を加
えているために、例えば電源電圧３．３Ｖ系であると、
容量絶縁膜に加わる電圧は約１．０〜２．０Ｖ程度であ
るために前記の絶縁破壊耐圧でもかまわない。
【０００９】しかし、一般にロジックデバイス系で要求
される高精度なアナログ容量素子であると、周辺機器と
の関係及び今までの資産を使用したいとの観点より、例
えば３．３Ｖ系であるとその絶縁破壊耐圧は素子の信頼
性を鑑みて約１０Ｖ以上は必要である（好ましくは約１
０〜２０Ｖ程度）。従って、ＤＲＡＭ容量素子の構造
を、優れたアナログ特性とともに高耐圧が要求されるロ
ジックデバイス系のアナログ容量素子にそのまま適用す
ることは非常に困難である。
される高精度なアナログ容量素子であると、周辺機器と
の関係及び今までの資産を使用したいとの観点より、例
えば３．３Ｖ系であるとその絶縁破壊耐圧は素子の信頼
性を鑑みて約１０Ｖ以上は必要である（好ましくは約１
０〜２０Ｖ程度）。従って、ＤＲＡＭ容量素子の構造
を、優れたアナログ特性とともに高耐圧が要求されるロ
ジックデバイス系のアナログ容量素子にそのまま適用す
ることは非常に困難である。
【００１０】一方、優れたアナログ特性とともに高耐圧
が要求されるロジックデバイス系のアナログ容量素子と
してはゲート電極を容量素子の上部電極とする２層多結
晶シリコン間に熱酸化膜を形成した構造が採用されてい
るが、その容量素子をＤＲＡＭの大容量素子にそのまま
適用すれば、その面積が大きくなりすぎるため、適用が
非常に困難である。
が要求されるロジックデバイス系のアナログ容量素子と
してはゲート電極を容量素子の上部電極とする２層多結
晶シリコン間に熱酸化膜を形成した構造が採用されてい
るが、その容量素子をＤＲＡＭの大容量素子にそのまま
適用すれば、その面積が大きくなりすぎるため、適用が
非常に困難である。
【００１１】また、ロジックデバイスのゲート電極を上
部電極とする２層多結晶シリコンの半導体容量素子とＤ
ＲＡＭデバイスを作製すると、ＤＲＡＭのストレージノ
ードや配線層と基板とのコンタクトが深くなり、従って
コンタクトホールのアスペクト比（深さ：径）が過剰に
大きくなってしまい、今後の微細化にはその加工技術と
しての課題が大きく、またその製造方法は非常に複雑な
ものとなり、実用上、製造が不可能である。
部電極とする２層多結晶シリコンの半導体容量素子とＤ
ＲＡＭデバイスを作製すると、ＤＲＡＭのストレージノ
ードや配線層と基板とのコンタクトが深くなり、従って
コンタクトホールのアスペクト比（深さ：径）が過剰に
大きくなってしまい、今後の微細化にはその加工技術と
しての課題が大きく、またその製造方法は非常に複雑な
ものとなり、実用上、製造が不可能である。
【００１２】以上のような理由により、従来の半導体装
置及びその製造方法においては、優れたアナログ特性と
ともに高耐圧が要求されるロジックデバイス系のアナロ
グ容量素子とＤＲＡＭの容量素子とを同時的に１チップ
に簡単に搭載することができなかったのである。
置及びその製造方法においては、優れたアナログ特性と
ともに高耐圧が要求されるロジックデバイス系のアナロ
グ容量素子とＤＲＡＭの容量素子とを同時的に１チップ
に簡単に搭載することができなかったのである。
【００１３】
【課題を解決するための手段】この課題を解決するため
に本発明の半導体装置及びその製造方法においては、半
導体記憶装置における容量素子とロジックデバイス系の
アナログ容量素子とを互いに分離した状態で同一の層に
形成してある。すなわち、１チップ上において、半導体
記憶装置が高密度に形成されているとともに、ロジック
デバイス系のアナログ容量素子が優れたアナログ特性と
高耐圧をもつ状態に形成されている。
に本発明の半導体装置及びその製造方法においては、半
導体記憶装置における容量素子とロジックデバイス系の
アナログ容量素子とを互いに分離した状態で同一の層に
形成してある。すなわち、１チップ上において、半導体
記憶装置が高密度に形成されているとともに、ロジック
デバイス系のアナログ容量素子が優れたアナログ特性と
高耐圧をもつ状態に形成されている。
【００１４】
【発明の実施の形態】本発明にかかわる請求項１の半導
体装置は、記憶保持動作が必要な随時書き込み読み出し
半導体記憶装置とロジックデバイスとを１チップに混載
してなる半導体装置であって、半導体記憶装置における
容量素子の形成層と同一の層に前記容量素子とは分離し
た状態でロジックデバイス系のアナログ容量素子が形成
されている。高密度に配列した半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とが１チップに混載されている。
体装置は、記憶保持動作が必要な随時書き込み読み出し
半導体記憶装置とロジックデバイスとを１チップに混載
してなる半導体装置であって、半導体記憶装置における
容量素子の形成層と同一の層に前記容量素子とは分離し
た状態でロジックデバイス系のアナログ容量素子が形成
されている。高密度に配列した半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とが１チップに混載されている。
【００１５】本発明にかかわる請求項２の半導体装置
は、上記請求項１において、ロジックデバイス系のアナ
ログ容量素子の下部電極及び上部電極はそれぞれ半導体
記憶装置の容量素子のストレージノード及びメモリーセ
ルプレートと同一材料で構成されている。アナログ容量
素子の下部電極がストレージノードと同時に形成され、
アナログ容量素子の上部電極がメモリーセルプレートと
同時に形成されており、工程数が少ないことから、製造
コストが安くなる。
は、上記請求項１において、ロジックデバイス系のアナ
ログ容量素子の下部電極及び上部電極はそれぞれ半導体
記憶装置の容量素子のストレージノード及びメモリーセ
ルプレートと同一材料で構成されている。アナログ容量
素子の下部電極がストレージノードと同時に形成され、
アナログ容量素子の上部電極がメモリーセルプレートと
同時に形成されており、工程数が少ないことから、製造
コストが安くなる。
【００１６】本発明にかかわる請求項３の半導体装置
は、上記請求項２において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極の一部を熱酸化して形
成した熱酸化膜によって構成されている。下部電極の表
層一部を熱酸化した熱酸化膜をもってアナログ容量素子
の誘電体を構成しており、アナログ容量素子の大面積化
を避けている。
は、上記請求項２において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極の一部を熱酸化して形
成した熱酸化膜によって構成されている。下部電極の表
層一部を熱酸化した熱酸化膜をもってアナログ容量素子
の誘電体を構成しており、アナログ容量素子の大面積化
を避けている。
【００１７】本発明にかかわる請求項４の半導体装置
は、上記請求項２において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極に不純物を注入した上
でその下部電極の一部を熱酸化して形成した熱酸化膜に
よって構成されている。下部電極に注入する不純物の量
によってアナログ容量素子の容量値を制御することが可
能で、所望の容量値のアナログ容量素子が形成されてい
る。
は、上記請求項２において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極に不純物を注入した上
でその下部電極の一部を熱酸化して形成した熱酸化膜に
よって構成されている。下部電極に注入する不純物の量
によってアナログ容量素子の容量値を制御することが可
能で、所望の容量値のアナログ容量素子が形成されてい
る。
【００１８】本発明にかかわる請求項５の半導体装置
は、上記請求項２〜４において、ロジックデバイス系の
アナログ容量素子の下部電極及び半導体記憶装置の容量
素子のストレージノードならびにロジックデバイス系の
アナログ容量素子の上部電極及び半導体記憶装置の容量
素子のメモリーセルプレートが多結晶シリコンで構成さ
れている。下部電極、ストレージノード、上部電極、メ
モリーセルプレートを多結晶シリコンで構成するとき
は、チタン、コバルト、ニッケル等のシリサイドで構成
する場合に比べて工程数が少なくてすみ、製造コストが
安くなる。
は、上記請求項２〜４において、ロジックデバイス系の
アナログ容量素子の下部電極及び半導体記憶装置の容量
素子のストレージノードならびにロジックデバイス系の
アナログ容量素子の上部電極及び半導体記憶装置の容量
素子のメモリーセルプレートが多結晶シリコンで構成さ
れている。下部電極、ストレージノード、上部電極、メ
モリーセルプレートを多結晶シリコンで構成するとき
は、チタン、コバルト、ニッケル等のシリサイドで構成
する場合に比べて工程数が少なくてすみ、製造コストが
安くなる。
【００１９】本発明にかかわる請求項６の半導体装置の
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記ストレージノード上の第二の絶縁膜及び
前記第二の絶縁膜の除去により露出した下部電極の一部
を酸化して半導体記憶装置の容量素子の誘電体を形成す
るとともにロジックデバイス系のアナログ容量素子の誘
電体を形成する工程と、前記半導体記憶装置の誘電体上
にメモリーセルプレートを形成するとともに前記ロジッ
クデバイス系の誘電体上に上部電極を形成する工程とを
含んでいる。高密度記憶の半導体記憶装置と優れたアナ
ログ特性と高耐圧をもつロジックデバイス系のアナログ
容量素子とを容易に１チップに混載した状態で作製する
ことが可能となる。
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記ストレージノード上の第二の絶縁膜及び
前記第二の絶縁膜の除去により露出した下部電極の一部
を酸化して半導体記憶装置の容量素子の誘電体を形成す
るとともにロジックデバイス系のアナログ容量素子の誘
電体を形成する工程と、前記半導体記憶装置の誘電体上
にメモリーセルプレートを形成するとともに前記ロジッ
クデバイス系の誘電体上に上部電極を形成する工程とを
含んでいる。高密度記憶の半導体記憶装置と優れたアナ
ログ特性と高耐圧をもつロジックデバイス系のアナログ
容量素子とを容易に１チップに混載した状態で作製する
ことが可能となる。
【００２０】本発明にかかわる請求項７の半導体装置の
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記第二の絶縁膜の除去により露出した下部
電極に不純物を注入する工程と、前記ストレージノード
上の第二の絶縁膜及び前記第不純物が注入された下部電
極の一部を酸化して半導体記憶装置の容量素子の誘電体
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体を形成する工程と、前記半導体記憶装置の
誘電体上にメモリーセルプレートを形成するとともに前
記ロジックデバイス系の誘電体上に上部電極を形成する
工程とを含んでいる。高密度記録の半導体記憶装置と優
れたアナログ特性と高耐圧をもつロジックデバイス系の
アナログ容量素子とを容易に１チップに混載できるのは
もちろん、下部電極に注入する不純物の量によってアナ
ログ容量素子の容量値を制御するもので、所望の容量値
のアナログ容量素子を形成することが可能となる。
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記第二の絶縁膜の除去により露出した下部
電極に不純物を注入する工程と、前記ストレージノード
上の第二の絶縁膜及び前記第不純物が注入された下部電
極の一部を酸化して半導体記憶装置の容量素子の誘電体
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体を形成する工程と、前記半導体記憶装置の
誘電体上にメモリーセルプレートを形成するとともに前
記ロジックデバイス系の誘電体上に上部電極を形成する
工程とを含んでいる。高密度記録の半導体記憶装置と優
れたアナログ特性と高耐圧をもつロジックデバイス系の
アナログ容量素子とを容易に１チップに混載できるのは
もちろん、下部電極に注入する不純物の量によってアナ
ログ容量素子の容量値を制御するもので、所望の容量値
のアナログ容量素子を形成することが可能となる。
【００２１】本発明にかかわる請求項８の半導体装置の
製造方法は、上記請求項７において、下部電極を多結晶
シリコンで形成し、その多結晶シリコンに不純物として
リンまたは砒素を注入するものである。多結晶シリコン
に対するリンまたは砒素の注入によってアナログ容量素
子の誘電体を良好に形成する。
製造方法は、上記請求項７において、下部電極を多結晶
シリコンで形成し、その多結晶シリコンに不純物として
リンまたは砒素を注入するものである。多結晶シリコン
に対するリンまたは砒素の注入によってアナログ容量素
子の誘電体を良好に形成する。
【００２２】本発明にかかわる請求項９の半導体装置の
製造方法は、上記請求項６〜８において、ストレージノ
ード及び下部電極を多結晶シリコンで形成し、第二の絶
縁膜をシリコン窒化膜で形成し、メモリーセルプレート
及び上部電極を多結晶シリコンで形成するものである。
より工程数の少ない状態でかつより品質の良い状態でＤ
ＲＡＭ・ロジック混載デバイスとしての半導体装置を作
製することが可能となる。
製造方法は、上記請求項６〜８において、ストレージノ
ード及び下部電極を多結晶シリコンで形成し、第二の絶
縁膜をシリコン窒化膜で形成し、メモリーセルプレート
及び上部電極を多結晶シリコンで形成するものである。
より工程数の少ない状態でかつより品質の良い状態でＤ
ＲＡＭ・ロジック混載デバイスとしての半導体装置を作
製することが可能となる。
【００２３】以下、本発明にかかわるＤＲＡＭ・ロジッ
ク混載デバイスとしての半導体装置及びその製造方法の
具体的な実施の形態を図面に基づいて詳細に説明する。
ク混載デバイスとしての半導体装置及びその製造方法の
具体的な実施の形態を図面に基づいて詳細に説明する。
【００２４】〔実施の形態１〕図１〜図５は本発明の実
施の形態１にかかわる半導体装置（ＤＲＡＭ・ロジック
混載デバイス）の製造方法の一例を示すプロセスフロー
断面図である。図１に示すように、ｐ型シリコン基板１
００に各々の素子を分離するための厚いフィールド酸化
膜１０１（３００〜４００ｎｍ程度）を設ける。シリコ
ン基板１００に、ロジックデバイス系のＮＭＯＳトラン
ジスタ１８１が形成されるｐ型導電体のｐウエル１０２
（１×１０17／ｃｍ3 程度）と、ロジックデバイス系の
ＰＭＯＳトランジスタ１８２が形成されるｎ型導電体の
ｎウエル１０３（１×１０17／ｃｍ3 程度）と、そのｎ
ウエル１０３内にＤＲＡＭの周辺用ＮＭＯＳトランジス
タ１８３及びメモリーセル用ＮＭＯＳトランジスタ１８
４が形成されるｐ型導電体のｐウエル１０４（１×１０
17／ｃｍ3 程度）とを設ける。なお、ＮＭＯＳトランジ
スタ１８１、ＰＭＯＳトランジスタ１８２はロジックデ
バイス系のロジック素子を構成し、ＮＭＯＳトランジス
タ１８３，１８４はＤＲＡＭのスイッチング素子を構成
している。その後、薄いゲート酸化膜１０５（７〜１２
ｎｍ程度）を形成し、次いでｎ型不純物（５×１０20／
ｃｍ3 程度）をドーピングした多結晶シリコン（２００
〜３００ｎｍ程度）を堆積し、所望の箇所にフォトリソ
グラフィー技術及びエッチング技術を用いてゲート電極
１０６を加工形成する。その後、ロジックデバイス系の
ＮＭＯＳトランジスタ１８１のソース・ドレインとなる
ｎ型不純物拡散層１０７、ロジックデバイス系のＰＭＯ
Ｓトランジスタ１８２のソース・ドレインとなるｐ型不
純物拡散層１０８、ＤＲＡＭの周辺用ＮＭＯＳトランジ
スタ１８３のソース・ドレインとなるｎ型不純物拡散層
１０９及びＤＲＡＭのメモリーセルＮＭＯＳトランジス
タ１８４のソース・ドレインとなるｎ型不純物拡散層１
１０を設ける。次に、層間絶縁膜として、ボロン（Ｂ）
及びリン（Ｐ）を各々数％含有しているＳｉＯ2 膜すな
わちＢＰＳＧ膜１１１（５００ｎｍ程度）をＣＶＤ法で
堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
施の形態１にかかわる半導体装置（ＤＲＡＭ・ロジック
混載デバイス）の製造方法の一例を示すプロセスフロー
断面図である。図１に示すように、ｐ型シリコン基板１
００に各々の素子を分離するための厚いフィールド酸化
膜１０１（３００〜４００ｎｍ程度）を設ける。シリコ
ン基板１００に、ロジックデバイス系のＮＭＯＳトラン
ジスタ１８１が形成されるｐ型導電体のｐウエル１０２
（１×１０17／ｃｍ3 程度）と、ロジックデバイス系の
ＰＭＯＳトランジスタ１８２が形成されるｎ型導電体の
ｎウエル１０３（１×１０17／ｃｍ3 程度）と、そのｎ
ウエル１０３内にＤＲＡＭの周辺用ＮＭＯＳトランジス
タ１８３及びメモリーセル用ＮＭＯＳトランジスタ１８
４が形成されるｐ型導電体のｐウエル１０４（１×１０
17／ｃｍ3 程度）とを設ける。なお、ＮＭＯＳトランジ
スタ１８１、ＰＭＯＳトランジスタ１８２はロジックデ
バイス系のロジック素子を構成し、ＮＭＯＳトランジス
タ１８３，１８４はＤＲＡＭのスイッチング素子を構成
している。その後、薄いゲート酸化膜１０５（７〜１２
ｎｍ程度）を形成し、次いでｎ型不純物（５×１０20／
ｃｍ3 程度）をドーピングした多結晶シリコン（２００
〜３００ｎｍ程度）を堆積し、所望の箇所にフォトリソ
グラフィー技術及びエッチング技術を用いてゲート電極
１０６を加工形成する。その後、ロジックデバイス系の
ＮＭＯＳトランジスタ１８１のソース・ドレインとなる
ｎ型不純物拡散層１０７、ロジックデバイス系のＰＭＯ
Ｓトランジスタ１８２のソース・ドレインとなるｐ型不
純物拡散層１０８、ＤＲＡＭの周辺用ＮＭＯＳトランジ
スタ１８３のソース・ドレインとなるｎ型不純物拡散層
１０９及びＤＲＡＭのメモリーセルＮＭＯＳトランジス
タ１８４のソース・ドレインとなるｎ型不純物拡散層１
１０を設ける。次に、層間絶縁膜として、ボロン（Ｂ）
及びリン（Ｐ）を各々数％含有しているＳｉＯ2 膜すな
わちＢＰＳＧ膜１１１（５００ｎｍ程度）をＣＶＤ法で
堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
【００２５】次に、所望の不純物拡散層１０９，１１０
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール１２０をＢＰＳＧ膜１１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール１２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン１２１を形成する。次に、層間絶縁膜として、ＢＰ
ＳＧ膜１２２（５００〜１０００ｎｍ程度）をＣＶＤ法
で堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール１２０をＢＰＳＧ膜１１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール１２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン１２１を形成する。次に、層間絶縁膜として、ＢＰ
ＳＧ膜１２２（５００〜１０００ｎｍ程度）をＣＶＤ法
で堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
【００２６】次に、図２に示すように、ＤＲＡＭのメモ
リーセル用ＮＭＯＳトランジスタ１８４の不純物拡散層
１１０とＤＲＡＭのストレージノード１３２を接続する
ためのコンタクトホール１３０をＢＰＳＧ膜１１１，１
２２に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、ｎ型不純物（１×１０20
／ｃｍ3 程度）をドーピングした多結晶シリコン（２０
０〜３００ｎｍ程度）を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層１１０に
接続する状態でコンタクトホール１３０内にコンタクト
１３１を形成するとともにコンタクト１３１に接続する
状態で所望の箇所にＤＲＡＭのストレージノード１３２
を形成し、さらにこの点が本発明の特徴の一つである
が、ロジックデバイス系の２層多結晶シリコンで形成す
ることとなるアナログ容量素子の下部電極１３３を前記
のｎ型不純物をドーピングした多結晶シリコンによって
ストレージノード１３２と同時に同一層に形成する。ア
ナログ容量素子の下部電極１３３はストレージノード１
３２とは電気的に切り離して形成する。その後、ウエハ
全面にＳｉＮ膜１３４（５ｎｍ程度）を形成する。
リーセル用ＮＭＯＳトランジスタ１８４の不純物拡散層
１１０とＤＲＡＭのストレージノード１３２を接続する
ためのコンタクトホール１３０をＢＰＳＧ膜１１１，１
２２に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、ｎ型不純物（１×１０20
／ｃｍ3 程度）をドーピングした多結晶シリコン（２０
０〜３００ｎｍ程度）を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層１１０に
接続する状態でコンタクトホール１３０内にコンタクト
１３１を形成するとともにコンタクト１３１に接続する
状態で所望の箇所にＤＲＡＭのストレージノード１３２
を形成し、さらにこの点が本発明の特徴の一つである
が、ロジックデバイス系の２層多結晶シリコンで形成す
ることとなるアナログ容量素子の下部電極１３３を前記
のｎ型不純物をドーピングした多結晶シリコンによって
ストレージノード１３２と同時に同一層に形成する。ア
ナログ容量素子の下部電極１３３はストレージノード１
３２とは電気的に切り離して形成する。その後、ウエハ
全面にＳｉＮ膜１３４（５ｎｍ程度）を形成する。
【００２７】次に、図３に示すように、そしてこの工程
が本発明の特徴の一つであるが、２層多結晶シリコンで
形成することとなるアナログ容量素子の下部電極１３３
の上部のＳｉＮ膜１３４をフォトリソグラフィー技術及
びエッチング技術により除去する（符号の１９０がＳｉ
Ｎ膜除去箇所を示す）。
が本発明の特徴の一つであるが、２層多結晶シリコンで
形成することとなるアナログ容量素子の下部電極１３３
の上部のＳｉＮ膜１３４をフォトリソグラフィー技術及
びエッチング技術により除去する（符号の１９０がＳｉ
Ｎ膜除去箇所を示す）。
【００２８】次に、図４に示すように、そしてこの工程
が本発明の特徴の一つであるが、ウエハに対して８００
℃〜８５０℃程度の熱酸化を行って、ＳｉＮ膜１３４及
び２層多結晶シリコンで形成することとなるアナログ容
量素子の下部電極１３３の表面一部を酸化する。こうす
ることにより、ＤＲＡＭの容量素子の誘電体としてのＯ
ＮＯ容量膜１４０（ＯＮＯ：酸化膜−窒化膜−酸化膜）
及び２層多結晶シリコンで形成することとなるアナログ
容量素子の誘電体としての熱酸化膜１４１を形成する。
ここで注意すべきことは、ＤＲＡＭの容量素子の誘電体
としてのＯＮＯ容量膜１４０はＳｉＮ膜１３４の熱酸化
によって形成されるのに対して、同一工程ではあって
も、ロジックデバイス系のアナログ容量素子の誘電体と
しての熱酸化膜１４１はｎ型不純物（１×１０20／ｃｍ
3 程度）をドーピングした多結晶シリコン（２００〜３
００ｎｍ程度）よりなる下部電極１３３の表面一部の熱
酸化によって形成されるということである。その後、ｎ
型不純物（１×１０20／ｃｍ3 程度）をドーピングした
多結晶シリコン（１００ｎｍ程度）を堆積し、フォトリ
ソグラフィー技術及びエッチング技術により、ＤＲＡＭ
のメモリーセルプレート１４２をストレージノード１３
２の上方及びその周辺の箇所に形成するとともに、そし
てこの工程が本発明の特徴の一つであるが、２層多結晶
シリコンで形成するアナログ容量素子の上部電極１４３
を下部電極１３３の上方の箇所に形成する。これによっ
て、ストレージノード１３２とメモリーセルプレート１
４２とでＯＮＯ容量膜１４０をサンドイッチしたＤＲＡ
Ｍの容量素子を構成するとともに、同一の層において下
部電極１３３と上部電極１４３とで熱酸化膜１４１をサ
ンドイッチしたロジックデバイス系のアナログ容量素子
を構成する。その後、ＢＰＳＧ膜１４４（５００〜１０
００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱
処理を加えてリフローを行い、その表面を平坦化する。
が本発明の特徴の一つであるが、ウエハに対して８００
℃〜８５０℃程度の熱酸化を行って、ＳｉＮ膜１３４及
び２層多結晶シリコンで形成することとなるアナログ容
量素子の下部電極１３３の表面一部を酸化する。こうす
ることにより、ＤＲＡＭの容量素子の誘電体としてのＯ
ＮＯ容量膜１４０（ＯＮＯ：酸化膜−窒化膜−酸化膜）
及び２層多結晶シリコンで形成することとなるアナログ
容量素子の誘電体としての熱酸化膜１４１を形成する。
ここで注意すべきことは、ＤＲＡＭの容量素子の誘電体
としてのＯＮＯ容量膜１４０はＳｉＮ膜１３４の熱酸化
によって形成されるのに対して、同一工程ではあって
も、ロジックデバイス系のアナログ容量素子の誘電体と
しての熱酸化膜１４１はｎ型不純物（１×１０20／ｃｍ
3 程度）をドーピングした多結晶シリコン（２００〜３
００ｎｍ程度）よりなる下部電極１３３の表面一部の熱
酸化によって形成されるということである。その後、ｎ
型不純物（１×１０20／ｃｍ3 程度）をドーピングした
多結晶シリコン（１００ｎｍ程度）を堆積し、フォトリ
ソグラフィー技術及びエッチング技術により、ＤＲＡＭ
のメモリーセルプレート１４２をストレージノード１３
２の上方及びその周辺の箇所に形成するとともに、そし
てこの工程が本発明の特徴の一つであるが、２層多結晶
シリコンで形成するアナログ容量素子の上部電極１４３
を下部電極１３３の上方の箇所に形成する。これによっ
て、ストレージノード１３２とメモリーセルプレート１
４２とでＯＮＯ容量膜１４０をサンドイッチしたＤＲＡ
Ｍの容量素子を構成するとともに、同一の層において下
部電極１３３と上部電極１４３とで熱酸化膜１４１をサ
ンドイッチしたロジックデバイス系のアナログ容量素子
を構成する。その後、ＢＰＳＧ膜１４４（５００〜１０
００ｎｍ程度）をＣＶＤ法で堆積し、８５０℃程度の熱
処理を加えてリフローを行い、その表面を平坦化する。
【００２９】次に、図５に示すように、例えば不純物拡
散層１０８，１０９と接続するためにＢＰＳＧ膜１１
１，１２２，１４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール１５０を形成する。その後、コンタクトホール１５
０にタングステン（Ｗ）のコンタクト１５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト１５２に接続する状態で所望の箇所にＡｌ電極１５
１を形成する。
散層１０８，１０９と接続するためにＢＰＳＧ膜１１
１，１２２，１４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール１５０を形成する。その後、コンタクトホール１５
０にタングステン（Ｗ）のコンタクト１５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト１５２に接続する状態で所望の箇所にＡｌ電極１５
１を形成する。
【００３０】以上のように、ＤＲＡＭの容量素子として
は、ストレージノード１３２とメモリーセルプレート１
４２との間の容量のための絶縁膜（誘電体）としてＳｉ
Ｎ膜１３４を熱酸化した高比誘電率のＯＮＯ容量膜１４
０を用いているのに対して、同時に同層に形成されるロ
ジックデバイス系のアナログ容量素子としては、ｎ型不
純物をドーピングした多結晶シリコンよりなる下部電極
１３３と同じくｎ型不純物をドーピングした多結晶シリ
コンよりなる上部電極１４３との間の容量のための絶縁
膜（誘電体）として前記下部電極１３３の表面一部を熱
酸化した熱酸化膜１４１を用いている。その結果とし
て、ＤＲＡＭのＯＮＯ容量膜１４０を用いた容量素子と
しては、容量密度の高い０．３５μｍルール程度で電源
電圧３．３Ｖ系でその絶縁破壊耐圧が約５〜７Ｖ程度の
ものを形成しているのに対して、ロジックデバイス系の
ｎ型不純物ドープ多結晶シリコンの熱酸化膜１４１を用
いたアナログ容量素子としては、電源電圧３．３Ｖ系で
絶縁破壊耐圧が約１０〜２０Ｖ程度の高耐圧でアナログ
特性に優れたものを形成することができる。すなわち、
ＤＲＡＭの容量素子としては微細で高密度を実現するこ
とができながら、ロジックデバイス系のアナログ容量素
子としては同様に微細で高耐圧・良アナログ特性を実現
することができ、しかもこれが最も重要なことである
が、そのようなＤＲＡＭの容量素子とロジックデバイス
系のアナログ容量素子とを複雑な工程を要することなく
同時的にかつ簡単な若干の処理を加えるだけで容易に実
現することができる画期的な構成となっており、高密度
かつ高精度のＤＲＡＭ・ロジック混載デバイスを実用化
する上で極めて優れたものである。
は、ストレージノード１３２とメモリーセルプレート１
４２との間の容量のための絶縁膜（誘電体）としてＳｉ
Ｎ膜１３４を熱酸化した高比誘電率のＯＮＯ容量膜１４
０を用いているのに対して、同時に同層に形成されるロ
ジックデバイス系のアナログ容量素子としては、ｎ型不
純物をドーピングした多結晶シリコンよりなる下部電極
１３３と同じくｎ型不純物をドーピングした多結晶シリ
コンよりなる上部電極１４３との間の容量のための絶縁
膜（誘電体）として前記下部電極１３３の表面一部を熱
酸化した熱酸化膜１４１を用いている。その結果とし
て、ＤＲＡＭのＯＮＯ容量膜１４０を用いた容量素子と
しては、容量密度の高い０．３５μｍルール程度で電源
電圧３．３Ｖ系でその絶縁破壊耐圧が約５〜７Ｖ程度の
ものを形成しているのに対して、ロジックデバイス系の
ｎ型不純物ドープ多結晶シリコンの熱酸化膜１４１を用
いたアナログ容量素子としては、電源電圧３．３Ｖ系で
絶縁破壊耐圧が約１０〜２０Ｖ程度の高耐圧でアナログ
特性に優れたものを形成することができる。すなわち、
ＤＲＡＭの容量素子としては微細で高密度を実現するこ
とができながら、ロジックデバイス系のアナログ容量素
子としては同様に微細で高耐圧・良アナログ特性を実現
することができ、しかもこれが最も重要なことである
が、そのようなＤＲＡＭの容量素子とロジックデバイス
系のアナログ容量素子とを複雑な工程を要することなく
同時的にかつ簡単な若干の処理を加えるだけで容易に実
現することができる画期的な構成となっており、高密度
かつ高精度のＤＲＡＭ・ロジック混載デバイスを実用化
する上で極めて優れたものである。
【００３１】なお、本実施の形態１ではｐ型シリコン基
板を使用した例で説明したが、これに代えてｎ型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるいわゆるＬＯＣＯＳ分離（Local
Oxidation of Silicon）であったが、シリコン基板をエ
ッチングして形成するトレンチ分離でもかまわない。ま
た、ＤＲＡＭ・ロジック混載デバイスを作製するときに
トリプルウエル構造での作製例を示したが、ツインウエ
ルでもかまわない。また、ＤＲＡＭの周辺用ＮＭＯＳト
ランジスタ１８３とメモリーセル用ＮＭＯＳトランジス
タ１８４とを別々に有する例で説明したが、どちらか一
方のＮＭＯＳトランジスタでもう一方を代用してもよ
い。また、ＤＲＡＭの容量絶縁膜（誘電体）としてＯＮ
Ｏ容量膜を用いる例を示したが、他の高比誘電率絶縁膜
でもよい。また、ＢＰＳＧ膜の平坦化方法を熱処理で行
う方法を示したが、ＣＭＰ研磨技術（Chemical Mechani
calPolishing ；化学機械研磨）による平坦化でもよ
い。また、ＯＮＯ等の容量素子を形成する前にその容量
素子の下層にビットラインを作成する例を示したが、容
量素子の上層にビットラインを作成してもかまわない。
また、ビットラインとしてタングステンと多結晶シリコ
ンで形成するポリサイド膜を使用した例を説明したが、
Ａｌ合金でもよい。また、ストレージノード１３２をｎ
型不純物ドープ多結晶シリコンで形成する例を示したが
ノンドープ多結晶シリコンでもよい。特に、ストレージ
ノード１３２及び下部電極１３３や、メモリーセルプレ
ート１４２及び上部電極１４３をｎ型不純物をドーピン
グした多結晶シリコンで形成したが、これに代えて多結
晶シリコン上にチタンやコバルトやニッケルを堆積し、
加熱によって反応させたシリサイドで形成してもよい。
もっとも、多結晶シリコンを用いると、工程数が少な
く、効率的な製造が可能である。
板を使用した例で説明したが、これに代えてｎ型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるいわゆるＬＯＣＯＳ分離（Local
Oxidation of Silicon）であったが、シリコン基板をエ
ッチングして形成するトレンチ分離でもかまわない。ま
た、ＤＲＡＭ・ロジック混載デバイスを作製するときに
トリプルウエル構造での作製例を示したが、ツインウエ
ルでもかまわない。また、ＤＲＡＭの周辺用ＮＭＯＳト
ランジスタ１８３とメモリーセル用ＮＭＯＳトランジス
タ１８４とを別々に有する例で説明したが、どちらか一
方のＮＭＯＳトランジスタでもう一方を代用してもよ
い。また、ＤＲＡＭの容量絶縁膜（誘電体）としてＯＮ
Ｏ容量膜を用いる例を示したが、他の高比誘電率絶縁膜
でもよい。また、ＢＰＳＧ膜の平坦化方法を熱処理で行
う方法を示したが、ＣＭＰ研磨技術（Chemical Mechani
calPolishing ；化学機械研磨）による平坦化でもよ
い。また、ＯＮＯ等の容量素子を形成する前にその容量
素子の下層にビットラインを作成する例を示したが、容
量素子の上層にビットラインを作成してもかまわない。
また、ビットラインとしてタングステンと多結晶シリコ
ンで形成するポリサイド膜を使用した例を説明したが、
Ａｌ合金でもよい。また、ストレージノード１３２をｎ
型不純物ドープ多結晶シリコンで形成する例を示したが
ノンドープ多結晶シリコンでもよい。特に、ストレージ
ノード１３２及び下部電極１３３や、メモリーセルプレ
ート１４２及び上部電極１４３をｎ型不純物をドーピン
グした多結晶シリコンで形成したが、これに代えて多結
晶シリコン上にチタンやコバルトやニッケルを堆積し、
加熱によって反応させたシリサイドで形成してもよい。
もっとも、多結晶シリコンを用いると、工程数が少な
く、効率的な製造が可能である。
【００３２】〔実施の形態２〕以下、本発明の実施の形
態２にかかわる半導体装置及びその製造方法について図
面を参照しながら説明する。図６〜図１０は実施の形態
２にかかわる半導体装置（ＤＲＡＭ・ロジック混載デバ
イス）の製造方法の一例を示すプロセスフロー断面図で
ある。図６に示すように、ｐ型シリコン基板２００に各
々の素子を分離するための厚いフィールド酸化膜２０１
（３００〜４００ｎｍ程度）を設ける。シリコン基板２
００に、ロジックデバイス系のＮＭＯＳトランジスタ２
８１が形成されるｐ型導電体のｐウエル２０２（１×１
０17／ｃｍ3 程度）と、ロジックデバイス系のＰＭＯＳ
トランジスタ２８２が形成されるｎ型導電体のｎウエル
２０３（１×１０17／ｃｍ3 程度）と、そのｎウエル２
０３内にＤＲＡＭの周辺用ＮＭＯＳトランジスタ２８３
及びメモリーセル用ＮＭＯＳトランジスタ２８４が形成
されるｐ型導電体のｐウエル２０４（１×１０17／ｃｍ
3 程度）とを設ける。なお、ＮＭＯＳトランジスタ２８
１、ＰＭＯＳトランジスタ２８２はロジックデバイス系
のロジック素子を構成し、ＮＭＯＳトランジスタ２８
３，２８４はＤＲＡＭのスイッチング素子を構成してい
る。その後、薄いゲート酸化膜２０５（７〜１２ｎｍ程
度）を形成し、次いでｎ型不純物（５×１０20／ｃｍ3
程度）をドーピングした多結晶シリコン（２００〜３０
０ｎｍ程度）を堆積し、所望の箇所にフォトリソグラフ
ィー技術及びエッチング技術を用いてゲート電極２０６
を加工形成する。その後、ロジックデバイス系のＮＭＯ
Ｓトランジスタ２８１のソース・ドレインとなるｎ型不
純物拡散層２０７、ロジックデバイス系のＰＭＯＳトラ
ンジスタ２８２のソース・ドレインとなるｐ型不純物拡
散層２０８、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ２
８３のソース・ドレインとなるｎ型不純物拡散層２０９
及びＤＲＡＭのメモリーセルＮＭＯＳトランジスタ２８
４のソース・ドレインとなるｎ型不純物拡散層２１０を
設ける。次に、層間絶縁膜として、ボロン（Ｂ）及びリ
ン（Ｐ）を各々数％含有しているＳｉＯ2 膜すなわちＢ
ＰＳＧ膜２１１（５００ｎｍ程度）をＣＶＤ法で堆積
し、８５０℃程度の熱処理を加えてリフローを行い、そ
の表面を平坦化する。
態２にかかわる半導体装置及びその製造方法について図
面を参照しながら説明する。図６〜図１０は実施の形態
２にかかわる半導体装置（ＤＲＡＭ・ロジック混載デバ
イス）の製造方法の一例を示すプロセスフロー断面図で
ある。図６に示すように、ｐ型シリコン基板２００に各
々の素子を分離するための厚いフィールド酸化膜２０１
（３００〜４００ｎｍ程度）を設ける。シリコン基板２
００に、ロジックデバイス系のＮＭＯＳトランジスタ２
８１が形成されるｐ型導電体のｐウエル２０２（１×１
０17／ｃｍ3 程度）と、ロジックデバイス系のＰＭＯＳ
トランジスタ２８２が形成されるｎ型導電体のｎウエル
２０３（１×１０17／ｃｍ3 程度）と、そのｎウエル２
０３内にＤＲＡＭの周辺用ＮＭＯＳトランジスタ２８３
及びメモリーセル用ＮＭＯＳトランジスタ２８４が形成
されるｐ型導電体のｐウエル２０４（１×１０17／ｃｍ
3 程度）とを設ける。なお、ＮＭＯＳトランジスタ２８
１、ＰＭＯＳトランジスタ２８２はロジックデバイス系
のロジック素子を構成し、ＮＭＯＳトランジスタ２８
３，２８４はＤＲＡＭのスイッチング素子を構成してい
る。その後、薄いゲート酸化膜２０５（７〜１２ｎｍ程
度）を形成し、次いでｎ型不純物（５×１０20／ｃｍ3
程度）をドーピングした多結晶シリコン（２００〜３０
０ｎｍ程度）を堆積し、所望の箇所にフォトリソグラフ
ィー技術及びエッチング技術を用いてゲート電極２０６
を加工形成する。その後、ロジックデバイス系のＮＭＯ
Ｓトランジスタ２８１のソース・ドレインとなるｎ型不
純物拡散層２０７、ロジックデバイス系のＰＭＯＳトラ
ンジスタ２８２のソース・ドレインとなるｐ型不純物拡
散層２０８、ＤＲＡＭの周辺用ＮＭＯＳトランジスタ２
８３のソース・ドレインとなるｎ型不純物拡散層２０９
及びＤＲＡＭのメモリーセルＮＭＯＳトランジスタ２８
４のソース・ドレインとなるｎ型不純物拡散層２１０を
設ける。次に、層間絶縁膜として、ボロン（Ｂ）及びリ
ン（Ｐ）を各々数％含有しているＳｉＯ2 膜すなわちＢ
ＰＳＧ膜２１１（５００ｎｍ程度）をＣＶＤ法で堆積
し、８５０℃程度の熱処理を加えてリフローを行い、そ
の表面を平坦化する。
【００３３】次に、所望の不純物拡散層２０９，２１０
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール２２０をＢＰＳＧ膜２１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール２２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン２２１を形成する。次に、層間絶縁膜として、ＢＰ
ＳＧ膜２２２（５００〜１０００ｎｍ程度）をＣＶＤ法
で堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。以上、図６については実施
の形態１の場合の図１と同様である。
とＤＲＡＭのビットラインとを接続するためのコンタク
トホール２２０をＢＰＳＧ膜２１１に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン（Ｗ）と多結晶シリコンの合金であ
るポリサイド膜（約３００ｎｍ）をＣＶＤ法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール２２０内にコンタク
トを形成するとともに所望の箇所にＤＲＡＭのビットラ
イン２２１を形成する。次に、層間絶縁膜として、ＢＰ
ＳＧ膜２２２（５００〜１０００ｎｍ程度）をＣＶＤ法
で堆積し、８５０℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。以上、図６については実施
の形態１の場合の図１と同様である。
【００３４】次に、図７に示すように、ＤＲＡＭのメモ
リーセル用ＮＭＯＳトランジスタ２８４の不純物拡散層
２１０とＤＲＡＭのストレージノード２３２を接続する
ためのコンタクトホール２３０をＢＰＳＧ膜２１１，２
２２に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、ｎ型不純物（１×１０20
／ｃｍ3 程度）をドーピングした多結晶シリコン（２０
０〜３００ｎｍ程度）を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層２１０に
接続する状態でコンタクトホール２３０内にコンタクト
２３１を形成するとともにコンタクト２３１に接続する
状態で所望の箇所にＤＲＡＭのストレージノード２３２
を形成し、さらに実施の形態１の場合と同様に、ロジッ
クデバイス系の２層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極２３３を前記のｎ型不純
物をドーピングした多結晶シリコンによってストレージ
ノード２３２と同時に同一層に形成する。アナログ容量
素子の下部電極２３３はストレージノード２３２とは電
気的に切り離して形成する。その後、ウエハ全面にＳｉ
Ｎ膜２３４（５ｎｍ程度）を形成する。
リーセル用ＮＭＯＳトランジスタ２８４の不純物拡散層
２１０とＤＲＡＭのストレージノード２３２を接続する
ためのコンタクトホール２３０をＢＰＳＧ膜２１１，２
２２に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、ｎ型不純物（１×１０20
／ｃｍ3 程度）をドーピングした多結晶シリコン（２０
０〜３００ｎｍ程度）を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層２１０に
接続する状態でコンタクトホール２３０内にコンタクト
２３１を形成するとともにコンタクト２３１に接続する
状態で所望の箇所にＤＲＡＭのストレージノード２３２
を形成し、さらに実施の形態１の場合と同様に、ロジッ
クデバイス系の２層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極２３３を前記のｎ型不純
物をドーピングした多結晶シリコンによってストレージ
ノード２３２と同時に同一層に形成する。アナログ容量
素子の下部電極２３３はストレージノード２３２とは電
気的に切り離して形成する。その後、ウエハ全面にＳｉ
Ｎ膜２３４（５ｎｍ程度）を形成する。
【００３５】次に、図８に示すように、そしてこの工程
が本発明の特徴の一つであるが、フォトリソグラフィー
技術を用いて２層多結晶シリコンで形成することとなる
アナログ容量素子の下部電極２３３以外のところにレジ
スト２９９を塗布する。そして、実施の形態１の場合と
同様に、２層多結晶シリコンで形成することとなるアナ
ログ容量素子の下部電極２３３の上部のＳｉＮ膜２３４
をエッチング技術を用いて除去する（符号の２９０がＳ
ｉＮ膜除去箇所を示す）。その後、この工程が本発明の
特徴の一つであるが、イオン注入技術を用いて２層多結
晶シリコンで形成することとなる容量素子の下部電極２
３３にリン（Ｐ）を５０ｋｅＶ、１．５×１０16／ｃｍ
2 程度の状態で注入し、下部電極２３３における多結晶
シリコンの不純物濃度を不純物（Ｐ）のドーピングによ
って変化させる。
が本発明の特徴の一つであるが、フォトリソグラフィー
技術を用いて２層多結晶シリコンで形成することとなる
アナログ容量素子の下部電極２３３以外のところにレジ
スト２９９を塗布する。そして、実施の形態１の場合と
同様に、２層多結晶シリコンで形成することとなるアナ
ログ容量素子の下部電極２３３の上部のＳｉＮ膜２３４
をエッチング技術を用いて除去する（符号の２９０がＳ
ｉＮ膜除去箇所を示す）。その後、この工程が本発明の
特徴の一つであるが、イオン注入技術を用いて２層多結
晶シリコンで形成することとなる容量素子の下部電極２
３３にリン（Ｐ）を５０ｋｅＶ、１．５×１０16／ｃｍ
2 程度の状態で注入し、下部電極２３３における多結晶
シリコンの不純物濃度を不純物（Ｐ）のドーピングによ
って変化させる。
【００３６】次に、図９に示すように、レジスト２９９
を除去した後、実施の形態１の場合と同様に、ウエハに
対して８００℃〜８５０℃程度の熱酸化を行って、Ｓｉ
Ｎ膜２３４及び２層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極２３３の表面一部を酸化
する。こうすることにより、ＤＲＡＭの容量素子の誘電
体としてのＯＮＯ容量膜２４０及び２層多結晶シリコン
で形成することとなるアナログ容量素子の誘電体として
の熱酸化膜２４１を形成する。ここで注意すべきこと
は、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜
２４０はＳｉＮ膜２３４の熱酸化によって形成されるの
に対して、同一工程ではあっても、ロジックデバイス系
のアナログ容量素子の誘電体としての熱酸化膜２４１は
ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングし
た多結晶シリコン（２００〜３００ｎｍ程度）よりなる
下部電極２３３の表面一部の熱酸化によって形成される
ということである。その後、ｎ型不純物（１×１０20／
ｃｍ3 程度）をドーピングした多結晶シリコン（１００
ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエ
ッチング技術により、ＤＲＡＭのメモリーセルプレート
２４２をストレージノード２３２の上方及びその周辺の
箇所に形成するとともに、実施の形態１の場合と同様
に、２層多結晶シリコンで形成するアナログ容量素子の
上部電極２４３を下部電極２３３の上方の箇所に形成す
る。これによって、ストレージノード２３２とメモリー
セルプレート２４２とでＯＮＯ容量膜２４０をサンドイ
ッチしたＤＲＡＭの容量素子を構成するとともに、同一
の層において下部電極２３３と上部電極２４３とで熱酸
化膜２４１をサンドイッチしたロジックデバイス系のア
ナログ容量素子を構成する。その後、ＢＰＳＧ膜２４４
（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８
５０℃程度の熱処理を加えてリフローを行い、その表面
を平坦化する。
を除去した後、実施の形態１の場合と同様に、ウエハに
対して８００℃〜８５０℃程度の熱酸化を行って、Ｓｉ
Ｎ膜２３４及び２層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極２３３の表面一部を酸化
する。こうすることにより、ＤＲＡＭの容量素子の誘電
体としてのＯＮＯ容量膜２４０及び２層多結晶シリコン
で形成することとなるアナログ容量素子の誘電体として
の熱酸化膜２４１を形成する。ここで注意すべきこと
は、ＤＲＡＭの容量素子の誘電体としてのＯＮＯ容量膜
２４０はＳｉＮ膜２３４の熱酸化によって形成されるの
に対して、同一工程ではあっても、ロジックデバイス系
のアナログ容量素子の誘電体としての熱酸化膜２４１は
ｎ型不純物（１×１０20／ｃｍ3 程度）をドーピングし
た多結晶シリコン（２００〜３００ｎｍ程度）よりなる
下部電極２３３の表面一部の熱酸化によって形成される
ということである。その後、ｎ型不純物（１×１０20／
ｃｍ3 程度）をドーピングした多結晶シリコン（１００
ｎｍ程度）を堆積し、フォトリソグラフィー技術及びエ
ッチング技術により、ＤＲＡＭのメモリーセルプレート
２４２をストレージノード２３２の上方及びその周辺の
箇所に形成するとともに、実施の形態１の場合と同様
に、２層多結晶シリコンで形成するアナログ容量素子の
上部電極２４３を下部電極２３３の上方の箇所に形成す
る。これによって、ストレージノード２３２とメモリー
セルプレート２４２とでＯＮＯ容量膜２４０をサンドイ
ッチしたＤＲＡＭの容量素子を構成するとともに、同一
の層において下部電極２３３と上部電極２４３とで熱酸
化膜２４１をサンドイッチしたロジックデバイス系のア
ナログ容量素子を構成する。その後、ＢＰＳＧ膜２４４
（５００〜１０００ｎｍ程度）をＣＶＤ法で堆積し、８
５０℃程度の熱処理を加えてリフローを行い、その表面
を平坦化する。
【００３７】次に、図１０に示すように、例えば不純物
拡散層２０８，２０９と接続するためにＢＰＳＧ膜２１
１，２２２，２４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール２５０を形成する。その後、コンタクトホール２５
０にタングステン（Ｗ）のコンタクト２５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト２５２に接続する状態で所望の箇所にＡｌ電極２５
１を形成する。
拡散層２０８，２０９と接続するためにＢＰＳＧ膜２１
１，２２２，２４４の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール２５０を形成する。その後、コンタクトホール２５
０にタングステン（Ｗ）のコンタクト２５２をＣＶＤ技
術及びエッチング技術により埋め込む。その後、コンタ
クト２５２に接続する状態で所望の箇所にＡｌ電極２５
１を形成する。
【００３８】以上のように、実施の形態１の場合と同様
に、ＤＲＡＭの容量素子としては、ストレージノード２
３２とメモリーセルプレート２４２との間の容量のため
の絶縁膜（誘電体）としてＳｉＮ膜２３４を熱酸化した
高比誘電率のＯＮＯ容量膜２４０を用いているのに対し
て、同時に同層に形成されるロジックデバイス系のアナ
ログ容量素子としては、ｎ型不純物をドーピングした多
結晶シリコンよりなる下部電極２３３と同じくｎ型不純
物をドーピングした多結晶シリコンよりなる上部電極２
４３との間の容量のための絶縁膜（誘電体）として前記
下部電極２３３の表面一部を熱酸化した熱酸化膜２４１
を用いている。その結果として、ＤＲＡＭのＯＮＯ容量
膜２４０を用いた容量素子としては、容量密度の高い
０．３５μｍルール程度で電源電圧３．３Ｖ系でその絶
縁破壊耐圧が約５〜７Ｖ程度のものを形成しているのに
対して、ロジックデバイス系のｎ型不純物ドープ多結晶
シリコンの熱酸化膜２４１を用いたアナログ容量素子と
しては、電源電圧３．３Ｖ系で絶縁破壊耐圧が約１０〜
２０Ｖ程度の高耐圧でアナログ特性に優れたものを形成
することができる。すなわち、ＤＲＡＭの容量素子とし
ては微細で高密度を実現することができながら、ロジッ
クデバイス系のアナログ容量素子としては同様に微細で
高耐圧・良アナログ特性を実現することができ、しかも
これが最も重要なことであるが、そのようなＤＲＡＭの
容量素子とロジックデバイス系のアナログ容量素子とを
複雑な工程を要することなく同時的にかつ簡単な若干の
処理を加えるだけで容易に実現することができる画期的
な構成となっており、高密度かつ高精度のＤＲＡＭ・ロ
ジック混載デバイスを実用化する上で極めて優れたもの
である。
に、ＤＲＡＭの容量素子としては、ストレージノード２
３２とメモリーセルプレート２４２との間の容量のため
の絶縁膜（誘電体）としてＳｉＮ膜２３４を熱酸化した
高比誘電率のＯＮＯ容量膜２４０を用いているのに対し
て、同時に同層に形成されるロジックデバイス系のアナ
ログ容量素子としては、ｎ型不純物をドーピングした多
結晶シリコンよりなる下部電極２３３と同じくｎ型不純
物をドーピングした多結晶シリコンよりなる上部電極２
４３との間の容量のための絶縁膜（誘電体）として前記
下部電極２３３の表面一部を熱酸化した熱酸化膜２４１
を用いている。その結果として、ＤＲＡＭのＯＮＯ容量
膜２４０を用いた容量素子としては、容量密度の高い
０．３５μｍルール程度で電源電圧３．３Ｖ系でその絶
縁破壊耐圧が約５〜７Ｖ程度のものを形成しているのに
対して、ロジックデバイス系のｎ型不純物ドープ多結晶
シリコンの熱酸化膜２４１を用いたアナログ容量素子と
しては、電源電圧３．３Ｖ系で絶縁破壊耐圧が約１０〜
２０Ｖ程度の高耐圧でアナログ特性に優れたものを形成
することができる。すなわち、ＤＲＡＭの容量素子とし
ては微細で高密度を実現することができながら、ロジッ
クデバイス系のアナログ容量素子としては同様に微細で
高耐圧・良アナログ特性を実現することができ、しかも
これが最も重要なことであるが、そのようなＤＲＡＭの
容量素子とロジックデバイス系のアナログ容量素子とを
複雑な工程を要することなく同時的にかつ簡単な若干の
処理を加えるだけで容易に実現することができる画期的
な構成となっており、高密度かつ高精度のＤＲＡＭ・ロ
ジック混載デバイスを実用化する上で極めて優れたもの
である。
【００３９】以上の利点に加えて、本実施の形態２にお
いては次のような利点がある。すなわち、ロジックデバ
イス系の２層多結晶シリコン間容量素子は、そのｎ型不
純物ドープ多結晶シリコンからなる下部電極２３３の不
純物の濃度の調整すなわちＰのイオン注入に基づく不純
物注入量の調整により酸化膜厚を制御することができ
る。これは、下部電極２３３に注入した不純物が多いほ
どその後の酸化工程による増速酸化が進むことによっ
て、注入量が多いほど酸化膜厚が厚くなる原理を利用し
ている。図１１に不純物の注入量に対する容量値を示
す。注入量を増加させることにより酸化膜厚を増加さ
せ、その結果として２層多結晶シリコン間容量素子の容
量値を減少させるように制御することができる。このこ
とにより、所望の容量値を有する容量素子を簡単に形成
することができるのである。なお、図１１における「×
１Ｅ１６」は「×１０16」のことであり、「arb.unit」
は相対値を表す。
いては次のような利点がある。すなわち、ロジックデバ
イス系の２層多結晶シリコン間容量素子は、そのｎ型不
純物ドープ多結晶シリコンからなる下部電極２３３の不
純物の濃度の調整すなわちＰのイオン注入に基づく不純
物注入量の調整により酸化膜厚を制御することができ
る。これは、下部電極２３３に注入した不純物が多いほ
どその後の酸化工程による増速酸化が進むことによっ
て、注入量が多いほど酸化膜厚が厚くなる原理を利用し
ている。図１１に不純物の注入量に対する容量値を示
す。注入量を増加させることにより酸化膜厚を増加さ
せ、その結果として２層多結晶シリコン間容量素子の容
量値を減少させるように制御することができる。このこ
とにより、所望の容量値を有する容量素子を簡単に形成
することができるのである。なお、図１１における「×
１Ｅ１６」は「×１０16」のことであり、「arb.unit」
は相対値を表す。
【００４０】なお、本実施の形態２ではｐ型シリコン基
板を使用した例で説明したが、これに代えてｎ型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるＬＯＣＯＳ分離であったが、シリ
コン基板をエッチングして形成するトレンチ分離でもか
まわない。また、ＤＲＡＭ・ロジック混載デバイスを作
製するときにトリプルウエル構造での作製例を示した
が、ツインウエルでもかまわない。また、ＤＲＡＭの周
辺用ＮＭＯＳトランジスタ２８３とメモリーセル用ＮＭ
ＯＳトランジスタ２８４とを別々に有する例で説明した
が、どちらか一方のＮＭＯＳトランジスタでもう一方を
代用してもよい。また、ＤＲＡＭの容量絶縁膜（誘電
体）としてＯＮＯ容量膜を用いる例を示したが、他の高
比誘電率絶縁膜でもよい。また、ＢＰＳＧ膜の平坦化方
法を熱処理を行う方法を示したが、ＣＭＰ研磨技術によ
る平坦化でもよい。また、ＯＮＯ等の容量素子を形成す
る前にその容量素子の下層にビットラインを作成する例
を示したが、容量素子の上層にビットラインを作成して
もかまわない。また、ビットラインとしてタングステン
と多結晶シリコンで形成するポリサイド膜を使用した例
を説明したが、Ａｌ合金でもよい。また、ストレージノ
ード２３２をｎ型不純物ドープ多結晶シリコンで形成す
る例を示したがノンドープ多結晶シリコンでもよい。特
に、ストレージノード２３２及び下部電極２３３や、メ
モリーセルプレート２４２及び上部電極２４３をｎ型不
純物をドーピングした多結晶シリコンで形成したが、こ
れに代えて多結晶シリコン上にチタンやコバルトやニッ
ケルを堆積し、加熱によって反応させたシリサイドで形
成してもよい。もっとも、多結晶シリコンを用いると、
工程数が少なく、効率的な製造が可能である。また、ア
ナログ容量素子の下部電極２３３へのイオン注入による
不純物注入工程をＳｉＮ膜を除去してから実施した例を
示したが、イオン注入は、ＳｉＮ膜を除去する前でもよ
く、またＳｉＮ膜堆積前でもよい。また、アナログ容量
素子の下部電極２３３への不純物注入においてリン
（Ｐ）を用いたが、これに代えて砒素（Ａｓ）を用いて
もよく、広くはｎ型の不純物であればよい。
板を使用した例で説明したが、これに代えてｎ型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるＬＯＣＯＳ分離であったが、シリ
コン基板をエッチングして形成するトレンチ分離でもか
まわない。また、ＤＲＡＭ・ロジック混載デバイスを作
製するときにトリプルウエル構造での作製例を示した
が、ツインウエルでもかまわない。また、ＤＲＡＭの周
辺用ＮＭＯＳトランジスタ２８３とメモリーセル用ＮＭ
ＯＳトランジスタ２８４とを別々に有する例で説明した
が、どちらか一方のＮＭＯＳトランジスタでもう一方を
代用してもよい。また、ＤＲＡＭの容量絶縁膜（誘電
体）としてＯＮＯ容量膜を用いる例を示したが、他の高
比誘電率絶縁膜でもよい。また、ＢＰＳＧ膜の平坦化方
法を熱処理を行う方法を示したが、ＣＭＰ研磨技術によ
る平坦化でもよい。また、ＯＮＯ等の容量素子を形成す
る前にその容量素子の下層にビットラインを作成する例
を示したが、容量素子の上層にビットラインを作成して
もかまわない。また、ビットラインとしてタングステン
と多結晶シリコンで形成するポリサイド膜を使用した例
を説明したが、Ａｌ合金でもよい。また、ストレージノ
ード２３２をｎ型不純物ドープ多結晶シリコンで形成す
る例を示したがノンドープ多結晶シリコンでもよい。特
に、ストレージノード２３２及び下部電極２３３や、メ
モリーセルプレート２４２及び上部電極２４３をｎ型不
純物をドーピングした多結晶シリコンで形成したが、こ
れに代えて多結晶シリコン上にチタンやコバルトやニッ
ケルを堆積し、加熱によって反応させたシリサイドで形
成してもよい。もっとも、多結晶シリコンを用いると、
工程数が少なく、効率的な製造が可能である。また、ア
ナログ容量素子の下部電極２３３へのイオン注入による
不純物注入工程をＳｉＮ膜を除去してから実施した例を
示したが、イオン注入は、ＳｉＮ膜を除去する前でもよ
く、またＳｉＮ膜堆積前でもよい。また、アナログ容量
素子の下部電極２３３への不純物注入においてリン
（Ｐ）を用いたが、これに代えて砒素（Ａｓ）を用いて
もよく、広くはｎ型の不純物であればよい。
【００４１】
【発明の効果】記憶保持動作が必要な随時書き込み読み
出し半導体記憶装置とロジックデバイスとを１チップに
混載してなる半導体装置についての本発明によれば、高
密度記憶できる半導体記憶装置と優れたアナログ特性と
高耐圧をもつロジックデバイス系のアナログ容量素子と
を１チップに混載することができる。また、アナログ容
量素子の容量値を所望の値に制御することが可能となっ
ている。
出し半導体記憶装置とロジックデバイスとを１チップに
混載してなる半導体装置についての本発明によれば、高
密度記憶できる半導体記憶装置と優れたアナログ特性と
高耐圧をもつロジックデバイス系のアナログ容量素子と
を１チップに混載することができる。また、アナログ容
量素子の容量値を所望の値に制御することが可能となっ
ている。
【００４２】また、記憶保持動作が必要な随時書き込み
読み出し半導体記憶装置とロジックデバイスとを１チッ
プに混載してなる半導体装置の製造方法についての本発
明によれば、高密度記憶できる半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とを１チップに混載したＤＲＡＭ・ロジッ
ク混載デバイスを容易に作製することができる。また、
不純物のドーピング量の調整によりアナログ容量素子の
容量値を任意に制御することができる。
読み出し半導体記憶装置とロジックデバイスとを１チッ
プに混載してなる半導体装置の製造方法についての本発
明によれば、高密度記憶できる半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とを１チップに混載したＤＲＡＭ・ロジッ
ク混載デバイスを容易に作製することができる。また、
不純物のドーピング量の調整によりアナログ容量素子の
容量値を任意に制御することができる。
【図１】 本発明の実施の形態１にかかわるＤＲＡＭ・
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
【図２】 実施の形態１の半導体装置のプロセスフロー
断面図（図１の続き）
断面図（図１の続き）
【図３】 実施の形態１の半導体装置のプロセスフロー
断面図（図２の続き）
断面図（図２の続き）
【図４】 実施の形態１の半導体装置のプロセスフロー
断面図（図３の続き）
断面図（図３の続き）
【図５】 実施の形態１の半導体装置のプロセスフロー
断面図（図４の続き）
断面図（図４の続き）
【図６】 本発明の実施の形態２にかかわるＤＲＡＭ・
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
【図７】 実施の形態２の半導体装置のプロセスフロー
断面図（図６の続き）
断面図（図６の続き）
【図８】 実施の形態２の半導体装置のプロセスフロー
断面図（図７の続き）
断面図（図７の続き）
【図９】 実施の形態２の半導体装置のプロセスフロー
断面図（図８の続き）
断面図（図８の続き）
【図１０】 実施の形態２の半導体装置のプロセスフロ
ー断面図（図９の続き）
ー断面図（図９の続き）
【図１１】 実施の形態２の場合の下部電極へのリン注
入量に対する容量素子の容量値を示す図
入量に対する容量素子の容量値を示す図
【図１２】 従来の半導体装置のプロセスフロー断面図
【図１３】 従来の半導体装置のプロセスフロー断面図
（図１２の続き）
（図１２の続き）
【図１４】 従来の半導体装置のプロセスフロー断面図
（図１３の続き）
（図１３の続き）
【図１５】 従来の半導体装置のプロセスフロー断面図
（図１４の続き）
（図１４の続き）
１００，２００，４００……ｐ型シリコン基板 １０１，２０１，４０１……フィールド酸化膜 １０２，２０２，４０２……ｐウエル １０３，２０３，４０３……ｎウエル １０４，２０４，４０４……ｐウエル １０５，２０５，４０５……ゲート酸化膜 １０６，２０６，４０６……ゲート電極 １０７，２０７，４０７……ｎ型不純物拡散層 １０８，２０８，４０８……ｐ型不純物拡散層 １０９，２０９，４０９……ｎ型不純物拡散層 １１０，２１０，４１０……ｎ型不純物拡散層 １１１，２１１，４１１……ＢＰＳＧ膜 １８１，２８１，４８１……ロジックデバイス系のＮＭ
ＯＳトランジスタ １８２，２８２，４８２……ロジックデバイス系のＰＭ
ＯＳトランジスタ １８３，２８３，４８３……ＤＲＡＭ周辺用ＮＭＯＳト
ランジスタ １８４，２８４，４８４……ＤＲＡＭメモリーセル用Ｎ
ＭＯＳトランジスタ １２０，２２０，４２０……コンタクトホール １２１，２２１，４２１……ポリサイド膜よりなるビッ
トライン １２２，２２２，４２２……ＢＰＳＧ膜 １３０，２３０，４３０……コンタクトホール １３１，２３１，４３１……多結晶シリコン １３２，２３２，４３２……ＤＲＡＭのストレージノー
ド １３３，２３３……アナログ容量素子の下部電極 １３４，２３４，４３４……ＳｉＮ膜 １９０，２９０……ＳｉＮ膜除去箇所 １４０，２４０，４４０……ＯＮＯ容量膜 １４１，２４１……酸化膜 １４２，２４２，４４２……ＤＲＡＭのメモリーセルプ
レート １４３，２４３……アナログ容量素子の上部電極 １４４，２４４，４４４……ＢＰＳＧ膜 １５０，２５０，４５０……コンタクトホール １５１，２５１，４５１……Ａｌ電極 １５２，２５２，４５２……タングステンのコンタクト ２９９……レジスト
ＯＳトランジスタ １８２，２８２，４８２……ロジックデバイス系のＰＭ
ＯＳトランジスタ １８３，２８３，４８３……ＤＲＡＭ周辺用ＮＭＯＳト
ランジスタ １８４，２８４，４８４……ＤＲＡＭメモリーセル用Ｎ
ＭＯＳトランジスタ １２０，２２０，４２０……コンタクトホール １２１，２２１，４２１……ポリサイド膜よりなるビッ
トライン １２２，２２２，４２２……ＢＰＳＧ膜 １３０，２３０，４３０……コンタクトホール １３１，２３１，４３１……多結晶シリコン １３２，２３２，４３２……ＤＲＡＭのストレージノー
ド １３３，２３３……アナログ容量素子の下部電極 １３４，２３４，４３４……ＳｉＮ膜 １９０，２９０……ＳｉＮ膜除去箇所 １４０，２４０，４４０……ＯＮＯ容量膜 １４１，２４１……酸化膜 １４２，２４２，４４２……ＤＲＡＭのメモリーセルプ
レート １４３，２４３……アナログ容量素子の上部電極 １４４，２４４，４４４……ＢＰＳＧ膜 １５０，２５０，４５０……コンタクトホール １５１，２５１，４５１……Ａｌ電極 １５２，２５２，４５２……タングステンのコンタクト ２９９……レジスト
Claims (9)
- 【請求項１】 記憶保持動作が必要な随時書き込み読み
出し半導体記憶装置とロジックデバイスとを１チップに
混載してなる半導体装置であって、半導体記憶装置にお
ける容量素子の形成層と同一の層に前記容量素子とは分
離した状態でロジックデバイス系のアナログ容量素子が
形成されている半導体装置。 - 【請求項２】 ロジックデバイス系のアナログ容量素子
の下部電極及び上部電極はそれぞれ半導体記憶装置の容
量素子のストレージノード及びメモリーセルプレートと
同一材料で構成されている請求項１に記載の半導体装
置。 - 【請求項３】 ロジックデバイス系のアナログ容量素子
の誘電体は下部電極の一部を熱酸化して形成した熱酸化
膜によって構成されている請求項２に記載の半導体装
置。 - 【請求項４】 ロジックデバイス系のアナログ容量素子
の誘電体は下部電極に不純物を注入した上でその下部電
極の一部を熱酸化して形成した熱酸化膜によって構成さ
れている請求項２に記載の半導体装置。 - 【請求項５】 ロジックデバイス系のアナログ容量素子
の下部電極及び半導体記憶装置の容量素子のストレージ
ノードならびにロジックデバイス系のアナログ容量素子
の上部電極及び半導体記憶装置の容量素子のメモリーセ
ルプレートが多結晶シリコンで構成されている請求項２
から請求項４までのいずれかに記載の半導体装置。 - 【請求項６】 半導体基板に記憶保持動作が必要な随時
書き込み読み出し半導体記憶装置のスイッチング素子と
ロジックデバイス系のロジック素子とを形成する工程
と、前記スイッチング素子及びロジック素子上に第一の
絶縁膜を形成する工程と、前記スイッチング素子に位置
対応して前記第一の絶縁膜上にストレージノードを形成
するとともに前記ロジック素子に位置対応して前記第一
の絶縁膜上に下部電極を形成する工程と、前記ストレー
ジノード上及び下部電極上に第二の絶縁膜を形成する工
程と、前記下部電極に位置対応する第二の絶縁膜を除去
する工程と、前記ストレージノード上の第二の絶縁膜及
び前記第二の絶縁膜の除去により露出した下部電極の一
部を酸化して半導体記憶装置の容量素子の誘電体を形成
するとともにロジックデバイス系のアナログ容量素子の
誘電体を形成する工程と、前記半導体記憶装置の誘電体
上にメモリーセルプレートを形成するとともに前記ロジ
ックデバイス系の誘電体上に上部電極を形成する工程と
を含む半導体装置の製造方法。 - 【請求項７】 半導体基板に記憶保持動作が必要な随時
書き込み読み出し半導体記憶装置のスイッチング素子と
ロジックデバイス系のロジック素子とを形成する工程
と、前記スイッチング素子及びロジック素子上に第一の
絶縁膜を形成する工程と、前記スイッチング素子に位置
対応して前記第一の絶縁膜上にストレージノードを形成
するとともに前記ロジック素子に位置対応して前記第一
の絶縁膜上に下部電極を形成する工程と、前記ストレー
ジノード上及び下部電極上に第二の絶縁膜を形成する工
程と、前記下部電極に位置対応する第二の絶縁膜を除去
する工程と、前記第二の絶縁膜の除去により露出した下
部電極に不純物を注入する工程と、前記ストレージノー
ド上の第二の絶縁膜及び前記第不純物が注入された下部
電極の一部を酸化して半導体記憶装置の容量素子の誘電
体を形成するとともにロジックデバイス系のアナログ容
量素子の誘電体を形成する工程と、前記半導体記憶装置
の誘電体上にメモリーセルプレートを形成するとともに
前記ロジックデバイス系の誘電体上に上部電極を形成す
る工程とを含む半導体装置の製造方法。 - 【請求項８】 下部電極を多結晶シリコンで形成し、そ
の多結晶シリコンに不純物としてリンまたは砒素を注入
する請求項７に記載の半導体装置の製造方法。 - 【請求項９】 ストレージノード及び下部電極を多結晶
シリコンで形成し、第二の絶縁膜をシリコン窒化膜で形
成し、メモリーセルプレート及び上部電極を多結晶シリ
コンで形成する請求項６から請求項８までのいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16481198A JP4052729B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16481198A JP4052729B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354750A true JPH11354750A (ja) | 1999-12-24 |
| JP4052729B2 JP4052729B2 (ja) | 2008-02-27 |
Family
ID=15800377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16481198A Expired - Fee Related JP4052729B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4052729B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020083577A (ko) * | 2001-04-27 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 장치의 커패시터의 제조방법 |
| KR100429372B1 (ko) * | 2001-06-30 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 아날로그 커패시터 제조 방법 |
| US6791135B2 (en) | 2002-03-19 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device with improved capacitive element and method of forming the same |
| KR100617621B1 (ko) * | 2001-08-09 | 2006-09-01 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
| JP2007513495A (ja) * | 2003-10-22 | 2007-05-24 | マイクロン テクノロジー インコーポレイテッド | イメージャ用デュアルコンデンサ構造及びその製造方法 |
-
1998
- 1998-06-12 JP JP16481198A patent/JP4052729B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020083577A (ko) * | 2001-04-27 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 장치의 커패시터의 제조방법 |
| KR100429372B1 (ko) * | 2001-06-30 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 아날로그 커패시터 제조 방법 |
| KR100617621B1 (ko) * | 2001-08-09 | 2006-09-01 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
| US6791135B2 (en) | 2002-03-19 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device with improved capacitive element and method of forming the same |
| JP2007513495A (ja) * | 2003-10-22 | 2007-05-24 | マイクロン テクノロジー インコーポレイテッド | イメージャ用デュアルコンデンサ構造及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP4052729B2 (ja) | 2008-02-27 |
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