JPH11354750A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11354750A JPH11354750A JP10164811A JP16481198A JPH11354750A JP H11354750 A JPH11354750 A JP H11354750A JP 10164811 A JP10164811 A JP 10164811A JP 16481198 A JP16481198 A JP 16481198A JP H11354750 A JPH11354750 A JP H11354750A
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Abstract
性と高耐圧をもつロジックデバイス系のアナログ容量素
子の1チップ混載を実現する。 【解決手段】 シリコン基板100 に形成したDRAMの
スイッチング素子とロジックデバイス系のロジック素子
との上にBPSG膜111,122 を形成し、BPSG膜122
上にストレージノード132 とアナログ容量素子の下部電
極133 を分離して形成し、ストレージノード上及び下部
電極上にSiN膜134 を形成し、下部電極に位置対応す
るSiN膜134 を除去し、ストレージノード上のSiN
膜134 及び除去により露出した下部電極の一部を酸化し
てDRAMの容量素子の誘電体であるONO容量膜140
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体である熱酸化膜141 を形成し、ONO容量
膜140 上にメモリーセルプレート142 を形成するととも
に熱酸化膜141 上に上部電極143 を形成する。
Description
要な随時書き込み読み出し半導体記憶装置(以下、DR
AMと記載する(Dynamic Random Access Memory))と
半導体ロジックデバイスとを1チップに搭載したDRA
M・ロジック混載デバイスとしての半導体装置及びその
製造方法に関するものである。この種の半導体装置の好
適な適用例として1チップマイコンをあげることができ
る。
デバイスの製造方法について図12〜図15のプロセス
フロー断面図を用いて説明する。
基板400に各々の素子を分離するための厚いフィール
ド酸化膜401(300〜400nm程度)を設ける。
シリコン基板400に、ロジックデバイス系のNMOS
トランジスタ481が形成されるp型導電体のpウエル
402(1×1017/cm3 程度)と、ロジックデバイ
ス系のPMOSトランジスタ482が形成されるn型導
電体のnウエル403(1×1017/cm3 程度)と、
そのnウエル403内にDRAMの周辺用NMOSトラ
ンジスタ483及びメモリーセル用NMOSトランジス
タ484が形成されるp型導電体のpウエル404(1
×1017/cm3 程度)とを設ける。その後、薄いゲー
ト酸化膜405(7〜12nm程度)を形成し、次いで
n型不純物(5×1020/cm3 程度)をドーピングし
た多結晶シリコン(200〜300nm程度)を堆積
し、所望の箇所にフォトリソグラフィー技術及びエッチ
ング技術を用いてゲート電極406を加工形成する。そ
の後、ロジックデバイス系のNMOSトランジスタ48
1のソース・ドレインとなるn型不純物拡散層407、
ロジックデバイス系のPMOSトランジスタ482のソ
ース・ドレインとなるp型不純物拡散層408、DRA
Mの周辺用NMOSトランジスタ483のソース・ドレ
インとなるn型不純物拡散層409及びDRAMのメモ
リーセルNMOSトランジスタ484のソース・ドレイ
ンとなるn型不純物拡散層410を設ける。次に層間絶
縁膜として、ボロン(B)及びリン(P)を各々数%含
有しているSiO2 膜すなわちBPSG膜411(50
0nm程度)をCVD法(Chemical Vapor Depositio
n)で堆積し、850℃程度の熱処理を加えてリフロー
を行い、その表面を平坦化する。
とDRAMのビットラインとを接続するためのコンタク
トホール420をBPSG膜411に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン(W)と多結晶シリコンの合金であ
るポリサイド膜(約300nm)をCVD法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール420内にコンタク
トを形成するとともに所望の箇所にDRAMのビットラ
イン421を形成する。次に層間絶縁膜として、BPS
G膜422(500〜1000nm程度)をCVD法で
堆積し、850℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
拡散層410とDRAMのストレージノード432を接
続するためのコンタクトホール430をBPSG膜41
1,422に対するフォトリソグラフィー技術及びエッ
チング技術により形成する。その後、n型不純物(1×
1020/cm3 程度)をドーピングした多結晶シリコン
(200〜300nm程度)を堆積し、フォトリソグラ
フィー技術及びエッチング技術により、コンタクトホー
ル430内にコンタクト431を形成するとともにコン
タクト431に接続する状態で所望の箇所にDRAMの
ストレージノード432を形成する。その後、ウエハ全
面にSiN膜434(5nm程度)を形成する。
て800℃〜850℃程度の熱酸化を行ってSiN膜4
34の表層一部を酸化し、DRAMの容量素子の誘電体
としてのONO容量膜440を形成する(ONO:酸化
膜−窒化膜−酸化膜)。その後、n型不純物(1×10
20/cm3 程度)をドーピングした多結晶シリコン(1
00nm程度)を堆積し、フォトリソグラフィー技術及
びエッチング技術により、DRAMのメモリーセルプレ
ート442を所望の箇所に形成する。これによって、ス
トレージノード432とメモリーセルプレート442と
でONO容量膜440をサンドイッチしたDRAMの容
量素子を構成する。その後、BPSG膜444(500
〜1000nm程度)をCVD法で堆積し、850℃程
度の熱処理を加えてリフローを行い、その表面を平坦化
する。
拡散層408,409と接続するためにBPSG膜41
1,422,444の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール450を形成する。その後、コンタクトホール45
0にタングステン(W)のコンタクト452をCVD技
術及びエッチング技術により埋め込む。その後、コンタ
クト452に接続する状態で所望の箇所にAl電極45
1を形成する。
は、その微細化、高機能化が進むことにより、DRAM
の容量素子と、ロジックデバイス系の高精度で高耐圧の
アナログ容量素子である2層多結晶シリコン間の絶縁膜
(誘電体)を用いた容量素子とを1チップに搭載してゆ
くことが非常に重要になってくる。従来、DRAMでは
大容量が必要なこと及びメモリー保持特性等の観点より
容量密度の高い素子を得るために、ONO容量膜等の高
比誘電率絶縁膜を用いたり、あるいは容量絶縁膜の薄膜
化が行われてきた。そのため、その絶縁破壊電圧は例え
ば0.35μmルール程度で約5〜7V程度と低くなっ
ている。DRAMではメモリーセルプレートに電位を加
えているために、例えば電源電圧3.3V系であると、
容量絶縁膜に加わる電圧は約1.0〜2.0V程度であ
るために前記の絶縁破壊耐圧でもかまわない。
される高精度なアナログ容量素子であると、周辺機器と
の関係及び今までの資産を使用したいとの観点より、例
えば3.3V系であるとその絶縁破壊耐圧は素子の信頼
性を鑑みて約10V以上は必要である(好ましくは約1
0〜20V程度)。従って、DRAM容量素子の構造
を、優れたアナログ特性とともに高耐圧が要求されるロ
ジックデバイス系のアナログ容量素子にそのまま適用す
ることは非常に困難である。
が要求されるロジックデバイス系のアナログ容量素子と
してはゲート電極を容量素子の上部電極とする2層多結
晶シリコン間に熱酸化膜を形成した構造が採用されてい
るが、その容量素子をDRAMの大容量素子にそのまま
適用すれば、その面積が大きくなりすぎるため、適用が
非常に困難である。
部電極とする2層多結晶シリコンの半導体容量素子とD
RAMデバイスを作製すると、DRAMのストレージノ
ードや配線層と基板とのコンタクトが深くなり、従って
コンタクトホールのアスペクト比(深さ:径)が過剰に
大きくなってしまい、今後の微細化にはその加工技術と
しての課題が大きく、またその製造方法は非常に複雑な
ものとなり、実用上、製造が不可能である。
置及びその製造方法においては、優れたアナログ特性と
ともに高耐圧が要求されるロジックデバイス系のアナロ
グ容量素子とDRAMの容量素子とを同時的に1チップ
に簡単に搭載することができなかったのである。
に本発明の半導体装置及びその製造方法においては、半
導体記憶装置における容量素子とロジックデバイス系の
アナログ容量素子とを互いに分離した状態で同一の層に
形成してある。すなわち、1チップ上において、半導体
記憶装置が高密度に形成されているとともに、ロジック
デバイス系のアナログ容量素子が優れたアナログ特性と
高耐圧をもつ状態に形成されている。
体装置は、記憶保持動作が必要な随時書き込み読み出し
半導体記憶装置とロジックデバイスとを1チップに混載
してなる半導体装置であって、半導体記憶装置における
容量素子の形成層と同一の層に前記容量素子とは分離し
た状態でロジックデバイス系のアナログ容量素子が形成
されている。高密度に配列した半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とが1チップに混載されている。
は、上記請求項1において、ロジックデバイス系のアナ
ログ容量素子の下部電極及び上部電極はそれぞれ半導体
記憶装置の容量素子のストレージノード及びメモリーセ
ルプレートと同一材料で構成されている。アナログ容量
素子の下部電極がストレージノードと同時に形成され、
アナログ容量素子の上部電極がメモリーセルプレートと
同時に形成されており、工程数が少ないことから、製造
コストが安くなる。
は、上記請求項2において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極の一部を熱酸化して形
成した熱酸化膜によって構成されている。下部電極の表
層一部を熱酸化した熱酸化膜をもってアナログ容量素子
の誘電体を構成しており、アナログ容量素子の大面積化
を避けている。
は、上記請求項2において、ロジックデバイス系のアナ
ログ容量素子の誘電体は下部電極に不純物を注入した上
でその下部電極の一部を熱酸化して形成した熱酸化膜に
よって構成されている。下部電極に注入する不純物の量
によってアナログ容量素子の容量値を制御することが可
能で、所望の容量値のアナログ容量素子が形成されてい
る。
は、上記請求項2〜4において、ロジックデバイス系の
アナログ容量素子の下部電極及び半導体記憶装置の容量
素子のストレージノードならびにロジックデバイス系の
アナログ容量素子の上部電極及び半導体記憶装置の容量
素子のメモリーセルプレートが多結晶シリコンで構成さ
れている。下部電極、ストレージノード、上部電極、メ
モリーセルプレートを多結晶シリコンで構成するとき
は、チタン、コバルト、ニッケル等のシリサイドで構成
する場合に比べて工程数が少なくてすみ、製造コストが
安くなる。
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記ストレージノード上の第二の絶縁膜及び
前記第二の絶縁膜の除去により露出した下部電極の一部
を酸化して半導体記憶装置の容量素子の誘電体を形成す
るとともにロジックデバイス系のアナログ容量素子の誘
電体を形成する工程と、前記半導体記憶装置の誘電体上
にメモリーセルプレートを形成するとともに前記ロジッ
クデバイス系の誘電体上に上部電極を形成する工程とを
含んでいる。高密度記憶の半導体記憶装置と優れたアナ
ログ特性と高耐圧をもつロジックデバイス系のアナログ
容量素子とを容易に1チップに混載した状態で作製する
ことが可能となる。
製造方法は、半導体基板に記憶保持動作が必要な随時書
き込み読み出し半導体記憶装置のスイッチング素子とロ
ジックデバイス系のロジック素子とを形成する工程と、
前記スイッチング素子及びロジック素子上に第一の絶縁
膜を形成する工程と、前記スイッチング素子に位置対応
して前記第一の絶縁膜上にストレージノードを形成する
とともに前記ロジック素子に位置対応して前記第一の絶
縁膜上に下部電極を形成する工程と、前記ストレージノ
ード上及び下部電極上に第二の絶縁膜を形成する工程
と、前記下部電極に位置対応する第二の絶縁膜を除去す
る工程と、前記第二の絶縁膜の除去により露出した下部
電極に不純物を注入する工程と、前記ストレージノード
上の第二の絶縁膜及び前記第不純物が注入された下部電
極の一部を酸化して半導体記憶装置の容量素子の誘電体
を形成するとともにロジックデバイス系のアナログ容量
素子の誘電体を形成する工程と、前記半導体記憶装置の
誘電体上にメモリーセルプレートを形成するとともに前
記ロジックデバイス系の誘電体上に上部電極を形成する
工程とを含んでいる。高密度記録の半導体記憶装置と優
れたアナログ特性と高耐圧をもつロジックデバイス系の
アナログ容量素子とを容易に1チップに混載できるのは
もちろん、下部電極に注入する不純物の量によってアナ
ログ容量素子の容量値を制御するもので、所望の容量値
のアナログ容量素子を形成することが可能となる。
製造方法は、上記請求項7において、下部電極を多結晶
シリコンで形成し、その多結晶シリコンに不純物として
リンまたは砒素を注入するものである。多結晶シリコン
に対するリンまたは砒素の注入によってアナログ容量素
子の誘電体を良好に形成する。
製造方法は、上記請求項6〜8において、ストレージノ
ード及び下部電極を多結晶シリコンで形成し、第二の絶
縁膜をシリコン窒化膜で形成し、メモリーセルプレート
及び上部電極を多結晶シリコンで形成するものである。
より工程数の少ない状態でかつより品質の良い状態でD
RAM・ロジック混載デバイスとしての半導体装置を作
製することが可能となる。
ク混載デバイスとしての半導体装置及びその製造方法の
具体的な実施の形態を図面に基づいて詳細に説明する。
施の形態1にかかわる半導体装置(DRAM・ロジック
混載デバイス)の製造方法の一例を示すプロセスフロー
断面図である。図1に示すように、p型シリコン基板1
00に各々の素子を分離するための厚いフィールド酸化
膜101(300〜400nm程度)を設ける。シリコ
ン基板100に、ロジックデバイス系のNMOSトラン
ジスタ181が形成されるp型導電体のpウエル102
(1×1017/cm3 程度)と、ロジックデバイス系の
PMOSトランジスタ182が形成されるn型導電体の
nウエル103(1×1017/cm3 程度)と、そのn
ウエル103内にDRAMの周辺用NMOSトランジス
タ183及びメモリーセル用NMOSトランジスタ18
4が形成されるp型導電体のpウエル104(1×10
17/cm3 程度)とを設ける。なお、NMOSトランジ
スタ181、PMOSトランジスタ182はロジックデ
バイス系のロジック素子を構成し、NMOSトランジス
タ183,184はDRAMのスイッチング素子を構成
している。その後、薄いゲート酸化膜105(7〜12
nm程度)を形成し、次いでn型不純物(5×1020/
cm3 程度)をドーピングした多結晶シリコン(200
〜300nm程度)を堆積し、所望の箇所にフォトリソ
グラフィー技術及びエッチング技術を用いてゲート電極
106を加工形成する。その後、ロジックデバイス系の
NMOSトランジスタ181のソース・ドレインとなる
n型不純物拡散層107、ロジックデバイス系のPMO
Sトランジスタ182のソース・ドレインとなるp型不
純物拡散層108、DRAMの周辺用NMOSトランジ
スタ183のソース・ドレインとなるn型不純物拡散層
109及びDRAMのメモリーセルNMOSトランジス
タ184のソース・ドレインとなるn型不純物拡散層1
10を設ける。次に、層間絶縁膜として、ボロン(B)
及びリン(P)を各々数%含有しているSiO2 膜すな
わちBPSG膜111(500nm程度)をCVD法で
堆積し、850℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
とDRAMのビットラインとを接続するためのコンタク
トホール120をBPSG膜111に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン(W)と多結晶シリコンの合金であ
るポリサイド膜(約300nm)をCVD法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール120内にコンタク
トを形成するとともに所望の箇所にDRAMのビットラ
イン121を形成する。次に、層間絶縁膜として、BP
SG膜122(500〜1000nm程度)をCVD法
で堆積し、850℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。
リーセル用NMOSトランジスタ184の不純物拡散層
110とDRAMのストレージノード132を接続する
ためのコンタクトホール130をBPSG膜111,1
22に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、n型不純物(1×1020
/cm3 程度)をドーピングした多結晶シリコン(20
0〜300nm程度)を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層110に
接続する状態でコンタクトホール130内にコンタクト
131を形成するとともにコンタクト131に接続する
状態で所望の箇所にDRAMのストレージノード132
を形成し、さらにこの点が本発明の特徴の一つである
が、ロジックデバイス系の2層多結晶シリコンで形成す
ることとなるアナログ容量素子の下部電極133を前記
のn型不純物をドーピングした多結晶シリコンによって
ストレージノード132と同時に同一層に形成する。ア
ナログ容量素子の下部電極133はストレージノード1
32とは電気的に切り離して形成する。その後、ウエハ
全面にSiN膜134(5nm程度)を形成する。
が本発明の特徴の一つであるが、2層多結晶シリコンで
形成することとなるアナログ容量素子の下部電極133
の上部のSiN膜134をフォトリソグラフィー技術及
びエッチング技術により除去する(符号の190がSi
N膜除去箇所を示す)。
が本発明の特徴の一つであるが、ウエハに対して800
℃〜850℃程度の熱酸化を行って、SiN膜134及
び2層多結晶シリコンで形成することとなるアナログ容
量素子の下部電極133の表面一部を酸化する。こうす
ることにより、DRAMの容量素子の誘電体としてのO
NO容量膜140(ONO:酸化膜−窒化膜−酸化膜)
及び2層多結晶シリコンで形成することとなるアナログ
容量素子の誘電体としての熱酸化膜141を形成する。
ここで注意すべきことは、DRAMの容量素子の誘電体
としてのONO容量膜140はSiN膜134の熱酸化
によって形成されるのに対して、同一工程ではあって
も、ロジックデバイス系のアナログ容量素子の誘電体と
しての熱酸化膜141はn型不純物(1×1020/cm
3 程度)をドーピングした多結晶シリコン(200〜3
00nm程度)よりなる下部電極133の表面一部の熱
酸化によって形成されるということである。その後、n
型不純物(1×1020/cm3 程度)をドーピングした
多結晶シリコン(100nm程度)を堆積し、フォトリ
ソグラフィー技術及びエッチング技術により、DRAM
のメモリーセルプレート142をストレージノード13
2の上方及びその周辺の箇所に形成するとともに、そし
てこの工程が本発明の特徴の一つであるが、2層多結晶
シリコンで形成するアナログ容量素子の上部電極143
を下部電極133の上方の箇所に形成する。これによっ
て、ストレージノード132とメモリーセルプレート1
42とでONO容量膜140をサンドイッチしたDRA
Mの容量素子を構成するとともに、同一の層において下
部電極133と上部電極143とで熱酸化膜141をサ
ンドイッチしたロジックデバイス系のアナログ容量素子
を構成する。その後、BPSG膜144(500〜10
00nm程度)をCVD法で堆積し、850℃程度の熱
処理を加えてリフローを行い、その表面を平坦化する。
散層108,109と接続するためにBPSG膜11
1,122,144の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール150を形成する。その後、コンタクトホール15
0にタングステン(W)のコンタクト152をCVD技
術及びエッチング技術により埋め込む。その後、コンタ
クト152に接続する状態で所望の箇所にAl電極15
1を形成する。
は、ストレージノード132とメモリーセルプレート1
42との間の容量のための絶縁膜(誘電体)としてSi
N膜134を熱酸化した高比誘電率のONO容量膜14
0を用いているのに対して、同時に同層に形成されるロ
ジックデバイス系のアナログ容量素子としては、n型不
純物をドーピングした多結晶シリコンよりなる下部電極
133と同じくn型不純物をドーピングした多結晶シリ
コンよりなる上部電極143との間の容量のための絶縁
膜(誘電体)として前記下部電極133の表面一部を熱
酸化した熱酸化膜141を用いている。その結果とし
て、DRAMのONO容量膜140を用いた容量素子と
しては、容量密度の高い0.35μmルール程度で電源
電圧3.3V系でその絶縁破壊耐圧が約5〜7V程度の
ものを形成しているのに対して、ロジックデバイス系の
n型不純物ドープ多結晶シリコンの熱酸化膜141を用
いたアナログ容量素子としては、電源電圧3.3V系で
絶縁破壊耐圧が約10〜20V程度の高耐圧でアナログ
特性に優れたものを形成することができる。すなわち、
DRAMの容量素子としては微細で高密度を実現するこ
とができながら、ロジックデバイス系のアナログ容量素
子としては同様に微細で高耐圧・良アナログ特性を実現
することができ、しかもこれが最も重要なことである
が、そのようなDRAMの容量素子とロジックデバイス
系のアナログ容量素子とを複雑な工程を要することなく
同時的にかつ簡単な若干の処理を加えるだけで容易に実
現することができる画期的な構成となっており、高密度
かつ高精度のDRAM・ロジック混載デバイスを実用化
する上で極めて優れたものである。
板を使用した例で説明したが、これに代えてn型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるいわゆるLOCOS分離(Local
Oxidation of Silicon)であったが、シリコン基板をエ
ッチングして形成するトレンチ分離でもかまわない。ま
た、DRAM・ロジック混載デバイスを作製するときに
トリプルウエル構造での作製例を示したが、ツインウエ
ルでもかまわない。また、DRAMの周辺用NMOSト
ランジスタ183とメモリーセル用NMOSトランジス
タ184とを別々に有する例で説明したが、どちらか一
方のNMOSトランジスタでもう一方を代用してもよ
い。また、DRAMの容量絶縁膜(誘電体)としてON
O容量膜を用いる例を示したが、他の高比誘電率絶縁膜
でもよい。また、BPSG膜の平坦化方法を熱処理で行
う方法を示したが、CMP研磨技術(Chemical Mechani
calPolishing ;化学機械研磨)による平坦化でもよ
い。また、ONO等の容量素子を形成する前にその容量
素子の下層にビットラインを作成する例を示したが、容
量素子の上層にビットラインを作成してもかまわない。
また、ビットラインとしてタングステンと多結晶シリコ
ンで形成するポリサイド膜を使用した例を説明したが、
Al合金でもよい。また、ストレージノード132をn
型不純物ドープ多結晶シリコンで形成する例を示したが
ノンドープ多結晶シリコンでもよい。特に、ストレージ
ノード132及び下部電極133や、メモリーセルプレ
ート142及び上部電極143をn型不純物をドーピン
グした多結晶シリコンで形成したが、これに代えて多結
晶シリコン上にチタンやコバルトやニッケルを堆積し、
加熱によって反応させたシリサイドで形成してもよい。
もっとも、多結晶シリコンを用いると、工程数が少な
く、効率的な製造が可能である。
態2にかかわる半導体装置及びその製造方法について図
面を参照しながら説明する。図6〜図10は実施の形態
2にかかわる半導体装置(DRAM・ロジック混載デバ
イス)の製造方法の一例を示すプロセスフロー断面図で
ある。図6に示すように、p型シリコン基板200に各
々の素子を分離するための厚いフィールド酸化膜201
(300〜400nm程度)を設ける。シリコン基板2
00に、ロジックデバイス系のNMOSトランジスタ2
81が形成されるp型導電体のpウエル202(1×1
017/cm3 程度)と、ロジックデバイス系のPMOS
トランジスタ282が形成されるn型導電体のnウエル
203(1×1017/cm3 程度)と、そのnウエル2
03内にDRAMの周辺用NMOSトランジスタ283
及びメモリーセル用NMOSトランジスタ284が形成
されるp型導電体のpウエル204(1×1017/cm
3 程度)とを設ける。なお、NMOSトランジスタ28
1、PMOSトランジスタ282はロジックデバイス系
のロジック素子を構成し、NMOSトランジスタ28
3,284はDRAMのスイッチング素子を構成してい
る。その後、薄いゲート酸化膜205(7〜12nm程
度)を形成し、次いでn型不純物(5×1020/cm3
程度)をドーピングした多結晶シリコン(200〜30
0nm程度)を堆積し、所望の箇所にフォトリソグラフ
ィー技術及びエッチング技術を用いてゲート電極206
を加工形成する。その後、ロジックデバイス系のNMO
Sトランジスタ281のソース・ドレインとなるn型不
純物拡散層207、ロジックデバイス系のPMOSトラ
ンジスタ282のソース・ドレインとなるp型不純物拡
散層208、DRAMの周辺用NMOSトランジスタ2
83のソース・ドレインとなるn型不純物拡散層209
及びDRAMのメモリーセルNMOSトランジスタ28
4のソース・ドレインとなるn型不純物拡散層210を
設ける。次に、層間絶縁膜として、ボロン(B)及びリ
ン(P)を各々数%含有しているSiO2 膜すなわちB
PSG膜211(500nm程度)をCVD法で堆積
し、850℃程度の熱処理を加えてリフローを行い、そ
の表面を平坦化する。
とDRAMのビットラインとを接続するためのコンタク
トホール220をBPSG膜211に対するフォトリソ
グラフィー技術及びエッチング技術により形成する。そ
の後、タングステン(W)と多結晶シリコンの合金であ
るポリサイド膜(約300nm)をCVD法によりウエ
ハ全面に堆積し、フォトリソグラフィー技術及びエッチ
ング技術により、コンタクトホール220内にコンタク
トを形成するとともに所望の箇所にDRAMのビットラ
イン221を形成する。次に、層間絶縁膜として、BP
SG膜222(500〜1000nm程度)をCVD法
で堆積し、850℃程度の熱処理を加えてリフローを行
い、その表面を平坦化する。以上、図6については実施
の形態1の場合の図1と同様である。
リーセル用NMOSトランジスタ284の不純物拡散層
210とDRAMのストレージノード232を接続する
ためのコンタクトホール230をBPSG膜211,2
22に対するフォトリソグラフィー技術及びエッチング
技術により形成する。その後、n型不純物(1×1020
/cm3 程度)をドーピングした多結晶シリコン(20
0〜300nm程度)を堆積し、フォトリソグラフィー
技術及びエッチング技術により、不純物拡散層210に
接続する状態でコンタクトホール230内にコンタクト
231を形成するとともにコンタクト231に接続する
状態で所望の箇所にDRAMのストレージノード232
を形成し、さらに実施の形態1の場合と同様に、ロジッ
クデバイス系の2層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極233を前記のn型不純
物をドーピングした多結晶シリコンによってストレージ
ノード232と同時に同一層に形成する。アナログ容量
素子の下部電極233はストレージノード232とは電
気的に切り離して形成する。その後、ウエハ全面にSi
N膜234(5nm程度)を形成する。
が本発明の特徴の一つであるが、フォトリソグラフィー
技術を用いて2層多結晶シリコンで形成することとなる
アナログ容量素子の下部電極233以外のところにレジ
スト299を塗布する。そして、実施の形態1の場合と
同様に、2層多結晶シリコンで形成することとなるアナ
ログ容量素子の下部電極233の上部のSiN膜234
をエッチング技術を用いて除去する(符号の290がS
iN膜除去箇所を示す)。その後、この工程が本発明の
特徴の一つであるが、イオン注入技術を用いて2層多結
晶シリコンで形成することとなる容量素子の下部電極2
33にリン(P)を50keV、1.5×1016/cm
2 程度の状態で注入し、下部電極233における多結晶
シリコンの不純物濃度を不純物(P)のドーピングによ
って変化させる。
を除去した後、実施の形態1の場合と同様に、ウエハに
対して800℃〜850℃程度の熱酸化を行って、Si
N膜234及び2層多結晶シリコンで形成することとな
るアナログ容量素子の下部電極233の表面一部を酸化
する。こうすることにより、DRAMの容量素子の誘電
体としてのONO容量膜240及び2層多結晶シリコン
で形成することとなるアナログ容量素子の誘電体として
の熱酸化膜241を形成する。ここで注意すべきこと
は、DRAMの容量素子の誘電体としてのONO容量膜
240はSiN膜234の熱酸化によって形成されるの
に対して、同一工程ではあっても、ロジックデバイス系
のアナログ容量素子の誘電体としての熱酸化膜241は
n型不純物(1×1020/cm3 程度)をドーピングし
た多結晶シリコン(200〜300nm程度)よりなる
下部電極233の表面一部の熱酸化によって形成される
ということである。その後、n型不純物(1×1020/
cm3 程度)をドーピングした多結晶シリコン(100
nm程度)を堆積し、フォトリソグラフィー技術及びエ
ッチング技術により、DRAMのメモリーセルプレート
242をストレージノード232の上方及びその周辺の
箇所に形成するとともに、実施の形態1の場合と同様
に、2層多結晶シリコンで形成するアナログ容量素子の
上部電極243を下部電極233の上方の箇所に形成す
る。これによって、ストレージノード232とメモリー
セルプレート242とでONO容量膜240をサンドイ
ッチしたDRAMの容量素子を構成するとともに、同一
の層において下部電極233と上部電極243とで熱酸
化膜241をサンドイッチしたロジックデバイス系のア
ナログ容量素子を構成する。その後、BPSG膜244
(500〜1000nm程度)をCVD法で堆積し、8
50℃程度の熱処理を加えてリフローを行い、その表面
を平坦化する。
拡散層208,209と接続するためにBPSG膜21
1,222,244の所望の箇所に対してフォトリソグ
ラフィー技術及びエッチング技術を用いてコンタクトホ
ール250を形成する。その後、コンタクトホール25
0にタングステン(W)のコンタクト252をCVD技
術及びエッチング技術により埋め込む。その後、コンタ
クト252に接続する状態で所望の箇所にAl電極25
1を形成する。
に、DRAMの容量素子としては、ストレージノード2
32とメモリーセルプレート242との間の容量のため
の絶縁膜(誘電体)としてSiN膜234を熱酸化した
高比誘電率のONO容量膜240を用いているのに対し
て、同時に同層に形成されるロジックデバイス系のアナ
ログ容量素子としては、n型不純物をドーピングした多
結晶シリコンよりなる下部電極233と同じくn型不純
物をドーピングした多結晶シリコンよりなる上部電極2
43との間の容量のための絶縁膜(誘電体)として前記
下部電極233の表面一部を熱酸化した熱酸化膜241
を用いている。その結果として、DRAMのONO容量
膜240を用いた容量素子としては、容量密度の高い
0.35μmルール程度で電源電圧3.3V系でその絶
縁破壊耐圧が約5〜7V程度のものを形成しているのに
対して、ロジックデバイス系のn型不純物ドープ多結晶
シリコンの熱酸化膜241を用いたアナログ容量素子と
しては、電源電圧3.3V系で絶縁破壊耐圧が約10〜
20V程度の高耐圧でアナログ特性に優れたものを形成
することができる。すなわち、DRAMの容量素子とし
ては微細で高密度を実現することができながら、ロジッ
クデバイス系のアナログ容量素子としては同様に微細で
高耐圧・良アナログ特性を実現することができ、しかも
これが最も重要なことであるが、そのようなDRAMの
容量素子とロジックデバイス系のアナログ容量素子とを
複雑な工程を要することなく同時的にかつ簡単な若干の
処理を加えるだけで容易に実現することができる画期的
な構成となっており、高密度かつ高精度のDRAM・ロ
ジック混載デバイスを実用化する上で極めて優れたもの
である。
いては次のような利点がある。すなわち、ロジックデバ
イス系の2層多結晶シリコン間容量素子は、そのn型不
純物ドープ多結晶シリコンからなる下部電極233の不
純物の濃度の調整すなわちPのイオン注入に基づく不純
物注入量の調整により酸化膜厚を制御することができ
る。これは、下部電極233に注入した不純物が多いほ
どその後の酸化工程による増速酸化が進むことによっ
て、注入量が多いほど酸化膜厚が厚くなる原理を利用し
ている。図11に不純物の注入量に対する容量値を示
す。注入量を増加させることにより酸化膜厚を増加さ
せ、その結果として2層多結晶シリコン間容量素子の容
量値を減少させるように制御することができる。このこ
とにより、所望の容量値を有する容量素子を簡単に形成
することができるのである。なお、図11における「×
1E16」は「×1016」のことであり、「arb.unit」
は相対値を表す。
板を使用した例で説明したが、これに代えてn型シリコ
ン基板を用いてもよい。また、素子分離としては厚いフ
ィールド酸化膜によるLOCOS分離であったが、シリ
コン基板をエッチングして形成するトレンチ分離でもか
まわない。また、DRAM・ロジック混載デバイスを作
製するときにトリプルウエル構造での作製例を示した
が、ツインウエルでもかまわない。また、DRAMの周
辺用NMOSトランジスタ283とメモリーセル用NM
OSトランジスタ284とを別々に有する例で説明した
が、どちらか一方のNMOSトランジスタでもう一方を
代用してもよい。また、DRAMの容量絶縁膜(誘電
体)としてONO容量膜を用いる例を示したが、他の高
比誘電率絶縁膜でもよい。また、BPSG膜の平坦化方
法を熱処理を行う方法を示したが、CMP研磨技術によ
る平坦化でもよい。また、ONO等の容量素子を形成す
る前にその容量素子の下層にビットラインを作成する例
を示したが、容量素子の上層にビットラインを作成して
もかまわない。また、ビットラインとしてタングステン
と多結晶シリコンで形成するポリサイド膜を使用した例
を説明したが、Al合金でもよい。また、ストレージノ
ード232をn型不純物ドープ多結晶シリコンで形成す
る例を示したがノンドープ多結晶シリコンでもよい。特
に、ストレージノード232及び下部電極233や、メ
モリーセルプレート242及び上部電極243をn型不
純物をドーピングした多結晶シリコンで形成したが、こ
れに代えて多結晶シリコン上にチタンやコバルトやニッ
ケルを堆積し、加熱によって反応させたシリサイドで形
成してもよい。もっとも、多結晶シリコンを用いると、
工程数が少なく、効率的な製造が可能である。また、ア
ナログ容量素子の下部電極233へのイオン注入による
不純物注入工程をSiN膜を除去してから実施した例を
示したが、イオン注入は、SiN膜を除去する前でもよ
く、またSiN膜堆積前でもよい。また、アナログ容量
素子の下部電極233への不純物注入においてリン
(P)を用いたが、これに代えて砒素(As)を用いて
もよく、広くはn型の不純物であればよい。
出し半導体記憶装置とロジックデバイスとを1チップに
混載してなる半導体装置についての本発明によれば、高
密度記憶できる半導体記憶装置と優れたアナログ特性と
高耐圧をもつロジックデバイス系のアナログ容量素子と
を1チップに混載することができる。また、アナログ容
量素子の容量値を所望の値に制御することが可能となっ
ている。
読み出し半導体記憶装置とロジックデバイスとを1チッ
プに混載してなる半導体装置の製造方法についての本発
明によれば、高密度記憶できる半導体記憶装置と優れた
アナログ特性と高耐圧をもつロジックデバイス系のアナ
ログ容量素子とを1チップに混載したDRAM・ロジッ
ク混載デバイスを容易に作製することができる。また、
不純物のドーピング量の調整によりアナログ容量素子の
容量値を任意に制御することができる。
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
断面図(図1の続き)
断面図(図2の続き)
断面図(図3の続き)
断面図(図4の続き)
ロジック混載デバイスとしての半導体装置のプロセスフ
ロー断面図
断面図(図6の続き)
断面図(図7の続き)
断面図(図8の続き)
ー断面図(図9の続き)
入量に対する容量素子の容量値を示す図
(図12の続き)
(図13の続き)
(図14の続き)
OSトランジスタ 182,282,482……ロジックデバイス系のPM
OSトランジスタ 183,283,483……DRAM周辺用NMOSト
ランジスタ 184,284,484……DRAMメモリーセル用N
MOSトランジスタ 120,220,420……コンタクトホール 121,221,421……ポリサイド膜よりなるビッ
トライン 122,222,422……BPSG膜 130,230,430……コンタクトホール 131,231,431……多結晶シリコン 132,232,432……DRAMのストレージノー
ド 133,233……アナログ容量素子の下部電極 134,234,434……SiN膜 190,290……SiN膜除去箇所 140,240,440……ONO容量膜 141,241……酸化膜 142,242,442……DRAMのメモリーセルプ
レート 143,243……アナログ容量素子の上部電極 144,244,444……BPSG膜 150,250,450……コンタクトホール 151,251,451……Al電極 152,252,452……タングステンのコンタクト 299……レジスト
Claims (9)
- 【請求項1】 記憶保持動作が必要な随時書き込み読み
出し半導体記憶装置とロジックデバイスとを1チップに
混載してなる半導体装置であって、半導体記憶装置にお
ける容量素子の形成層と同一の層に前記容量素子とは分
離した状態でロジックデバイス系のアナログ容量素子が
形成されている半導体装置。 - 【請求項2】 ロジックデバイス系のアナログ容量素子
の下部電極及び上部電極はそれぞれ半導体記憶装置の容
量素子のストレージノード及びメモリーセルプレートと
同一材料で構成されている請求項1に記載の半導体装
置。 - 【請求項3】 ロジックデバイス系のアナログ容量素子
の誘電体は下部電極の一部を熱酸化して形成した熱酸化
膜によって構成されている請求項2に記載の半導体装
置。 - 【請求項4】 ロジックデバイス系のアナログ容量素子
の誘電体は下部電極に不純物を注入した上でその下部電
極の一部を熱酸化して形成した熱酸化膜によって構成さ
れている請求項2に記載の半導体装置。 - 【請求項5】 ロジックデバイス系のアナログ容量素子
の下部電極及び半導体記憶装置の容量素子のストレージ
ノードならびにロジックデバイス系のアナログ容量素子
の上部電極及び半導体記憶装置の容量素子のメモリーセ
ルプレートが多結晶シリコンで構成されている請求項2
から請求項4までのいずれかに記載の半導体装置。 - 【請求項6】 半導体基板に記憶保持動作が必要な随時
書き込み読み出し半導体記憶装置のスイッチング素子と
ロジックデバイス系のロジック素子とを形成する工程
と、前記スイッチング素子及びロジック素子上に第一の
絶縁膜を形成する工程と、前記スイッチング素子に位置
対応して前記第一の絶縁膜上にストレージノードを形成
するとともに前記ロジック素子に位置対応して前記第一
の絶縁膜上に下部電極を形成する工程と、前記ストレー
ジノード上及び下部電極上に第二の絶縁膜を形成する工
程と、前記下部電極に位置対応する第二の絶縁膜を除去
する工程と、前記ストレージノード上の第二の絶縁膜及
び前記第二の絶縁膜の除去により露出した下部電極の一
部を酸化して半導体記憶装置の容量素子の誘電体を形成
するとともにロジックデバイス系のアナログ容量素子の
誘電体を形成する工程と、前記半導体記憶装置の誘電体
上にメモリーセルプレートを形成するとともに前記ロジ
ックデバイス系の誘電体上に上部電極を形成する工程と
を含む半導体装置の製造方法。 - 【請求項7】 半導体基板に記憶保持動作が必要な随時
書き込み読み出し半導体記憶装置のスイッチング素子と
ロジックデバイス系のロジック素子とを形成する工程
と、前記スイッチング素子及びロジック素子上に第一の
絶縁膜を形成する工程と、前記スイッチング素子に位置
対応して前記第一の絶縁膜上にストレージノードを形成
するとともに前記ロジック素子に位置対応して前記第一
の絶縁膜上に下部電極を形成する工程と、前記ストレー
ジノード上及び下部電極上に第二の絶縁膜を形成する工
程と、前記下部電極に位置対応する第二の絶縁膜を除去
する工程と、前記第二の絶縁膜の除去により露出した下
部電極に不純物を注入する工程と、前記ストレージノー
ド上の第二の絶縁膜及び前記第不純物が注入された下部
電極の一部を酸化して半導体記憶装置の容量素子の誘電
体を形成するとともにロジックデバイス系のアナログ容
量素子の誘電体を形成する工程と、前記半導体記憶装置
の誘電体上にメモリーセルプレートを形成するとともに
前記ロジックデバイス系の誘電体上に上部電極を形成す
る工程とを含む半導体装置の製造方法。 - 【請求項8】 下部電極を多結晶シリコンで形成し、そ
の多結晶シリコンに不純物としてリンまたは砒素を注入
する請求項7に記載の半導体装置の製造方法。 - 【請求項9】 ストレージノード及び下部電極を多結晶
シリコンで形成し、第二の絶縁膜をシリコン窒化膜で形
成し、メモリーセルプレート及び上部電極を多結晶シリ
コンで形成する請求項6から請求項8までのいずれかに
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16481198A JP4052729B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP16481198A JP4052729B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
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JPH11354750A true JPH11354750A (ja) | 1999-12-24 |
JP4052729B2 JP4052729B2 (ja) | 2008-02-27 |
Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020083577A (ko) * | 2001-04-27 | 2002-11-04 | 주식회사 하이닉스반도체 | 반도체 장치의 커패시터의 제조방법 |
KR100429372B1 (ko) * | 2001-06-30 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 아날로그 커패시터 제조 방법 |
US6791135B2 (en) | 2002-03-19 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device with improved capacitive element and method of forming the same |
KR100617621B1 (ko) * | 2001-08-09 | 2006-09-01 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
JP2007513495A (ja) * | 2003-10-22 | 2007-05-24 | マイクロン テクノロジー インコーポレイテッド | イメージャ用デュアルコンデンサ構造及びその製造方法 |
-
1998
- 1998-06-12 JP JP16481198A patent/JP4052729B2/ja not_active Expired - Fee Related
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US6791135B2 (en) | 2002-03-19 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device with improved capacitive element and method of forming the same |
JP2007513495A (ja) * | 2003-10-22 | 2007-05-24 | マイクロン テクノロジー インコーポレイテッド | イメージャ用デュアルコンデンサ構造及びその製造方法 |
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