KR20020079332A - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

다마신(damascene) 공정으로 작성하기에 적당한 신규한 다층 배선 구조를 갖는 반도체 장치를 제공한다.
반도체 장치는 복수의 반도체 소자를 갖는 반도체 기판 상에 형성되며 하층 다마신 배선을 갖는 제 1 절연층과, 그 위에 형성되며 제 2 다마신 배선과 제 1 단차를 형성하는 위치 맞춤 배선 패턴을 갖는 제 2 절연층과, 동일 표면 배선층으로 형성되며 제 2 다마신 배선을 덮는 표면 배선 패턴과 위치 맞춤 배선 패턴 위에 형성되며 제 1 단차를 반영하는 제 2 단차를 갖는 제 1 위치 맞춤 표면 배선 패턴과, 표면 배선 패턴과 제 1 위치 맞춤 표면 배선 패턴을 덮어서 제 2 절연층 상에 형성된 제 3 절연층을 갖는다.

Description

반도체 장치와 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로서, 특히 다미신(damascene) 배선을 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
반도체 장치에 있어서, 집적도의 향상과 함께 설계 룰은 축소화되고 있다. 절연층 표면 상에 알루미늄, 텅스텐 등의 표면 메탈 배선층을 형성하고, 그 위에 레지스트 패턴을 형성하여 표면 메탈 배선층을 직접 에칭하는 방법은 기술적인 한계가 생기기 시작하였다.
에칭하여 표면 배선층을 패터닝하는 방법 대신에, 층간 절연막을 먼저 형성하고, 배선용 홈 및 비어홀(via holes)을 층간 절연막 중에 에칭하여 형성하고, 배선용 홈, 비어홀에 배선 재료를 매립하는 다마신 공정이 이용되기 시작하였다. 다마신 공정은 실리콘 산화막에 폭이 좁은 배선을 형성하기 위해 적당한 방법이다.
또한, 배선 재료로서 종래에 주로 이용된 A1은 저항 및 일렉트로 마이그레이션(electro-migration)의 관점에서 한계가 있어서, 보다 저 저항으로 일렉트로 마이그레이션 내성이 높은 Cu의 이용이 증가하고 있다. Cu는 에칭으로 패터닝하는 것은 곤란하지만, 다마신 공정으로 배선을 형성할 수 있다.
Cu 배선은 Al 배선보다도 경질이고, 부식성이 높은 성질을 갖는다. 예를 들면, Al 배선의 경우, 대기 중에 방치해도 안정한 Al2O3가 표면에 형성되어, 그 이상 부식이 진행하지 않는 자기 제한 기능을 갖는다. Cu 배선의 경우, 대기 중에 방치하면 CuOx가 표면에 형성되지만, 이 산화막은 자기 제한 기능이 낮아서 부식성이 높다.
또한, Cu 배선은 경질이기 때문에, 종래의 본딩 작업이 곤란하게 된다. 범프 형성용 공정이나 와이어 본딩용으로 Al 패드를 형성하는 공정 등이 이용된다. 이들은 공정수를 증가시키게 되고, 코스트 증대, 결함률의 증대, 수율의 저하 등을 일으키는 원인이 된다.
배선 형성 공정으로서 다마신 공정이 이용되기 시작하였지만, 다마신 공정 고유의 문제가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 반도체 기판의 개략 단면도 및 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 반도체 기판의 개략 단면도 및 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 반도체 기판의 개략 단면도 및 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 나타낸 반도체 기판의 개략 단면도 및 평면도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 하층 구조를 개략적으로 나타낸 단면도이다.
도 6은 위치 맞춤용 마커로 단차를 형성하기 위한 조건을 나타낸 개략 단면도 및 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 상면 구조를 나타낸 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 공정을 나타낸 반도체 기판의 단면도이다.
※도면의 주요부분에 대한 부호의 설명※
10: 하지(underlay)
w: 배선
s: 에칭 스토퍼층
d: 층간절연층
vo: 비어홀용 개구부
mo: 위치 맞춤홈용 개구부
vh: 비어홀
mt: 위치 맞춤홈
wo: 배선홈용 개구부
pf: 보호 충전물
wt: 배선홈
wp: 배선 패턴
mc: 위치 맞춤 배선 패턴
b: 배리어 메탈층
PR: 포토레지스트 패턴
po: 패드용 개구부
본 발명의 목적은 다마신 공정으로 작성하는데 적당한 신규한 다층 배선 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 다층 배선 구조를 작성하는데 적당한 신규한 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 제 1 관점에 따르면, 복수의 반도체 소자를 갖는 반도체 기판과, 상기 반도체 기판 상에 형성된 제 2 절연층과, 상기 제 2 절연층의 표면으로부터 형성되며 제 1 폭을 갖는 다마신 배선용 凹부와, 상기 제 2 절연층의 표면으로부터 형성되며 상기 제 1 폭보다 큰 제 2 폭을 갖는 위치 맞춤홈과, 상기 다마신 배선용 凹부를 매립하여 형성되며 상기 제 2 절연층 표면과 거의 동일한 표면을 갖는 다마신 배선과, 상기 다마신 배선과 동일 배선층에서 상기 위치 맞춤홈 내에 형성되며 제 1 단차를 형성하는 위치 맞춤 배선 패턴과, 상기 제 2 절연층 표면 상에 형성되며 상기 다마신 배선에 접속된 표면 배선 패턴과, 상기 표면 배선 패턴과 동일 표면 배선층에서 상기 위치 맞춤 배선 패턴의 위에 형성되며 상기 제 1 단차를 반영하는 제 2 단차를 갖는 제 1 위치 맞춤 표면 배선 패턴과, 상기 표면 배선 패턴과 상기 제 1 위치 맞춤 표면 배선 패턴을 덮어서 상기 제 2 절연층 상에 형성된 제 3 절연층을 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 따르면, (a) 복수의 반도체 소자를 형성한 반도체 기판을 포함하는 하지(underlay) 상에 제 2 절연층을 형성하는 공정과, (b) 상기 제 2 절연층의 표면으로부터 제 1 폭을 갖는 배선홈과 제 1 폭보다도 큰 제 2 폭을 갖는 위치 맞춤 홈을 형성하는 공정과, (c) 상기 배선홈을 평탄하게 매립하는 제 2 다마신 배선, 및 상기 위치 맞춤홈 내에 형성되며 제 1 단차를 갖는 위치 맞춤 배선 패턴을 형성하는 공정과, (d) 상기 제 2 절연층 상에, 상기 위치 맞춤홈 상에서 상기 제 1 단차를 반영하는 제 2 단차를 형성하는 표면 배선층을 형성하는 공정과, (e) 상기 표면 배선층 상에 레지스트막을 형성하고 상기 제 2 단차를 위치 맞춤용 마커로서 이용하여 상기 레지스트막을 노광하고 현상하여 레지스트 패턴을 형성하는 공정과, (f) 상기 레지스트 패턴을 에칭 마스크로 하여 상기 표면 배선층을 에칭해서 상기 배선 패턴과 접속된 표면 배선 패턴을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
다마신 배선 상에 표면 배선 패턴을 형성하기 위한 공정을 마스크 1매로 행할 수 있게 된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 1d, 도 2e 내지 2h, 도 3i 내지 3k는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 설명하기 위한 반도체 기판의 부분적 단면도 및 평면도이다.
도 1a에 나타낸 바와 같이, 복수의 반도체 소자 및 일부의 배선을 형성한 하지(10)의 위에, 예를 들면 두께 약 50nm의 SiN 층으로 하층 에칭 스토퍼층(s1), 예를 들면 두께 약 500nm의 실리콘 산화층으로 하층 제 1 층간 절연층(d1), 예를 들면 두께 약 50nm의 SiN층으로 상층 에칭 스토퍼층(s2), 예를 들면 두께 약 1100nm의 실리콘 산화층으로 상층 층간 절연층(d1)을 성막한다. 또한, 도면 중 좌측에 회로 패턴 영역 CPR을 나타내고, 우측에 위치 맞춤 마커 영역 AMP를 나타낸다. 회로 패턴 영역 CPR에서의 하지(10)의 구조는 예를 들면 도 5에 나타낸 구조이다.
도 5는 반도체 집적 회로 장치의 최상 배선층 이외의 구성예를 나타낸 단면도이다. 실리콘 기판(110)의 표면에는 얕은 트렌치 아이솔레이션에 의해 소자 분리 영역 STI가 형성되고, 활성 영역이 획정되어 있다. 도시한 구조에서는, 1개의 활성 영역 내에 n채널 MOS 트랜지스터인 n-MOS가 형성되고, 다른 활성 영역 내에 p채널 MOS 트랜지스터인 p-MOS가 형성되어 있다.
각 트랜지스터는 기판 표면 상에 절연 게이트 전극 구조를 갖고, 게이트 전극 양측의 기판 내에는 n형 또는 p형 소스/드레인 영역(111)이 형성되어 있다. 이들 소스/드레인 영역은 상층 배선에 대하여 하층의 도전성 영역으로 된다.
실리콘 기판(110)의 표면 상에는 제 1 에칭 스토퍼층(112)과 제 1 층간 절연막(115)의 적층이 형성되고, 배리어 메탈층(119)과 주배선층(120)의 이중 다마신제 1 배선 구조가 형성되어 있다. 이들 이중 다마신 배선도 그 위쪽에 형성되는 배선에 대해서는 하층의 도전성 영역으로 된다.
도면에서, 양단의 도전성 영역(111) 위에는 각각 인출 배선 구조가 형성되고, 중앙의 2개의 도전 영역(111) 위에는 서로를 접속하는 다른 배선 구조가 형성되어 있다. 즉, 도면에 나타낸 2개의 MOS 트랜지스터는 상보형 MOS(CMOS) 트랜지스터를 이루고 있다.
이상 설명한 제 1 배선층 상에는 제 2 에칭 스토퍼층(122)과 제 2 층간 절연막(125)의 적층이 형성되고, 그 적층 내에는 제 1 배선층과 마찬가지로 배리어 메탈층(129)과 주배선층(130)의 이중 다마신 제 2 배선 구조가 형성되어 있다.
그 위에는 제 3 에칭 스토퍼층(132)과 제 3 층간 절연막(135)이 적층되고, 그 적층 내에는 배리어 메탈층(139)과 주배선층(140)의 이중 다마신 제 3 배선 구조가 형성되어 있다.
그 위에는 제 4 에칭 스토퍼층(142)과 제 4 층간 절연막(145)의 적층이 형성되고, 그 적층 내에는 배리어 메탈층(149)과 주배선층(150)의 이중 다마신 제 4 배선 구조가 형성되어 있다. 하층 이중 다마신 배선 구조의 수는 임의로 선택할 수 있다.
이와 같이, 다층 배선 구조를 이중 다마신 배선 구조를 이용하여 형성함으로써, 고집적도로 부수하는 용량이 적어지고, 배선 저항이 작은 배선 구조를 형성할 수 있게 된다. 하층 이중 다마신 배선 구조의 표면을 덮어서 최상층 이중 다마신 배선 구조용의 하층 에칭 스토퍼층(s1)이 형성된다.
또한, 1배선층당 1개의 에칭 스토퍼층과 1개의 층간 절연막을 이용하는 경우를 설명하였지만, 후술하는 바와 같이 도전체 및 배선 패턴 각각에 대하여 에칭 스토퍼층과 층간 절연막을 형성해도 좋다. 이중 다마신 배선의 대신에 단일(single) 다마신 배선을 이용해도 좋다.
도 1a는 하지(10)의 표면에 노출된 2개의 배선(w11, w12)을 나타낸다. 상층 층간 절연층(d2)의 위에는 포토레지스트층(PR1)을 도포하고, 하층 배선(w11, w12) 등의 유무를 위치 맞춤 마커로하여 노광해서 현상하여 비어홀용 개구부(vo) 및 위치 맞춤홈용 개구부(to)를 형성한다. 비어홀용 개구부(vo)는 하층 배선(w11) 상에 위치 맞춤된다. 위치 맞춤홈용 개구부(to)는 하층에 도전층 패턴을 갖지 않는다.
도 1b는 포토레지스트 패턴의 평면도를 나타낸다. 비어홀용 개구부(vo)는 원통 형상의 개구부이다. 위치 맞춤홈용 개구부(to)는 위치 맞춤 작업이 가능하도록 가늘고 긴 홈 형상을 갖는다.
포토레지스트 패턴(PR1)을 에칭 마스크로서 이용해서, 상층 층간 절연층(d2)과 상층 에칭 스토퍼층(s2) 및 하층 층간 절연층(d1)을 에칭하고, 하층 에칭 스토퍼층(s1)에서 에칭을 자동 정지시킨다. 그 후, 포토레지스트 패턴을 에싱(asing)으로 제거한다.
도 1c는 에칭 후의 절연층의 구조를 나타낸다. 하층 배선(w11)에 위치 맞춤시켜서 하층 에칭 스토퍼층(s1)에 이르는 비어홀(vh)과 하층 에칭 스토퍼층(s1)에 이르는 위치 맞춤홈(mt1)이 형성된다. 또한, 1개의 위치 맞춤홈(mt1)은 예를 들면 X방향 및 Y방향 각각에 복수개 형성되는 것이 바람직하다.
도 1d에 나타낸 바와 같이, 비어홀(vh)과 위치 맞춤홈(mt1)이 형성되어 있는 상층 층간 절연층(d2) 위에 다음 포토레지스트 패턴(PR2)을 형성한다. 포토레지스트 패턴(PR2)은 배선홈용 개구부(wo)와 위치 맞춤홈 개구부(mo2)를 갖는다. 포토레지스트 패턴(PR2)의 노광 시에 위치 맞춤홈(mt1)을 위치 맞춤용 마커로서 이용한다.
직전의 마스크에서 형성한 마커를 이용함으로써 연속해서 마스크 사이의 상대 위치 맞춤 오차를 저감시킬 수 있다. 즉, 포토레지스트 패턴(PR1, PR2)을 공히 하층 배선(w11, w12) 등을 마커로서 위치 맞춤하여 위치 맞춤 오차가 역방향에 생긴 경우에, 포토레지스트 패턴(PR1, PR2)과의 상대 위치 맞춤 오차는 2배로 된다.
이에 반하여, 직전의 마스크에서 형성한 마커를 이용하면, 상대적 위치 맞춤 오차는 최대 위치 맞춤 오차 이내로 된다. 따라서, 비어홀 및 배선홈과 같이 관련된 강한 패턴을 형성하는 경우에는, 직전의 마스크에서 형성한 마커를 이용하는 것이 바람직하다.
도 2e에 나타낸 바와 같이, 배선홈용 개구부(wo)는 비어홀(vh)을 내포하는 가늘고 긴 평면 형상을 갖는다. 이에 반하여, 위치 맞춤홈용 개구부(mo2)는 연속하는 비어홀을 갖지 않고 폭이 넓은 단형의 평면 형상을 갖는다. 회로 패턴 영역의 배선홈용 개구부의 폭은 위치 맞춤 패턴 영역의 위치 맞춤홈용 개구부의 폭보다도 작게 한다. 예를 들면, 배선 패턴의 폭을 1.5㎛ 이하 또는 1.4㎛로 하고, 위치 맞춤 패턴홈을 4㎛ 이상 또는 5㎛로 한다.
도 1d에 나타낸 바와 같이, 먼저 형성한 비어홀(vh) 내에 감광제를 제외한레지스트 재료 등으로 형성한 보호 유기 충전물(pf)을 충전하고, 포토레지스트 패턴(PR2)을 에칭 마스크로 하여 그 아래의 상층 절연층(d2)을 에칭한다. 상층 에칭 스토퍼층(s2)에서 에칭을 자동 정지한 후, 포토레지스트 패턴(PR2)을 에싱하여 제거한다. 보호 유기 충전물(pf)도 에싱으로 제거된다. 에싱으로 제거되지 않은 것을 보호 충전물로 하여 에싱과는 다른 공정에서 제거하여도 좋다.
도 2f에 나타낸 바와 같이, 배선홈(wf)과 위치 맞춤홈(mt2) 내에 노출된 에칭 스토퍼층(s2), 및 위치 맞춤홈(mt1) 내에 노출된 에칭 스토퍼층(s1)을 에칭하여 제거한다. 이와 같이 하여, 회로 패턴 영역에는 이중 다마신용 凹부(wt, vh)가 형성되고, 위치 맞춤 패턴 영역에는 위치 맞춤홈(mt2)(및, mt1)이 형성된다.
또한, 하지 표면이 산소에 의한 손상을 받지 않는 경우에는, 층간절연막(d)과 에칭 스토퍼(s)를 연속적으로 에칭하고, 그 후에 포토레지스트 패턴을 제거해도 좋다.
도 2g에 나타낸 바와 같이, 배선홈(wt), 비어홀(vh), 위치 맞춤홈(mt) 등이 형성된 층간절연층(d2) 위에 배선층(w2)을 등방적으로 형성한다. 배선층은 적층 구조로도 단층 구조로도 좋다. 적층 구조의 경우에는, 주된 층을 등방적으로 형성하면 좋다.
도 4a는 적층 배선 구조의 예를 나타낸다. 예를 들면, 스퍼터링에 의해 두께 약 50nm의 TiN층으로 제 1 배리어층(b1)을, 예를 들면 도금에 의해 두께 800nm의 Cu층으로 주배선층(mw1)을 성막한다. 스퍼터링으로 Cu 시드층(sd1)을 형성한 후, 도금으로 Cu의 주배선층(mw1)을 형성해도 좋다. 도금은 등방적으로 성막이 진행되기 때문에, 저면으로부터의 성장과 동시에 측면으로부터도 성장이 이루어진다. 또한, 등방적 배선층의 성막 방법으로서 화학 기상 퇴적(CVD)을 이용할 수도 있다.
또한, 회로 패턴 영역의 개구부는 폭이 1.4㎛이기 때문에, 양측면으로부터 퇴적된 배선층이 700nm 이상으로 된 때, 개구부 내는 모두 다시 매립되어, 회로 패턴 영역 상의 절연층은 거의 평탄한 표면을 형성한다.
위치 맞춤 패턴 영역의 위치 맞춤용 홈의 폭은 약 5㎛이기 때문에, 약 800nm의 제 1 주배선층(mw1)을 형성해도 개구부에는 단차가 형성된다. 이 단차는 다음 공정에서 위치 맞춤용 마커로서 이용될 수 있다.
도 2h에 나타낸 바와 같이, 층간절연층(d2) 상에 퇴적한 배선층(w2)을 화학 기계 연막(CMP)에 의해 제거한다. 회로 패턴 영역에서는 배선홈과 비어홀 내에 배선 패턴(wp)과 비어 도전체(vc)가 형성되어, 층간절연층(d2) 표면과 거의 균일한 표면이 형성된다.
위치 맞춤 패턴 영역에서는 층간절연층(d2) 상의 배선층(w2)이 제거되지만, 위치 맞춤용 홈 내의 도전 패턴(mc1)에는 단차가 남는다. 단차의 견부(肩部)(12)는 상층으로 전사되어 위치 맞춤 마커로서 기능한다. 여기서, CMP 후에 단차를 남기기 위한 조건을 검토한다.
도 6a는 CMP 전의 배선층의 여러 치수를 나타낸 개략 단면도이다. 층간절연층(d2)과 에칭 스토퍼층(s2)의 두께의 합은 D로 한다. 그 위에 퇴적하는 배선층(w2)의 두께의 합은 t로 한다. 전체적으로 균일한 두께 t의 배선층이 형성된 것으로 하면, 위치 맞춤용 마커로서 이용되는 홈 부분에는 깊은 D의 凹부가 형성되어 있다.
CMP로 배선층 최상측 표면으로부터 화학적 및 기계적 연마가 행해지지만, 凹부 내에서는 기계적 연마가 행해지지 않고, 화학적 연마만이 해하여 진다. 화학 기계적 연마의 에칭률을 r로 하고, 화학적인 에칭률만을 e=r×c로 하면, 최상측 표면으로부터 두께 t가 화학 기계적으로 연마된 때, 凹부 저면에서 진행하는 화학적 에칭은 깊이 tc로 진행한다.
화학적 에칭률의 화학 기계적 에칭률에 대한 비를 1/2, 1/3으로 하면, 凹부 저면은 하측으로 t/2, t/3 에칭된다. 凹부 저면에 남는 배선층의 두께를 두께 D 이하로 하면, CMP 종료 후에도 단차가 남는다.
도 6b는 화학적 에칭률이 화학 기계적 에칭률의 1/3 및 1/2인 경우, CMP 후에 단차가 남는 영역과 단차가 남지 않는 영역을 나타낸 그래프이다. 횡축은 배선층 퇴적 전에 형성된 홈의 깊이를 단위 Å로 나타내고, 종축은 단차 상에 최적된 배선층의 두께를 나타낸다. 위치 맞춤 패턴 영역에 형성되는 마커용 홈의 치수 및 그 위에 퇴적된 배선층의 두께를 도 6b에 나타낸 단차가 남는 영역에 선택함으로써, CMP 후에도 단차를 남기고, 그 후의 공정에서 위치 맞춤용 마커로서 이용할 수 있다.
이와 같이 하여, 다마신 배선을 형성하는 공정에 있어서, 동시에 위치 맞춤용 마커를 형성할 수 있게 된다.
도 3i에 나타낸 바와 같이, 다마신 배선을 형성한 층간 절연층(d2) 표면 상에 표면 배선 배선층(w3)을 이방적으로 또는 등방적으로 형성한다. 이방적 퇴적을이용하는 경우, 통상 단차가 상측으로 반영된다. 등방적 체적을 이용하는 경우, 단차가 소멸하지 않도록 凹부 치수와 퇴적층의 두께 등을 선택한다. 이방적 체적을 이용하는 경우에도, 단차가 감소할 가능성이 있는 경우에는 충분히 인실할 수 있는 단차가 남도록 凹부 치수나 퇴적 조건을 선택한다. 이와 같이 하여, 하층의 견부(13)가 형성된다. 견부(13) 또는 한쌍의 견부(13)의 중앙을 위치 맞춤 마커로 하여 이용할 수 있다.
표면 배선층(w3)은, 예를 들면 본딩 패드를 형성하기 때문에, Al(Al 합금을 포함함) 층을 주 배선층으로 한다.
도 4b는 표면 배선층의 구성예를 나타낸다. 예를 들면, 두께 약 50nm의 TiN층으로 하측 배리어 메탈층(b2)을, 두께 약 800nm의 Al로 주 배선층(mW2)을, 두께 약 50nm의 TiN층으로 상측 배리어층(b3)을 형성한다. 이들 각 층은, 예를 들면 스퍼터링으로 성막한다.
하측 배리어 메탈층(b2)은 다마신 배선의 Cu 위에 형성한 주배선의 Al과의 고상 확산을 방지하는 기능을 갖는다. 상측 배리어 메탈층(b3) 표면에는 하지의 凹凸을 반영한 단차가 형성된다.
도 3i에서, 배선층(w3) 상에 포토레지스트층을 도포하고, 노광 현상함으로써 표면 배선 패턴 형성용의 레지스트 패턴(PR3)을 형성한다. 레지스트 패턴(PR3)은 표면 배선 패턴용의 패턴과 함께 새로운 위치 맞춤 마커용 패턴(PR3m)을 포함한다.
또한, 레지스트 패턴 형성 시에, 배선층(w3) 표면에 형성된 단차의 견부(13)를 위치 맞춤 마커로서 이용한다. 이와 같이 하여, 전체 면이 고반사율의 금속층에 대하여 단차를 이용하여 위치 맞춤될 수 있게 된다.
레지스트 패턴(PR3)을 에칭 마스크로 하여 배선층(w3)을 에칭한다. 회로 패턴 영역에서는 다마신 배선 패턴(wp)을 덮는 표면 배선 패턴이 형성되고, 위치 맞춤 패턴 영역에서는 앞서의 위치 맞춤 배선 패턴(mc1)을 덮는 표면 배선 패턴(mc2)과 새로운 위치 맞춤 표면 배선 패턴(mc3)이 형성된다.
또한, 위치 맞춤용 패턴(mc3)은 평탄한 표면을 갖고, 견부(14)를 다음 공정에서 위치 맞춤 마커로서 이용할 수 있다. 또한, 패턴(mc2)을 위치 맞춤 마커로서 이용할 수 있는 경우에는, 패턴(mc3)을 생략해도 좋다.
또한, 표면 배선 패턴(wt, mc2)은 패턴 배선으로 형성된 배선 패턴(wp)과 위치 맞춤 배선 패턴(mc1)의 상면을 내포하는 형상을 갖는다. 다마신 배선이 Cu를 주배선층으로 하는 경우, Cu의 표면이 표면 배선(이 중 특히 하측 배리어 메탈층)에 의해 완전히 덮이기 때문에, 후 공정에서 Cu층이 부식 등을 받는 것이 방지된다.
도 3j에 나타낸 바와 같이, 표면 배선층을 형성한 층간절연층(d2) 표면 상에, 예를 들면 두께 400nm의 SiO2층으로 하층 보호 절연층(16), 그 위에 예를 들면 두께 300nm의 SiN층으로 상층 보호 절연층(17)을 성막한다.
도 3k에 나타낸 바와 같이, 상층 보호 절연층(17)의 위에 포토레지스트층(PR4)을 도포하고, 예를 들면 패드를 형성할 영역에 개구부(po)를 노광하여 현상한다. 이 리소그라피 공정에서는, 위치 맞춤 표면 배선 패턴(mc3 또는 mc2)을 위치 맞춤용 마커로서 이용한다.
개구부(po)를 형성한 레지스트 패턴(PR4)을 에칭 마스크로 하여, 그 위의 상층 보호 절연층(17)과 하층 보호 절연층(16)을 에칭함으로써, 표면 배선층(wt)을 노출시킨다.
도 4c에 나타낸 바와 같이, 표면 배선층(w3)이 하측 배리어 메탈층(b2), Al 주배선층(mw2), 상측 배리어 메탈층(b3)의 적층 구조인 경우에, 상측 배리어 메탈층(b3)을 에칭하여, Al 주배선층(mw2)의 표면을 노출시킨다. 이와 같이 하여, Al 표면을 갖는 본딩 패드가 형성된다.
또한, 동일한 층 구조를 이용하여 배선이나 퓨즈를 형성할 수도 있다. 퓨즈의 경우, 그 위의 하층 층간절연층과 상층 층간절연층은 제거해도 제거하지 않아도 좋다.
도 7은 최상측 배선층에 의해 형성한 배선, 퓨즈, 본딩 패드의 구성을 개략적으로 나타낸다. 실선으로 나타낸 영역은, 예를 들면 Cu층(mw1)과 TiN층(b1)으로 형성된 다마신 배선 패턴(w2)(wp, mc1)이다. 일점 쇄선으로 나타낸 영역은, 예를 들면 하측 배리어 메탈층(b2), 주배선층(mw2), 상측 배리어 메탈층(b3)으로 형성된 표면 배선층(w3)이다.
표면 배선층(w3)은 배선(W), 퓨즈(F), 본딩 패드(BP), 위치 맞춤 마커(AM2)를 구성하고 있다. 또한, 본딩 패드(BP)에서는 상층의 절연층이 제거된 개구부(po)가 실효적인 본딩 패드 영역으로 된다. 퓨즈(F)는 양측에 다마신 배선과 표면 배선의 적층을, 중앙에 표면 배선만의 영역을 갖는다. 레이저 등으로 단선함으로써 전기적 접속을 단절시킬 수 있다. 배선 영역(W)은 다마신 배선에 표면 배선을 겹침으로써 저항을 저감시킨다. 또한, 도면 중 좌측에 나타낸 표면 배선 영역(PC)은 Cu층과 TiN층으로 형성된 위치 맞춤 마커(AM1)의 상면을 덮어 Cu를 보호하는 보호 커버층이다.
이와 같은 배선 구조에 의해서, Cu를 이용한 다마신 배선 상에 Al을 이용한 본딩 패드, 퓨즈 등을 작성할 수 있다. 또한, 보조 배선에 의해서 저항을 저감할 수 있다. 다마신 배선의 형성과 동시에 위치 맞춤 마커용의 단차를 형성한다. 또한, 표면 배선 형성과 동시에 위치 맞춤 표면 배선 패턴을 형성한다. 따라서, 마스크 수 및 공정 수를 증가시키는 일없이 그 위에 형성되는 레지스트 패턴에 대하여 위치 맞춤을 행할 수 있다.
이상, 이중 다마신 배선을 이용하는 구성을 설명하였다. 동일한 위치 맞춤 마커를 단일 다마신 배선에서도 이용할 수 있다. 도 8a에 나타낸 바와 같이, 하지(10) 상에 에칭 스토퍼층(s1)과 하측 층간절연층(d1)을 성막한다. 하측 층간절연층(d1) 상에 포토레지스트층을 도포하고, 하지 내의 배선을 위치 맞춤 마커로 하여 비어홀용 개구부(vo)와 위치 맞춤용 개구부(mo1)를 갖는 레지스트 패턴(PR1a)을 형성한다. 레지스트 패턴(PR1a)은 도 1b에 나타낸 레지스트 패턴(PR1)과 같은 평면 형상을 갖는다.
이 포토레지스트 패턴(PR1a)을 에칭 마스크로 하여 층간절연층(d1)을 에칭한다. 포토레지스트 패턴(PR1)을 에칭하여 제거한 후에, 에칭 스토퍼층(s1)을 에칭하여 제거한다.
도 8b에 나타낸 바와 같이, TiN 배리어층, Cu 주배선층을 퇴적하고, 층간 절연층(d1) 표면 상의 불필요한 배선층을 CMP로 제거하여, 비어 도전체(vc) 및 위치 맞춤홈 도전체(mc)를 남긴다.
도 8c에 나타낸 바와 같이, 하측 층간절연층(d1) 상에 상측 에칭 스토퍼층(s2)과 상측 층간절연층(d2)을 퇴적한다. 그 위에 포토레지스트층을 도포하고, 위치 맞춤홈 도전체(mc)를 위치 맞춤 마커로 하여 노광 현상함으로써 포토레지스트 패턴(PR2a)을 형성한다. 포토레지스트 패턴(PR2a)은 도 2e에 나타낸 포토레지스트 패턴(PR2)과 같은 평면 형상을 갖는다.
포토레지스트 패턴(PR2a)을 에칭 마스크로 하여 상측 층간절연층(d2)을 에칭한다. 포토레지스트 패턴(PR2a)을 에칭하여 제거한 후, 노출한 상측 에칭 스토퍼층(s2)을 에칭하여 제거한다.
도 8d에 나타낸 바와 같이, TiN 배리어층과 Cu층을 퇴적하고, CMP로 상측 층간절연층(d2) 상의 불필요한 부분을 제거한다. 회로 패턴 영역에 비어 전도체(vc)와 배선 패턴(wp)으로 형성된 단일 다마신 배선 패턴과 위치 맞춤 패턴 영역에 단차를 갖는 위치 맞춤 배선 패턴(mc1)이 형성된다. 이 후에는 도 3i 내지 3k의 공정과 마찬가지이다.
이상 실시예에 따라서 본 실시예를 설명하였지만, 본 발명이 이들에 제한되는 것은 아니다.
배선층으로서 Cu, TiN, Al을 이용하는 경우를 설명하였지만, 배선층은 금, 은, 동, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 몰리브덴, 지르코늄 등의 합금, 알루미늄 동 등의 금속 합금, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등의 금속 화합물을 이용하여 형성할 수 있다. 주배선층으로는 금, 은, 동, 텅스텐, 알루니늄(알루니늄 합금을 포함함) 등을 이용하는 것이 바람직하다.
배리어 메탈층으로는 티타늄, 탄탈륨, 폴리브덴, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물 등을 이용할 수 있다.
절연층으로는 실리콘 산화물, 불소 첨가 실리콘 산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 실리콘 옥시카바이드, 무기 화합물, 유기 화합물, 포러스 화합물 등을 이용할 수 있다. 에칭 스토퍼층과 층간절연층을 이용하는 경우, 에칭 스토퍼층으로서는 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시나이트라이드 등을 이용할 수 있다.
동 배선을 이용한 고속 동작가능한 반도체 집적 회로 장치를 설명하였지만, 이중 다마신 배선은 알루미늄 배선을 고밀도로 형성하는 것도 유효하다. 고속 동작의 요구가 완화되는 경우, 배선 재료와 층간 절연막 재료 등은 보다 넓은 범위에서 선택할 수 있다.
예를 들면, 층간 절연막은 실리콘 산화막, 불소, 인, 보론 등을 첨자한 첨가물 함유 실리콘 산화막, 수소 실세스퀴옥산(HSQ), 테트라에토키 실리케니트(TEOS)같은 원료의 다른 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 결합을 갖는 무기 화합물막, 유기 화합물막 등으로부터 선택하는 것이 가능하다. 에칭 스토퍼층으로서 실리콘 질화막 외에 실리콘 산화질화막, 실리콘 카바이드(SiC, SiC:H) 등을 이용하여도 좋다.
이 외의 다른 다양한 변경, 개량, 조합이 가능함은 당업자에게 자명하다.
이하, 본 발명의 특징을 부기한다.
(부기 1) 상기 반도체 기판 상에 형성된 제 2 절연층과,
상기 제 2 절연층의 표면으로부터 형성되며, 제 1 폭을 갖는 다마신 배선용 凹부와,
상기 제 2 절연층의 표면으로부터 형성되며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 위치 맞춤홈과,
상기 다마신 배선용 凹부를 매립하여 형성되며, 상기 제 2 절연층 표면과 거의 동일한 면의 표면을 갖는 다마신 배선과,
상기 다마신 배선과 동일한 배선층으로 상기 위치 맞춤홈 내에 형성되며, 제 1 단차를 형성하는 위치 맞춤 배선 패턴과,
상기 제 2 절연층 표면 상에 형성되며, 상기 다마신 배선에 접속된 표면 배선 패턴과,
상기 표면 배선 패턴과 동일한 표면 배선층으로 상기 위치 맞춤 배선 패턴의 위에 형성되며, 상기 제 1 단차를 반영하는 제 2 단차를 갖는 제 1 위치 맞춤 표면 배선 패턴과,
상기 표면 배선 패턴과 상기 제 1 위치 맞춤 표면 배선 패턴을 덮어서 상기 제 2 절연층 상에 형성된 제 3 절연층
을 갖는 반도체 장치.
(부기 2) 상기 제 2 절연체층의 아래에 형성된 제 1 절연층과,
상기 제 1 절연층 중에 매립되어 제 1 절연층 표면에 노출된 표면을 갖는 하층 다마신 배선을 더 포함하고,
상기 다마신 배선용 凹부가 상기 제 1 폭을 갖는 배선홈과, 상기 배선홈의 저면으로부터 상기 제 2 절연층의 남아있는 두께를 관통하여 상기 하층 다마신 배선에 이르도록 형성된 비어홀을 포함하는 부기 1 기재의 반도체 장치.
(부기 3) 상기 다마신 배선의 표면이 전부 상기 표면 배선 패턴으로 덮여 있는 부기 1 또는 2 기재의 반도체 장치.
(부기 4) 상기 제 1 위치 맞춤 배선 패턴의 표면이 전부 상기 위치 맞춤 표면 배선 패턴으로 덮여있는 부기 1 내지 3 중 어느 하나 기재의 반도체 장치.
(부기 5) 상기 제 2 절연층 상에 형성되며, 하층과 전기적 접속을 갖지 않는 제 2 위치 맞춤 표면 배선 패턴을 갖고, 상기 제 3 절연층이 상기 표면 배선 패턴의 일부 표면 상에 개구부를 더 갖는 청구항 1 내지 4 중 어느 하나 기재의 반도체 장치.
(부기 6) 상기 하층 다마신 배선 및 다마신 배선이 각각 제 1 배러어 메탈층과 그 위에 형성된 제 1 주배선층의 적층을 포함하는 부기 1 내지 5 중 어느 하나 기재의 반도체 장치.
(부기 7) 상기 표면 배선층이 제 2 주배선층과 그 위에 형성된 제 2 배리어 메탈층의 적층을 포함하는 부기 6 기재의 반도체 장치.
(부기 8) 상기 개구부 내에서 상기 제 2 배리어 메탈층이 제거되어 있는 부기 7 기재의 반도체 장치.
(부기 9) 상기 제 1 주배선층은 동(銅)층을 포함하고, 상기 제 2 주배선층은 알루미늄층을 표함하는 부기 7 또는 8 기재의 반도체 장치.
(부기 10) 상기 표면 배선 패턴은 본딩 패드 또는 퓨즈를 구성하는 부기 1 내지 9 중 어느 하나 기재의 반도체 장치.
(부기 11) 상기 제 1 및 제 2 절연층은 에칭 스토퍼층과 그 위의 층간절연층을 포함하고, 에칭 스토퍼층은 실리콘 질화물, 실리콘 옥시카바이드, 이들의 조합 중 어느 하나를 이용하여 형성되는 부기 1 내지 10 중 어느 하나 기재의 반도체 장치.
(부기 12) 복수의 반도체 소자를 갖는 반도체 기판과,
상기 반도체 기판 상에 형성된 제 1 절연층과,
상기 제 1 절연층 중에 매립되어 제 1 절연층 표면에 노출된 표면을 갖는 하층 다마신 배선과,
상기 제 1 절연층 상에 형성된 제 2 절연층과,
상기 제 2 절연층의 표면으로부터 도중의 깊이까지 형성된 배선홈과, 상기 배선홈의 저면으로부터 상기 제 2 절연층의 남은 두께를 관통하여 상기 하층 다마신 배선에 이르도록 형성된 비어홀을 포함한 다마신 배선용 凹부와,
상기 다마신 배선용 凹부를 매립하여 형성되며, 상기 제 2 절연층 표면과 거의 동일한 면의 표면을 갖는 다마신 배선과,
상기 제 2 절연층 표면 상에 형성되며, 상기 다마신 배선에 접속된 표면 배선 패턴과,
상기 표면 배선 패턴을 덮어서 상기 제 2 절연층 상에 형성된 제 3 절연층
을 갖는 반도체 장치.
(부기 13) 상기 다마신 배선의 표면이 전부 상기 표면 배선 패턴으로 덮여있는 부기 12 기재의 반도체 장치.
(부기 14) 상기 제 3 절연층이 상기 표면 배선 패턴의 일부 표면 상에 개구부를 갖는 부기 12 또는 13 기재의 반도체 장치.
(부기 15) (a) 복수의 반도체 소자를 형성한 반도체 기판을 포함하는 하지 상에 제 2 절연층을 형성하는 공정과,
(b) 상기 제 2 절연층의 표면으로부터 제 1 폭을 갖는 배선홈과, 제 1 폭보다 큰 제 2 폭을 갖는 위치 맞춤 홈을 형성하는 공정과,
(c) 상기 배선홈을 평탄하게 매립하는 제 2 다마신 배선과 상기 위치 맞춤홈 내에 형성되어 제 1 단차를 갖는 위치 맞춤 배선 패턴을 형성하는 공정과,
(d) 상기 제 2 절연층 상에, 상기 위치 맞춤 홈 상에서 상기 제 1 단차를 반영하는 제 2 단차를 형성하는 표면 배선층을 형성하는 공정과,
(e) 상기 표면 배선층 상에 레지스트막을 형성하고, 상기 제 2 단차를 위치 맞춤 마커로서 이용하여 상기 레지스트막을 노광하고 현상해서 레지스트 패턴을 형성하는 공정과,
(f) 상기 레지스트 패턴을 에칭 마스크로 하여 상기 표면 배선층을 에칭하여, 상기 배선 패턴과 접속된 표면 배선 패턴을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법.
(부기 16) 상기 공정 (c)가 상기 제 1 폭의 1/2 이상, 또한 상기 제 2 폭의 1/2 이하의 두께인 배선층을 등방적으로 퇴적하는 공정과, 제 2 절연층 상의 배선층을 CMP에 의해서 제거하는 공정을 포함하는 부기 15 기재의 반도체 장치의 제조 방법.
(부기 17) 상기 공정 (f)에서는 위치 맞춤 표변 배선 패턴도 형성하고,
(g) 상기 표면 배선을 덮어서 제 2 절연층 상에 제 3 절연층을 형성하는 공정과,
(h) 상기 위치 맞춤 표면 배선 패턴을 위치 맞춤용 마커로서 이용하여 상기 표면 배선 패턴의 일부 영역 상의 제 3 절연층을 제거하는 공정과,
(x) 상기 공정 (a)의 전에 상기 하지에 제 1 다마신 배선을 매립한 제 1 절연층을 형성하는 공정을 포함하고,
상기 배선홈은 그 아래쪽에 상기 제 1 다마신 배선에 이르는 비어홀을 갖는 부기 15 또는 16 기재의 반도체 장치의 제조 방법.
(부기 18) 상기 공정 (d)에서는 주배선층과 그 위의 상측 배리어 메탈층과의 적층을 포함하는 표면 배선층을 형성하고, 상기 공정 (h)에서는 상기 상측 배리어 메탈층을 제거하는 부기 17 기재의 반도체 장치의 제조 방법.
(부기 19) 상기 공정 (b)는 비어홀을 갖는 하층 층간절연층과, 상기 비어홀을 매립하는 비어 도전체와, 하층 층간절연층의 위에 형성되며 배선홈을 갖는 상층 층간절연층을 형성하는 부기 15 내지 18 중 어느 하나 기재의 반도제 장치의 제조 방법.
(부기 20) 상기 공정 (b)는 제 2 절연층에 비어홀과 위치 맞춤용 홈을 형성하는 공정과, 제 2 절연층 상에 레지스트막을 형성하는 공정과, 상기 위치 맞춤용 홈을 위치 맞춤 마커로서 이용하여 레지스트막에 배선홈 및 위치 맞춤홈용의 개구부를 형성하는 공정을 포함하는 부기 15 내지 19 중 어느 하나 기재의 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 의하면 적은 공정 수로 다층 다마신 배선과 표면 배선을 갖는 반도체 장치를 작성할 수 있다.
다마신 배선 상에 Al층을 이용한 본딩 패드, 퓨즈 등을 작성할 수 있다. 배선 패턴을 동시에 작성할 수도 있다.

Claims (10)

  1. 복수의 반도체 소자를 갖는 반도체 기판과,
    상기 반도체 기판 상에 형성된 제 2 절연층과,
    상기 제 2 절연층의 표면으로부터 형성되며, 제 1 폭을 갖는 다마신(damascene) 배선용 凹부와,
    상기 제 2 절연층의 표면으로부터 형성되며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 위치 맞춤홈과,
    상기 다마신 배선용 凹부를 매립하여 형성되며, 상기 제 2 절연층 표면과 거의 동일한 면의 표면을 갖는 다마신 배선과,
    상기 다마신 배선과 동일한 배선층으로 상기 위치 맞춤홈 내에 형성되며, 제 1 단차를 형성하는 위치 맞춤 배선 패턴과,
    상기 제 2 절연층 표면 상에 형성되며, 상기 다마신 배선에 접속된 표면 배선 패턴과,
    상기 표면 배선 패턴과 동일한 표면 배선층으로 상기 위치 맞춤 배선 패턴의 위에 형성되며, 상기 제 1 단차를 반영하는 제 2 단차를 갖는 제 1 위치 맞춤 표면 배선 패턴과,
    상기 표면 배선 패턴과 상기 제 1 위치 맞춤 표면 배선 패턴을 덮어서 상기 제 2 절연층 상에 형성된 제 3 절연층
    을 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 절연체층의 아래에 형성된 제 1 절연층과,
    상기 제 1 절연층 중에 매립되어 제 1 절연층 표면에 노출된 표면을 갖는 하층 다마신 배선을 더 갖고,
    상기 다마신 배선용 凹부가 상기 제 1 폭을 갖는 배선홈과, 상기 배선홈의 저면으로부터 상기 제 2 절연층의 남은 두께를 관통하여 상기 하층 다마신 배선에 이르도록 형성된 비어홀을 포함하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다마신 배선의 표면이 전부 상기 표면 배선 패턴으로 덮여 있는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 절연층 상에 형성되며, 하층과 전기적 접속을 갖지 않는 제 2 위치 맞춤 표면 배선 패턴을 갖고, 상기 제 3 절연층이 상기 표면 배선 패턴의 일부 표면 상에 개구부를 더 갖는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 표면 배선층이 제 2 주배선층과 그 위에 형성된 제 2 배리어 메탈층의적층을 포함하고, 상기 개구부 내에서 상기 제 2 배리어 메탈층이 제거되어 있는 반도체 장치.
  6. 복수의 반도체 소자를 갖는 반도체 기판과,
    상기 반도체 기판 상에 형성된 제 1 절연층과,
    상기 제 1 절연층 중에 매립되어 제 1 절연층 표면에 노출된 표면을 갖는 하층 다마신 배선과,
    상기 제 1 절연층 상에 형성된 제 2 절연층과,
    상기 제 2 절연층의 표면으로부터 도중의 깊이까지 형성된 배선홈과, 상기 배선홈의 저면으로부터 상기 제 2 절연층의 남은 두께를 관통하여 상기 하층 다마신 배선에 이르도록 형성된 비어홀을 포함한 다마신 배선용 凹부와,
    상기 다마신 배선용 凹부를 매립하여 형성되며, 상기 제 2 절연층 표면과 거의 동일한 면의 표면을 갖는 다마신 배선과,
    상기 제 2 절연층 표면 상에 형성되며, 상기 다마신 배선에 접속된 표면 배선 패턴과,
    상기 표면 배선 패턴을 덮어서 상기 제 2 절연층 상에 형성된 제 3 절연층
    을 갖는 반도체 장치.
  7. (a) 복수의 반도체 소자를 형성한 반도체 기판을 포함하는 하지(underlay) 상에 제 2 절연층을 형성하는 공정과,
    (b) 상기 제 2 절연층의 표면으로부터 제 1 폭을 갖는 배선홈과, 제 1 폭보다 큰 제 2 폭을 갖는 위치 맞춤 홈을 형성하는 공정과,
    (c) 상기 배선홈을 평탄하게 매립하는 제 2 다마신 배선과 상기 위치 맞춤홈 내에 형성되어 제 1 단차를 갖는 위치 맞춤 배선 패턴을 형성하는 공정과,
    (d) 상기 제 2 절연층 상에, 상기 위치 맞춤 홈 상에서 상기 제 1 단차를 반영하는 제 2 단차를 형성하는 표면 배선층을 형성하는 공정과,
    (e) 상기 표면 배선층 상에 레지스트막을 형성하고, 상기 제 2 단차를 위치 맞춤 마커로서 이용하여 상기 레지스트막을 노광하고 현상해서 레지스트 패턴을 형성하는 공정과,
    (f) 상기 레지스트 패턴을 에칭 마스크로 하여 상기 표면 배선층을 에칭하여, 상기 배선 패턴과 접속된 표면 배선 패턴을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 공정 (f)에서는 위치 맞춤 표변 배선 패턴도 형성하고,
    (g) 상기 표면 배선을 덮어서 제 2 절연층 상에 제 3 절연층을 형성하는 공정과,
    (h) 상기 위치 맞춤 표면 배선 패턴을 위치 맞춤용 마커로서 이용하여 상기 표면 배선 패턴의 일부 영역 상의 제 3 절연층을 제거하는 공정과,
    (x) 상기 공정 (a)의 전에 상기 하지에 제 1 다마신 배선을 매립한 제 1 절연층을 형성하는 공정을 더 포함하고,
    상기 배선홈은 그 아래쪽에 상기 제 1 다마신 배선에 이르는 비어홀을 갖는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 공정 (d)에서는 주배선층과 그 위의 상측 배리어 메탈층과의 적층을 포함하는 표면 배선층을 형성하고, 상기 공정 (h)에서는 상기 상측 배리어 메탈층을 제거하는 반도체 장치의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 공정 (b)는 제 2 절연층에 비어홀과 위치 맞춤용 홈을 형성하는 공정과, 제 2 절연층 상에 레지스트막을 형성하는 공정과, 상기 위치 맞춤용 홈을 위치 맞춤 마커로서 이용하여 레지스트막에 배선홈 및 위치 맞춤홈용의 개구부를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
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