KR20020074532A - Flat Display Panel and Driving Method Thereof - Google Patents
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Abstract
Description
본 발명은 평판 디스플레이 패널 및 그 구동방법에 관한 것으로 특히, 커패시턴스를 저감할 수 있도록 한 평판 디스플레이 패널 및 그 구동방법에 관한 것이다.The present invention relates to a flat panel display panel and a driving method thereof, and more particularly, to a flat panel display panel and a driving method thereof capable of reducing capacitance.
최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel), 일렉트로 루미네센스(Electro-Luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발이 진행되고 있다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes (CRTs). Such flat panel displays include liquid crystal displays (hereinafter referred to as "LCDs"), field emission displays (hereinafter referred to as "FEDs"), plasma display panels, and electroluminescence. Sense (Electro-Luminescence: "EL"). In order to improve the display quality, research and development for increasing the brightness, contrast and color purity of flat panel displays have been actively conducted.
이중 FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 팁형 FED와, 소정 면적을 가지는 금속에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의해 전자를 방출시키는 평면형(Metal Insulator Metal : MIM) FED로 나뉘어진다.The dual FED is a tip type FED that concentrates a high field on a sharp cathode (emitter) and emits electrons by a quantum mechanical tunnel effect, and a quantum mechanical tunnel by focusing a high field on a metal having a predetermined area. It is divided into planar (Metal Insulator Metal: MIM) FED which emits electrons by Tunnel effect.
도 1은 종래의 팁형 전계 방출 표시장치를 나타내는 도면이다.1 is a view showing a conventional tip type field emission display device.
도 1을 참조하면, 애노드 전극(4) 및 형광체(6)가 적층된 상부 유리기판(2)과, 하부 유리기판(8) 상에 형성되는 전계방출 어레이(32)를 구비한 FED가 도시되어 있다. 전계방출 어레이(32)는 하부 유리기판(8) 상에 형성되는 캐소드 전극(10) 및 저항층(12)과, 저항층(12)상에 형성되는 게이트 절연층(14) 및 에미터(22)와, 게이트 절연층(14) 상에 형성되는 게이트 전극(16)을 구비한다.Referring to FIG. 1, there is shown a FED having an upper glass substrate 2 on which an anode electrode 4 and a phosphor 6 are stacked, and a field emission array 32 formed on the lower glass substrate 8. have. The field emission array 32 includes the cathode electrode 10 and the resistive layer 12 formed on the lower glass substrate 8, and the gate insulating layer 14 and the emitter 22 formed on the resistive layer 12. ) And a gate electrode 16 formed on the gate insulating layer 14.
캐소드 전극(10)은 에미터(22)에 전류를 공급하게 되며, 저항층(12)은 캐소드 전극(10)으로부터 에미터(22) 쪽으로 인가되는 과전류를 제한하여 에미터(22)에 균일한 전류를 공급하는 역할을 하게 된다.The cathode electrode 10 supplies a current to the emitter 22, and the resistive layer 12 limits the overcurrent applied from the cathode electrode 10 toward the emitter 22, thereby making it uniform to the emitter 22. It serves to supply current.
게이트 절연층(14)은 캐소드 전극(10)과 게이트 전극(16) 사이를 절연하게 된다. 게이트 전극(16)은 전자를 인출시키기 위한 인출전극으로 이용된다. 상부 유리기판(2)과 하부 유리기판(8) 사이에는 스페이서(40)가 설치된다.The gate insulating layer 14 insulates between the cathode electrode 10 and the gate electrode 16. The gate electrode 16 is used as an extraction electrode for drawing electrons. A spacer 40 is installed between the upper glass substrate 2 and the lower glass substrate 8.
스페이서(40)는 상부 유리기판(2)과 하부 유리기판(8) 사이의 고진공 상태를 유지할 수 있도록 상부 유리기판(2)과 하부 유리기판(8)을 지지한다.The spacer 40 supports the upper glass substrate 2 and the lower glass substrate 8 so as to maintain a high vacuum state between the upper glass substrate 2 and the lower glass substrate 8.
화상을 표시하기 위하여, 캐소드 전극(10)에 부극성(-)의 캐소드전압이 인가되고 애노드 전극(4)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트 전극(16)에는 정극성(+)의 게이트 전압이 인가된다. 그러면, 에미터(22)로부터 방출된 전자빔(30)이 적색·녹색·청색의 형광체(6)에 충돌하여 형광체(6)를 여기시키게 된다. 이때, 형광체(6)에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발광된다.In order to display an image, a negative (-) cathode voltage is applied to the cathode electrode 10 and a positive (+) anode voltage is applied to the anode electrode 4. The gate voltage of positive polarity (+) is applied to the gate electrode 16. Then, the electron beam 30 emitted from the emitter 22 collides with the red, green, and blue phosphors 6 to excite the phosphors 6. At this time, visible light of any one of red, green, and blue colors is emitted according to the phosphor 6.
이와 같은 팁형 FED는 전자 방출에 이용되는 에미터의 특성에 따라서 전자의 방출량이 결정된다. 따라서, 하나의 FED에 포함되는 모든 에미터를 균일하게 제작해야 한다. 하지만, 현재의 재조공정으로는 하나의 FED에 포함되는 모든 에미터가 균일한 특성을 갖도록 제작하기 곤란하다. 아울러, 에미터를 제작하기 위해 많은 공정시간이 소모되는 단점이 있다.The tip-type FED has an electron emission amount determined by the characteristics of the emitter used for electron emission. Therefore, all emitters included in one FED should be manufactured uniformly. However, in the current remanufacturing process, it is difficult to fabricate all emitters included in one FED to have uniform characteristics. In addition, there is a disadvantage that a lot of processing time is consumed to manufacture the emitter.
또한, 팁형 FED는 첨예한 이미터에서 전자가 방출되기 때문에 캐소드전극(10) 및 게이트전극(16)에 수십 내지 백 볼트 사이의 전압이 인가되야 된다. 따라서, 캐소드전극(10) 및 게이트전극(16)에 인가되는 전압에 의해 많은 소비전력이 소모된다.In addition, since the tip-type FED emits electrons from a sharp emitter, a voltage of several tens to one hundred volts must be applied to the cathode electrode 10 and the gate electrode 16. Therefore, much power consumption is consumed by the voltage applied to the cathode electrode 10 and the gate electrode 16.
도 3은 종래의 평면형 전계 방출 표시장치의 화소셀을 나타내는 도면이다.3 is a diagram illustrating a pixel cell of a conventional planar field emission display device.
도 3을 참조하면, 종래의 평면형 전계 방출 표시소자의 화소셀은 애노드전극(44) 및 형광체(46)가 적층된 상부기판(42)과, 하부기판(48) 상에 형성되는 전계 방출 어레이(56)를 구비한다.Referring to FIG. 3, a pixel cell of a conventional planar field emission display device includes an upper substrate 42 having an anode electrode 44 and a phosphor 46 stacked thereon, and a field emission array formed on the lower substrate 48. 56).
전계 방출 어레이(56)는 하부기판(48) 상에 형성되는 스캔전극(50), 절연층(52) 및 데이터전극(54)을 구비한다.The field emission array 56 includes a scan electrode 50, an insulating layer 52, and a data electrode 54 formed on the lower substrate 48.
화상을 표시하기 위하여, 스캔전극(50)에 부극성(-)의 스캔펄스가 인가되고 데이터전극(54)에 정극성(+)의 데이터펄스가 인가된다. 그리고, 애노드전극(44)에 정극성(+)의 애노드전압이 인가된다. 그러면, 전자가 스캔전극(50)으로부터 데이터전극(54)으로 터널링(Tunneling)하여 애노드전극(44) 쪽으로 가속된다.In order to display an image, a negative scan pulse is applied to the scan electrode 50 and a positive data pulse is applied to the data electrode 54. Then, a positive anode voltage is applied to the anode electrode 44. Then, electrons are tunneled from the scan electrode 50 to the data electrode 54 and accelerated toward the anode electrode 44.
이 전자들은 적색, 녹색 및 청색의 형광체(46)에 충돌하여 형광체(46)를 여기시키게 된다. 이때, 형광체(46)에 따라 적색, 녹색, 청색 중 어느 한 색의 가시광이 발생된다.These electrons collide with the red, green and blue phosphors 46 to excite the phosphors 46. At this time, visible light of any one of red, green, and blue colors is generated according to the phosphor 46.
이와 같은 평면형 FED는 스캔전극(50) 및 데이터전극(54)이 소정면적을 가지고 대향되게 설치되기 때문에 팁형 FED에 비해 저전압 구동이 가능하다. 즉, 평면형 FED의 스캔전극(50) 및 데이터전극(54)에는 수 내지 10V 사이의 전압이 인가된다. 또한, 평면형 FED는 전자를 방출하는 스캔전극(50) 및 데이터전극(54)이 소정면적을 가지기 때문에 팁형 FED에 비해 간단한 제조공정으로 스캔전극(50) 및 데이터전극(54)을 제조할 수 있다.The planar FED is capable of driving a lower voltage than the tip type FED because the scan electrode 50 and the data electrode 54 are installed to face each other with a predetermined area. That is, a voltage between several to 10V is applied to the scan electrode 50 and the data electrode 54 of the planar FED. In addition, in the planar FED, since the scan electrode 50 and the data electrode 54 emitting electrons have a predetermined area, the scan electrode 50 and the data electrode 54 can be manufactured by a simple manufacturing process compared to the tip type FED. .
도 4는 종래의 평면형 전계 방출 표시장치에 공급되는 구동파형을 나타내는 파형도이다.4 is a waveform diagram illustrating a driving waveform supplied to a conventional flat field emission display.
도 4를 참조하면, 종래의 평면형 FED의 스캔라인(S)에는 부극성의 스캔펄스(SP)가 순차적으로 공급되고 데이터라인(D)에는 부극성의 스캔펄스(SP)에 동기되는 정극성의 데이터펄스(DP)가 공급된다. 스캔펄스(SP) 및 데이터펄스(DP)가 공급된 화소셀에서는 스캔펄스(SP) 및 데이터펄스(DP)의 전압차에 의해 전자가 방출된다.Referring to FIG. 4, negative scan pulses SP are sequentially supplied to the scan line S of a conventional planar FED, and positive data synchronized with the negative scan pulses SP to the data line D. The pulse DP is supplied. In the pixel cells supplied with the scan pulse SP and the data pulse DP, electrons are emitted by the voltage difference between the scan pulse SP and the data pulse DP.
예를 들어, 도 5와 같이 제 1 스캔라인(S1)에 -5V의 스캔펄스(SP)가 인가되고, 데이터라인(D)에 5V의 데이터펄스(DP)가 인가되면 제 1 스캔라인(S1)에 형성되어 있는 제 1 화소셀들(P1)에서 10V의 전압차가 발생된다. 따라서, 데이터펄스(DP)가 공급된 제 1 화소셀들(P1)에서 전자가 방출된다.For example, as shown in FIG. 5, when -5 V scan pulse SP is applied to the first scan line S1 and 5 V data pulse DP is applied to the data line D, the first scan line S1 is applied. ), A voltage difference of 10V is generated in the first pixel cells P1 formed in FIG. Therefore, electrons are emitted from the first pixel cells P1 supplied with the data pulse DP.
이때, 데이터펄스(DP)의 폭 및/또는 진폭은 계조에 따라 상이하게 설정된다. 예를 들어, 높은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 넓거나 높게 설정되고, 낮은 계조를 표현할 때 데이터펄스(DP)의 폭 및/또는 진폭은 좁거나 낮게 설정된다.At this time, the width and / or amplitude of the data pulse DP is set differently according to the gradation. For example, the width and / or amplitude of the data pulse DP is set to be wide or high when expressing a high gray level, and the width and / or amplitude of the data pulse DP is set to be narrow or low when expressing a low gray level.
한편, 제 2 내지 제 m 스캔라인(S2 내지 Sm)에 형성되어 있는 제 2 내지 제 m 화소셀들(P2 내지 Pm)에서는 5V, 즉 데이터펄스(DP)만이 인가되기 때문에 전자가 방출되지 않는다.Meanwhile, electrons are not emitted because only 5V, that is, the data pulse DP is applied to the second to mth pixel cells P2 to Pm formed in the second to mth scan lines S2 to Sm.
이후, 이와 같은 과정을 반복하여 제 m 스캔라인(Sm)까지 순차적으로 스캔펄스(SP) 및 데이터펄스(DP)를 인가하여 제 1 내지 제 m 화소셀(P1 내지 Pm)을 구동하여 화상을 표시한다. 화상이 표시된 후 제 1 내지 제 m 스캔라인(S1 내지 Sm)에는 정극성의 리셋펄스(RP)가 인가된다. 제 1 내지 제 m 스캔라인(S1 내지 Sm)에 리셋펄스(RP)가 인가되면 제 1 내지 제 m 화소셀(P1 내지 Pm)에 충전된 전하들이 제거된다.Thereafter, the process is repeated to sequentially apply the scan pulse SP and the data pulse DP to the m th scan line Sm to drive the first to m th pixel cells P1 to Pm to display an image. do. After the image is displayed, a positive reset pulse RP is applied to the first to m th scan lines S1 to Sm. When the reset pulse RP is applied to the first to mth scan lines S1 to Sm, the charges charged in the first to mth pixel cells P1 to Pm are removed.
하지만, 이와 같은 평면형 FED는 도 3과 같이 스캔전극(50), 절연층(52) 및 데이터전극(50)으로 형성되기 때문에, 즉 중간층의 절연층이 매우 얇기 때문에 C=ε×s/d(여기서 ε은 유전율, d는 유전율 두께, s는 셀 면적)에서 유전체 층이 매유 얇은 박막으로 되어 있기 때문에 "C"성분이 매우 커지게 된다. 즉, 커패시터 구조로 형성되기 때문에 화소셀(P)은 높은 커패시턴스를 갖게된다. 특히, 하나의 스캔라인(S)에 형성된 모든 화소셀들(P)에 스캔펄스(SP)가 공급될 때 화소셀들(P)의 커패시턴스 값에 의해 구동속도가 저하된다. 또한, 높은 전류에 의해 구동전압 저하(Voltage drop)가 발생된다.However, since the planar FED is formed of the scan electrode 50, the insulating layer 52, and the data electrode 50 as shown in FIG. 3, that is, since the insulating layer of the intermediate layer is very thin, C = ε × s / d ( Where ε is the dielectric constant, d is the dielectric constant thickness, and s is the cell area), the dielectric layer is a very thin film, so the "C" component becomes very large. That is, since the capacitor cell is formed in a capacitor structure, the pixel cell P has a high capacitance. In particular, when the scan pulse SP is supplied to all the pixel cells P formed in one scan line S, the driving speed decreases due to the capacitance values of the pixel cells P. FIG. In addition, a voltage drop occurs due to a high current.
예를 들어, 1920 ×480의 평면형 FED에 스캔펄스(SP)가 공급될 때 스캔펄스(SP) 및 데이터펄스(DP)는 1920개의 화소셀들에 공급된다. 이때, 스캔펄스(SP) 및 데이터펄스(DP)가 인가된 화소셀들은 소정의 커패시턴스 값을 갖게되고, 스캔라인(S)의 커패시턴스는 1920개의 화소셀들 각각의 커패시턴스 값이 합쳐진 용량을 갖게된다. 따라서, 종래의 평면형 FED는 높은 커패시턴스에 의해 고속구동을 할 수 없다. 즉, 대화면 구동의 평면형 FED의 고속 구동에 어려움이 있다.For example, when the scan pulse SP is supplied to the 1920 x 480 planar FED, the scan pulse SP and the data pulse DP are supplied to 1920 pixel cells. In this case, the pixel cells to which the scan pulse SP and the data pulse DP are applied have a predetermined capacitance value, and the capacitance of the scan line S has a capacitance in which capacitance values of 1920 pixels cells are added together. . Therefore, the conventional planar FED cannot be driven at high speed due to high capacitance. That is, there is a difficulty in high speed driving of the planar FED of the large screen driving.
따라서, 본 발명의 목적은 커패시턴스를 저감할 수 있도록 한 평판 디스플레이 패널 및 그 구동방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a flat panel display panel and a driving method thereof capable of reducing capacitance.
도 1은 종래의 팁형 전계 방출 표시장치를 나타내는 사시도.1 is a perspective view showing a conventional tip type field emission display.
도 2는 도 1에 도시된 팁형 전계 방출 표시장치를 나타내는 단면도.FIG. 2 is a cross-sectional view of the tip type field emission display shown in FIG. 1. FIG.
도 3은 종래의 평면형 전계 방출 표시장치의 화소셀을 나타내는 도면.3 is a diagram illustrating pixel cells of a conventional planar field emission display device;
도 4는 도 3에 도시된 평면형 전계 방출 표시장치의 구동방법을 나타내는 파형도.FIG. 4 is a waveform diagram illustrating a method of driving the flat field emission display shown in FIG. 3.
도 5는 도 3에 도시된 화소셀들이 매트릭스 형태로 배치된 전계 방출 표시장치를 나타내는 도면.FIG. 5 is a diagram illustrating a field emission display device in which pixel cells illustrated in FIG. 3 are arranged in a matrix form. FIG.
도 6은 본 발명의 실시예에 의한 평면형 전계 방출 표시장치의 한 프레임을 나타내는 도면.6 is a diagram illustrating one frame of the planar field emission display according to the embodiment of the present invention.
도 7은 도 6에 도시된 기수필드 기간동안 구동되는 화소셀들을 나타내는 도면.FIG. 7 illustrates pixel cells driven during the odd field period shown in FIG. 6; FIG.
도 8은 도 6에 도시된 우수필드 기간동안 구동되는 화소셀들을 나타내는 도면.FIG. 8 illustrates pixel cells driven during the even field period shown in FIG. 6; FIG.
도 9는 도 6에 도시된 한 프레임동안 전극들에 인가되는 구동파형을 나타내는 파형도.FIG. 9 is a waveform diagram showing driving waveforms applied to electrodes during one frame shown in FIG. 6; FIG.
도 10은 본 발명의 실시예에 의한 전계 방출 표시장치의 구동부를 나타내는 도면.10 is a view showing a driving unit of a field emission display according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
2,42 : 상부 유리기판4,44 : 애노드 전극2,42: upper glass substrate 4,44: anode electrode
6,46 : 형광체8,48 : 하부 유리기판6,46: phosphor 8,48: lower glass substrate
10 : 캐소드 전극12 : 저항층10 cathode electrode 12 resistive layer
14 : 게이트 절연층22 : 에미터14 gate insulating layer 22 emitter
30 : 전자빔 32,56 : 전계 방출 어레이30 electron beam 32,56 field emission array
40 : 스페이서50 : 스캔전극40: spacer 50: scan electrode
52 : 절연층54 : 데이터전극52: insulating layer 54: data electrode
70 : 제 1 데이터 구동부72 : 제 2 데이터 구동부70: first data driver 72: second data driver
74 : 패널76 : 스캔 구동부74: panel 76: scan driver
78 : 기수필드 메모리80 : 우수필드 메모리78: radix field memory 80: storm field memory
82 : 스캔 타이밍 제어부84 : 제어부82: scan timing control unit 84: control unit
상기 목적을 달성하기 위하여 본 발명의 평판 디스플레이 패널의 프레임은 제 1 데이터라인들에 데이터펄스가 공급되는 단계와, 제 1 데이터라인들에 데이터펄스가 공급된 후 제 2 데이터라인들에 데이터펄스가 공급되는 단계와, 제 1 및 제 2 데이터라인들에 공급되는 데이터펄스에 동기되어 스캔라인들에 스캔펄스가 공급되는 단계를 포함한다.In order to achieve the above object, a frame of a flat panel display panel according to the present invention includes supplying data pulses to first data lines, and applying data pulses to first data lines and then applying data pulses to second data lines. And supplying scan pulses to the scan lines in synchronization with data pulses supplied to the first and second data lines.
본 발명의 평판 디스플레이 패널은 기수번째 데이터라인들에 기수 데이터를 공급하기 위한 제 1 데이터 구동부와, 기수 데이터와 교번되도록 우수번째 데이터라인들에 우수 데이터를 공급하기 위한 제 2 데이터 구동부를 구비한다.The flat panel display panel of the present invention includes a first data driver for supplying odd data to the odd data lines, and a second data driver for supplying even data to even-numbered data lines alternately with the odd data.
본 발명은 상기 기수번째 및 우수번째 데이터라인들에 데이터펄스가 공급될 때 마다 스캔라인들에 스캔펄스를 공급하기 위한 스캔 구동부와, 스캔펄스의 구동 타이밍을 제어하기 위한 스캔 타이밍 제어부와, 기수 데이터가 저장되는 기수필드 메모리와, 우수 데이터가 저장되는 우수필드 메모리와, 기수필드 메모리 및 우수필드 메모리로 기수 데이터 및 우수 데이터를 공급함과 아울러 제 1 데이터구동부, 제 2 데이터구동부 및 스캔 타이밍 제어부를 제어하기 위한 제어신호들을 공급하기위한 제어부를 구비한다.The present invention provides a scan driver for supplying scan pulses to scan lines whenever data pulses are supplied to the odd and even data lines, a scan timing controller for controlling the driving timing of scan pulses, and odd data. Supplies odd data and even data to a radix field memory in which is stored, a storm field memory in which storm data is stored, and a radix field memory and storm field memory, and controls a first data driver, a second data driver, and a scan timing controller. And a control unit for supplying control signals.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.
이하 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 to 10.
도 6은 본 발명의 실시예에 의한 평면형 전계 방출 표시장치의 한 프레임을 나타내는 도면이다.FIG. 6 is a diagram illustrating one frame of the planar field emission display according to the exemplary embodiment of the present invention.
도 6을 참조하면, 본 발명의 실시예에 의한 평면형 전계 방출 표시장치는 기수필드와 우수필드로 나뉘어진다. 기수필드 및 우수필드 각각은 스캔기간과 리셋기간으로 나뉘어진다.Referring to FIG. 6, the planar field emission display according to the exemplary embodiment of the present invention is divided into an odd field and an even field. Each of the odd and even fields is divided into a scan period and a reset period.
기수필드의 스캔기간에는 도 7 및 도 9와 같이 스캔라인들(S)에 순차적으로 스캔펄스(SP)가 공급된다. 스캔라인들(S)에 스캔펄스(SP)가 공급될 때 기수번째 데이터라인들(D1,D3,…,Dn-1)에는 데이터펄스(DP)가 공급된다. 이때, 우수번째 데이터라인들(D2,D4,…,Dn)에는 데이터펄스(DP)가 공급되지 않는다. 이를 위해 본 발명에서는 기수번째 데이터라인들(D1,D3,…,Dn-1)과 우수번째 데이터라인들(D2,D4,…,Dn)을 분할구동한다. 리셋기간에는 스캔라인들(S)에 순차적으로 리셋펄스(RP)가 공급되어 화소셀들에 충전된 전하를 제거한다.In the scan period of the radix field, scan pulses SP are sequentially supplied to the scan lines S as shown in FIGS. 7 and 9. When the scan pulse SP is supplied to the scan lines S, the data pulse DP is supplied to the odd-numbered data lines D1, D3, ..., Dn-1. At this time, the data pulse DP is not supplied to even-numbered data lines D2, D4, ..., Dn. To this end, the present invention divides the odd-numbered data lines D1, D3, ..., Dn-1 and the even-numbered data lines D2, D4, ..., Dn. In the reset period, the reset pulses RP are sequentially supplied to the scan lines S to remove charges charged in the pixel cells.
우수필드의 스캔기간에는 도 8및 도 9와 같이 스캔라인들(S)에 순차적으로 스캔펄스(SP)가 공급된다. 스캔라인들(S)에 스캔펄스(SP)가 공급될 때 우수번째 데이터라인들(D2,D4,…,Dn)에는 데이터펄스(DP)가 공급된다. 이때, 기수번째 데이터라인들(D1,D3,…,Dn-1)에는 데이터펄스(DP)가 공급되지 않는다. 리셋기간에는 스캔라인들(S)에 순차적으로 리셋펄스(RP)가 공급되어 화소셀들에 충전된 전하를 제거한다.During the scan period of the even field, scan pulses SP are sequentially supplied to the scan lines S as shown in FIGS. 8 and 9. When the scan pulse SP is supplied to the scan lines S, the data pulse DP is supplied to the even-numbered data lines D2, D4, ..., Dn. At this time, the data pulse DP is not supplied to the odd-numbered data lines D1, D3, ..., Dn-1. In the reset period, the reset pulses RP are sequentially supplied to the scan lines S to remove charges charged in the pixel cells.
본 발명에서는 데이터라인들(D)을 서브필드별로 분할구동함으로써 종래의 평면형 FED에 비하여 절반의 커패시턴스를 갖게된다. 예를 들어, 1920 × 480의 평면형 FED에 스캔펄스(SP)가 공급될 때 데이터펄스(DP)는 960 개의 화소셀들에 공급된다. 즉, 스캔펄스(SP) 및 데이터펄스(DP)가 공급되는 스캔라인(S)의 커패시턴스는 960개의 화소셀들의 커패시턴스 값이 합쳐진 용량을 갖게된다. 다시 말하여 본 발명의 평면형 FED에서는 종래의 절반의 커패시턴스를 가지므로 고속구동을 할 수 있다. 또한, 높은 커패시턴스 성분으로 인해 높은 전류가 필요하고 이로인해 스캔라인들(S)에 대한 구동전압 저하가 발생하게 됨에 따라 생기는 전압저하를 막을 있다. 따라서, 셀의 유니포미티(Uniformity)를 향상시킬 수 있다.In the present invention, the data lines D are divided and driven for each subfield to have half the capacitance as compared to the conventional planar FED. For example, when scan pulse SP is supplied to a planar FED of 1920 × 480, the data pulse DP is supplied to 960 pixel cells. That is, the capacitance of the scan line S to which the scan pulse SP and the data pulse DP are supplied has a capacitance in which capacitance values of 960 pixel cells are added together. In other words, in the planar FED of the present invention, the conventional half-capacitance has high-speed driving. In addition, due to the high capacitance component, a high current is required, thereby preventing a voltage drop caused by a decrease in driving voltage for the scan lines S. Thus, the uniformity of the cell can be improved.
한편, 본 발명에서는 한 프레임이 2개의 서브필드로 나뉘어 구동되므로 한 프레임 기간이 종래에 비해 증가될 염려가 있다. 이를 방지하기 위해 본 발명에서는 스캔펄스(SP) 및 리셋펄스(RP)의 펄스 폭을 종래 스캔펄스(SP) 및 리셋펄스(RP)의 펄스 폭의 절반 이하로 설정한다.Meanwhile, in the present invention, since one frame is driven by dividing into two subfields, one frame period may be increased compared with the related art. In order to prevent this, in the present invention, the pulse widths of the scan pulse SP and the reset pulse RP are set to less than half the pulse widths of the conventional scan pulse SP and the reset pulse RP.
도 10은 본 발명의 평면형 전계 방출 표시장치의 구동부를 나타내는 도면이다.FIG. 10 is a diagram illustrating a driving unit of the planar field emission display device of the present invention. FIG.
도 10을 참조하면, 본 발명의 평면형 전계 방출 표시소자의 구동부는 평면형 패널(74)과, 기수번째 데이터라인들(D1,D3,…,Dn-1)에 데이터를 공급하기 위한 제1 데이터 구동부(70)와, 우수번째 데이터라인들(D2,D4,…,Dn)에 데이터를 공급하기 위한 제 2 데이터 구동부(72)와, 스캔라인들(S)에 스캔펄스를 공급하기 위한 스캔 구동부(76)와, 기수번째 데이터를 일시 저장하기 위한 기수필드 메모리(78)와, 우수번째 데이터를 일시 저장하기 위한 우수필드 메모리(80)와, 스캔 구동부(76)의 타이밍을 제어하기 위한 스캔 타이밍 제어부(82)와, 외부로부터 입력 신호를 입력받는 제어부(84)를 구비한다.Referring to FIG. 10, the driving unit of the planar field emission display device according to the present invention may include a first panel for supplying data to the flat panel 74 and the odd-numbered data lines D1, D3,..., Dn-1. 70, a second data driver 72 for supplying data to even-numbered data lines D2, D4,..., And Dn, and a scan driver for supplying scan pulses to scan lines S ( 76, a radix field memory 78 for temporarily storing odd data, even field memory 80 for temporarily storing even data, and a scan timing controller for controlling timing of the scan driver 76 82, and a control unit 84 for receiving an input signal from the outside.
제 1 데이터 구동부(70)는 기수번째 데이터라인들(D1,D3,…,Dn-1)과 전기적으로 접속된다. 제 2 데이터 구동부(72)는 우수번째 데이터라인들(D2,D4,…,Dn)과 전기적으로 접속된다. 본 발명에서는 제 1 데이터 구동부(70)에 우수번째 데이터라인들(D2,D4,…,Dn)이 접속되고, 제 2 데이터 구동부(72)에 기수번째 데이터라인들(D1,D3,…,Dn-1)이 접속될 수 있다.The first data driver 70 is electrically connected to the odd data lines D1, D3,..., Dn-1. The second data driver 72 is electrically connected to even-numbered data lines D2, D4, ..., Dn. In the present invention, even-numbered data lines D2, D4, ..., Dn are connected to the first data driver 70, and odd-numbered data lines D1, D3, ..., Dn are connected to the second data driver 72. -1) can be connected.
제어부(84)는 외부로부터 입력 신호를 입력받는다. 입력 신호는 영상신호 및 동기신호를 포함한다. 제어부(84)는 입력 신호에 포함되어 있는 영상데이터 및 동기신호를 분리한다. 제어부(84)는 동기신호를 기준으로 제 1 제어신호, 제 2 제어신호 및 제 3 제어신호를 생성한다. 제 1 제어신호는 스캔 타이밍 구동부(82)로 공급된다. 제 2 제어신호는 제 1 데이터 구동부(70)로 공급된다. 제 3 제어신호는 제 2 데이터 구동부(72)로 공급된다. 제어부(84)에서 분리된 영상데이터 중 기수 데이터는 기수필드 메모리(78)에 일시저장되고, 우수 데이터는 우수필드 메모리(80)에 일시저장된다.The controller 84 receives an input signal from the outside. The input signal includes a video signal and a synchronization signal. The controller 84 separates the image data and the synchronization signal included in the input signal. The controller 84 generates a first control signal, a second control signal, and a third control signal based on the synchronization signal. The first control signal is supplied to the scan timing driver 82. The second control signal is supplied to the first data driver 70. The third control signal is supplied to the second data driver 72. Of the image data separated by the controller 84, the odd data is temporarily stored in the odd field memory 78, and the even data is temporarily stored in the even field memory 80.
기수필드 메모리(78)에 저장된 기수 데이터는 도시되지 않은 클럭신호에 동기되어 제 1 데이터 구동부(70)로 전송된다. 우수필드 메모리(80)에 저장된 우수 데이터는 도시되지 않은 클럭신호에 동기되어 제 2 데이터 구동부(72)로 전송된다.Radix data stored in the radix field memory 78 is transmitted to the first data driver 70 in synchronization with a clock signal (not shown). Even data stored in the even field memory 80 is transmitted to the second data driver 72 in synchronization with a clock signal (not shown).
제 1 데이터 구동부(70)는 제 2 제어신호에 응답하여 기수번째 데이터라인들(D1,D3,…,Dn-1)에 기수 데이터를 공급한다. 이때, 제 1 제어신호를 입력받은 스캔 타이밍 제어부(82)는 스캔 구동부(76)를 구동시켜 스캔펄스를 스캔라인들(S)에 공급한다.The first data driver 70 supplies the odd data to the odd data lines D1, D3, ..., Dn-1 in response to the second control signal. In this case, the scan timing controller 82 which receives the first control signal drives the scan driver 76 to supply the scan pulses to the scan lines S.
제 2 데이터 구동부(72)는 제 3 제어신호에 응답하여 우수번째 데이터라인들(D2,D4,…,Dn)에 우수 데이터를 공급한다. 이때, 이때, 제 1 제어신호를 입력받은 스캔 타이밍 제어부(82)는 스캔 구동부(76)를 구동시켜 스캔펄스를 스캔라인들(S)에 공급한다.The second data driver 72 supplies even data to even-numbered data lines D2, D4, ..., Dn in response to the third control signal. In this case, the scan timing controller 82 which receives the first control signal drives the scan driver 76 to supply the scan pulses to the scan lines S.
즉, 제어부는 제 2 및 제 3 제어신호를 교번적으로 제 1 데이터 구동부(70) 및 제 2 데이터 구동부(72)에 공급하고, 제 2 및 제 3 제어신호가 공급될 때 마다 제 1 제어신호를 스캔 타이밍 구동부(82)에 공급함으로써 한 프레임을 기수필드 및 우수필드로 분할하여 구동한다.That is, the controller alternately supplies the second and third control signals to the first data driver 70 and the second data driver 72, and the first control signal is supplied whenever the second and third control signals are supplied. Is supplied to the scan timing driver 82 to divide and drive one frame into an odd field and even field.
상술한 바와 같이, 본 발명에 따른 평판 디스플레이 패널 및 그 구동방법에 의하면 하나의 프레임을 기수필드와 우수필드로 분할하여 구동한다. 기수필드에서는 기수번째 데이터라인에 데이터펄스를 공급하고, 우수필드에서는 우수번째 데이터라인에 데이터펄스를 공급한다. 즉, 본 발명에서는 데이터라인을 분할구동함으로써 스캔라인을 따라 인가된 화소셀들 중 절반의 화소셀들만이 스캔펄스 및 데이터펄스를 공급받는다. 따라서, 본 발명에서는 화소셀들의 커패시턴스 값을 최소화할 수 있고, 스캔라인의 전압저하를 방지하여 화면의 균일도가 향상됨과 아울러 고속구동이 가능하다.As described above, according to the flat panel display panel and the driving method thereof according to the present invention, one frame is divided into an odd field and an even field to be driven. In the odd field, the data pulse is supplied to the odd data line, and in the even field, the data pulse is supplied to the even data line. That is, in the present invention, only half of the pixel cells applied along the scan line are supplied with the scan pulse and the data pulse by dividing and driving the data line. Therefore, in the present invention, the capacitance value of the pixel cells can be minimized, the voltage uniformity of the scan line can be prevented, and the uniformity of the screen can be improved, and high-speed driving is possible.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (7)
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