KR20020068811A - 반도체 장치의 제조에서 막의 증착 방법. - Google Patents

반도체 장치의 제조에서 막의 증착 방법. Download PDF

Info

Publication number
KR20020068811A
KR20020068811A KR1020010009108A KR20010009108A KR20020068811A KR 20020068811 A KR20020068811 A KR 20020068811A KR 1020010009108 A KR1020010009108 A KR 1020010009108A KR 20010009108 A KR20010009108 A KR 20010009108A KR 20020068811 A KR20020068811 A KR 20020068811A
Authority
KR
South Korea
Prior art keywords
wafer
film
particles
heat treatment
susceptor
Prior art date
Application number
KR1020010009108A
Other languages
English (en)
Other versions
KR100705722B1 (ko
Inventor
구경범
김현영
박인선
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010009108A priority Critical patent/KR100705722B1/ko
Publication of KR20020068811A publication Critical patent/KR20020068811A/ko
Application granted granted Critical
Publication of KR100705722B1 publication Critical patent/KR100705722B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

반도체 장치의 제조에서 파티클의 발생을 감소시킬 수 있는 막의 증착 방법이 개시되어 있다. 막을 증착하기 위한 공정 챔버에 구비되는 서셉터로 웨이퍼를 제공한다. 상기 서셉터의 온도를 상승하고, 소정 시간 유지하여 상기 웨이퍼의 제1 열처리를 수행한다. 상기 챔버 내로 불활성 가스를 공급하여 상기 웨이퍼의 제2 열처리를 수행한다. 상기 웨이퍼에 증착 가스를 공급하여 상기 웨이퍼 상에 막을 형성하는 반도체 장치에서 막의 증착한다. 따라서 상기 제1 열처리에 의해 챔버내의 열적 유동의 방향이 전환되어 파티클의 흡착이 감소된다. 그러므로 막의 증착 시에 파티클의 발생을 감소시킬 수 있다.

Description

반도체 장치의 제조에서 막의 증착 방법.{Method for depositing layer in semiconductor precess}
본 발명은 반도체 장치에서 막의 증착 방법에 관한 것이다. 보다 상세하게는파티클의 발생을 감소시킬 수 있는 막의 증착 방법에 관한 것이다.
근래에, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라, 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 막 형성을 위한 증착 공정과 같은 가공 기술에 대한 요구도 엄격해지고 있다.
최근, 상기 반도체 장치는 0.15㎛ 이하의 디자인룰(design rule)을 갖는다. 때문에, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 따라서 반도체 웨이퍼 상에 막을 형성하기 위한 증착 공정시 에 미세한 파티클의 발생도 심각한 공정 불량을 유발시킬 수 있다.
반도체 장치에서 막을 형성하는 방법을 설명하고자 한다.
하기의 설명에서 증착되는 막은 게이트 전극(Gate electrode) 또는 비트 라인(Bit line) 등과 같은 전기적 배선 재료로 사용되는 텅스텐 실리사이드막(Wsix layer)에 한정하여 설명한다.
반도체 웨이퍼를 공정 챔버에 로딩시킨다. 상기 웨이퍼는 상기 공정 챔버에 구비되는 서셉터(susceptor)의 상부에 놓여진다. 그리고 상기 웨이퍼가 놓여있는 서셉터의 온도를 상승하고, 불활성 가스를 상기 챔버 내로 공급하여 상기 웨이퍼에 열처리 단계(heating step)를 수행한다. 상기 열처리를 10 내지 30초 동안 수행한이후에, 상기 챔버 내로 실란(SiH4) 및 텅스텐 헥사플루오라이드(WF6)의 혼합 가스를 공급하여 메인 증착 단계(main deposition step)를 수행함으로서 텅스텐 실리사이드 막을 형성한다.
그러나 상기 방법을 사용하여 막을 형성할 때 상기 형성되는 막에는 0.1 내지 0.4㎛의 미세한 파티클이 빈번하게 발생된다. 상기 미세한 파티클들은 종래에는 별다른 문제가 되지 않았으나, 반도체 장치의 고집적화에 따라 배선간의 간격이 감소되고 패턴이 미세화 되면서 여러 형태로 불량을 유발시킨다. 즉 상기 파티클은 상기 막에 패턴을 형성할 때 브릿지(bridge), 배선의 끊김 등의 공정 불량을 발생시키고, 이는 반도체 장치의 동작 불량을 야기한다.
특히 상기 텅스텐 실리사이드막을 형성하는 공정은 파티클의 발생이 더욱 심각하다. 또한 상기 텅스텐 실리사이드막은 저저항을 갖는 도전체이므로, 상기 파티클에 의해 미세한 불량이 발생되었을 경우라도 심각한 동작 불량을 유발시켜 반도체 수율에 막대한 지장을 초래한다.
상기 파티클에 의한 불량을 감소시키기 위해, 공정 진행시에 전조 가스(precursor)로 불활성 가스를 플로우시키는 방법의 일 예가 구프타(Gupta)에게 허여된 미 합중국 특허 제 5,328,555호에 개시되어 있다. 그러나 이러한 방법으로도 상기 웨이퍼 상에 발생되는 파티클을 완전히 제거할 수 없다.
따라서, 본 발명은 반도체 장치의 제조에서 파티클의 발생을 감소시킬 수 있는 막의 증착 방법을 제공하는데 있다.
도 1은 상기 막을 증착하는 공정에서 발생하는 파티클의 주요한 원인을 파악하기 위한 단계를 나타내는 공정도이다.
도 2는 본 발명의 일 실시예에 따른 파티클의 발생을 감소시킬 수 있는 막의 증착 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3b는 종래의 방법과 본 발명의 일 실시예에 따른 방법에 의해 막을 형성할 때, 상기 파티클이 상기 웨이퍼로 흡착하는 것을 비교하여 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 히터 12 : 서셉터
14 : 파티클 18 : 샤워 헤드
W : 웨이퍼
상기한 본 발명의 목적을 달성하기 위하여 본 발명은, 막을 증착하기 위한 공정 챔버에 구비되는 서셉터로 웨이퍼를 제공한다. 상기 서셉터의 온도를 상승하고, 소정 시간 유지하여 상기 웨이퍼의 제1 열처리를 수행한다. 상기 챔버 내로 불활성 가스를 공급하여 상기 웨이퍼의 제2 열처리를 수행한다. 상기 웨이퍼에 증착 가스를 공급하여 상기 웨이퍼 상에 막을 형성하는 반도체 장치에서 막의 증착 방법을 제공한다.
상기 웨이퍼의 제1 열처리를 수행함에 따라 상기 웨이퍼 상에 막을 증착시키기 이전에 웨이퍼 상에 흡착되는 파티클의 개수가 감소되고, 이에 따라 상기 막을 증착시킬 때 상기 파티클에 의해 발생되었던 불량들을 감소할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1은 상기 막을 증착하는 공정에서 발생하는 파티클의 주요한 원인을 파악하기 위한 단계를 나타내는 공정도이다.
상기 막을 증착시키는 공정은 막을 증착시키기 이전에 수행되는 열처리 단계와(heating step), 막을 증착 시키기 위한 메인 증착 단계(main deposition step)를 수행하여 이루어진다. 따라서 상기 단계들 중에서 주로 파티클을 발생시키는 단계를 파악하는 것이 요구된다.
상기 파티클의 주요한 원인을 파악하기 위해, 검사용 웨이퍼를 제공하고 상기 검사용 웨이퍼에 존재하는 초기 파티클을 확인한다.(S10) 상기 검사용 웨이퍼를 공정 챔버에 로딩하여 상기 열처리 단계를 수행한다.(S12) 상기 열처리 단계까지 수행된 웨이퍼 상에 발생된 파티클을 확인하고(S14) 상기 초기 파티클과 비교한다.(S16) 상기 웨이퍼에 메인 증착 단계를 수행하여 상기 웨이퍼 상에 막을 증착한다.(S18) 상기 막이 증착된 웨이퍼에 발생된 파티클을 확인하고, 상기 열처리 단계까지 수행한 이후에 발생된 파티클이 영향을 미치는지를 파악한다.(S20)
이러한 단계에 의해 파티클을 확인하면, 초기 파티클에 비해 상기 열처리 단계까지 수행된 웨이퍼에 파티클이 크게 증가됨을 알 수 있었으며, 상기 발생된 파티클은 주로 0.3㎛ 이하의 크기를 갖는 미세한 파티클이다. 그리고, 상기 파티클이 흡착되어 있는 상기 웨이퍼 상에 메인 증착 공정을 수행하면, 상기 파티클의 영향으로 형성되는 막의 상부에도 파티클이 발생함을 확인할 수 있다.
상기 결과에 따라, 상기 막을 형성하는 중에 발생되는 파티클은 주로 상기 열처리 단계를 수행하는 중에 발생됨을 알 수 있다. 또한 이 때 발생하는 파티클은, 상기 불활성 가스를 공급하는 가스 라인의 측벽에 잔류하고 있던 가스들이 상기 불활성 가스가 상기 라인으로 공급되면서 상기 챔버로 인입되어 상기 웨이퍼로 낙하하여 발생된 것임을 추정할 수 있다. 그러므로, 상기 열처리 단계에서 발생되는 파티클을 제거함으로서 소기의 목적을 달성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 파티클의 발생을 감소시킬 수 있는 막의 증착 방법을 설명하기 위한 도면이다.
하기의 설명은 텅스텐 실리사이드 막을 증착 시키는 방법에 한정하여 설명한다. 그러나 본 발명은 상기 텅스텐 실리사이드 막을 형성할 때만 적용되는 것은 아님을 알려둔다.
막을 증착하기 위한 공정 챔버에 구비되는 서셉터로 웨이퍼를 제공한다. (S30) 즉, 상기 웨이퍼는 상기 공정 챔버의 하부에 구비되는 상기 서셉터의 상부에 놓여진다.
상기 서셉터의 온도를 승온하기 위해 구비되는 히터(heater)를 구동시켜 상기 서셉터의 온도를 상승시키고, 소정 시간 유지하는 제1 열처리를 수행한다.(S32) 그러면 상기 서셉터의 열 에너지가 상기 웨이퍼로 전달되고, 이에 따라 상기 웨이퍼의 온도가 상승된다.
이 때 상기 공정 챔버에는 가스, 압력, 파워 등이 일체 제공되지 않고, 오직 상기 서셉터의 온도만을 상승시킨다. 그리고, 상기 서셉터의 온도는 상기 공정 챔버의 상부에 구비되어 가스를 분사하는 샤워 헤드(Shower Head)의 온도보다 100 내지 400℃ 높도록 상승시킨다. 또한 상기 웨이퍼의 온도를 충분히 상승시키기 위하여, 상기 웨이퍼는 상기 서셉터에 놓여서 30 내지 60초 동안 유지한다. 상기 제1 열처리에 의해 상기 웨이퍼의 온도가 상승함에 따라, 상기 챔버 내에서의 열적 유동(Thermal Flux)은 상기 고온의 웨이퍼로부터 상대적으로 온도가 낮은 샤워 헤드 방향으로 발생된다.
상기 고온의 서셉터에 상기 웨이퍼가 놓여 있는 상기 공정 챔버 내로 불활성 가스를 공급하여 상기 웨이퍼의 제2 열처리를 수행한다.(S32) 상기 제2 열처리는 증착을 위한 전 처리로서 상기 웨이퍼 상에 불활성 가스를 공급하여 상기 공정 챔버의 분위기를 형성한다.
이 때 상기 불활성 가스가 공급되는 가스 라인의 측벽에는 이전 공정에서 사용하였던 가스들이 잔류하고 있다. 상기 잔류 가스들은 상기 불활성 가스의 공급에 의해 밀려나와 상기 공정 챔버로 인입되어 파티클이 발생된다. 그러나 상기 파티클은 상기 공정 챔버 내의 열적 유동에 의해 상기 웨이퍼의 상부에 흡착되기가 용이하지 않다. 따라서 상기 증착 공정의 수행 시에 상기 웨이퍼에 파티클이 발생하는 것을 감소시킬 수 있다.
상기 웨이퍼에 증착 가스를 공급하여 상기 웨이퍼 상에 텅스텐 실리사이드 막을 형성한다.(S34)
상기 텅스텐 실리사이드막은 상기 공정 챔버에 WF6와 SiH4의 혼합 가스를 상기 공정 챔버에 공급하여 증착시킬 수 있다. 바람직하게는, WF6: SiH4= 1 : 50 내지 150 의 유량비를 갖는 혼합 가스를 공급하고, 0.1 내지 800 Torr의 압력으로 공정을 수행시켜 막을 형성한다.
따라서 반도체 장치에서 파티클이 감소된 막을 형성할 수 있다.
도 3a 내지 도 3b는 종래의 방법과 본 발명의 일 실시예에 따른 방법에 의해 막을 형성할 때, 상기 파티클이 상기 웨이퍼로 흡착하는 것을 비교하여 설명하기 위한 도면이다.
도 3a는 종래의 방법에 의한 막을 형성할 때 상기 파티클이 상기 웨이퍼로 흡착되는 것을 나타낸다.
종래의 방법에 의하면, 상기 웨이퍼(W)의 온도가 충분히 상승하지 않는 상태에서 불활성 가스가 공급된다. 이 때 상기 샤워 헤드(18)는 웨이퍼(W)가 놓여있는 서셉터(12)에 비해 높은 온도를 갖고 있기 때문에 상기 챔버 내의 열적 유동(16)은 화살표로 도시한 바와 같이 상기 샤워 헤드로(18)부터 상기 웨이퍼(W)로 발생된다. 그러므로, 발생되는 파티클(14)은 상기 웨이퍼(W)로 용이하게 흡착되어 불량을 유발하게 된다.
도 3b는 본 발명의 일 실시예에 따른 방법에 의한 막을 형성할 때 상기 파티클이 상기 웨이퍼에 흡착하는 것을 나타낸다.
본 발명의 일 실시예에 따른 방법에 의하면, 히터(10)를 구동하여 서셉터(12)의 온도를 상승하고, 일정 시간 유지하는 제1 열처리에 의해 상기 웨이퍼(W)는 충분히 온도가 상승되어 있다. 이 상태에서 제2 열처리를 위한 불활성 가스가 공급된다. 이 때 상기 웨이퍼(W)가 놓여있는 서셉터(12)와 상기 웨이퍼(W)는 상기 샤워 헤드(18)에 비해 100 내지 400℃ 정도의 높은 온도를 갖고 있기 때문에, 상기 챔버 내의 열적 유동(14)은 화살표로 도시한 바와 같이 상기 웨이퍼(W)로부터 상기 샤워 헤드(18)로 발생된다. 그러므로 발생되는 파티클(14)은 상기 웨이퍼(W)로 흡착되지 못하고, 상기 챔버내에서 부유하면서 외부로 배기된다.
다음의 표 1은 종래의 방법과 본 발명의 일 실시예에 따른 방법에 따라, 막을 증착시키기 이전에 수행되는 열처리 단계까지 수행한 다음, 발생된 파티클의 개수를 비교한 결과를 나타낸다.
검사 웨이퍼 구분 초기파티클개수(웨이퍼 위치별) 열처리단계후파티클개수 증가치
#1 본 발명의 방법 0-1-0-0-0-2 16-14-1-0-0-2 +30
#2 본 발명의 방법 2-0-0-0-0-3 12-5-1-3-1-2 +19
#3 본 발명의 방법 2-0-0-0-0-2 23-17-10-2-1-1 +50
#4 종래의 방법 2-0-1-0-0-2 100-67-18-2-0-2 +184
#5 종래의 방법 1-0-0-0-0-1 55-48-6-1-0-1 +109
여기서, 웨이퍼 #1 내지 3은 초기 파티클의 개수를 측정하고 난 후, 본 발명의 방법에 의해 막을 증착 시키기 이전에 제1 열처리 및 제2 열처리를 수행한 다음 웨이퍼의 위치별로 존재하는 파티클의 개수를 확인하였고, 웨이퍼 #4 내지 5는 초기 파티클의 개수를 측정하고 난 후, 종래의 방법에 의해 막을 증착시키기 이전에 열처리를 수행한 다음 웨이퍼의 위치별로 존재하는 파티클의 개수를 확인하였다.
구체적으로는, 웨이퍼 #1 내지 3은, 상기 웨이퍼가 놓여있는 서셉터의 온도를 400℃로 상승시키고 40 초 동안 유지하는 제1 열처리를 수행한 이후에, 상기 서셉터의 온도를 400℃로 유지하면서 0.4sccm의 아르곤(Ar) 가스를 20초 동안 주입시켰다. 이해 비해 웨이퍼 #4 내지 5는, 상기 웨이퍼가 놓여있는 서셉터의 온도를 400℃로 상승하고 아르곤(Ar) 가스를 20초 동안 주입시켰다.
상기 표 1로부터 알 수 있는 바와 같이, 본 발명의 방법에 의해 막을 증착 시키기 이전에 제1 열처리 및 제2 열처리를 수행한 다음 웨이퍼의 위치별로 발생하는 파티클의 개수는 종래의 방법에 따른 열처리를 수행한 이후에 발생되는 파티클의 개수보다 작다. 따라서 상기 본 발명의 방법에 의해 파티클의 발생을 감소시킬 수 있음을 입증하였다.
따라서 상기 웨이퍼 상에 막을 증착시킬 때, 상기 막을 증착시키기 위한 메인 증착 공정을 수행하기 이전에 제1 열처리와 제2 열처리를 수행함으로서 웨이퍼 상에 흡착되는 파티클의 개수가 감소된다. 이에 따라 상기 웨이퍼 상에 막을 증착시킬 때 상기 파티클에 의해 발생되었던 불량들을 감소할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 막을 증착하기 위한 공정 챔버에 구비되는 서셉터로 웨이퍼를 제공하는 단계;
    상기 서셉터의 온도를 상승하고, 소정 시간 유지하여 상기 웨이퍼의 제1 열처리를 수행하는 단계;
    상기 챔버 내로 불활성 가스를 공급하여 상기 웨이퍼의 제2 열처리를 수행하는 단계;
    상기 웨이퍼에 증착 가스를 공급하여 상기 웨이퍼 상에 막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조에서 막의 증착 방법.
  2. 제 1항에 있어서, 상기 증착 가스로 사용되는 가스는 WF6와 SiH4의 혼합 가스를 포함하고, 상기 혼합 가스에 의해 증착되는 막은 텅스텐 실리사이드 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조에서 막의 증착 방법.
  3. 제 1항에 있어서, 상기 서셉터의 온도는 상기 공정 챔버 내로 가스들을 분사시키기 위해 구비되는 샤워 헤드의 온도보다 100 내지 400℃가 높게 상승시키는 것을 특징으로 하는 반도체 장치의 제조에서 막의 증착 방법.
  4. 제 1항에 있어서, 상기 제1 열처리는 온도가 상승한 서셉터에 상기 웨이퍼를제공하여 30 내지 60초 유지하는 것을 특징으로 하는 반도체 장치의 제조에서 막의 증착 방법.
KR1020010009108A 2001-02-23 2001-02-23 반도체 장치의 제조에서 막의 증착 방법 KR100705722B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010009108A KR100705722B1 (ko) 2001-02-23 2001-02-23 반도체 장치의 제조에서 막의 증착 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010009108A KR100705722B1 (ko) 2001-02-23 2001-02-23 반도체 장치의 제조에서 막의 증착 방법

Publications (2)

Publication Number Publication Date
KR20020068811A true KR20020068811A (ko) 2002-08-28
KR100705722B1 KR100705722B1 (ko) 2007-04-09

Family

ID=27695279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010009108A KR100705722B1 (ko) 2001-02-23 2001-02-23 반도체 장치의 제조에서 막의 증착 방법

Country Status (1)

Country Link
KR (1) KR100705722B1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283346A (ja) * 1992-04-02 1993-10-29 Nec Kagoshima Ltd 半導体製造装置

Also Published As

Publication number Publication date
KR100705722B1 (ko) 2007-04-09

Similar Documents

Publication Publication Date Title
EP0720212B1 (en) Method of manufacturing semiconductor devices
US20080286491A1 (en) Substrate processing apparatus and substrate processing method
JPWO2009063755A1 (ja) プラズマ処理装置および半導体基板のプラズマ処理方法
US6825124B2 (en) Method of forming metal line in semiconductor device
CN101005028A (zh) 等离子体处理方法、等离子体处理装置和存储介质
WO2020016914A1 (ja) 半導体装置の製造方法、基板処理装置及びプログラム
JP2000323479A (ja) 半導体装置およびその製造方法
US20070163995A1 (en) Plasma processing method, apparatus and storage medium
JP4758938B2 (ja) 絶縁膜の形成方法及び絶縁膜の形成装置
KR100705722B1 (ko) 반도체 장치의 제조에서 막의 증착 방법
JP7047117B2 (ja) 半導体装置の製造方法、基板処理装置及び記録媒体
US20070111529A1 (en) Plasma etching method
JP2004214610A (ja) 半導体装置の製造方法
TW200532804A (en) Semiconductor device and apparatus for fabricating the same
KR100762243B1 (ko) 반도체 소자의 제조방법
KR100871368B1 (ko) 반도체 소자의 비트라인 스페이서 제조방법
KR100533880B1 (ko) 고밀도 플라즈마 화학기상증착 방법
WO2007035041A1 (en) Method of and apparatus for fabricating thermal oxide film using single chamber-type cvd apparatus
JP2008085297A (ja) 半導体装置の製造方法
KR20040042496A (ko) 반도체 기판을 지지하기 위한 서셉터 및 이를 채용하는증착 장치
KR20040100319A (ko) 적어도 하나의 히팅 구역을 갖는 텅스텐 막 증착장비
KR19980083715A (ko) 반도체 제조공정에서의 무기층 형성방법
JPH01246834A (ja) 半導体装置の製造方法
JP2007214593A (ja) 銅配線膜形成方法及び配線膜
US7390751B2 (en) Dry etching method and apparatus for performing dry etching

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee