JPH01246834A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01246834A JPH01246834A JP63075193A JP7519388A JPH01246834A JP H01246834 A JPH01246834 A JP H01246834A JP 63075193 A JP63075193 A JP 63075193A JP 7519388 A JP7519388 A JP 7519388A JP H01246834 A JPH01246834 A JP H01246834A
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- Japan
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- circuit pattern
- semiconductor devices
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- Pending
Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関する。
本発明は、半導体装置の製造方法に於いて、加工面にダ
ミーパターンを配すことによりパターンの粗密をなくし
、安定したパターン寸法が得られるものである。
ミーパターンを配すことによりパターンの粗密をなくし
、安定したパターン寸法が得られるものである。
［従来の技術］
従来、半導体装置の製造方法に関しては、所望の電気的
特性を得るのに必要な回路パターンのみを加工面に配し
、チップ内及び異機種半導体装置間に於いて、加工面の
回路パターン密度は異っていた。
特性を得るのに必要な回路パターンのみを加工面に配し
、チップ内及び異機種半導体装置間に於いて、加工面の
回路パターン密度は異っていた。
［発明が解決しようとする課題］
しかし、前述の従来技術は、フォトリングラフィ工程及
びドライエツチング工程でのローディング効果の影響を
受け、回路パターンの粗密によりパターン寸法が変動す
るという問題があり、孤立パターンは寸法が細くなり断
線を引き起こしやすくなる。また、異機種半導体装置間
の同一製造工程に於いては製造条件の個別設定が必要と
なり量産性に劣る。
びドライエツチング工程でのローディング効果の影響を
受け、回路パターンの粗密によりパターン寸法が変動す
るという問題があり、孤立パターンは寸法が細くなり断
線を引き起こしやすくなる。また、異機種半導体装置間
の同一製造工程に於いては製造条件の個別設定が必要と
なり量産性に劣る。
本発明は、このような従来の半導体装置の製造方法の問
題点を解決しようとするもので、その目的とするところ
は、チップ内及び異機種半導体装置間での安定した寸法
制御、異機種半導体装置間でも同一製造条件で製造可能
な為、量産性に冨み、より安定した信頼性の高い半導体
装置の製造方法を提供するところにある。
題点を解決しようとするもので、その目的とするところ
は、チップ内及び異機種半導体装置間での安定した寸法
制御、異機種半導体装置間でも同一製造条件で製造可能
な為、量産性に冨み、より安定した信頼性の高い半導体
装置の製造方法を提供するところにある。
〔課題を解決するための手段］
本発明の半導体装置の製造方法は、加工面にダミーパタ
ーンを配することを特徴とする。
ーンを配することを特徴とする。
［実 施 例］
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図、第２図は、半導体装置の加工面のバクーン平面
図であり、それぞれ孤立パターンの周囲をダミーパター
ンで囲んだ例、回路パターン間にダミーパターンを配し
た例である。
図であり、それぞれ孤立パターンの周囲をダミーパター
ンで囲んだ例、回路パターン間にダミーパターンを配し
た例である。
チップ内で、孤立した回路パターンや回路パターンに粗
密部分を有するアルミニウム配線形成に関して、レジス
トを用いたフォトリングラフィ、続いて、塩素系ガスを
用い平行平板型の反応性イオンエツチング装置でパター
ン形成を行ったところ、前記孤立回路パターンやパター
ン密度が粗な部分でのパターン寸法は、密な部分に比べ
て細くなり、断線を生ずる場合もあったが、第１図、第
２図に示すようなダミーパターンを配して回路パターン
の粗密差を抑えたところ、同一チップ内でのパターン寸
法は同程度となり断線も生じなくなった。
密部分を有するアルミニウム配線形成に関して、レジス
トを用いたフォトリングラフィ、続いて、塩素系ガスを
用い平行平板型の反応性イオンエツチング装置でパター
ン形成を行ったところ、前記孤立回路パターンやパター
ン密度が粗な部分でのパターン寸法は、密な部分に比べ
て細くなり、断線を生ずる場合もあったが、第１図、第
２図に示すようなダミーパターンを配して回路パターン
の粗密差を抑えたところ、同一チップ内でのパターン寸
法は同程度となり断線も生じなくなった。
また、異機種半導体装置間に関して、メモリーＩＣと論
理アレイＩＣの多結晶シリコンゲート配線形成について
例示すると１回路パターン密度は論理アレイＩＣの方が
粗であった。パターン形成は、レジストを用いたフォト
リングラフィ、続いて、フレオン素ガスを用い平行平板
型のプラズマエツチング装置でドライエツチングするこ
とにより行った。レジストのパターン寸法と、被加工層
をエツチングしレジストを除去した後の液加エバターン
のパターン寸法との差を寸法変換差とすると、同一製造
条件で前記方法によりパターン形成した場合、寸法変換
差は論理アレイＩＣの方が大きく、且つ、ばらつきも大
きかった。論理アレイＩＣのゲート配線形成時、加工面
に前記第１図、第２図に示すようなダミーパターンを、
メモリーＩＣの回路パターン密度に等しくなるように配
した結果、同一製造条件でパターン形成をして、寸法変
換差及びばらつきをメモリーＩＣの場合と同程度に抑え
ることができた。
理アレイＩＣの多結晶シリコンゲート配線形成について
例示すると１回路パターン密度は論理アレイＩＣの方が
粗であった。パターン形成は、レジストを用いたフォト
リングラフィ、続いて、フレオン素ガスを用い平行平板
型のプラズマエツチング装置でドライエツチングするこ
とにより行った。レジストのパターン寸法と、被加工層
をエツチングしレジストを除去した後の液加エバターン
のパターン寸法との差を寸法変換差とすると、同一製造
条件で前記方法によりパターン形成した場合、寸法変換
差は論理アレイＩＣの方が大きく、且つ、ばらつきも大
きかった。論理アレイＩＣのゲート配線形成時、加工面
に前記第１図、第２図に示すようなダミーパターンを、
メモリーＩＣの回路パターン密度に等しくなるように配
した結果、同一製造条件でパターン形成をして、寸法変
換差及びばらつきをメモリーＩＣの場合と同程度に抑え
ることができた。
なお、ドライエツチング工程に於いては、上記プラズマ
エツチング装置及び反応性イオンエツチング装置に限ら
ず、ケミカルドライエツチング装置や電子サイクロトロ
ン共鳴を利用したプラズマ及びイオンシャワーエツチン
グ装置に於いても適用可能である。
エツチング装置及び反応性イオンエツチング装置に限ら
ず、ケミカルドライエツチング装置や電子サイクロトロ
ン共鳴を利用したプラズマ及びイオンシャワーエツチン
グ装置に於いても適用可能である。
［発明の効果］
以上述べたように、本発明によれば、チップ内及び異機
種半導体装置間に於いても、安定した所望寸法が得られ
、信頼性の高い半導体装置を提供すると共に、異機種半
導体装置間でも同一製造条件で製造可能な為、量産性に
富む。
種半導体装置間に於いても、安定した所望寸法が得られ
、信頼性の高い半導体装置を提供すると共に、異機種半
導体装置間でも同一製造条件で製造可能な為、量産性に
富む。
また、プロセスモニタ用バクーンとセル内のパターンの
寸法を同程度にすることができ、プロセスモニタパター
ンの寸法を管理することにより、半導体装置を信頼性高
く管理することを可能にする。
寸法を同程度にすることができ、プロセスモニタパター
ンの寸法を管理することにより、半導体装置を信頼性高
く管理することを可能にする。
第１図及び第２図は、それぞれ本発明における一実施例
を示す回路パターン平面図。 ｌ・・・回路パターン ２・・・ダミーパターン 以上 出願人 セイコーエプソン株式会社
を示す回路パターン平面図。 ｌ・・・回路パターン ２・・・ダミーパターン 以上 出願人 セイコーエプソン株式会社
Claims (1)
- フォトレジストを使用し、基板に必要な加工を行うフ
ォトエッチング工程に於いて、前記基板の加工面にダミ
ーパターンを配したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075193A JPH01246834A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075193A JPH01246834A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01246834A true JPH01246834A (ja) | 1989-10-02 |
Family
ID=13569113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075193A Pending JPH01246834A (ja) | 1988-03-29 | 1988-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01246834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856890A1 (de) * | 1997-01-31 | 1998-08-05 | Siemens Aktiengesellschaft | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
| US7097945B2 (en) * | 2003-04-18 | 2006-08-29 | Macronix International Co., Ltd. | Method of reducing critical dimension bias of dense pattern and isolation pattern |
-
1988
- 1988-03-29 JP JP63075193A patent/JPH01246834A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856890A1 (de) * | 1997-01-31 | 1998-08-05 | Siemens Aktiengesellschaft | Anwendungsspezifisches integriertes Halbleiterprodukt mit Dummy-Elementen |
| US7097945B2 (en) * | 2003-04-18 | 2006-08-29 | Macronix International Co., Ltd. | Method of reducing critical dimension bias of dense pattern and isolation pattern |
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