KR20020057637A - Manufacturing method for surface conduction electron emission display - Google Patents
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Abstract
Description
본 발명은 전계방출형 표시소자(FED; Field Emission Display)의 표면전도전자 방출형 표시소자에 관한 것으로서, 특히 박막공정을 통해 표면전도전자 방출형 표시소자를 제조하여 그 제조공정을 단순화하고, 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하므로서 큰 면적에 대해 균일한 특성을 가진 소자를 제공할 수 있는 표면전도전자 방출형 표시소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a surface conduction electron emission display device of a field emission display (FED), and in particular, to manufacture a surface conduction electron emission display device through a thin film process, simplify the manufacturing process, and uniformity. The present invention relates to a method for manufacturing a surface conduction electron emission type display device capable of providing a device having a uniform characteristic over a large area by increasing the uniformity of the device and controlling the thickness thereof through one film material.
더불어 본 발명은 캐소드와 게이트간에 얇은 절연막을 입히므로서, 캐소드와 게이트간의 절연성을 증지시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 표면전도전자 방출형 표시소자의 제조방법에 관한 것이다.In addition, the present invention relates to a method of manufacturing a surface conduction electron emission type display device that can induce a tunneling of electrons through the insulating film, as well as increasing the insulating property between the cathode and the gate by applying a thin insulating film between the cathode and the gate.
최근, 차세대 디스플레이로 주목을 받고 있는 전계방출형 디스플레이(FED)는 비자발광인 LCD에 비하여 자발광의 특성으로 인하여 화질이 CRT 정도로 매우 우수하고, CRT와 유사한 전자선을 이용하기 때문에 동작 속도도 매우 빠른 특성을 지니고 있어 LCD의 경량 박형의 장점과 더불어 CRT 수준의 성능을 가진 차세대 AV급 평판 디스플레이로 많은 주목을 받고 있다.Recently, the field emission type display (FED), which is attracting attention as a next-generation display, has a very high image quality of CRT due to the characteristics of self-emission compared to non-emission LCD, and its operation speed is very fast because it uses an electron beam similar to CRT. Due to its characteristics, it is attracting much attention as a next-generation AV flat panel display having the advantages of LCD's light weight and thinness and CRT level performance.
또한, 시야각이 넓고 한 서브 픽셀에 수백 개에서 수천 개의 전자방출 소자가 만들어져 있기 때문에 수명이 길고, 소비전력도 LCD보다 낮거나 같은 수준으로 차세대 디스플레이로서 상당히 유리한 위치를 점유하고 있다.In addition, its wide viewing angle and hundreds to thousands of electron-emitting devices are made in one sub-pixel, resulting in long lifespan and lower power consumption than LCDs.
이러한 FED의 기본 원리는 진공관과 같은 3극 튜브지만 열음극(hot cathode)을 이용하지 않고, 첨예한 에미터(emitter)에 고전계(electric field)를 집중하여 양자역학적인 터널링(tunnelling) 효과에 의하여 전자를 방출시키는 냉음극(coldcathode)을 이용하고 있다.The basic principle of this FED is a three-pole tube like a vacuum tube, but it does not use a hot cathode, but concentrates an electric field on a sharp emitter by quantum mechanical tunneling effect. A cold cathode (coldcathode) that emits electrons is used.
이렇게 하여 방출된 전자를 양극/음극 간의 인가전압으로 가속시킨 후 이를 양극에 형성된 형광체막에 충돌시키므로서 발광이 이루어지도록 하였다.In this way, the emitted electrons were accelerated to the applied voltage between the anode / cathode and then collided with the phosphor film formed on the anode to emit light.
이에 대표적인 종래 전계방출형 소자는 팁 방식(Tip type)으로서, 도 1에 도시된 바와 같이, 글래스기판(1) 위에 저항층(a), 절연층(b), 그리고 게이트막(c)을 성막시키고, 사진식각 공정을 통하여 게이트(c)와 절연층(b)에 구멍(1a)을 낸다.The typical conventional field emission type device is a tip type, and as shown in FIG. 1, a resistive layer (a), an insulating layer (b), and a gate film (c) are formed on the glass substrate 1. The hole 1a is formed in the gate c and the insulating layer b through the photolithography process.
이후, 분리막(Al 또는 Al2O3)과 에미터 막(Mo)을 직진성이 좋은 전자빔 증착법으로 성막시킨 다음 분리막을 제거하여 예리한 에미터 팁을 가진 소자(2)를 형성하게 된다.Subsequently, the separator (Al or Al 2 O 3 ) and the emitter film (Mo) are formed by an electron beam evaporation method with good linearity, and then the separator is removed to form a device (2) having a sharp emitter tip.
이때, 상기 소자(2)의 에미터 팁 형상 제어가 균일한 전자방출을 위하여 상당히 중요한데, 종래에는 패널을 대형화할 경우 전체 영역에서 균일한 팁 형상을 얻기 위해 장비의 대형화가 필수조건으로 됨에 따라 비용도 많이 소요되는 단점을 갖고 있다.In this case, the control of the emitter tip shape of the device 2 is very important for uniform electron emission. In the past, when the panel is enlarged, the size of the equipment becomes an essential condition in order to obtain a uniform tip shape in the entire area. Also has a disadvantage that takes a lot.
또한, 균일한 팁 형상의 제어도 어려울뿐만 아니라 성막시킬 재료의 손실도 커 전체 패널의 균일성 및 유지에 큰 폐단이 따랐다.In addition, the control of the uniform tip shape is difficult, and the loss of material to be deposited is large, resulting in a large closure of the uniformity and maintenance of the entire panel.
한편, 종래에는 도 2에서와 같이 평면형 전계방출소자가 제공되고 있는데, 상기 평면형 전계방출소자는 캐소드전극(3)과 게이트전극(4)을 먼저 패턴하여 형성시키고, 잉크젯 분사방식에 의하여 PbO분말(5)이 들어있는 잉크를 캐소드전극(3)과 게이트전극(4) 사이에 떨어뜨려 작은 물방울(droplet)을 형성시킨다.Meanwhile, a planar field emission device is conventionally provided as shown in FIG. 2. The planar field emission device is formed by first patterning the cathode electrode 3 and the gate electrode 4, and by using an inkjet injection method, a PbO powder ( The ink containing 5) is dropped between the cathode electrode 3 and the gate electrode 4 to form droplets.
이후, 상기의 재료를 일정온도에서 건조 및 소결시킨 다음 캐소드전극(3)과 게이트전극(4)에 전압을 가하여 전기주조(electroforming)를 시켜 약 10nm의 갭(5a )을 만든다.Subsequently, the material is dried and sintered at a predetermined temperature, followed by electroforming by applying a voltage to the cathode electrode 3 and the gate electrode 4 to form a gap 5a of about 10 nm.
이렇게 하여 형성된 나노 사이즈의 갭(5a)을 통해 전자들이 진공으로 방출되고, 이때 애노드(6)에서의 고전계에 의해 전자들이 애노드(6)에 있는 형광체(6a)에 충돌하면서 발광이 이루어지는 구조를 갖고 있으며, 이것을 일명 표면전도전자 방출(SCE; Surface Conduction electron Emission) 표시소자라고 한다.The electrons are emitted into the vacuum through the nano-sized gap 5a formed in this way, and the electrons collide with the phosphor 6a in the anode 6 by the high electric field at the anode 6 to emit light. This is called a surface conduction electron emission (SCE) display device.
그러나, 상기와 같은 구조는 전자빔의 직진성이 좋아 포커싱 전극이 필요없고 제조공정이 간단하여 대형화에 큰 장점을 지니고 있지만, 캐소드전극(3)과 게이트전극(4)간의 간격이 너무 좁아 게이트 쪽으로의 전자방출 손실이 많은 문제점이 있다.However, such a structure has a great advantage in the size of the electron beam because the straightness of the electron beam is good and the manufacturing process is simple and the manufacturing process is simple. However, the distance between the cathode electrode 3 and the gate electrode 4 is too narrow, so that the electron toward the gate is reduced. There are many problems with emission losses.
본 발명은 상기와 같은 여건을 감안하여 창출된 것으로서, 증착법이나 열증착법(thermal evaporation)의 직진성을 이용하여 수 볼트에서 수십 볼트의 턴온 (turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 표면전도전자 방출형 표시소자의 제조방법을 제공함에 그 목적이 있다.The present invention has been made in view of the above-described conditions, and it is possible to generate electrons with a turn-on voltage of several volts to several tens of volts by using evaporation or thermal evaporation. By forming a natural gap, the uniformity of the device is increased through the uniform film material while simplifying the manufacturing process, and the thickness is precisely controlled to provide a device having a uniform characteristic for a large area, and also a cathode and a gate It is an object of the present invention to provide a method for manufacturing a surface conduction electron emission type display device that can induce a tunneling of electrons through an insulating layer as well as to improve insulation between a cathode and a gate by coating a thin insulating layer therebetween.
도 1은 종래 spindt 타입의 3전극 전계방출어레이(FEA) 구조를 개략적으로 나타낸 단면도.1 is a cross-sectional view schematically showing a conventional spindt type three-electrode field emission array (FEA) structure.
도 2는 종래 평면형 타입 3전극 전계방출어레이(FEA) 구조를 개략적으로 나타낸 단면도.Figure 2 is a schematic cross-sectional view showing a conventional planar type three-electrode field emission array (FEA) structure.
도 3은 본 발명의 일실시예로 3전극 표면전도전자 방출형 표시소자의 구조를 개락적으로 나타낸 단면도.3 is a cross-sectional view schematically showing the structure of a three-electrode surface conduction electron emission type display device according to one embodiment of the present invention;
도 4의 a∼d는 본 발명의 일실시예로 3전극 표면전도전자 방출형 표시소자의 제조방법을 나타낸 공정도.4A to 4 are process drawings showing a method for manufacturing a three-electrode surface conduction electron emission type display device according to an exemplary embodiment of the present invention.
도 5는 본 발명의 다른 실시예로 3전극 표면전도전자 방출형 표시소자의 구조를 개략적으로 나타낸 단면도.5 is a cross-sectional view schematically showing the structure of a three-electrode surface conduction electron emission type display device according to another embodiment of the present invention.
도 6의 a∼d는 본 발명의 다른 실시예로 3전극 표면전도전자 방출형 소자의 제조방법을 나타낸 공정도.6A to 6D are process drawings showing a method for manufacturing a three-electrode surface conduction electron emission type device according to another embodiment of the present invention.
상기의 목적을 달성하기 위하여 본 발명에 따른 표면전도전자 방출형 표시소자의 제조방법은,In order to achieve the above object, the manufacturing method of the surface conduction electron emission type display device according to the present invention,
기판 위에 스퍼터링이나 증착법에 의해 금속층의 재료를 갖는 게이트전극을 형성한 후 이를 패터닝하는 단계와;Forming and patterning a gate electrode having a material of a metal layer on the substrate by sputtering or vapor deposition;
상기 게이트 전극의 재료와 식각에 선택성이 있는 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극을 형성한 후, 상기 캐소드전극의 단차로부터 수십나노미터의 간격을 형성하는 단계와;Forming a cathode by the electron beam deposition method or the thermal evaporation method using the material of the gate electrode and the material selective for etching, and then forming a gap of several tens of nanometers from the step of the cathode;
캐소드의 재료로 인하여 단락이 발생될 수 있는 가능성을 제거하도록 상기 게이트전극과 캐소드전극의 사이를 약간의 습식 또는 건식으로 식각시키는 단계; 및Slightly wet or dry etching between the gate electrode and the cathode electrode to eliminate the possibility of a short circuit occurring due to the material of the cathode; And
상기 식각이 이루어진 게이트전극과 캐소드전극 사이의 절연성을 증진시키도록 각 전극에는 절연재료를 증착법으로 증착하여 얇은 절연막을 형성시키는 단계를 포함하는 점에 그 특징이 있다.It is characterized in that it comprises a step of forming a thin insulating film by depositing an insulating material on each electrode to improve the insulating property between the etched gate electrode and the cathode electrode.
여기서, 상기 게이트전극과 캐소드전극의 간격 조절은 게이트 층의 높이와 증착 소스 및 기판의 각도로부터 조절되는 점에 그 특징이 있다.Here, the distance between the gate electrode and the cathode electrode is characterized in that it is adjusted from the height of the gate layer and the angle of the deposition source and the substrate.
또한 상기 게이트전극과 캐소드전극의 절연은, 습식 또는 건식에 의해 게이트전극과 캐소드전극 사이의 기판을 식각시킨 홈을 통해 전자의 통로를 보다 연장하여 이루어지는 점에 그 특징이 있다.In addition, the gate electrode and the cathode electrode is characterized in that the electron passage is further extended through a groove in which the substrate between the gate electrode and the cathode is etched by wet or dry.
이와 같은 본 발명에 의하면, 증착법이나 열증착법의 직진성을 이용하여 수볼트에서 수십 볼트의 턴온(turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증진시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할수 있는 장점이 있다.According to the present invention, a straightforward process of vapor deposition or thermal evaporation is used to form a natural gap of several tens of nanometers capable of emitting electrons at several volts of turn-on voltage at several volts, thereby simplifying the manufacturing process. By increasing the uniformity of the device through a uniform film material and precisely controlling the thickness, it provides a device with uniform characteristics over a large area, and a thin insulating film is coated between the cathode and the gate to provide insulation between the cathode and the gate. In addition to the enhancement, there is an advantage of inducing tunneling of electrons through the insulating film.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
상기 목적달성을 위한 본 발명 표면전도전자 방출형 소자의 제조는, 도 3 및 도 4에 도시된 바와 같이, 기판(10) 위에 스퍼터링이나 증착법에 의해 금속층(Al, Cr, Nb, Cu, Ag 또는 금속합금 등)의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝하고, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 재료(Mo 등)를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한 후, 상기 캐소드전극(12)의 단차로 부터 수십나노미터의 간격(13)을 형성하며, 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거하도록 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각시키고, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12) 사이의 절연성을 증진시키도록 각 전극(11)(12)에는 절연재료(Al2O3, SiO2, Al2O3,+SiO2또는 세라믹 재료 등)를 증착법으로 증착하여 얇은 절연막(14)을 형성시키는 공정으로 진행된다.The manufacturing of the surface conduction electron-emitting device of the present invention for achieving the above object, as shown in Figures 3 and 4, the metal layer (Al, Cr, Nb, Cu, Ag or by sputtering or deposition method on the substrate 10 or A gate electrode 11 having a material of a metal alloy, etc.) is formed and then patterned, and the electron beam evaporation method or heat is performed by using the material of the gate electrode 11 and a material selective to etching (Mo, etc.). After forming the cathode electrode 12 by vapor deposition, the gap 13 of tens of nanometers is formed from the step of the cathode electrode 12, and the gate is removed to eliminate the possibility of a short circuit due to the material of the cathode. Each wetted or wet-etched between the electrode 11 and the cathode electrode 12, and each electrode 11 (to enhance the insulation between the gate electrode 11 and the cathode electrode 12, the etching is performed ( 12) an insulating material (Al 2 O 3 , SiO 2 , Al 2 O 3 , + SiO 2, or a ceramic material) may be deposited by a vapor deposition method to form a thin insulating film 14.
여기서, 상기 게이트전극(11)과 캐소드전극(12)의 간격(13) 조절은 게이트층의 높이와 증착소스 및 기판(10)의 각도에 따라 조절하고, 상기 절연막(14)의 두께는 너무 두꺼울 경우 동작전압이 높아지므로 그 두께의 제어를 적정하게 조절함이 바람직하다.Here, the interval 13 of the gate electrode 11 and the cathode electrode 12 is adjusted according to the height of the gate layer, the angle of the deposition source and the substrate 10, and the thickness of the insulating layer 14 is too thick. In this case, since the operating voltage is high, it is desirable to appropriately control the thickness control.
이와같은 본 발명의 작용에 대하여 첨부된 도 3 및 도 4를 참조하여 부연 설명하면 다음과 같다.The operation of the present invention will be described in detail with reference to FIGS. 3 and 4 as follows.
먼저, 기판(10) 위에 스퍼터링이나 증착법에 의해 Al, Cr, Nb, Cu, Ag 또는 금속합금 등의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝한다.First, a gate electrode 11 having a material such as Al, Cr, Nb, Cu, Ag, or a metal alloy is formed on the substrate 10 by sputtering or vapor deposition, and then patterned.
그리고, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 Mo 등의 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한다.Then, the cathode electrode 12 is formed by electron beam evaporation or thermal evaporation with a straightness using a material such as Mo and a material that is selective for etching.
이때, 상기 캐소드전극(12)의 단차로 부터 수십나노미터의 간격(13)이 형성되는데, 상기 간격(13)은 조절은 게이트층의 높이와 증착소스 및 기판(10)의 각도에 따라 적절히 조절하여 둔다.In this case, a gap 13 of several tens of nanometers is formed from the step of the cathode electrode 12, and the gap 13 is appropriately adjusted according to the height of the gate layer and the angle of the deposition source and the substrate 10. Leave it.
이후, 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각하여 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거한 후, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12)의 절연성을 증진시키도록 각 전극(11)(12)에는 Al2O3, SiO2, Al2O3,+SiO2또는 세라믹 재료 등의 절연재료를 증착법으로 증착하여 얇은 절연막(14)을 형성시킨다.Subsequently, the wet between the gate electrode 11 and the cathode electrode 12 is slightly wet or dry to remove the possibility of a short circuit due to the material of the cathode, and then the gate electrode 11 and the cathode are etched. In order to improve the insulation of the electrode 12, each electrode 11 and 12 is deposited with an insulating material such as Al 2 O 3 , SiO 2 , Al 2 O 3 , + SiO 2, or a ceramic material by a vapor deposition method to obtain a thin insulating film ( 14).
그러면, 도 3에 도시된 바와같이, 수십 나노미터의 간격(13)을 통해 수 볼트에서 수십 볼트의 턴온전압으로 전자 방출이 이루어진다.Then, as shown in FIG. 3, electron emission occurs at a turn-on voltage of several volts to several tens of volts through the interval 13 of several tens of nanometers.
이때, 게이트전극(11)과 캐소드전극(12)에 입혀진 절연막(14)을 통해 방출되는 전자의 터널링 유도가 이루어지므로서, 애노드(6)에서의 고전계에 의해 전자들이 애노드(6)에 있는 형광체(6a)에 충돌하게 되고, 이에따라 상기 형광체(6a)는 전자들의 충돌로 부터 발광이 이루어지게 되는 것이다.At this time, the tunneling induction of electrons emitted through the insulating film 14 coated on the gate electrode 11 and the cathode electrode 12 is made, so that electrons are present at the anode 6 by the high electric field at the anode 6. The phosphor 6a collides with the phosphor 6a, and thus the phosphor 6a emits light from the collision of electrons.
한편, 도 5 및 도 6은 본 발명의 다른 실시예로서, 이는 절연막(14)을 형성하지 않고 습식 또는 건식에 의해 게이트전극(11)과 캐소드전극(12) 사이의 기판 (10)을 식각시킨 홈(20)을 형성하므로서, 전자의 통로를 보다 길게 하여 그 절연성을 높이도록 한 것이다.5 and 6 illustrate another embodiment of the present invention, in which the substrate 10 between the gate electrode 11 and the cathode electrode 12 is etched by wet or dry without forming the insulating film 14. By forming the groove 20, the electron passage is made longer to increase the insulation.
즉, 기판(10) 위에 스퍼터링이나 증착법에 의해 Al, Cr, Nb, Cu, Ag 또는 금속합금 등의 재료를 갖는 게이트전극(11)을 형성한 후 이를 패터닝한다.That is, a gate electrode 11 having a material such as Al, Cr, Nb, Cu, Ag, or a metal alloy is formed on the substrate 10 by sputtering or vapor deposition, and then patterned.
이후, 상기 게이트 전극(11)의 재료와 식각에 선택성이 있는 Mo 등의 재료를 사용하여 직진성이 있는 전자빔 증착법이나 열증착법에 의해 캐소드전극(12)을 형성한다.Subsequently, the cathode electrode 12 is formed by an electron beam evaporation method or a thermal evaporation method using the material of the gate electrode 11 and a material such as Mo, which is selective for etching.
그리고, 상기 캐소드전극(12)의 단차로부터 수십나노미터의 간격(13)이 형성되는데, 상기 간격(13)은 조절은 게이트 층의 높이와 증착 소스 및 기판(10)의 각도에 따라 적절히 조절하여 둔다.In addition, a gap 13 of several tens of nanometers is formed from the step of the cathode electrode 12, and the gap 13 is appropriately adjusted according to the height of the gate layer and the angle of the deposition source and the substrate 10. Put it.
이후, 상기 게이트전극(11)과 캐소드전극(12)의 사이를 약간의 습식 또는 건식으로 식각하여 캐소드의 재료로 인하여 단락이 날수 있는 가능성을 제거한 후, 상기 식각이 이루어진 게이트전극(11)과 캐소드전극(12)의 기판(10)을 습식 또는건식으로 식각한 홈(20)을 형성하므로서, 방출이 이루어지는 전자의 통로를 보다 길게 하여 그 절연성을 높인다.Subsequently, the wet between the gate electrode 11 and the cathode electrode 12 is slightly wet or dry to remove the possibility of a short circuit due to the material of the cathode, and then the gate electrode 11 and the cathode are etched. By forming the grooves 20 in which the substrate 10 of the electrode 12 is wet or dry etched, the passage of electrons to be emitted is made longer and the insulation thereof is increased.
이상의 설명에서와 같이 본 발명에 따른 표면전도전자 방출형 표시소자의 제조방법에 의하면, 증착법이나 열증착법의 직진성을 이용하여 수 볼트에서 수십 볼트의 턴온(turn-on)전압으로 전자를 방출할수 있는 수십 나노미터의 자연적인 갭을 형성하므로서, 제조공정을 단순화하면서 균일한 막재질을 통해 소자의 균일성을 증대시킴은 물론 두께를 정확하게 제어하여 큰 면적에 대해 낮은 구동전압으로 균일한 특성을 가진 소자를 제공하고, 더불어 캐소드와 게이트간에 얇은 절연막을 입혀 캐소드와 게이트간의 절연성을 증지시킬뿐만 아니라 절연막을 통한 전자의 터널링을 유도할 수 있는 장점이 있다.As described above, according to the method of manufacturing the surface conduction electron emission display device according to the present invention, electrons can be emitted at a turn-on voltage of several volts to several tens of volts using the straightness of the deposition method or the thermal deposition method. By forming a natural gap of several tens of nanometers, the uniformity of the device is increased through uniform film material while simplifying the manufacturing process, and the thickness is precisely controlled so that the device has uniform characteristics with low driving voltage over a large area. In addition, by providing a thin insulating film between the cathode and the gate to increase the insulation between the cathode and the gate, there is an advantage that can induce tunneling of electrons through the insulating film.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010000121A KR100752862B1 (en) | 2001-01-03 | 2001-01-03 | Manufacturing method for surface conduction electron emission display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010000121A KR100752862B1 (en) | 2001-01-03 | 2001-01-03 | Manufacturing method for surface conduction electron emission display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020057637A true KR20020057637A (en) | 2002-07-12 |
| KR100752862B1 KR100752862B1 (en) | 2007-08-29 |
Family
ID=27690579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010000121A KR100752862B1 (en) | 2001-01-03 | 2001-01-03 | Manufacturing method for surface conduction electron emission display |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100752862B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791327B1 (en) * | 2005-04-15 | 2008-01-03 | 삼성전자주식회사 | Gate controlled electron emitter array panel, active matrix display having the same and manufacturing method for the panel |
| CN104576267A (en) * | 2015-01-23 | 2015-04-29 | 西安交通大学 | Surface conduction electron emission source structure and manufacturing method of surface conduction electron emission source structure |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955163A (en) * | 1995-08-15 | 1997-02-25 | Canon Inc | Manufacture of surface conduction type electron emission element, electron source substrate, and image forming device |
| JPH0955161A (en) * | 1995-08-15 | 1997-02-25 | Canon Inc | Surface conduction type electron emission element, electron source substrate, image forming device, and these manufacture |
| JP2000123721A (en) * | 1998-10-16 | 2000-04-28 | Canon Inc | Manufacture of electron emitting element, and electron source and image forming device using it |
| JP3652160B2 (en) * | 1999-02-25 | 2005-05-25 | キヤノン株式会社 | Electron emitting device, electron source, image forming apparatus, and method of manufacturing electron emitting device |
| JP2000251643A (en) * | 1999-02-26 | 2000-09-14 | Canon Inc | Electron emission element, electron source using the electron emission element, and image forming device using the electron source |
| JP2012123721A (en) * | 2010-12-10 | 2012-06-28 | Canon Inc | Image processing device and image processing method |
| JP5844553B2 (en) * | 2011-06-03 | 2016-01-20 | 株式会社アイチコーポレーション | Traveling vehicle |
| JP5769505B2 (en) * | 2011-06-06 | 2015-08-26 | コスモ工機株式会社 | Cutter member |
-
2001
- 2001-01-03 KR KR1020010000121A patent/KR100752862B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100791327B1 (en) * | 2005-04-15 | 2008-01-03 | 삼성전자주식회사 | Gate controlled electron emitter array panel, active matrix display having the same and manufacturing method for the panel |
| CN104576267A (en) * | 2015-01-23 | 2015-04-29 | 西安交通大学 | Surface conduction electron emission source structure and manufacturing method of surface conduction electron emission source structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100752862B1 (en) | 2007-08-29 |
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