JPH0955161A - Surface conduction type electron emission element, electron source substrate, image forming device, and these manufacture - Google Patents

Surface conduction type electron emission element, electron source substrate, image forming device, and these manufacture

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JPH0955161A
JPH0955161A JP20818395A JP20818395A JPH0955161A JP H0955161 A JPH0955161 A JP H0955161A JP 20818395 A JP20818395 A JP 20818395A JP 20818395 A JP20818395 A JP 20818395A JP H0955161 A JPH0955161 A JP H0955161A
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Japan
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electron
substrate
surface conduction
emitting device
thin film
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JP20818395A
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Yoshimasa Okamura
好真 岡村
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Canon Inc
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Abstract

PROBLEM TO BE SOLVED: To manufacture an electron emission element having even, uniform characteristics between respective elements and display a superior image by providing a level difference, whose level difference face is inclined to the upper face of a substrate between element electrodes by less than a prescribed angle, on an insulating layer between a pair of the element electrodes and providing an electron emission part in the adjacent thereto. SOLUTION: An electron emission element has a level difference 6a inclined to the upper face of a substrate 1 by less than 90 deg. on an insulating layer 5 between a pair of element electrodes 2a, 2b. An electrons emission part 4 is formed in the adjacent to the level difference 6a. Ceramics such as glass or alumina is used as the substrate 1. A Si oxide film, etc., is used as an insulating layer 5. As for materials for the element electrodes 2a, 2b, there is no special restriction except for having conductivity, for example, Ni, Cr, Au, Mo, W, other metals, alloys, and a transparent conductor such as In2 O3 -SnO2 are used. The distance between a pair of element electrodes 2a, 2b is appropriate to be several hundreds Å - several hundreds μm. The conductive thin film 3 is desirable to be a particulate film for obtaining superior electron emission characteristics so that Pd, Ru, Ag, Au, other metals, metal oxides, etc., are used.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、表面伝導型電子放
出素子、電子源基板及び画像形成装置並びにこれらの製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface conduction electron-emitting device, an electron source substrate, an image forming apparatus, and manufacturing methods thereof.

【０００２】[0002]

【従来の技術】従来、電子放出素子として、熱電子源と
冷陰極電子源の２種類が知られている。冷陰極電子源に
は、電解放出型（以下「ＦＥ型」という。）、金属／絶
縁層／金属型（以下「ＭＩＭ型」という。）、表面伝導
型電子放出素子等がある。2. Description of the Related Art Conventionally, two types of electron-emitting devices are known, a thermoelectron source and a cold cathode electron source. The cold cathode electron source includes a field emission type (hereinafter referred to as “FE type”), a metal / insulating layer / metal type (hereinafter referred to as “MIM type”), a surface conduction type electron emitting device, and the like.

【０００３】ＦＥ型の例としては、Ｗ．Ｐ．Ｄｙｋｅ＆
Ｗ．Ｗ．Ｄｏｌａｎ，“Ｆｉｅｌｄｅｍｉｓｓｉｏ
ｎ”，Ａｄｖａｎｃｅ ｉｎ Ｅｌｅｃｔｒｏｎ Ｐｈ
ｙｓｉｃｓ，８，８９（１９５６）、あるいはＣ．Ａ．
Ｓｐｉｎｄｔ，“Ｐｈｙｓｉｃａｌ Ｐｒｏｐｅｒｔｉ
ｅｓ ｏｆ ｔｈｉｎ−ｆｉｌｍ ｆｉｅｌｄ ｅｍｉ
ｓｓｉｏｎ ｃａｔｈｏｄｅｓ ｗｉｔｈ ｍｏｌｙｂ
ｄｅｎｉｕｍ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５
２４８（１９７６）等が知られている。[0003] As an example of the FE type, W. P. Dyke &
W. W. Dolan, "Fielddemissio
n ", Advance in Electron Ph
ysics, 8, 89 (1956), or C.I. A.
Spindt, "Physical Property"
es of thin-film field emi
session cats with with mollyb
denium ", J. Appl. Phys., 47, 5
248 (1976) and the like are known.

【０００４】ＭＩＭ型の例としては、Ｃ．Ａ．Ｍｅａ
ｄ，“Ｔｈｅ ｔｕｎｎｅｌ−ｅｍｉｓｓｉｏｎ ａｍ
ｐｌｉｆｉｅｒ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，３２，
６４６（１９６１）等が知られている。An example of the MIM type is C.I. A. Mea
d, "The tunnel-emission am
plier ", J. Appl. Phys., 32,
646 (1961) and the like are known.

【０００５】表面伝導型電子放出素子の例としては、
Ｍ．Ｉ．Ｅｌｉｎｓｏｎ，ＲａｄｉｏＥｎｇ．Ｅｌｅｃ
ｔｒｏｎ Ｐｈｙｓ．，１０，（１９６５）等に開示さ
れている。この表面伝導型電子放出素子は、基板上に形
成された小面積の導電性薄膜へ膜面に対して平行方向に
電流を流した際に電子が放出する現象を利用したもので
ある。As an example of the surface conduction electron-emitting device,
M. I. Elinson, RadioEng. Elec
Tron Phys. , 10, (1965) and the like. This surface conduction electron-emitting device utilizes a phenomenon in which electrons are emitted when a current is applied to a small-area conductive thin film formed on a substrate in a direction parallel to the film surface.

【０００６】表面伝導型電子放出素子の導電性薄膜とし
ては、ＳｎＯ2薄膜（Ｍ．Ｉ．Ｅｌｉｎｓｏｎ，Ｒａｄ
ｉｏ Ｅｎｇ．Ｅｌｅｃｔｒｏｎ Ｐｈｙｓ．，１０
（１９６５））、Ａｕ薄膜（Ｇ．Ｄｉｔｔｍｅｒ，Ｔｈ
ｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，９，３１７（１９７
２））、Ｉｎ2Ｏ3／ＳｎＯ2薄膜（Ｍ．Ｈａｒｔｗｅｌ
ｌａｎｄ Ｃ．Ｇ．Ｆｏｎｓｔａｄ，ＩＥＥＥ Ｔｒａ
ｎｓ．ＥＤ Ｃｏｎｆ．，５１９（１９７５））、カー
ボン薄膜（荒木 久ほか，真空，２６，１，２２（１９
８３））等が報告されている。As a conductive thin film of the surface conduction electron-emitting device, a SnO 2 thin film (MI Elinson, Rad) is used.
io Eng. Electron Phys. , 10
(1965)), Au thin film (G. Dittmer, Th.
in Solid Films, 9, 317 (197)
2)), In 2 O 3 / SnO 2 thin film (M. Hartwel
land C.I. G. Fonstad, IEEE Tra
ns. ED Conf. , 519 (1975), carbon thin film (Hiroshi Araki et al., Vacuum, 26, 1, 22 (19)
83)) and the like have been reported.

【０００７】表面伝導型電子放出素子の典型的な例を図
１８に示す。この電子放出素子の構成は上記のＭ．Ｈａ
ｒｔｗｅｌｌによるもので、１８１は絶縁性の基板、１
８３は導電性薄膜、１８４は電子放出部である。また図
１８中、Ｌ1は０．５〜１ｍｍ、Ｗａは０．１ｍｍ程度
に設定されている。なお、電子放出部（１８４）の位置
および形状については不明であるので模式的に表した。A typical example of the surface conduction electron-emitting device is shown in FIG. The structure of this electron-emitting device is as described in M. Ha
By rtwell, 181 is an insulating substrate, 1
Reference numeral 83 is a conductive thin film, and 184 is an electron emitting portion. Further, in FIG. 18, L 1 is set to 0.5 to 1 mm and Wa is set to about 0.1 mm. The position and shape of the electron-emitting portion (184) are unknown, so they are shown schematically.

【０００８】導電性薄膜（１８３）の形成は、基板（１
８１）上にＨ型形状の金属酸化物の薄膜をスパッタで形
成し、次いでフォーミングと呼ばれる通電処理によって
電子放出部（１８４）を形成する。フォーミングとは、
導電性薄膜（１８３）の両端に電圧を印加通電し、この
導電性薄膜を局所的に破壊・変形・変質させ、電気的に
高抵抗な電子放出部（１８４）を形成することである。
なお電子の放出は、導電性薄膜（１８３）の亀裂付近か
ら行われる場合もある。この亀裂内には、数オングスト
ローム〜数百オングストロームの導電性微粒子が含有さ
れていることもある。この導電性微粒子は、導電性薄膜
（１８３）を構成する物質の少なくとも１種の元素を含
有している。また、電子放出部（１８４）及びその近傍
の導電性薄膜（１８３）は、炭素および炭素化合物を含
有することもある。The conductive thin film (183) is formed on the substrate (1
81), an H-shaped metal oxide thin film is formed by sputtering, and then an electron-emitting portion (184) is formed by an energization process called forming. What is forming?
A voltage is applied across both ends of the conductive thin film (183) to locally break, deform, or alter the conductive thin film to form an electron-emitting portion (184) with high electrical resistance.
The electrons may be emitted near the crack of the conductive thin film (183). The cracks may contain conductive fine particles of several angstroms to several hundred angstroms. The conductive fine particles contain at least one element of the substance forming the conductive thin film (183). Further, the electron emitting portion (184) and the conductive thin film (183) in the vicinity thereof may contain carbon and a carbon compound.

【０００９】一方、本出願人は、微粒子が分散配置され
た電子放出材（微粒子膜）からなる導電性薄膜を、一対
の素子電極間に配置することによって、新規な表面伝導
型電子放出素子を開発し、これを技術開示した（ＵＳＰ
５，０６６，８８３）。この電子放出素子は、上記従来
のものより電子放出位置（電子放出部）を精密に制御で
き、より高精密に電子放出素子を配列することができ
る。この電子放出素子の典型的な例を図１９に示す。図
１９（ａ）は平面図であり、図１９（ｂ）は図１９
（ａ）おけるＢ−Ｂ線の断面図である。図１９におい
て、１９１は絶縁性の基板、１９２は電気的接続のため
の素子電極、１９３は微粒子が分散配置された電子放出
材（微粒子膜）からなる導電性薄膜、１９４は電子放出
部である。一対の素子電極（１９２）の間隔（Ｌ2）は
０．０１〜１００μｍ、電子放出部（１９４）のシート
抵抗値は１×１０3〜１×１０9オーム／□が適当であ
る。On the other hand, the applicant of the present invention provides a novel surface conduction electron-emitting device by disposing a conductive thin film made of an electron-emitting material (fine particle film) in which fine particles are dispersed and arranged between a pair of device electrodes. Developed and disclosed the technology (USP
5,066,883). In this electron-emitting device, the electron-emitting position (electron-emitting portion) can be controlled more precisely than in the conventional device, and the electron-emitting devices can be arranged with higher precision. A typical example of this electron-emitting device is shown in FIG. 19A is a plan view and FIG. 19B is a plan view.
It is sectional drawing of the BB line in (a). In FIG. 19, 191 is an insulating substrate, 192 is an element electrode for electrical connection, 193 is a conductive thin film made of an electron emitting material (fine particle film) in which fine particles are dispersed, and 194 is an electron emitting portion. . It is suitable that the distance (L 2 ) between the pair of device electrodes (192) is 0.01 to 100 μm, and the sheet resistance value of the electron emitting portion (194) is 1 × 10 3 to 1 × 10 9 ohm / □.

【００１０】従来、これらの表面伝導型電子放出素子の
製造においては、電子放出を行う前に、導電性薄膜（１
８３、１９３）に予めフォーミングを行って電子放出部
（１８４、１９４）を形成するのが一般的であった。こ
の電子放出部が形成された導電性薄膜の両極に、電圧を
印加し電流を流すことにより、電子放出部（１８４、１
９４）から電子が放出される。Conventionally, in the production of these surface conduction electron-emitting devices, a conductive thin film (1
It is general that the electron emission parts (184, 194) are formed by performing forming on the parts 83, 193) in advance. By applying a voltage and applying a current to both electrodes of the conductive thin film on which the electron emitting portion is formed, an electron emitting portion (184, 1
Electrons are emitted from 94).

【００１１】上述の表面伝導型電子放出素子は、構造が
簡単であり、製造も容易であることから、大面積にわた
って多数の素子を基板上に配列することができる。そこ
で、この特徴を生かした様々な応用が研究されている。
例えば、荷電ビーム源や、画像形成装置等が挙げられ
る。Since the surface conduction electron-emitting device described above has a simple structure and is easy to manufacture, it is possible to arrange a large number of devices on a substrate over a large area. Therefore, various applications utilizing this feature are being studied.
For example, a charged beam source, an image forming apparatus, etc. may be mentioned.

【００１２】例えば、この表面伝導型電子放出素子を絶
縁性の基板上にマトリクス（行列）状に多数配置した電
子源基板（以下「マトリクス型配置の電子源基板」とい
う。）が挙げられる。この電子源基板の例を図２０に示
す。また、図２０中のＣ−Ｃ線及びＤ−Ｄ線の断面図を
図２１に示す。ここで１は基板、２ａ、２ｂは素子電
極、３、２１３は導電性薄膜、２１４は電子放出部、２
１５は層間絶縁層、４１はＸ軸方向配線（「下配線」と
もいう。）、４２はＹ軸方向配線（「上配線」ともい
う。）、７は素子電極とＸ軸方向配線とを電気的に接続
するためのコンタクトホールである。For example, an electron source substrate in which a large number of the surface conduction electron-emitting devices are arranged in a matrix on an insulating substrate (hereinafter referred to as "matrix type electron source substrate") can be mentioned. An example of this electron source substrate is shown in FIG. Further, FIG. 21 shows a cross-sectional view taken along the line CC and the line DD in FIG. Here, 1 is a substrate, 2a and 2b are element electrodes, 3 and 213 are conductive thin films, 214 is an electron emitting portion, and 2
Reference numeral 15 is an interlayer insulating layer, 41 is an X-axis direction wiring (also referred to as “lower wiring”), 42 is a Y-axis direction wiring (also referred to as “upper wiring”), and 7 is an element electrode and an X-axis direction wiring. This is a contact hole for electrical connection.

【００１３】その他、表面伝導型電子放出素子を絶縁性
の基板上に並列に多数配置した電子源基板（以下「はし
ご型配置の電子源基板」という。）等がある。In addition, there is an electron source substrate in which a large number of surface conduction electron-emitting devices are arranged in parallel on an insulating substrate (hereinafter referred to as "ladder type electron source substrate").

【００１４】これらの表面伝導型電子放出素子の製造方
法は種々あるが、その一つとして特開平２−５６８２２
号公報に開示された方法がある。There are various methods for manufacturing these surface conduction electron-emitting devices, one of which is Japanese Patent Laid-Open No. 2-56822.
There is a method disclosed in the publication.

【００１５】[0015]

【発明が解決しようとする課題】しかしながら、上記従
来例のフォーミング処理によって製造された表面伝導型
電子放出素子には次のような問題点があった。 （ｉ）電子放出部の作製時の制御が非常に困難なため、
素子間の特性のバラツキが生じやすい。その結果、画像
において輝度のバラツキや無発光点等が生じたりして、
良好な画像を得ることができない。 （ii）電子放出部の設計が非常に困難なため、素子の改
良が困難である。 （iii）フォーミング工程の際に発生するジュール熱が
大きいため、基板が破損しやすい。 （iv）電子放出部の材料として、金・銀・ＳｎＯ2・Ｉ
ＴＯ（Indium Tin Oxide）等の仕事関数の小さい材料が
使えないため、大電流を得ることができない。However, the surface conduction electron-emitting device manufactured by the above-described forming process of the conventional example has the following problems. (I) Since it is very difficult to control the electron-emitting portion during fabrication,
Characteristic variations between elements are likely to occur. As a result, there are variations in brightness in the image, non-emission points, etc.,
A good image cannot be obtained. (Ii) Since it is very difficult to design the electron emitting portion, it is difficult to improve the device. (Iii) Since the Joule heat generated during the forming process is large, the substrate is easily damaged. (Iv) Gold, silver, SnO 2 , I as a material for the electron emitting portion
Since a material having a small work function such as TO (Indium Tin Oxide) cannot be used, a large current cannot be obtained.

【００１６】以上のような問題があるため、表面伝導型
電子放出素子は、素子構造が簡単であるという利点があ
るにもかかわらず、産業上積極的に応用されるにはいた
らなかった。Due to the above-mentioned problems, the surface conduction electron-emitting device cannot be positively applied industrially although it has an advantage that the device structure is simple.

【００１７】例えば、はしご型配置の電子源基板の作製
においては、ライン毎にフォーミングを行う場合があ
る。このとき、封着後の抵抗の低下により素子の合成抵
抗が配線抵抗に対して同等以下になると、配線抵抗によ
る電圧降下の影響が電圧印加点から遠いほど強くなるた
め、均一なフォーミングを１ライン内で行うことは困難
であった。さらに、各素子間の特性のバラツキが生じ、
このバラツキにより画像において輝度のバラツキや無発
光点等が生じていた。また、マトリクス型配置の電子源
基板においては、各素子毎にフォーミングを行うため、
より一層素子間にバラツキが生じ、良好な画像を得るこ
とができなかった。このような問題は大画面になるほど
顕著である。For example, in the production of a ladder-type electron source substrate, forming may be performed line by line. At this time, if the combined resistance of the elements becomes equal to or less than the wiring resistance due to the decrease in resistance after sealing, the effect of the voltage drop due to the wiring resistance becomes stronger as the distance from the voltage application point increases. It was difficult to do inside. Furthermore, variations in the characteristics between each element occur,
Due to this variation, there were variations in brightness, non-light emitting points, etc. in the image. Further, in the electron source substrate of the matrix type arrangement, since forming is performed for each element,
Variations were further generated between the elements, and a good image could not be obtained. Such a problem becomes more remarkable as the screen becomes larger.

【００１８】以上のような問題からこれらは製造が困難
であるばかりでなく、歩留まりの低下によってコスト的
にも問題があった。Due to the above problems, these are not only difficult to manufacture, but also have a problem in cost due to a decrease in yield.

【００１９】そこで本発明の目的は、上記の課題を解決
し、フォーミングを行わないで、いかなる素子抵抗を有
する導電性薄膜においても形状や形成位置が定まった電
子放出部を形成することである。また、複数の表面伝導
型電子放出素子を作製する際、各素子間の特性にバラツ
キのない均一な素子を作製することである。さらに、良
好な画像が表示できる電子源基板、及びこの電子源基板
を備えた画像形成装置を製造することである。Therefore, an object of the present invention is to solve the above-mentioned problems and form an electron-emitting portion having a fixed shape and formation position in a conductive thin film having any element resistance without forming. Further, when manufacturing a plurality of surface conduction electron-emitting devices, it is to manufacture uniform devices with no variations in characteristics between the devices. Another object is to manufacture an electron source substrate capable of displaying a good image and an image forming apparatus equipped with this electron source substrate.

【００２０】[0020]

【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。The present inventor has completed the present invention as a result of various studies in order to achieve the above object.

【００２１】第１の発明は、導電性薄膜が一対の素子電
極間にそれぞれの電極と電気的に接続するように形成さ
れ、この導電性薄膜の素子電極間の領域に電子放出部が
形成された、基板の絶縁層上の表面伝導型電子放出素子
において、一対の素子電極間の絶縁層に、段差側面が素
子電極間の基板上面に対して９０度未満に傾斜している
段差を有し、その段差側面付近に電子放出部を有するこ
とを特徴とする表面伝導型電子放出素子に関する。In the first invention, a conductive thin film is formed between a pair of device electrodes so as to be electrically connected to each electrode, and an electron emitting portion is formed in a region between the device electrodes of the conductive thin film. Further, in the surface conduction electron-emitting device on the insulating layer of the substrate, the insulating layer between the pair of device electrodes has a step in which the step side surface is inclined less than 90 degrees with respect to the upper surface of the substrate between the device electrodes. And a surface conduction electron-emitting device having an electron-emitting portion near the step side surface.

【００２２】第２の発明は、段差側面が素子電極間の基
板上面に対して２０〜６０度に傾斜している段差を有す
る第１の発明の表面伝導型電子放出素子に関する。The second invention relates to the surface conduction electron-emitting device of the first invention, which has a step in which the step side surface is inclined by 20 to 60 degrees with respect to the upper surface of the substrate between the device electrodes.

【００２３】第３の発明は、第１又は第２の発明の表面
伝導型電子放出素子が基板の絶縁層上に複数個配置され
た電子源基板に関する。A third invention relates to an electron source substrate in which a plurality of surface conduction electron-emitting devices of the first or second invention are arranged on an insulating layer of the substrate.

【００２４】第４の発明は、第３の発明の電子源基板を
備えた画像形成装置に関する。A fourth invention relates to an image forming apparatus provided with the electron source substrate of the third invention.

【００２５】第５の発明は、第１又は第２の発明の表面
伝導型電子放出素子の製造方法において、基板上面に対
して斜め方向からドライエッチングを行うことによって
段差側面が素子電極間の基板上面に対して９０度未満に
傾斜するように段差を設け、次いで段差側面付近に導電
性薄膜材料が堆積されにくくなるように素子電極間に導
電性薄膜を形成して、電子放出部を形成することを特徴
とする表面伝導型電子放出素子の製造方法に関する。A fifth aspect of the present invention is the method of manufacturing a surface conduction electron-emitting device according to the first or second aspect of the present invention, wherein the step side surface is formed between the device electrodes by performing dry etching from the oblique direction with respect to the upper surface of the substrate. A step is provided so as to be inclined less than 90 degrees with respect to the upper surface, and then a conductive thin film is formed between the device electrodes so that the conductive thin film material is less likely to be deposited near the step side surface to form an electron emitting portion. And a method of manufacturing a surface conduction electron-emitting device.

【００２６】第６の発明は、基板を傾斜させることによ
って、基板上面に対して斜め方向からドライエッチング
を行う第５の発明の表面伝導型電子放出素子の製造方法
に関する。A sixth invention relates to a method of manufacturing a surface conduction electron-emitting device according to the fifth invention, wherein the substrate is tilted to perform dry etching from an oblique direction with respect to the upper surface of the substrate.

【００２７】第７の発明は、基板を傾斜させることによ
って、段差側面付近に導電性薄膜材料が堆積されにくく
なるようにして、素子電極間に導電性薄膜を形成する第
５又は第６の発明の表面伝導型電子放出素子の製造方法
に関する。A seventh invention is the fifth or sixth invention in which the conductive thin film is formed between the device electrodes by making the substrate inclined so that the conductive thin film material is less likely to be deposited in the vicinity of the step side surface. And a method for manufacturing a surface conduction electron-emitting device.

【００２８】第８の発明は、第５、第６又は第７の発明
の方法によって表面伝導型電子放出素子を形成する電子
源基板の製造方法に関する。The eighth invention relates to a method of manufacturing an electron source substrate for forming a surface conduction electron-emitting device by the method of the fifth, sixth or seventh invention.

【００２９】第９の発明は、第５、第６又は第７の発明
の方法によって電子源基板上の表面伝導型電子放出素子
を形成する画像形成装置の製造方法に関する。The ninth invention relates to a method of manufacturing an image forming apparatus for forming a surface conduction electron-emitting device on an electron source substrate by the method of the fifth, sixth or seventh invention.

【００３０】[0030]

【発明の実施の形態】以下、本発明を図面を用いて詳細
に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings.

【００３１】図１は、本発明の表面伝導型電子放出素子
の基本的な構成を示す模式図である。図１（ａ）は平面
図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の
断面図である。１は基板、２ａ、２ｂは素子電極、３は
導電性薄膜、４は電子放出部、５は層間絶縁層、６ａは
段差である。なお、導電性薄膜（３）と素子電極（２
ａ、２ｂ）の積層順は逆であってもよい。FIG. 1 is a schematic view showing the basic structure of the surface conduction electron-emitting device of the present invention. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along the line AA in FIG. Reference numeral 1 is a substrate, 2a and 2b are device electrodes, 3 is a conductive thin film, 4 is an electron emitting portion, 5 is an interlayer insulating layer, and 6a is a step. The conductive thin film (3) and the device electrode (2
The stacking order of a and 2b) may be reversed.

【００３２】本発明の表面伝導型電子放出素子は、一対
の素子電極間の絶縁層に、段差側面が素子電極間の基板
上面に対して９０度未満に傾斜している段差（６ａ）を
有する。段差側面の傾斜角度は、好ましくは１０〜７０
度、より好ましくは２０〜６０度である。また、段差の
高さは、導電性薄膜の材質や厚さによって適宜設定され
るが、１００〜３０００Åが適当である。In the surface conduction electron-emitting device of the present invention, the insulating layer between the pair of device electrodes has a step (6a) in which the step side surface is inclined less than 90 degrees with respect to the upper surface of the substrate between the device electrodes. . The inclination angle of the step side surface is preferably 10 to 70.
And more preferably 20 to 60 degrees. The height of the step is appropriately set depending on the material and thickness of the conductive thin film, but 100 to 3000 Å is suitable.

【００３３】本発明の表面伝導型電子放出素子は、図１
３に示す素子電極の形状であってもよい。すなわち、一
方の素子電極（２ｂ）の電極間側の側面下部に絶縁層の
段差（６ｂ）を設けてもよい。他方の素子電極（２ａ）
側にも段差を有するが、この段差側面は、段差（６ｂ）
の側面と同様な形状でないことが望ましい。すなわち、
段差側面が素子電極間の基板上面に対して９０度未満に
傾斜していないことが望ましい。なお図１３では、製造
方法が原因であるが、両者の段差側面は平行関係にあ
る。The surface conduction electron-emitting device of the present invention is shown in FIG.
The shape of the element electrode shown in FIG. That is, the step (6b) of the insulating layer may be provided on the lower part of the side surface on the inter-electrode side of one of the device electrodes (2b). The other element electrode (2a)
Although there is also a step on the side, this step side surface has a step (6b).
It is desirable that the shape is not the same as the side surface of the. That is,
It is desirable that the step side surface is not inclined less than 90 degrees with respect to the upper surface of the substrate between the device electrodes. Note that, in FIG. 13, the step side surfaces of both are in a parallel relationship due to the manufacturing method.

【００３４】本発明の表面伝導型電子放出素子の電子放
出部（４）は、以上のような段差（６ａ、６ｂ）の側面
付近に形成される。この側面付近は、導電性材料の成膜
が不十分であり電気的に高抵抗となるため、電子放出部
が形成される。この電子放出部（４）はフォーミングを
行わなくても形成する。The electron-emitting portion (4) of the surface conduction electron-emitting device of the present invention is formed near the side surface of the step (6a, 6b) as described above. In the vicinity of this side surface, the film of the conductive material is not sufficiently formed and the resistance becomes electrically high, so that the electron emitting portion is formed. The electron emitting portion (4) is formed without forming.

【００３５】基板（１）としては、例えば石英ガラス、
Ｎａ等の不純物の少ないガラス、青板ガラス、スパッタ
法等によりＳｉＯ2を積層した青板ガラス、アルミナ等
のセラミック等が挙げられる。The substrate (1) is, for example, quartz glass,
Examples thereof include glass containing few impurities such as Na, soda-lime glass, soda-lime glass laminated with SiO 2 by a sputtering method, ceramics such as alumina, and the like.

【００３６】層間絶縁層（５）は、例えばシリコン酸化
膜等が用いられる。このシリコン酸化膜は、スパッタ装
置でＳｉＯ2ターゲットを用いてＡｒ又はＡｒ／Ｏ2ガス
によりスパッタ成膜する。成膜は、スパッタ法に限ら
ず、減圧または常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や、ＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）法によって行ってもよい。これらの
成膜法によって形成された層間絶縁層（５）の膜厚は、
素子の構成によって適宜設定されるが、５０００Å〜１
μｍであることが望ましい。For the interlayer insulating layer (5), for example, a silicon oxide film or the like is used. This silicon oxide film is formed by sputtering with an Ar or Ar / O 2 gas using a SiO 2 target with a sputtering apparatus. The film formation is not limited to the sputtering method, but may be reduced pressure or normal pressure CVD
or Deposition) method and SOG (Spin)
You may perform by the On Glass method. The film thickness of the interlayer insulating layer (5) formed by these film forming methods is
It is set appropriately depending on the element configuration, but 5000Å ~ 1
μm is desirable.

【００３７】素子電極（２ａ、２ｂ）の材料としては、
導電性を有するものであれば特に制限はないが、例えば
Ｎｉ・Ｃｒ・Ａｕ・Ｍｏ・Ｗ・Ｐｔ・Ｔｉ・Ａｌ・Ｃｕ
・Ｐｄ等の金属又はこれらの合金、Ｐｄ・Ａｇ・Ａｕ・
ＲｕＯ2・Ｐｄ−Ａｇ等の金属・金属合金・金属酸化物
とガラスとから構成される印刷導体、Ｉｎ2Ｏ3−ＳｎＯ
2等の透明導電体、ポリシリコン等の半導体材料などが
挙げられる。As the material of the element electrodes (2a, 2b),
There is no particular limitation as long as it has conductivity, but for example, Ni, Cr, Au, Mo, W, Pt, Ti, Al, and Cu.
・ Metal such as Pd or alloys of these, Pd ・ Ag ・ Au ・
Printed conductors composed of a metal, metal alloy, metal oxide and glass, such as RuO 2 · Pd-Ag, In 2 O 3 -SnO
Examples include transparent conductors such as 2 and semiconductor materials such as polysilicon.

【００３８】一対の素子電極間の距離（Ｌ）は、数百オ
ングストローム〜数百μｍが適当であるが、素子電極に
印加する電圧は低い方が望ましく、また再現よく作製す
ることが要求されるため、数μｍ〜数十μｍに設定する
ことがより好ましい。素子電極の長さ（Ｗ）は、電極の
抵抗値や電子放出特性から数μｍ〜数百μｍに設定する
ことが望ましく、素子電極の厚さは数百オングストロー
ム〜数μｍの範囲にあることが好ましい。The distance (L) between the pair of device electrodes is preferably several hundred angstroms to several hundreds of μm, but it is desirable that the voltage applied to the device electrodes is low, and it is required to manufacture them with good reproducibility. Therefore, it is more preferable to set the thickness to several μm to several tens of μm. The length (W) of the device electrode is preferably set to several μm to several hundreds μm from the resistance value of the electrode and electron emission characteristics, and the thickness of the device electrode is in the range of several hundred angstroms to several μm. preferable.

【００３９】導電性薄膜（３）は、良好な電子放出特性
を得るために微粒子膜であることが望ましい。導電性薄
膜の厚さは、数オングストローム〜数千オングストロー
ムであり、好ましくは１０〜５００Åである。この厚さ
は、素子電極（２ａ、２ｂ）へのステップカバレージ
や、素子電極（２ａ、２ｂ）間の抵抗値によって適宜決
定される。素子電極（２ａ、２ｂ）間のシート抵抗値は
１×１０3〜１×１０7オーム／□が適当である。また導
電性薄膜の幅（Ｗｂ）は数μｍ〜数百μｍに設定する。The conductive thin film (3) is preferably a fine particle film in order to obtain good electron emission characteristics. The thickness of the conductive thin film is several angstroms to several thousand angstroms, and preferably 10 to 500Å. This thickness is appropriately determined by the step coverage to the device electrodes (2a, 2b) and the resistance value between the device electrodes (2a, 2b). A suitable sheet resistance value between the device electrodes (2a, 2b) is 1 × 10 3 to 1 × 10 7 ohm / □. The width (Wb) of the conductive thin film is set to several μm to several hundreds μm.

【００４０】なお、本発明における微粒子膜とは、複数
の微粒子が集合した膜のことであり、その微細構造が、
微粒子が個々に分散配置した状態のほか、微粒子が互い
に隣接した状態、あるいは重なり合った状態（島状も含
む）をなしている膜をいう。微粒子の粒径は数オングス
トローム〜数千オングストロームであり、好ましくは１
０〜２００Åである。The fine particle film in the present invention is a film in which a plurality of fine particles are aggregated, and its fine structure is
In addition to the state in which the fine particles are individually dispersed and arranged, it refers to a film in which the fine particles are in a state of being adjacent to each other or in a state of overlapping (including island-like). The particle size of the fine particles is from several angstroms to several thousand angstroms, preferably 1
0 to 200 °.

【００４１】導電性薄膜（３）の材料としては、Ｐｄ・
Ｐｔ・Ｒｕ・Ａｇ・Ａｕ・Ｔｉ・Ｉｎ・Ｃｕ・Ｃｒ・Ｆ
ｅ・Ｚｎ・Ｓｎ・Ｔａ・Ｗ・Ｐｂ等の金属、ＰｄＯ・Ｓ
ｎＯ 2・Ｉｎ2Ｏ3・ＰｂＯ・Ｓｂ2Ｏ3等の酸化物、Ｈｆ
Ｂ2・ＺｒＢ2・ＬａＢ6・ＣｅＢ6・ＹＢ4・ＧｄＢ4等の
ホウ化物、ＴｉＣ・ＺｒＣ・ＨｆＣ・ＴａＣ・ＳｉＣ・
ＷＣ等の炭化物、ＴｉＮ・ＺｒＮ・ＨｆＮ等の窒化物、
Ｓｉ・Ｇｅ等の半導体、カーボン等が挙げられる。The material of the conductive thin film (3) is Pd.
Pt / Ru / Ag / Au / Ti / In / Cu / Cr / F
Metals such as e, Zn, Sn, Ta, W, Pb, PdO, S
nO 2・ In2OThree・ PbO ・ Sb2OThreeOxides such as Hf
B2・ ZrB2・ LaB6・ CeB6・ YBFour・ GdBFourEtc.
Borides, TiC / ZrC / HfC / TaC / SiC /
Carbides such as WC, nitrides such as TiN / ZrN / HfN,
Examples include semiconductors such as Si / Ge and carbon.

【００４２】次に、本発明の表面伝導型電子放出素子の
製造方法を説明する。図２に製造工程を示す。Next, a method of manufacturing the surface conduction electron-emitting device of the present invention will be described. The manufacturing process is shown in FIG.

【００４３】工程（ａ）：よく洗浄した基板（１）上に
層間絶縁層（５）を成膜する。次いで、段差（６ａ）を
形成するためのフォトレジストパターンを形成し、ドラ
イエッチングにより段差（６ａ）を形成する（図２
（ａ））。段差側面が素子電極間の基板上面に対して９
０度未満に傾斜するように、基板上面に対して斜め方向
にドライエッチングを行う。斜め方向にエッチングする
ためには、基板を斜めに設置してエッチングすることが
好ましい。装置によっては、照射方向を基板上面に対し
て斜めにセッティングしてエッチングしてもよい。Step (a): An interlayer insulating layer (5) is formed on the well washed substrate (1). Next, a photoresist pattern for forming the step (6a) is formed, and the step (6a) is formed by dry etching (FIG. 2).
(A)). The side surface of the step is 9 with respect to the upper surface of the substrate between the device electrodes.
Dry etching is performed in an oblique direction with respect to the upper surface of the substrate so as to be inclined at less than 0 degree. In order to etch in a diagonal direction, it is preferable to install the substrate diagonally and perform etching. Depending on the apparatus, the irradiation direction may be set obliquely with respect to the upper surface of the substrate for etching.

【００４４】工程（ｂ）：所定の形状の素子電極（２
ａ、２ｂ）を形成する（図２（ｂ））。Step (b): A device electrode (2
a, 2b) are formed (FIG. 2B).

【００４５】工程（ｃ）：導電性薄膜を全面に形成し、
次いでパターニングを行って所定の形状の導電性薄膜
（３）を形成する（図２（ｃ））。このとき、導電性薄
膜の成膜は、方向性を有する堆積手法が望ましく、スパ
ッタ法・蒸着法・イオンビームスパッタ法等によって行
うことができる。このような成膜法によって、段差側面
付近に導電性薄膜材料が堆積しにくい条件を適宜設定し
て成膜を行う。具体的には、成膜を基板上面に対して斜
め方向から行い、好ましくは製造上の容易さから基板を
斜めに設置することによって成膜を基板上面に対して斜
め方向から行う。このようにして導電性薄膜（３）を形
成すると、段差側面付近は、導電性材料の成膜が不十分
なため電気的に高抵抗となり、この電気的に高抵抗な部
分が電子放出部（４）となる。Step (c): forming a conductive thin film on the entire surface,
Then, patterning is performed to form a conductive thin film (3) having a predetermined shape (FIG. 2C). At this time, the conductive thin film is preferably formed by a directional deposition method, and can be formed by a sputtering method, a vapor deposition method, an ion beam sputtering method, or the like. By such a film forming method, the film is formed by appropriately setting the conditions in which the conductive thin film material is unlikely to be deposited near the side surface of the step. Specifically, the film formation is performed obliquely with respect to the upper surface of the substrate, and preferably the film formation is performed obliquely with respect to the upper surface of the substrate by obliquely placing the substrate for ease of manufacturing. When the conductive thin film (3) is formed in this manner, the conductive material in the vicinity of the side surface of the step is insufficiently formed due to insufficient film formation of the conductive material. 4).

【００４６】工程（ｄ）（不図示）：以上のようにして
表面伝導型電子放出素子を作製することができるが、さ
らに活性化処理を行うことが望ましい。活性化処理と
は、例えば１×１０-4〜１×１０-6torr程度の真空雰囲
気下において、パルス波高値一定の電圧パルスを繰り返
し印加する処理である。これにより真空雰囲気に存在す
る有機物質に起因する炭素及び炭素化合物を導電性薄膜
上に堆積し、素子電流（Ｉｆ）及び素子電流（Ｉｅ）が
著しく変化する。この素子電流（Ｉｆ）及び放出電流
（Ｉｅ）を測定して、例えば放出電流（Ｉｅ）が飽和し
た時点でこの活性化処理を終了する。なお、印加する電
圧パルスは動作駆動電圧で行うことが好ましい。また、
ここで炭素及び炭素化合物とは、グラファイト（単結晶
及び多結晶の双方を指す。）及び非晶質カーボン（非晶
質カーボンと多結晶グラファイトとの混合物を指す。）
であり、これらによる堆積膜の厚さは５００Å以下が好
ましく、より好ましくは３００Å以下である。Step (d) (not shown): Although the surface conduction electron-emitting device can be manufactured as described above, it is desirable to further perform activation treatment. The activation process is, for example, a process of repeatedly applying a voltage pulse having a constant pulse peak value in a vacuum atmosphere of about 1 × 10 −4 to 1 × 10 −6 torr. As a result, carbon and carbon compounds derived from the organic substances present in the vacuum atmosphere are deposited on the conductive thin film, and the device current (If) and the device current (Ie) change significantly. The device current (If) and the emission current (Ie) are measured, and when the emission current (Ie) is saturated, the activation process ends. The applied voltage pulse is preferably an operation drive voltage. Also,
Here, carbon and a carbon compound refer to graphite (both single crystal and polycrystalline) and amorphous carbon (mixture of amorphous carbon and polycrystalline graphite).
The thickness of the deposited film formed by these is preferably 500 Å or less, and more preferably 300 Å or less.

【００４７】このようにして作製された本発明の電子放
出素子の動作駆動は、活性化処理における真空度より高
い真空度において行うことが望ましい。さらには、この
高い真空度の雰囲気下で８０〜１５０℃に加熱した後、
動作駆動させることが好ましい。この高い真空度とは、
例えば１×１０-6torr以上の真空度であり、好ましくは
超真空系であって炭素及び炭素化合物が導電性薄膜上に
ほとんど新たに堆積しない真空度である。このようにす
ることによって、素子電流（Ｉｆ）及び放出電流（Ｉ
ｅ）を電子放出素子の動作駆動中に安定させることがで
きる。It is desirable that the electron-emitting device of the present invention thus manufactured is driven and operated at a vacuum degree higher than the vacuum degree in the activation process. Furthermore, after heating to 80 to 150 ° C. in this high vacuum atmosphere,
It is preferable to drive it. This high degree of vacuum
For example, the degree of vacuum is 1 × 10 −6 torr or more, preferably the ultra-vacuum system and the degree of vacuum in which carbon and carbon compounds are hardly newly deposited on the conductive thin film. By doing so, the device current (If) and the emission current (I
e) can be stabilized during the driving operation of the electron-emitting device.

【００４８】本発明に係る表面伝導型電子放出素子の電
子放出特性の典型的な例を図３に示す。なお図３は、著
しくＩｆとＩｅの大きさが異なるため任意の単位で示さ
れている（ＩｅはＩｆのおおよそ２０００分の１程
度）。図３から明らかなように、本電子放出素子はＩｅ
に対する３つの特性を有する。第１の特性：本電子放出
素子は、ある電圧（しきい値電圧（Ｖｔｈ））以上の素
子電圧（Ｖｆ）を印加すると急激にＩｅが増加し、一方
Ｖｔｈ以下ではＩｅがほとんど検出されない。すなわち
本電子放出素子は、Ｉｅに対する明確なＶｔｈを持った
非線形素子である。第２の特性：ＩｅがＶｆに依存する
ため、ＩｅはＶｆで制御できる。第３の特性：メタルバ
ックに捕捉される放出電荷は、Ｖｆを印加する時間に依
存する。すなわち、メタルバックに捕捉される電荷量は
Ｖｆの印加時間により制御できる。以上の３つの特性を
有するため、本発明に係る電子放出素子は多方面への応
用が期待できる。なお図３において、実線の曲線は、Ｉ
ｆがＶｆに対して単調増加する上記の特性（ＭＩ特性）
を示したものであるが、その他の特性（点線で示した曲
線）として、ＩｆがＶｆに対して電圧制御型負性抵抗特
性（ＶＣＮＲ特性）を示す場合もある。この場合も本電
子放出素子は上記の３つの特性を有する。A typical example of the electron emission characteristics of the surface conduction electron-emitting device according to the present invention is shown in FIG. Note that FIG. 3 is shown in arbitrary units because the sizes of If and Ie are significantly different (Ie is approximately 1/2000 of If). As is clear from FIG. 3, the present electron-emitting device is
Has three properties for. First characteristic: In this electron-emitting device, Ie rapidly increases when a device voltage (Vf) higher than a certain voltage (threshold voltage (Vth)) is applied, while Ie is hardly detected at Vth or lower. That is, this electron-emitting device is a non-linear device having a clear Vth with respect to Ie. Second characteristic: Since Ie depends on Vf, Ie can be controlled by Vf. Third characteristic: The emitted charge trapped in the metal back depends on the time of applying Vf. That is, the amount of charges captured by the metal back can be controlled by the application time of Vf. Since the electron-emitting device according to the present invention has the above three characteristics, it can be expected to be applied to various fields. In FIG. 3, the solid curve is I
The above characteristic (MI characteristic) in which f monotonically increases with respect to Vf
However, as another characteristic (curve shown by a dotted line), In some cases, If exhibits a voltage control type negative resistance characteristic (VCNR characteristic) with respect to Vf. In this case as well, the present electron-emitting device has the above three characteristics.

【００４９】次に本発明の電子源基板について説明す
る。この電子源基板は、複数の表面伝導型電子放出素子
を基板上に配列することにより形成される。表面伝導型
電子放出素子の配列の方式としては、表面伝導型電子放
出素子を並列に配置して個々の素子の両端を配線で接続
するはしご型配置（以下「はしご型配置」と表す。）、
表面伝導型電子放出素子の１対の素子電極にそれぞれＸ
軸方向配線・Ｙ軸方向配線を接続した単純マトリクス配
置（以下「マトリクス型配置」と表す。）等が挙げられ
る。なお、はしご型配置の電子源基板を有する画像形成
装置には、電子放出素子からの電子飛翔を制御する電極
である制御電極（例えば図９のグリッド電極（９２））
を必要とする。Next, the electron source substrate of the present invention will be described. This electron source substrate is formed by arranging a plurality of surface conduction electron-emitting devices on the substrate. As a method of arranging the surface-conduction type electron-emitting devices, a ladder-type arrangement (hereinafter referred to as "ladder-type arrangement") in which the surface-conduction type electron-emitting devices are arranged in parallel and both ends of each element are connected by wiring.
X is applied to each of a pair of device electrodes of the surface conduction electron-emitting device.
A simple matrix arrangement (hereinafter, referred to as “matrix type arrangement”) in which axial wiring and Y-axis wiring are connected can be used. In the image forming apparatus having the ladder-shaped electron source substrate, a control electrode (for example, the grid electrode (92) in FIG. 9) that is an electrode for controlling the flight of electrons from the electron-emitting device is provided.
Need.

【００５０】以下、マトリクス型配置の電子源基板の構
成について図４を用いて説明する。マトリクス型配置の
電子源基板の構成は、基板（１）、Ｘ軸方向配線（４
１）、Ｙ軸方向配線（４２）、表面伝導型電子放出素子
（４３）、結線（４４）からなる。The structure of the electron source substrate having the matrix arrangement will be described below with reference to FIG. The matrix-type arrangement of the electron source substrate includes a substrate (1), X-axis direction wiring (4
1), Y-axis direction wiring (42), surface conduction electron-emitting device (43), and connection (44).

【００５１】基板（１）は、前述のガラス基板等であ
り、用途に応じて形状が適宜設定される。The substrate (1) is the above-mentioned glass substrate or the like, and its shape is appropriately set according to the application.

【００５２】Ｘ軸方向配線（４１）は、Ｄx1、Ｄx2、・
・・、Ｄxmで示されるｍ本の配線からなる。Ｙ軸方向配
線（４２）は、Ｄy1、Ｄy2、・・・、Ｄynで示されるｎ
本の配線からなる（ｍ及びｎは共に正の正数）。また、
多数の表面伝導型電子放出素子（４３）にほぼ均等な電
圧が供給されるように、配線の材料・膜厚・幅が適宜設
定される。これらｍ本のＸ軸方向配線（４１）とｎ本の
Ｙ軸方向配線（４２）とは不図示の層間絶縁膜により電
気的に分離され、マトリックス型配置の配線を構成す
る。不図示の層間絶縁膜は、Ｘ軸方向配線（４１）を形
成した基板（１）の全面または一部の所望の領域に形成
される。これらのＸ軸方向配線（４１）とＹ軸方向配線
（４２）は、それぞれ外部端子へ引き出される。またｍ
本のＸ軸方向配線（４１）とｎ本のＹ軸方向配線（４
２）は、それぞれ結線（４４）によって個々の表面伝導
型電子放出素子の素子電極（不図示）と電気的に接続さ
れている。このとき表面伝導型電子放出素子（４３）
は、基板（１）上または不図示の層間絶縁膜上のどちら
に形成してもよい。なお、Ｘ軸方向配線（４１）は、Ｘ
軸方向の各列の表面伝導型電子放出素子（４３）を入力
信号に応じて走査するための走査信号を印加する走査信
号発生手段（例えば図７の走査回路（７２））と電気的
に接続されている。一方、Ｙ軸方向配線（４２）には、
Ｙ軸方向の各列の表面伝導型電子放出素子（４３）を入
力信号に応じて変調するための変調信号を印加する変調
信号発生手段（例えば図７の変調信号発生器（７７））
と電気的に接続されている。各表面伝導型電子放出素子
に印加される駆動電圧は、当該素子に印加される走査信
号と変調信号との差電圧として供給される。The X-axis direction wiring (41) includes Dx1, Dx2, ...
.., It consists of m wirings indicated by Dxm. The Y-axis direction wiring (42) is represented by Dy1, Dy2, ..., Dyn.
It is composed of a book wiring (both m and n are positive positive numbers). Also,
The wiring material, film thickness, and width are appropriately set so that a substantially uniform voltage is supplied to many surface conduction electron-emitting devices (43). The m number of X-axis wirings (41) and the n number of Y-axis wirings (42) are electrically separated by an interlayer insulating film (not shown) to form a matrix type wiring. The interlayer insulating film (not shown) is formed on the entire surface of the substrate (1) on which the X-axis direction wiring (41) is formed or in a desired region thereof. The X-axis direction wiring (41) and the Y-axis direction wiring (42) are respectively drawn to the external terminals. Also m
X-axis wiring (41) and n Y-axis wiring (4
2) are electrically connected to the device electrodes (not shown) of the individual surface conduction electron-emitting devices by wires (44). At this time, the surface conduction electron-emitting device (43)
May be formed either on the substrate (1) or on an interlayer insulating film (not shown). In addition, the X-axis direction wiring (41) is
Electrically connected to a scanning signal generating means (for example, a scanning circuit (72) in FIG. 7) for applying a scanning signal for scanning the surface conduction electron-emitting devices (43) in each axial row according to an input signal. Has been done. On the other hand, in the Y-axis direction wiring (42),
Modulation signal generating means for applying a modulation signal for modulating the surface conduction electron-emitting devices (43) in each row in the Y-axis direction according to an input signal (for example, the modulation signal generator (77) in FIG. 7).
Is electrically connected to The drive voltage applied to each surface conduction electron-emitting device is supplied as a difference voltage between the scanning signal and the modulation signal applied to the device.

【００５３】以上の構成おいて、単純なマトリクス型配
置の配線だけで個々の素子を選択して独立に駆動でき
る。In the above structure, individual elements can be selected and driven independently by using a simple matrix-type wiring.

【００５４】次に、マトリクス型配置の電子源基板を備
えた表示パネルについて、図５及び図６を用いて説明す
る。図５は本発明の表示パネルの基本構成図であり、図
６は本発明の表示パネルに用いられる蛍光膜の説明図で
ある。Next, a display panel provided with a matrix-type electron source substrate will be described with reference to FIGS. FIG. 5 is a basic configuration diagram of the display panel of the present invention, and FIG. 6 is an explanatory diagram of a fluorescent film used in the display panel of the present invention.

【００５５】図５において本発明の表示パネルは、電子
源基板（５１）、電子源基板を固定するリアプレート
（５２）、ガラス基板（５３）の内面に蛍光膜（５４）
・メタルバック（５５）等を備えたフェースプレート
（５６）、支持枠（５７）等からなる。電子源基板（５
１）上には、表面伝導型電子放出素子（４３）の一対の
素子電極と電気的に接続されたＸ軸方向配線（４１）及
びＹ軸方向配線（４２）が形成されている。In FIG. 5, the display panel of the present invention comprises an electron source substrate (51), a rear plate (52) for fixing the electron source substrate, and a fluorescent film (54) on the inner surface of the glass substrate (53).
A face plate (56) having a metal back (55) and the like, a support frame (57) and the like. Electron source substrate (5
The X-axis direction wiring (41) and the Y-axis direction wiring (42) electrically connected to the pair of device electrodes of the surface conduction electron-emitting device (43) are formed on 1).

【００５６】外囲器（５８）は、フェースプレート（５
６）、支持枠（５７）及びリアプレート（５２）で構成
される。これらの部材を接着するにあたっては、例え
ば、各部材の接着部にガラスフリットを塗布し、各部材
を接合し、次いで炉中で焼成を行い接着する方法がとら
れる。リアプレートは主に電子源基板（５１）の強度を
補強する目的で設けられるため、電子源基板自体が十分
な強度を持つ場合は、リアプレートを用いないで、電子
源基板に直接に支持枠を設けて外囲器を構成してもよ
い。The envelope (58) includes a face plate (5
6), a support frame (57) and a rear plate (52). To bond these members, for example, a method of applying glass frit to the bonding portion of each member, bonding the members, and then firing in a furnace to bond them. Since the rear plate is provided mainly for the purpose of reinforcing the strength of the electron source substrate (51), when the electron source substrate itself has sufficient strength, the rear plate is not used and the support frame is directly attached to the electron source substrate. May be provided to configure the envelope.

【００５７】図５中の蛍光膜（５４）の平面図を図６に
示す。モノクロームの蛍光膜の場合は蛍光体のみからな
るが、カラーの蛍光膜の場合は黒色導電材（６１）と蛍
光体（６２）とで構成され、ブラックストライプ（図６
（ａ））、ブラックマトリクス（図６（ｂ））等の形態
をとる。黒色導電材を設ける目的は、カラー表示に必要
となる３原色蛍光体の各蛍光体間の塗り分け部を黒くし
て混色等を目立たなくすること、及び蛍光膜における外
光反射によるコントラストの低下を抑制することであ
る。黒色導電材の材料としては、黒鉛を主成分とする材
料が通常よく用いられるが、導電性があり、光の透過お
よび反射が少ない材料であればこれに限定されない。ガ
ラス基板（５３）に蛍光体を塗布する方法は、モノクロ
ームとカラーの区別によらず沈殿法や印刷法が用いられ
る。A plan view of the fluorescent film (54) in FIG. 5 is shown in FIG. In the case of a monochrome fluorescent film, it is composed of only a phosphor, but in the case of a color fluorescent film, it is composed of a black conductive material (61) and a phosphor (62), and a black stripe (see FIG. 6).
(A)), a black matrix (FIG. 6 (b)) and the like. The purpose of providing the black conductive material is to blacken the portions of the three primary color phosphors, which are necessary for color display, between the respective phosphors to make the color mixture inconspicuous, and to reduce the contrast due to external light reflection in the phosphor film. Is to suppress. As the material of the black conductive material, a material containing graphite as a main component is usually used, but the material is not limited to this as long as it is conductive and has little light transmission and reflection. As a method of applying the phosphor to the glass substrate (53), a precipitation method or a printing method is used regardless of whether it is monochrome or color.

【００５８】図５において蛍光膜（５４）の内面側に
は、通常、メタルバック（５５）が設けられる。メタル
バックの目的は、蛍光体の内面側への発光をフェースプ
レート（５６）側へ鏡面反射することにより輝度を向上
させること、電子ビーム加速電圧を印加するための電極
として用いること、外囲器内で発生した負イオンの衝突
によるダメージから蛍光体を保護すること等である。メ
タルバックは、蛍光膜の形成後、蛍光膜の内面側表面の
平滑化処理（通常、フィルミングと呼ばれる。）を行
い、その後、Ａｌ（アルミニウム）を真空蒸着等で堆積
することで作製できる。フェースプレートには、さらに
蛍光膜の導電性を高めるため、蛍光膜の外面側に透明電
極（不図示）を設けてもよい。In FIG. 5, a metal back (55) is usually provided on the inner surface side of the fluorescent film (54). The purpose of the metal back is to improve the brightness by specularly reflecting the light emitted to the inner surface side of the phosphor to the face plate (56) side, to be used as an electrode for applying an electron beam acceleration voltage, and the envelope. This is to protect the phosphor from damage due to collision of negative ions generated inside. The metal back can be manufactured by forming the fluorescent film, smoothing the inner surface of the fluorescent film (usually called filming), and then depositing Al (aluminum) by vacuum evaporation or the like. The face plate may be provided with a transparent electrode (not shown) on the outer surface side of the fluorescent film in order to further increase the conductivity of the fluorescent film.

【００５９】外囲器（５８）の封着を行う際、カラーの
蛍光体を用いた場合は、各色蛍光体と表面伝導型電子放
出素子とは位置的に対応させる必要があり、十分な位置
合わせを行う必要がある。When color phosphors are used for sealing the envelope (58), it is necessary to positionally associate the phosphors of each color with the surface conduction electron-emitting device, which is a sufficient position. It is necessary to make adjustments.

【００６０】以上のようにして形成された本発明の表示
パネルは、外囲器に設けられた排気管（不図示）を通じ
１０-7ｔｏｒｒ程度の真空度にされ封止が行われる。こ
のとき、外囲器の封止後の真空度を維持するためにゲッ
ター処理を行ってもよい。このゲッター処理は、封止を
行う直前または封止後に行われ、抵抗加熱または高周波
加熱等の加熱法により外囲器内の所定の位置（不図示）
に配置されたゲッターを加熱し、蒸着膜を形成する処理
である。ゲッターは、通常Ｂａ等が主成分であり、この
蒸着膜の吸着作用によって、例えば１０-5〜１０-7ｔｏ
ｒｒの真空度を維持することができる。The display panel of the present invention formed as described above is sealed at a vacuum degree of about 10 −7 torr through an exhaust pipe (not shown) provided in the envelope. At this time, a getter process may be performed in order to maintain the degree of vacuum after sealing the envelope. This getter treatment is performed immediately before or after sealing, and is performed at a predetermined position (not shown) in the envelope by a heating method such as resistance heating or high frequency heating.
This is a process of heating the getter arranged in the above to form a vapor deposition film. The getter usually has Ba or the like as a main component, and due to the adsorption action of this vapor deposition film, for example, 10 −5 to 10 −7 to
The vacuum degree of rr can be maintained.

【００６１】次に、マトリクス型配置の電子源基板を備
えた表示パネルを用いた、ＮＴＳＣ方式のテレビ信号に
基づいてテレビ表示を行うための駆動回路の概略構成を
図７のブロック図を用いて説明する。これは、本発明の
画像形成装置の実施態様の１つを表すものである。駆動
回路の構成は、表示パネル（７１）、走査回路（７
２）、制御回路（７３）、シフトレジスタ（７４）、ラ
インメモリ（７５）、同期信号分離回路（７６）、変調
信号発生器（７７）及び直流電源（Ｖｘ，Ｖａ）からな
る。Next, referring to the block diagram of FIG. 7, a schematic structure of a drive circuit for performing a television display based on an NTSC system television signal using a display panel provided with an electron source substrate of a matrix type arrangement will be described. explain. This represents one of the embodiments of the image forming apparatus of the present invention. The configuration of the drive circuit includes a display panel (71) and a scanning circuit (7
2), a control circuit (73), a shift register (74), a line memory (75), a synchronization signal separation circuit (76), a modulation signal generator (77), and a DC power supply (Vx, Va).

【００６２】表示パネル（７１）は、端子（Ｄox1、Ｄo
x2、・・・、Ｄoxm）、端子（Ｄoy1、Ｄoy2、・・・、
Ｄoyn）及び高圧端子（Ｈv）を介して、外部の電気回路
と接続している。このうち端子（Ｄox1、Ｄox2、・・
・、Ｄoxm）には、表示パネル（７１）内の電子源基板
にｍ行ｎ列の行列状にマトリクス配線された表面伝導型
電子放出素子群を１行（ｎ個の素子）ずつ順次駆動して
いくための走査信号が印加される。一方、端子（Ｄoy
1、Ｄoy2、・・・、Ｄoyn）には、前記走査信号により
選択された１行の表面伝導型電子放出素子中の各素子の
出力電子ビームを制御するための変調信号が印加され
る。また高圧端子（Ｈｖ）には、直流電源（Ｖａ）か
ら、例えば１０ｋＶの直流電圧が供給される。この直流
電圧は、表面伝導型電子放出素子から出力される電子ビ
ームへ、蛍光体を励起するのに十分なエネルギーを付与
するための加速電圧である。The display panel (71) has terminals (Dox1, Do).
x2, ..., Doxm), terminals (Doy1, Doy2, ...)
Doyn) and a high voltage terminal (Hv) are connected to an external electric circuit. Of these terminals (Dox1, Dox2, ...
, Doxm) sequentially drive one row (n elements) of surface conduction electron-emitting device groups, which are matrix-wired in a matrix of m rows and n columns on the electron source substrate in the display panel (71). A scanning signal for moving is applied. On the other hand, the terminal (Doy
, Doy2, ..., Doyn) is applied with a modulation signal for controlling the output electron beam of each element in the surface conduction electron-emitting devices of one row selected by the scanning signal. Further, the high voltage terminal (Hv) is supplied with a DC voltage of, for example, 10 kV from a DC power supply (Va). This DC voltage is an accelerating voltage for giving enough energy to excite the phosphor to the electron beam output from the surface conduction electron-emitting device.

【００６３】走査回路（７２）は、内部にｍ個のスイッ
チング素子（Ｓ1、Ｓ2、・・・、Ｓm）を備えており、
各スイッチング素子は、直流電圧源（Ｖｘ）の出力電圧
または０Ｖ（グランドレベル）のいずれか一方を選択
し、表示パネル（７１）の端子（Ｄox1、Ｄox2、・・
・、Ｄoxm）と電気的に接続する。スイッチング素子
（Ｓ1、Ｓ2、・・・、Ｓm）は、制御回路（７３）が出
力する制御信号Ｔｓｃａｎに基づいて動作するが、実際
には例えば、ＦＥＴのようなスイッチング素子を組み合
わせることにより構成することができる。なお直流電圧
（Ｖｘ）は、表面伝導型電子放出素子の特性（電子放出
しきい値電圧）に基づき、走査されていない素子に印加
される駆動電圧が電子放出しきい値電圧以下となるよう
な一定の電圧を出力するように設定されている。The scanning circuit (72) has m switching elements (S1, S2, ..., Sm) therein,
Each switching element selects either the output voltage of the DC voltage source (Vx) or 0V (ground level), and the terminals (Dox1, Dox2, ...) Of the display panel (71).
·, Doxm) electrically connected. The switching elements (S1, S2, ..., Sm) operate based on the control signal Tscan output from the control circuit (73), but are actually configured by combining switching elements such as FETs. be able to. The direct current voltage (Vx) is such that the drive voltage applied to the non-scanned device is equal to or lower than the electron emission threshold voltage based on the characteristics of the surface conduction electron-emitting device (electron emission threshold voltage). It is set to output a constant voltage.

【００６４】制御回路（７３）は、外部から入力される
画像信号に基づいて適切な表示が行われるように各部の
動作を整合させる働きをもつ。次に説明する同期信号分
離回路（７６）から送られる同期信号Ｔｓｙｎｃに基づ
いて各部に対してＴｓｃａｎ、Ｔｓｆｔ及びＴｍｒｙの
各制御信号を発生する。The control circuit (73) has a function of matching the operation of each part so that an appropriate display is performed based on the image signal input from the outside. The control signals Tscan, Tsft, and Tmry are generated for each unit based on the synchronization signal Tsync sent from the synchronization signal separation circuit (76) described below.

【００６５】同期信号分離回路（７６）は、外部から入
力されるＮＴＳＣ方式のテレビ信号から同期信号成分と
輝度信号成分とを分離するための回路であり、周波数分
離回路（フィルター回路）を用いて構成できる。同期信
号分離回路により分離された同期信号は垂直同期信号と
水平同期信号とからなるが、ここでは説明の便宜上ＤＡ
ＴＡ信号と表す。同信号はシフトレジスタ（７４）に入
力される。The sync signal separation circuit (76) is a circuit for separating the sync signal component and the luminance signal component from the NTSC system television signal input from the outside, and uses a frequency separation circuit (filter circuit). Can be configured. The sync signal separated by the sync signal separation circuit is composed of a vertical sync signal and a horizontal sync signal.
Represented as TA signal. This signal is input to the shift register (74).

【００６６】シフトレジスタ（７４）は、時系列的にシ
リアルに入力される上記ＤＡＴＡ信号を画像の１ライン
ごとにシリアル／パラレル変換するためのものであり、
前記制御回路（７３）からから送られる制御信号Ｔｓｆ
ｔに基づいて動作する。すなわち、制御信号Ｔｓｆｔは
シフトレジスタのシフトロックであると言い換えてもよ
い。シリアル／パラレル変換された画像１ライン分（電
子放出素子ｎ個分の駆動データに相当）のデータは、
（Ｉd1、Ｉd2、・・・、Ｉdn）のｎ個の並列信号として
シフトレジスタ（７４）から出力される。The shift register (74) is for serially / parallel converting the DATA signal serially input in time series for each line of the image.
Control signal Tsf sent from the control circuit (73)
It operates based on t. That is, it may be said that the control signal Tsft is the shift lock of the shift register. The data of one line of the serial / parallel converted image (corresponding to driving data for n electron-emitting devices) is
(Id1, Id2, ..., Idn) are output from the shift register (74) as n parallel signals.

【００６７】ラインメモリ（７５）は、画像１ライン分
のデータを必要時間の間だけ記憶するための記憶装置で
あり、制御回路（７３）から送られる制御信号Ｔｍｒｙ
にしたがって適宜、並列信号（Ｉd1、Ｉd2、・・・、Ｉ
dn）の内容を記憶する。記憶された内容は、並列信号
（Ｉd'1、Ｉd'2、・・・、Ｉd'n）として出力され、変
調信号発生器（７７）に入力される。The line memory (75) is a storage device for storing data for one line of the image for a required time, and the control signal Tmry sent from the control circuit (73).
According to the parallel signals (Id1, Id2, ..., I
dn) contents are stored. The stored contents are output as parallel signals (Id'1, Id'2, ..., Id'n) and input to the modulation signal generator (77).

【００６８】変調信号発生器（７７）は、上記の画像デ
ータの並列信号（Ｉd'1、Ｉd'2、・・・、Ｉd'n）の各
々に応じて表面伝導型電子放出素子の各々を適切に駆動
変調するための信号源であり、その出力信号は端子（Ｄ
oy1、Ｄoy2、・・・、Ｄoyn）を通じて表示パネル（７
１）内の表面伝導型電子放出素子に印加される。The modulation signal generator (77) outputs each of the surface conduction electron-emitting devices in accordance with each of the parallel signals (Id'1, Id'2, ..., Id'n) of the image data. It is a signal source for proper drive modulation, and its output signal is a terminal (D
Display panel (7) through oy1, Doy2, ..., Doyn
It is applied to the surface conduction electron-emitting device in 1).

【００６９】ここで本発明の表面伝導型電子放出素子
は、放出電流（Ｉｅ）に対して以下の基本特性を有して
いる。すなわち、電子放出には明確なしきい値電圧（Ｖ
ｔｈ）があり、このしきい値電圧（Ｖｔｈ）以上の電圧
が印加されたときだけ電子の放出が生じる。また、しき
い値（Ｖｔｈ）以上の電圧の印加では、表面伝導型電子
放出素子への印加電圧の変化に応じて放出電流（Ｉｅ）
も変化していく。なお、しきい値電圧（Ｖｔｈ）の値お
よび放出電流（Ｉｅ）の変化の度合いは、表面伝導型電
子放出素子の材料・構成・製造方法によって異なる場合
もある。以上の基本特性をさらに説明すると、表面伝導
型電子放出素子にパルス状の電圧（以下「電圧パルス」
と表す。）を印加する場合、しきい値（Ｖｔｈ）未満の
電圧を印加しても電子放出は生じないが、しきい値（Ｖ
ｔｈ）以上の電圧を印加すると電子ビームが出力され
る。その際、第１には、電圧パルスの波高値（Ｖｍ）を
変化させることにより出力電子ビームの強度を制御する
ことができる。第２には、電圧パルスの幅（Ｐｗ）を変
化させることにより出力される電子ビームの電荷の総量
を制御することができる。Here, the surface conduction electron-emitting device of the present invention has the following basic characteristics with respect to the emission current (Ie). That is, a clear threshold voltage (V
th), and electron emission occurs only when a voltage equal to or higher than this threshold voltage (Vth) is applied. Further, when a voltage equal to or higher than the threshold value (Vth) is applied, the emission current (Ie) changes according to the change in the applied voltage to the surface conduction electron-emitting device.
Will also change. The value of the threshold voltage (Vth) and the degree of change in the emission current (Ie) may differ depending on the material, structure, and manufacturing method of the surface conduction electron-emitting device. To further explain the above basic characteristics, a pulsed voltage (hereinafter referred to as “voltage pulse”) is applied to the surface conduction electron-emitting device.
It expresses. ) Is applied, no electron emission occurs even if a voltage lower than the threshold value (Vth) is applied, but
When a voltage above th) is applied, an electron beam is output. At that time, firstly, the intensity of the output electron beam can be controlled by changing the peak value (Vm) of the voltage pulse. Second, it is possible to control the total amount of charges of the electron beam output by changing the width (Pw) of the voltage pulse.

【００７０】入力信号に応じて表面伝導型電子放出素子
を駆動変調する方式としては、電圧変調方式、パルス変
調方式等が用いられている。電圧変調方式を実施する場
合は、変調信号発生器（７７）として、一定の幅（Ｐ
ｗ）の電圧パルスを発生するが入力されるデータに応じ
て適宜電圧パルスの波高値（Ｖｍ）の変調を行う電圧変
調方式の回路を有するものが用いられる。またパルス変
調方式を実施する場合は、変調信号発生器（７７）とし
て、一定の波高値（Ｖｍ）の電圧パルスを発生するが入
力されるデータに応じて適宜電圧パルスの幅（Ｐｗ）の
変調を行うパルス変調方式の回路を有するものが用いら
れる。As a method for driving and modulating the surface conduction electron-emitting device according to an input signal, a voltage modulation method, a pulse modulation method or the like is used. When implementing the voltage modulation method, the modulation signal generator (77) has a constant width (P
A device having a voltage modulation circuit for generating the voltage pulse of w) but appropriately modulating the crest value (Vm) of the voltage pulse according to the input data is used. In the case of implementing the pulse modulation method, the modulation signal generator (77) generates a voltage pulse having a constant peak value (Vm), but modulates the width (Pw) of the voltage pulse as appropriate according to the input data. A device having a pulse-modulation type circuit for performing is used.

【００７１】本発明の画像形成装置は、画像信号のシリ
アル／パラレル変換およびデータの記憶が所定の速度で
行われていれば、シフトレジスタやラインメモリはデジ
タル信号式でもアナログ信号式でもどちらでも差し支え
ない。In the image forming apparatus of the present invention, the shift register and the line memory may be either digital signal type or analog signal type as long as the serial / parallel conversion of the image signal and the data storage are performed at a predetermined speed. Absent.

【００７２】デジタル信号を用いる場合は、同期信号分
離回路（７６）の出力信号ＤＡＴＡをデジタル信号化す
る必要があるが、これは同期信号分離回路の出力部にＡ
／Ｄ変換器を備えれば可能である。電圧変調方式におい
ては、変調信号発生器（７７）に、例えばＤ／Ａ変換回
路を用い、必要に応じて増幅回路等をつけ加えればよ
い。またパルス変調方式においては、変調信号発生器
は、例えば、高速の発信器、その発信器の出力する波数
を計算する計数器（カウンタ）及びその計数器の出力値
とラインメモリの出力値とを比較する比較器（コンパレ
ータ）を組み合わせた回路を用いて構成できる。必要に
応じて、比較器の出力するパルス幅Ｐｗが変調された変
調信号を表面伝導型電子放出素子の駆動電圧にまで増幅
する増幅器をつけ加えてもよい。When a digital signal is used, it is necessary to convert the output signal DATA of the sync signal separation circuit (76) into a digital signal.
It is possible if a / D converter is provided. In the voltage modulation method, for example, a D / A conversion circuit may be used in the modulation signal generator (77), and an amplification circuit or the like may be added as necessary. Further, in the pulse modulation method, the modulation signal generator, for example, a high-speed oscillator, a counter (counter) for calculating the number of waves output by the oscillator, and the output value of the counter and the output value of the line memory. It can be configured using a circuit in which comparators for comparison are combined. If necessary, an amplifier that amplifies the modulation signal output from the comparator, in which the pulse width Pw is modulated, to the drive voltage of the surface conduction electron-emitting device may be added.

【００７３】アナログ信号を用いる場合は、電圧変調方
式においては、変調信号発生器（７７）に、例えばオペ
アンプ等を用いた増幅回路を用いればよく、必要に応じ
てレベルシフト回路等をつけ加えてもよい。またパルス
変調方式においては、例えば電圧制御型発信回路（ＶＣ
Ｏ）を用いればよく、必要に応じて表面伝導型電子放出
素子の駆動電圧まで信号を増幅する増幅器をつけ加えて
もよい。When an analog signal is used, in the voltage modulation method, an amplifier circuit using, for example, an operational amplifier may be used in the modulation signal generator (77), and a level shift circuit or the like may be added if necessary. Good. In the pulse modulation method, for example, a voltage control type oscillator circuit (VC
O) may be used, and an amplifier for amplifying a signal up to the driving voltage of the surface conduction electron-emitting device may be added if necessary.

【００７４】以上に説明した画像形成装置の構成は、表
示等に用いられる好適な画像形成装置に必要な概略構成
であり、例えば各部材の材料等、詳細な部分は上述の内
容に限られるものではなく、画像形成装置の用途に応じ
て適宜選択する。また、入力信号例としてＮＴＳＣ方式
を挙げたが、この方式に限るものではなく、ＰＡＬ方
式、ＳＥＣＡＭ方式などの諸方式でもよい。これらの方
式よりも多数の走査線からなるＴＶ信号、例えばＭＵＳ
Ｅ方式をはじめとする高品位ＴＶ方式であってもよい。The configuration of the image forming apparatus described above is a schematic configuration required for a suitable image forming apparatus used for display and the like, and the detailed parts such as the material of each member are limited to the above contents. Instead, it is appropriately selected according to the application of the image forming apparatus. Also, although the NTSC system has been given as an example of the input signal, it is not limited to this system and various systems such as the PAL system and the SECAM system may be used. TV signals composed of a larger number of scanning lines than these methods, eg MUS
It may be a high-definition TV system such as the E system.

【００７５】このようにして完成した画像形成装置によ
る画像の表示は、表示パネルの端子（Ｄox1、Ｄox2、・
・・、Ｄoxm）及び端子（Ｄoy1、Ｄoy2、・・・、Ｄoy
m）を通じて各表面伝導型電子放出素子へ電圧を印加し
て電子を放出させ、このとき高圧端子（Ｈｖ）を通じて
メタルバック（５５）あるいは透明電極（不図示）に高
電圧を印加し、上記の放出された電子を加速して蛍光膜
（５４）に衝突させ、蛍光体を励起・発光させることに
よって行われる。The image display by the image forming apparatus thus completed is performed by displaying terminals (Dox1, Dox2, ...
.., Doxm) and terminals (Doy1, Doy2, ..., Doy)
m), a voltage is applied to each surface conduction electron-emitting device to emit electrons, and at this time, a high voltage is applied to the metal back (55) or the transparent electrode (not shown) through the high voltage terminal (Hv), It is performed by accelerating the emitted electrons to collide with the fluorescent film (54) to excite and emit light from the fluorescent substance.

【００７６】次に、はしご型配置の電子源基板、及びこ
の電子源基板を備えた表示パネル・画像形成装置につい
て図８及び図９を用いて説明する。Next, a ladder-type electron source substrate and a display panel / image forming apparatus equipped with this electron source substrate will be described with reference to FIGS. 8 and 9.

【００７７】はしご型配置の電子源基板の構成は、図８
に示すように基板（１）、表面伝導型電子放出素子（４
３）、表面伝導型電子放出素子に接続する共通配線（８
１、８２）からなる。表面伝導型電子放出素子（４３）
は、基板上にＸ軸方向に並列に複数個配列される（以下
「素子行」と表す。）。この素子行を基板上に平行に複
数行配置し、これらの素子行の間にそれぞれ共通配線
（８１、８２）を設けてはしご型配置の電子源基板を形
成する。このとき素子行の間の共通配線（８１、８２）
は、図８の（ａ）又は（ｂ）のように設けられる。この
ような電子源基板の各素子行の共通配線間に適宜駆動電
圧を印加することで、各素子行を独立に駆動することが
できる。すなわち、電子ビームを放出させる素子行に
は、しきい値（Ｖｔｈ）以上の電圧を印加し、電子ビー
ムを放出させない素子行には、しきい値（Ｖｔｈ）未満
の電圧を印加すればよい。The construction of the ladder-type electron source substrate is shown in FIG.
Substrate (1), surface conduction electron-emitting device (4
3), common wiring connected to the surface conduction electron-emitting device (8
1, 82). Surface conduction electron-emitting device (43)
Are arranged in parallel in the X-axis direction on the substrate (hereinafter referred to as “element row”). A plurality of these element rows are arranged in parallel on the substrate, and common wirings (81, 82) are provided between these element rows to form a ladder-type electron source substrate. At this time, common wiring (81, 82) between the element rows
Is provided as shown in FIG. 8 (a) or (b). By appropriately applying a drive voltage between the common wirings of each element row of the electron source substrate, each element row can be independently driven. That is, a voltage higher than the threshold value (Vth) may be applied to the element row that emits the electron beam, and a voltage lower than the threshold value (Vth) may be applied to the element row that does not emit the electron beam.

【００７８】図９は、はしご型配置の電子源基板を備え
た本発明の表示パネルの基本構成図である。この表示パ
ネルと前記のマトリクス型配置の電子源基板を備えた表
示パネル（図５）との違いは、フェースプレート（５
６）と電子源基板（９１）との間にグリッド電極（９
２）を備えていることである。グリッド電極（９２）に
は、電子が通過するための開口（９３）が多数設けられ
ており、また外囲器外端子（Ｇ1、Ｇ2、・・・、Ｇｎ）
へ接続されている。グリッド電極（９２）は、表面伝導
型電子放出素子（４３）から放出された電子ビームを変
調することができるもので、はしご型配置の素子行と直
行してストライプ状に設けられる。電子を通過させるた
めの開口（９３）は、各素子に位置的に対応して設けら
れており、その形状は円形である。グリッド電極の形状
や設置位置は必ずしも図９のようなものでなくともよ
い。開口（９３）は、例えばメッシュ状に多数の通過口
を設けることもあり、またグリッド電極は表面伝導型電
子放出素子の周囲や近傍に適当に設けてもよい。一方、
電子源基板（５１）は、外囲器外端子（Ｄox1、Ｄox2、
・・・、Ｄoxm）へ接続される。この外囲器外端子（Ｄo
x1、Ｄox2、・・・、Ｄoxm）、及びグリッド電極（９
２）に接続している外囲器外端子（Ｇ1、Ｇ2、・・・、
Ｇｎ）は、不図示の制御回路と電気的に接続され、画像
形成装置を形成する。FIG. 9 is a basic structural diagram of a display panel of the present invention provided with a ladder-type electron source substrate. The difference between this display panel and the display panel (FIG. 5) provided with the electron source substrate of the matrix type arrangement is that the face plate (5
6) and the electron source substrate (91) between the grid electrode (9
2) is provided. The grid electrode (92) is provided with a large number of openings (93) through which electrons pass, and the outer terminals of the envelope (G1, G2, ..., Gn).
Connected to The grid electrode (92) is capable of modulating the electron beam emitted from the surface conduction electron-emitting device (43), and is provided in stripes perpendicular to the ladder-shaped element rows. The opening (93) for passing electrons is provided corresponding to each element in position, and its shape is circular. The shape and installation position of the grid electrode do not necessarily have to be as shown in FIG. The opening (93) may be provided with a large number of passage openings, for example, in a mesh shape, and the grid electrode may be appropriately provided around or near the surface conduction electron-emitting device. on the other hand,
The electron source substrate (51) is provided with external terminals (Dox1, Dox2,
..., Doxm). This enclosure external terminal (Do
x1, Dox2, ..., Doxm) and grid electrodes (9
2) External terminals connected to the enclosure (G1, G2, ...,
Gn) is electrically connected to a control circuit (not shown) to form an image forming apparatus.

【００７９】はしご型配置の電子源基板を備えた画像形
成装置では、電子源基板の素子行を１列ずつ順次駆動
（走査）していくのと同期させて、グリッド電極列に画
像１ライン分の変調信号を同時に印加することにより、
各電子ビームの蛍光体への照射を制御し、画像を１ライ
ンずつ表示することができる。In the image forming apparatus provided with the ladder-shaped electron source substrate, one line of image is displayed on the grid electrode column in synchronization with sequentially driving (scanning) the element rows of the electron source substrate one column at a time. By applying the modulation signal of
The irradiation of each electron beam to the phosphor can be controlled to display an image line by line.

【００８０】以上、本発明の表面伝導型電子放出素子お
よび同電子放出素子を備えた電子源基板・表示パネル・
画像形成装置によれば、テレビジョン放送の表示装置の
みならず、テレビ会議システム、コンピューター等の表
示装置に適した画像形成装置を提供することができる。
さらに、感光性ドラム等で構成された光プリンターとし
ての画像形成装置にも適用することができる。As described above, the surface conduction electron-emitting device of the present invention and the electron source substrate, the display panel and the electron-emitting device equipped with the same.
According to the image forming apparatus, it is possible to provide an image forming apparatus suitable for not only a display device for television broadcasting but also a display device such as a video conference system and a computer.
Further, the present invention can be applied to an image forming apparatus as an optical printer including a photosensitive drum or the like.

【００８１】[0081]

【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。EXAMPLES The present invention will be further described below with reference to examples, but the present invention is not limited thereto.

【００８２】実施例１ 本発明の表面伝導型電子放出素子、この素子がマトリク
ス型に配置された電子源基板、及びこの電子源基板を備
えた画像形成装置を作製した。Example 1 A surface conduction electron-emitting device of the present invention, an electron source substrate in which this device was arranged in a matrix type, and an image forming apparatus equipped with this electron source substrate were produced.

【００８３】本実施例に係る表面伝導型電子放出素子を
図１０に示す。図１０は、図２０におけるＣ−Ｃ線及び
Ｄ−Ｄ線の断面図である。１は基板、２ａ、２ｂは素子
電極、３は導電性薄膜、４は電子放出部、５は層間絶縁
層、６ａは段差、４１はＸ軸方向配線、４２はＹ軸方向
配線、７は素子電極（２ｂ）とＸ軸方向配線（４１）と
を電気的に接続するためのコンタクトホールである。The surface conduction electron-emitting device according to this example is shown in FIG. FIG. 10 is a cross-sectional view taken along the line CC and the line DD in FIG. Reference numeral 1 is a substrate, 2a and 2b are element electrodes, 3 is a conductive thin film, 4 is an electron emitting portion, 5 is an interlayer insulating layer, 6a is a step, 41 is an X-axis direction wiring, 42 is a Y-axis direction wiring, and 7 is an element. It is a contact hole for electrically connecting the electrode (2b) and the X-axis direction wiring (41).

【００８４】次に、本実施例の製造方法を図１１及び図
１２を用いて工程順に説明する。Next, the manufacturing method of this embodiment will be described in the order of steps with reference to FIGS.

【００８５】工程（ａ）：よく洗浄した青板ガラス上に
シリコン酸化膜（厚さ０．５μｍ）をスパッタ法で被膜
した基板（１）上に、真空蒸着によって、厚さ５０Åの
Ｃｒ層および厚さ６０００ÅのＡｕ層を順次積層した
（Ａｕ／Ｃｒ堆積膜の形成）。次に、フォトレジスト
（ヘキスト社製ＡＺ１３７０）をスピンナーにより回転
塗布してベークを行い、次いでフォトマスク像を露光・
現像してＸ軸方向配線（４１）のレジストパターンを形
成し、Ａｕ／Ｃｒ堆積膜をウェットエッチングして所定
の形状のＸ軸方向配線（４１）を形成した（図１１
（ａ））。Step (a): A well-cleaned soda lime glass was coated with a silicon oxide film (thickness: 0.5 μm) by a sputtering method on a substrate (1) by vacuum vapor deposition to form a Cr layer having a thickness of 50 Å and a thickness of 50 Å. 6000 Å Au layers were sequentially laminated (formation of Au / Cr deposited film). Next, a photoresist (AZ1370 manufactured by Hoechst Co., Ltd.) is spin-coated by a spinner and baked, and then a photomask image is exposed.
The resist pattern of the X-axis direction wiring (41) is formed by development, and the Au / Cr deposited film is wet-etched to form the X-axis direction wiring (41) having a predetermined shape (FIG. 11).
(A)).

【００８６】工程（ｂ）：厚さ１μｍのシリコン酸化膜
からなる層間絶縁層（５）を、スパッタ法により成膜し
た。次いで、段差（６ａ）を形成するためのフォトレジ
ストパターンを形成し、ドライエッチングにより高さ１
０００Åの段差（６ａ）を形成した。このとき、基板を
傾斜させ、基板上面に対して斜め方向からエッチングを
行い、段差側面が素子電極間の基板上面に対して９０度
未満に傾斜した段差（６ａ）を形成した（図１１
（ｂ））。なおドライエッチングは、ＣＦ4とＨ2ガスを
用いたＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）によって行った。Step (b): An interlayer insulating layer (5) made of a silicon oxide film having a thickness of 1 μm was formed by a sputtering method. Next, a photoresist pattern for forming the step (6a) is formed, and the height is reduced to 1 by dry etching.
A step (6a) of 000Å was formed. At this time, the substrate was tilted and etching was performed obliquely with respect to the upper surface of the substrate to form a step (6a) in which the step side surface was tilted less than 90 degrees with respect to the upper surface of the substrate between the device electrodes (FIG.
(B)). The dry etching is performed by RIE method (Reactive Ion Etch) using CF 4 and H 2 gas.
ing).

【００８７】工程（ｃ）：コンタクトホール（７）を形
成するためのフォトレジストパターンを形成し、これを
マスクとして層間絶縁層（５）をドライエッチングして
コンタクトホール（７）を形成した（図１１（ｃ））。
ドライエッチングは、ＣＦ4とＨ2ガスを用いたＲＩＥ法
によって行った。Step (c): A photoresist pattern for forming the contact hole (7) is formed, and the interlayer insulating layer (5) is dry-etched using this as a mask to form the contact hole (7) (FIG. 11 (c)).
The dry etching was performed by the RIE method using CF 4 and H 2 gas.

【００８８】工程（ｄ）：長さＬの間隔を有する一対の
素子電極（２ａ、２ｂ）を形成するためのフォトレジス
トパターン（日立化成社製ＲＤ−２０００Ｎ−４１）を
形成し、真空蒸着法によって、厚さ５０ÅのＴｉ層およ
び厚さ１０００ÅのＮｉ層を順次積層した（Ｎｉ／Ｔｉ
堆積膜の形成）。前記フォトレジストパターンを有機溶
剤で溶解し、Ｎｉ／Ｔｉ堆積膜をリフトオフして素子電
極（２ａ、２ｂ）を形成した。素子電極間の長さ（Ｌ）
を３μｍとし、素子電極の幅（Ｗ）を３００μｍに設定
した（図１１（ｄ））。Step (d): A photoresist pattern (RD-2000N-41 manufactured by Hitachi Chemical Co., Ltd.) for forming a pair of device electrodes (2a, 2b) having a length L is formed, and vacuum deposition is performed. A Ti layer having a thickness of 50 Å and a Ni layer having a thickness of 1000 Å were sequentially laminated by (Ni / Ti
Formation of deposited film). The photoresist pattern was dissolved in an organic solvent and the Ni / Ti deposition film was lifted off to form device electrodes (2a, 2b). Length between element electrodes (L)
Was set to 3 μm, and the width (W) of the device electrode was set to 300 μm (FIG. 11D).

【００８９】工程（ｅ）：素子電極（２ａ、２ｂ）上に
Ｙ軸方向配線（４２）を形成するためのフォトレジスト
パターンを形成した後、厚さ５０ÅのＴｉ層および厚さ
５０００ÅのＡｕ層を順次、真空蒸着により積層した
（Ａｕ／Ｔｉ堆積膜の形成）。次いで、リフトオフによ
り不要な部分を除去して所定の形状のＹ軸方向配線（４
２）を形成した（図１１（ｅ））。Step (e): After forming a photoresist pattern for forming the Y-axis direction wiring (42) on the device electrodes (2a, 2b), a Ti layer having a thickness of 50Å and an Au layer having a thickness of 5000Å are formed. Were sequentially laminated by vacuum vapor deposition (formation of Au / Ti deposition film). Then, unnecessary portions are removed by lift-off to remove Y-axis direction wiring (4
2) was formed (FIG. 11 (e)).

【００９０】工程（ｆ）：スパッタ法によって基板表面
にＰｄを成膜した。スパッタは、段差（６ａ）の下部に
Ｐｄが堆積されにくくなるように基板の傾斜角度を調整
して行った。次に、３００℃で１０分間の焼成処理を行
い、主元素がＰｄである微粒子膜（導電性薄膜（３
ｒ））を形成した（図１２（ｆ））。この導電性薄膜
（３ｒ）の厚さは約１００Å、そのシート抵抗値は５×
１０4オーム／□であった。Step (f): Pd was deposited on the surface of the substrate by the sputtering method. The sputtering was performed by adjusting the tilt angle of the substrate so that Pd was less likely to be deposited under the step (6a). Next, a baking treatment is performed at 300 ° C. for 10 minutes, and a fine particle film (conductive thin film (3
r)) was formed (FIG. 12 (f)). The thickness of this conductive thin film (3r) is about 100Å and its sheet resistance is 5 ×.
It was 10 4 ohms / □.

【００９１】工程（ｇ）：導電性薄膜（３）を形成する
ためのパターンを、フォトレジスト（東京応化社製ＯＭ
Ｒ８３２０ｃｐ）で形成し、次いでドライエッチングを
行い、所定の形状の導電性薄膜（３）を形成した。この
ドライエッチングは、通常の平行平板陰極結合型で、真
空排気系にターボ分子ポンプとロータリーポンプを用い
た装置を用いて、Ａｒ流量を２０ｓｃｃｍ、ガス圧力を
４．５Ｐａ、ＲＦ（１３．５６ＭＨｚ）Ｐｏｗｅｒを１
５０Ｗに設定して３分間行った。ドライエッチング終了
後、フォトレジストはＵＶ／Ｏ3アッシャーにより１５
０℃で３０分間処理して除去した（図１２（ｇ））。導
電性薄膜の幅（図１のＷｂ）は１９０μｍとした。Step (g): A pattern for forming the conductive thin film (3) is formed by using a photoresist (OM, manufactured by Tokyo Ohka Co., Ltd.).
R8320 cp) and then dry etching was performed to form a conductive thin film (3) having a predetermined shape. This dry etching is an ordinary parallel plate cathode coupling type, using an apparatus using a turbo molecular pump and a rotary pump for a vacuum exhaust system, Ar flow rate 20 sccm, gas pressure 4.5 Pa, RF (13.56 MHz) Power 1
The setting was made to 50 W and it was performed for 3 minutes. After the dry etching is finished, the photoresist is removed by UV / O 3 asher 15
It was removed by treatment at 0 ° C. for 30 minutes (FIG. 12 (g)). The width of the conductive thin film (Wb in FIG. 1) was 190 μm.

【００９２】以上のようにして、本実施例の表面伝導型
電子放出素子、及びこの素子をマトリクス型に配置した
電子源基板（図１９）を作製した。As described above, the surface conduction electron-emitting device of this example and the electron source substrate (FIG. 19) in which the devices were arranged in a matrix type were manufactured.

【００９３】次に、上記の電子源基板を用いて、図５に
示す表示パネルを作製した。Next, a display panel shown in FIG. 5 was produced using the above electron source substrate.

【００９４】まず、各部材にフリットガラスを塗布した
後、窒素雰囲気中で１０分間以上、４００〜５００℃で
焼成を行って封着し、表示パネルの外囲器（５８）を形
成した。メタルバック（５５）と電子源基板（５１）と
の距離を４ｍｍとした。First, after frit glass was applied to each member, baking was performed at 400 to 500 ° C. for 10 minutes or more in a nitrogen atmosphere and sealing was performed to form an envelope (58) for a display panel. The distance between the metal back (55) and the electron source substrate (51) was 4 mm.

【００９５】次に、真空ポンプで排気し、約１×１０-5
torrの真空雰囲気下でメタルバック（５５）の電圧を１
ｋＶとして活性化処理を行った。Ｉｅが飽和したところ
で、電子放出特性を測定したところ、素子電圧１４Ｖ時
の素子電流Ｉｆは２．２ｍＡ、放出電流Ｉｅは１．１μ
Ａであり、これらＩｆ、Ｉｅともに各素子間のバラツキ
は±５〜６％であった。Then, the vacuum pump was used to evacuate the air, and about 1 × 10 -5
Set the voltage of the metal back (55) to 1 in a torr vacuum atmosphere.
The activation treatment was performed at kV. When the electron emission characteristics were measured when Ie was saturated, the device current If was 14 V, the device current If was 2.2 mA, and the emission current Ie was 1.1 μ.
A, and the variation between each element of these If and Ie was ± 5 to 6%.

【００９６】上記の活性化処理後、排気管（不図示）を
通じてさらに排気を行い、１×１０ -7torr程度の真空度
とし、次いで排気管をガスバーナーで熱して溶着し、外
囲器（５８）の封止を行った。After the activation process described above, an exhaust pipe (not shown) is connected.
Further exhaust through 1 × 10 -7Vacuum degree of torr
Then, heat the exhaust pipe with a gas burner and weld it
The enclosure (58) was sealed.

【００９７】最後に、封止後の真空度を維持するために
ゲッター処理を行った。このゲッター処理は、封止を行
う直前に、高周波加熱によって、表示パネル内の所定の
位置に配置したゲッターを加熱して蒸着膜を形成した。
なお、ゲッターはＢａを主成分とするものを用いた。Finally, a getter process was performed to maintain the degree of vacuum after sealing. In this getter treatment, the getter arranged at a predetermined position in the display panel was heated by high frequency heating to form a vapor deposition film immediately before sealing.
A getter having Ba as a main component was used.

【００９８】以上のようにして作製した表示パネルを、
図７に示す駆動回路に組み込んで画像形成装置を完成し
た。この画像形成装置で画像を表示させたところ、輝度
ムラや無発光点等の画像不良は見られず、良好な画像が
表示された。The display panel manufactured as described above is
The image forming apparatus was completed by incorporating it into the drive circuit shown in FIG. When an image was displayed by this image forming apparatus, no image defects such as uneven brightness and no light emission point were observed, and a good image was displayed.

【００９９】なお、本発明の表面伝導型電子放出素子及
びこれを備えた電子源基板は、上記の画像形成装置への
適用以外に、感光性ドラムと発光ダイオード等で構成さ
れた光プリンターの発光ダイオード等の発光源の代替と
して用いることもできた。The surface conduction electron-emitting device of the present invention and the electron source substrate provided with the same can be used for light emission of an optical printer including a photosensitive drum and a light emitting diode in addition to the application to the image forming apparatus described above. It could also be used as a substitute for a light emitting source such as a diode.

【０１００】実施例２ 本発明の表面伝導型電子放出素子、この素子がマトリク
ス型に配置された電子源基板、及びこの電子源基板を備
えた画像形成装置を作製した。Example 2 A surface conduction electron-emitting device of the present invention, an electron source substrate in which the devices were arranged in a matrix type, and an image forming apparatus equipped with this electron source substrate were produced.

【０１０１】本実施例に係る表面伝導型電子放出素子を
図１３に示す。図１３は、図２０におけるＣ−Ｃ線及び
Ｄ−Ｄ線の断面図である。１は基板、２ａ、２ｂは素子
電極、３は導電性薄膜、４は電子放出部、５は層間絶縁
層、６ｂは段差、４１はＸ軸方向配線、４２はＹ軸方向
配線、７は素子電極（２ｂ）とＸ軸方向配線（４１）と
を電気的に接続するためのコンタクトホールである。The surface conduction electron-emitting device according to this example is shown in FIG. FIG. 13 is a cross-sectional view taken along the line CC and the line DD in FIG. 1 is a substrate, 2a and 2b are element electrodes, 3 is a conductive thin film, 4 is an electron emitting portion, 5 is an interlayer insulating layer, 6b is a step, 41 is an X-axis direction wiring, 42 is a Y-axis direction wiring, and 7 is an element It is a contact hole for electrically connecting the electrode (2b) and the X-axis direction wiring (41).

【０１０２】次に、本実施例の製造方法を図１４及び図
１５を用いて工程順に説明する。Next, the manufacturing method of this embodiment will be described in the order of steps with reference to FIGS.

【０１０３】工程（ａ）：よく洗浄した青板ガラス上に
シリコン酸化膜（厚さ０．５μｍ）をスパッタ法で被膜
した基板（１）上に、真空蒸着によって、厚さ５０Åの
Ｃｒ層および厚さ６０００ÅのＡｕ層を順次積層した
（Ａｕ／Ｃｒ堆積膜の形成）。次に、フォトレジスト
（ヘキスト社製ＡＺ１３７０）をスピンナーにより回転
塗布してベークを行い、次いでフォトマスク像を露光・
現像してＸ軸方向配線（４１）のレジストパターンを形
成し、Ａｕ／Ｃｒ堆積膜をウェットエッチングして所定
の形状のＸ軸方向配線（４１）を形成した（図１４
（ａ）参照）。Step (a): A substrate (1) having a silicon oxide film (thickness 0.5 μm) coated on a well-cleaned soda-lime glass by a sputtering method was vacuum-deposited to form a Cr layer having a thickness of 50 Å and a thickness of 50 Å. 6000 Å Au layers were sequentially laminated (formation of Au / Cr deposited film). Next, a photoresist (AZ1370 manufactured by Hoechst Co., Ltd.) is spin-coated by a spinner and baked, and then a photomask image is exposed.
The resist pattern of the X-axis direction wiring (41) is formed by development, and the Au / Cr deposited film is wet-etched to form the X-axis direction wiring (41) having a predetermined shape (FIG. 14).
(A)).

【０１０４】工程（ｂ）：厚さ１μｍのシリコン酸化膜
からなる層間絶縁層（５）を、スパッタ法により成膜し
た（図１４（ｂ）参照）。Step (b): An interlayer insulating layer (5) made of a silicon oxide film having a thickness of 1 μm was formed by a sputtering method (see FIG. 14B).

【０１０５】工程（ｃ）：コンタクトホール（７）を形
成するためのフォトレジストパターンを形成し、これを
マスクとして層間絶縁層（５）をドライエッチングして
コンタクトホール（７）を形成した（図１４（ｃ）参
照）。ドライエッチングは、ＣＦ4とＨ2ガスを用いたＲ
ＩＥ法によって行った。Step (c): A photoresist pattern for forming the contact hole (7) is formed, and the interlayer insulating layer (5) is dry-etched using this as a mask to form the contact hole (7) (FIG. 14 (c)). Dry etching is performed with R using CF 4 and H 2 gas.
It was performed by the IE method.

【０１０６】工程（ｄ）：長さＬの間隔を有する一対の
素子電極（２ａ、２ｂ）を形成するためのフォトレジス
トパターン（日立化成社製ＲＤ−２０００Ｎ−４１）を
形成し、真空蒸着法によって、厚さ５０ÅのＴｉ層およ
び厚さ１０００ÅのＮｉ層を順次積層した（Ｎｉ／Ｔｉ
堆積膜の形成）。前記フォトレジストパターンを有機溶
剤で溶解し、Ｎｉ／Ｔｉ堆積膜をリフトオフして素子電
極（２ａ、２ｂ）を形成した（図１４（ｄ）参照）。素
子電極間の長さ（Ｌ）を３μｍとし、素子電極の幅
（Ｗ）を３００μｍに設定した。Step (d): A photoresist pattern (RD-2000N-41 manufactured by Hitachi Chemical Co., Ltd.) for forming a pair of device electrodes (2a, 2b) having a length L is formed, and vacuum deposition is performed. A Ti layer with a thickness of 50 Å and a Ni layer with a thickness of 1000 Å were sequentially laminated by
Formation of deposited film). The photoresist pattern was dissolved in an organic solvent and the Ni / Ti deposited film was lifted off to form device electrodes (2a, 2b) (see FIG. 14 (d)). The length (L) between the device electrodes was set to 3 μm, and the width (W) of the device electrodes was set to 300 μm.

【０１０７】工程（ｅ）：形成した素子電極（２ａ、２
ｂ）をマスクとして、ドライエッチングにより高さ１０
００Åの段差（６ｂ）を形成した。このとき、基板を傾
斜させ、基板上面に対して斜め方向からエッチングを行
い、段差側面が素子電極間の基板上面に対して９０度未
満に傾斜した段差（６ｂ）を形成した（図１４（ｅ）参
照）。ドライエッチングは、ＣＦ4とＨ2ガスを用いたＲ
ＩＥ法によって行った。Step (e): The formed device electrodes (2a, 2)
Height 10 by dry etching using b) as a mask
A step (6b) of 00Å was formed. At this time, the substrate was tilted and etching was performed obliquely with respect to the upper surface of the substrate to form a step (6b) in which the step side surface was tilted less than 90 degrees with respect to the upper surface of the substrate between the device electrodes (FIG. 14 (e)). )reference). Dry etching is performed with R using CF 4 and H 2 gas.
It was performed by the IE method.

【０１０８】工程（ｆ）：素子電極（２ａ、２ｂ）上に
Ｙ軸方向配線（４２）を形成するためのフォトレジスト
パターンを形成した後、厚さ５０ÅのＴｉ層および厚さ
５０００ÅのＡｕ層を順次、真空蒸着により積層した
（Ａｕ／Ｔｉ堆積膜の形成）。次いで、リフトオフによ
り不要な部分を除去して所定の形状のＹ軸方向配線（４
２）を形成した（図１５（ｆ）参照）。Step (f): After forming a photoresist pattern for forming the Y-axis direction wiring (42) on the device electrodes (2a, 2b), a Ti layer having a thickness of 50Å and an Au layer having a thickness of 5000Å are formed. Were sequentially laminated by vacuum vapor deposition (formation of Au / Ti deposition film). Then, unnecessary portions are removed by lift-off to remove Y-axis direction wiring (4
2) was formed (see FIG. 15 (f)).

【０１０９】工程（ｇ）：スパッタ法によって基板表面
にＰｄを成膜した。スパッタは、段差（６ｂ）の側面に
Ｐｄが堆積されにくくなるように基板の傾斜角度を調整
して行った。次に、３００℃で１０分間の焼成処理を行
い、主元素がＰｄである微粒子膜（導電性薄膜（３
ｒ））を形成した（図１５（ｇ）参照）。この導電性薄
膜（３ｒ）の厚さは約１００Å、そのシート抵抗値は５
×１０4オーム／□であった。Step (g): Pd was deposited on the surface of the substrate by the sputtering method. The sputtering was performed by adjusting the tilt angle of the substrate so that Pd was less likely to be deposited on the side surface of the step (6b). Next, a baking treatment is performed at 300 ° C. for 10 minutes, and a fine particle film (conductive thin film (3
r)) was formed (see FIG. 15 (g)). The thickness of this conductive thin film (3r) is about 100Å and its sheet resistance is 5
× 10 4 ohm / □.

【０１１０】工程（ｈ）：導電性薄膜（３）を形成する
ためのパターンを、フォトレジスト（東京応化社製ＯＭ
Ｒ８３２０ｃｐ）で形成し、次いでドライエッチングを
行い、所定の形状の導電性薄膜（３）を形成した。この
ドライエッチングは、通常の平行平板陰極結合型で、真
空排気系にターボ分子ポンプとロータリーポンプを用い
た装置を用いて、Ａｒ流量を２０ｓｃｃｍ、ガス圧力を
４．５Ｐａ、ＲＦ（１３．５６ＭＨｚ）Ｐｏｗｅｒを１
５０Ｗに設定して３分間行った。ドライエッチング終了
後、フォトレジストはＵＶ／Ｏ3アッシャーにより１５
０℃で３０分間処理して除去した（図１５（ｈ）参
照）。導電性薄膜の幅（図１のＷｂ）は１９０μｍとし
た。Step (h): A pattern for forming the conductive thin film (3) was formed by using a photoresist (OM, manufactured by Tokyo Ohka Co., Ltd.).
R8320 cp) and then dry etching was performed to form a conductive thin film (3) having a predetermined shape. This dry etching is an ordinary parallel plate cathode coupling type, using an apparatus using a turbo molecular pump and a rotary pump for a vacuum exhaust system, Ar flow rate 20 sccm, gas pressure 4.5 Pa, RF (13.56 MHz) Power 1
The time was set to 50 W and the operation was performed for 3 minutes. After the dry etching is finished, the photoresist is removed by UV / O 3 asher 15
It was removed by treatment at 0 ° C. for 30 minutes (see FIG. 15 (h)). The width of the conductive thin film (Wb in FIG. 1) was 190 μm.

【０１１１】以上のようにして、本実施例の表面伝導型
電子放出素子、及びこの素子をマトリクス型に配置した
電子源基板（図１９）を作製した。As described above, the surface conduction electron-emitting device of this example and the electron source substrate (FIG. 19) in which the devices were arranged in a matrix were manufactured.

【０１１２】次に、上記の電子源基板を用いて、図５に
示す表示パネルを作製した。Next, a display panel shown in FIG. 5 was produced using the above electron source substrate.

【０１１３】まず、各部材にフリットガラスを塗布した
後、窒素雰囲気中で１０分間以上、４００〜５００℃で
焼成を行って封着し、表示パネルの外囲器（５８）を形
成した。メタルバック（５５）と電子源基板（５１）と
の距離を４ｍｍとした。First, after frit glass was applied to each member, baking was performed at 400 to 500 ° C. for 10 minutes or more in a nitrogen atmosphere and sealing was performed to form an envelope (58) for a display panel. The distance between the metal back (55) and the electron source substrate (51) was 4 mm.

【０１１４】次に、真空ポンプで排気し、約１×１０-5
torrの真空雰囲気下でメタルバック（５５）の電圧を１
ｋＶとして活性化処理を行った。Ｉｅが飽和したところ
で、電子放出特性を測定したところ、素子電圧１４Ｖ時
の素子電流Ｉｆは２．２ｍＡ、放出電流Ｉｅは１．１μ
Ａであり、これらＩｆ、Ｉｅともに各素子間のバラツキ
は±５〜６％であった。Then, it is evacuated by a vacuum pump to about 1 × 10 -5
Set the voltage of the metal back (55) to 1 in a torr vacuum atmosphere.
The activation treatment was performed at kV. When the electron emission characteristics were measured when Ie was saturated, the device current If was 14 V, the device current If was 2.2 mA, and the emission current Ie was 1.1 μ.
A, and the variation between each element of these If and Ie was ± 5 to 6%.

【０１１５】上記の活性化処理後、排気管（不図示）を
通じてさらに排気を行い、１×１０ -7torr程度の真空度
とし、次いで排気管をガスバーナーで熱して溶着し、外
囲器（５８）の封止を行った。After the above activation process, an exhaust pipe (not shown) is connected.
Further exhaust through 1 × 10 -7Vacuum degree of torr
Then, heat the exhaust pipe with a gas burner and weld it
The enclosure (58) was sealed.

【０１１６】最後に、封止後の真空度を維持するために
ゲッター処理を行った。このゲッター処理は、封止を行
う直前に、高周波加熱によって、表示パネル内の所定の
位置に配置したゲッターを加熱して蒸着膜を形成した。
なお、ゲッターはＢａを主成分とするものを用いた。Finally, a getter process was performed in order to maintain the degree of vacuum after sealing. In this getter treatment, the getter arranged at a predetermined position in the display panel was heated by high frequency heating to form a vapor deposition film immediately before sealing.
A getter having Ba as a main component was used.

【０１１７】以上のようにして作製した表示パネルを、
図７に示す駆動回路に組み込んで画像形成装置を完成し
た。この画像形成装置で画像を表示させたところ、輝度
ムラや無発光点等の画像不良は見られず、良好な画像が
表示された。The display panel manufactured as described above is
The image forming apparatus was completed by incorporating it into the drive circuit shown in FIG. When an image was displayed by this image forming apparatus, no image defects such as uneven brightness and no light emission point were observed, and a good image was displayed.

【０１１８】実施例３ 本発明の表面伝導型電子放出素子、この素子がはしご型
に配置された電子源基板、及びこの電子源基板を備えた
画像形成装置を作製した。Example 3 A surface conduction electron-emitting device of the present invention, an electron source substrate in which this device was arranged in a ladder shape, and an image forming apparatus equipped with this electron source substrate were produced.

【０１１９】本実施例に係る表面伝導型電子放出素子及
びはしご型配置の電子源基板の製造工程を図１６及び図
１７に示す。図１６及び図１７は、図９におけるＥ−Ｅ
線の断面に対応する。１は基板、２ａ、２ｂは素子電
極、３は導電性薄膜、４は電子放出部、５は層間絶縁
層、６ａは段差、８１は共通配線、９２はグリッド電
極、９３は開口、１７１は絶縁層である。16 and 17 show steps of manufacturing the surface conduction electron-emitting device and the ladder-type electron source substrate according to this embodiment. 16 and 17 show EE in FIG.
Corresponds to the cross section of the line. Reference numeral 1 is a substrate, 2a and 2b are element electrodes, 3 is a conductive thin film, 4 is an electron emitting portion, 5 is an interlayer insulating layer, 6a is a step, 81 is a common wiring, 92 is a grid electrode, 93 is an opening, and 171 is insulating. It is a layer.

【０１２０】本実施例の製造方法を図１６及び図１７を
用いて工程順に説明する。The manufacturing method of this embodiment will be described in the order of steps with reference to FIGS.

【０１２１】工程（ａ）：よく洗浄した青板ガラス上
に、厚さ１．０μｍのシリコン酸化膜をスパッタ法で形
成した。次いで、段差（６ａ）を形成するためのフォト
レジストパターンを形成し、ドライエッチングにより高
さ１０００Åの段差（６ａ）を形成した。このとき基板
を傾斜させ、基板上面に対して斜め方向からエッチング
を行い、段差側面が素子電極間の基板上面に対して９０
度未満に傾斜した段差（６ａ）を形成した（図１６
（ａ）参照）。なおドライエッチングは、ＣＦ4とＨ2ガ
スを用いたＲＩＥ法によって行った。Step (a): A 1.0 μm-thick silicon oxide film was formed by sputtering on a well-cleaned soda-lime glass. Next, a photoresist pattern for forming the step (6a) was formed, and the step (6a) having a height of 1000Å was formed by dry etching. At this time, the substrate is tilted, and etching is performed in an oblique direction with respect to the upper surface of the substrate so that the step side surface is 90 degrees with respect to the upper surface of the substrate between the device electrodes.
A step (6a) inclined to less than 1 degree was formed (Fig. 16).
(A)). The dry etching was performed by the RIE method using CF 4 and H 2 gas.

【０１２２】工程（ｂ）：長さＬの間隔を有する一対の
素子電極（２ａ、２ｂ）を形成するためのフォトレジス
トパターン（日立化成社製ＲＤ−２０００Ｎ−４１）を
形成し、真空蒸着法によって、厚さ５０ÅのＴｉ層およ
び厚さ１０００ÅのＮｉ層を順次積層した（Ｎｉ／Ｔｉ
堆積膜の形成）。前記フォトレジストパターンを有機溶
剤で溶解し、Ｎｉ／Ｔｉ堆積膜をリフトオフして素子電
極（２ａ、２ｂ）を形成した。素子電極間の長さ（Ｌ）
を３μｍとし、素子電極の幅（Ｗ）を３００μｍに設定
した（図１６（ｂ）参照）。Step (b): A photoresist pattern (RD-2000N-41 manufactured by Hitachi Chemical Co., Ltd.) for forming a pair of device electrodes (2a, 2b) having a length L is formed, and a vacuum deposition method is used. A Ti layer having a thickness of 50 Å and a Ni layer having a thickness of 1000 Å were sequentially laminated by (Ni / Ti
Formation of deposited film). The photoresist pattern was dissolved in an organic solvent and the Ni / Ti deposition film was lifted off to form device electrodes (2a, 2b). Length between element electrodes (L)
Was set to 3 μm, and the width (W) of the device electrode was set to 300 μm (see FIG. 16B).

【０１２３】工程（ｃ）：素子電極（２ａ、２ｂ）上に
共通配線（８１）を形成するためのフォトレジストパタ
ーンを形成した後、厚さ５０ÅのＴｉ層および厚さ５０
００ÅのＡｕ層を順次、真空蒸着により積層した（Ａｕ
／Ｔｉ堆積膜の形成）。次いで、リフトオフにより不要
な部分を除去して所定の形状の共通配線（８１）を形成
した（図１６（ｃ）参照）。Step (c): After forming a photoresist pattern for forming the common wiring (81) on the device electrodes (2a, 2b), a Ti layer having a thickness of 50Å and a thickness of 50 are formed.
The Au layer of 00Å was sequentially laminated by vacuum vapor deposition (Au
/ Ti deposition film formation). Then, unnecessary portions were removed by lift-off to form a common wiring (81) having a predetermined shape (see FIG. 16C).

【０１２４】工程（ｄ）：スパッタ法によって基板表面
にＰｄを成膜した。スパッタは、段差（６ａ）の下部に
Ｐｄが堆積されにくくなるように基板の傾斜角度を調整
して行った。次に、３００℃で１０分間の焼成を行い、
主元素がＰｄである微粒子膜（導電性薄膜（３ｒ））を
形成した（図１６（ｄ）参照）。この導電性薄膜（３
ｒ）の厚さは約１００Å、そのシート抵抗値は５×１０
4オーム／□であった。Step (d): Pd was deposited on the surface of the substrate by the sputtering method. The sputtering was performed by adjusting the tilt angle of the substrate so that Pd was less likely to be deposited under the step (6a). Next, baking is performed at 300 ° C. for 10 minutes,
A fine particle film (conductive thin film (3r)) whose main element was Pd was formed (see FIG. 16D). This conductive thin film (3
The thickness of r) is about 100Å and its sheet resistance is 5 × 10.
It was 4 ohms / square.

【０１２５】工程（ｅ）：導電性薄膜（３）を形成する
ためのパターンを、フォトレジスト（東京応化社製ＯＭ
Ｒ８３２０ｃｐ）で形成し、次いでドライエッチングを
行い、所定の形状の導電性薄膜（３）を形成した。この
ドライエッチングは、通常の平行平板陰極結合型で、真
空排気系にターボ分子ポンプとロータリーポンプを用い
た装置を用いて、Ａｒ流量を２０ｓｃｃｍ、ガス圧力を
４．５Ｐａ、ＲＦ（１３．５６ＭＨｚ）Ｐｏｗｅｒを１
５０Ｗに設定して３分間行った。ドライエッチング終了
後、フォトレジストはＵＶ／Ｏ3アッシャーにより１５
０℃で３０分間処理して除去した（図１６（ｅ）参
照）。導電性薄膜の幅（図１のＷｂ）は１９０μｍとし
た。Step (e): A pattern for forming the conductive thin film (3) is formed by using a photoresist (OM, manufactured by Tokyo Ohka Co., Ltd.).
R8320 cp) and then dry etching was performed to form a conductive thin film (3) having a predetermined shape. This dry etching is an ordinary parallel plate cathode coupling type, using an apparatus using a turbo molecular pump and a rotary pump for a vacuum exhaust system, Ar flow rate 20 sccm, gas pressure 4.5 Pa, RF (13.56 MHz) Power 1
The time was set to 50 W and the operation was performed for 3 minutes. After the dry etching is finished, the photoresist is removed by UV / O 3 asher 15
It was removed by treatment at 0 ° C. for 30 minutes (see FIG. 16 (e)). The width of the conductive thin film (Wb in FIG. 1) was 190 μm.

【０１２６】工程（ｆ）：厚さ８５０００Åのシリコン
酸化膜からなる絶縁層（１７１）をスパッタ法により成
膜し、次いで、厚さ１０００ÅのＣｒ層／厚さ２０００
０ÅのＮｉ層／厚さ１０００ÅのＣｒ層／厚さ１０００
０ÅのＡｌ層からなるグリッド電極（９２）を真空堆積
した（図１７（ｆ）参照）。Step (f): An insulating layer (171) made of a silicon oxide film having a thickness of 85000Å is formed by a sputtering method, and then a Cr layer having a thickness of 1000Å / a thickness of 2000.
0Å Ni layer / thickness 1000Å Cr layer / thickness 1000
A grid electrode (92) made of a 0Å Al layer was vacuum deposited (see FIG. 17 (f)).

【０１２７】工程（ｇ）：導電性薄膜（ｂ）の上方に１
９０×３４μｍの長方形の開口（９３）を、フォトリソ
エッチング法によって、上記グリッド電極（９２）及び
絶縁層（１７１）をパターニングして形成した（図１７
（ｇ）参照）。Step (g): 1 above the conductive thin film (b)
A 90 × 34 μm rectangular opening (93) was formed by patterning the grid electrode (92) and the insulating layer (171) by photolithography (FIG. 17).
(See (g)).

【０１２８】以上のようにして、本実施例の表面伝導型
電子放出素子、及びこの素子をはしご型に配置した電子
源基板（９１）を作製した。As described above, the surface conduction electron-emitting device of this example and the electron source substrate (91) in which the device was arranged in a ladder were manufactured.

【０１２９】次に、上記電子源基板を用いて、図９に示
す表示パネルを作製した。Next, a display panel shown in FIG. 9 was produced using the above electron source substrate.

【０１３０】まず、各部材にフリットガラスを塗布した
後、窒素雰囲気中で１０分間以上、４００〜５００℃で
焼成を行って封着し、表示パネルの外囲器を形成した。First, after frit glass was applied to each member, baking was performed at 400 to 500 ° C. for 10 minutes or more in a nitrogen atmosphere and sealing was performed to form an envelope of a display panel.

【０１３１】次に、真空ポンプで排気し、約１×１０-5
torrの真空雰囲気下で活性化処理を行った。Ｉｅが飽和
したところで、電子放出特性を測定したところ、素子電
圧１４Ｖ時の素子電流Ｉｆは２．２ｍＡ、放出電流Ｉｅ
は１．１μＡであり、これらＩｆ、Ｉｅともに各素子間
のバラツキは±５〜６％であった。Then, it is evacuated by a vacuum pump to about 1 × 10 -5
The activation process was performed in a torr vacuum atmosphere. When the electron emission characteristics were measured when Ie was saturated, the device current If at a device voltage of 14 V was 2.2 mA, and the emission current Ie.
Is 1.1 μA, and the variation between each element of these If and Ie is ± 5 to 6%.

【０１３２】上記の活性化処理後、排気管（不図示）を
通じてさらに排気を行い、１×１０ -7torr程度の真空度
とし、次いで排気管をガスバーナーで熱して溶着し、外
囲器の封止を行った。After the activation process described above, an exhaust pipe (not shown) is
Further exhaust through 1 × 10 -7Vacuum degree of torr
Then, heat the exhaust pipe with a gas burner and weld it
The enclosure was sealed.

【０１３３】最後に、封止後の真空度を維持するために
ゲッター処理を行った。このゲッター処理は、封止を行
う直前に、高周波加熱によって、表示パネル内の所定の
位置に配置したゲッターを加熱して蒸着膜を形成した。
なお、ゲッターはＢａを主成分とするものを用いた。Finally, a getter process was performed to maintain the degree of vacuum after sealing. In this getter treatment, the getter arranged at a predetermined position in the display panel was heated by high frequency heating to form a vapor deposition film immediately before sealing.
A getter having Ba as a main component was used.

【０１３４】以上のようにして作製した表示パネルを、
駆動回路に組み込んで画像形成装置を完成した。この画
像形成装置で画像を表示させたところ、輝度ムラや無発
光点等の画像不良は見られず、良好な画像が表示され
た。The display panel manufactured as described above is
The image forming apparatus was completed by incorporating it in a drive circuit. When an image was displayed by this image forming apparatus, no image defects such as uneven brightness and no light emission point were observed, and a good image was displayed.

【０１３５】[0135]

【発明の効果】以上の説明から明らかなように本発明に
よれば、フォーミングを行わないため、フォーミングに
起因する前記問題点を避けることができる。特に、形状
や形成位置が定まった電子放出部を得ることができ、複
数の表面伝導型電子放出素子を作製する際は、各素子間
の特性にバラツキのない均一な素子を作製することがで
きる。さらに、本発明の電子源基板を備えた画像形成装
置は、輝度ムラや無発光点がない、良好な画像を表示で
きる。As apparent from the above description, according to the present invention, since the forming is not performed, the above-mentioned problems caused by the forming can be avoided. In particular, it is possible to obtain an electron-emitting portion having a fixed shape and formation position, and when manufacturing a plurality of surface-conduction electron-emitting devices, it is possible to manufacture a uniform device with no variation in characteristics between the respective devices. . Further, the image forming apparatus provided with the electron source substrate of the present invention can display a good image without uneven brightness and no light emission point.

【０１３６】製造面では、フォーミングを行う必要がな
いため製造工程が少なくなり、したがって、低コストで
製造可能である。In terms of manufacturing, since it is not necessary to perform forming, the number of manufacturing steps is reduced, and therefore, it is possible to manufacture at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の表面伝導型電子放出素子の基本的な構
成を示す模式図である。図１（ａ）は平面図であり、図
１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であ
る。FIG. 1 is a schematic diagram showing a basic configuration of a surface conduction electron-emitting device of the present invention. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along the line AA in FIG.

【図２】本発明の表面伝導型電子放出素子の製造工程図
である。FIG. 2 is a manufacturing process diagram of a surface conduction electron-emitting device of the present invention.

【図３】本発明の表面伝導型電子放出素子の電子放出特
性の説明図である。FIG. 3 is an explanatory diagram of electron emission characteristics of the surface conduction electron-emitting device of the present invention.

【図４】本発明のマトリクス配置の電子源基板の構成図
である。FIG. 4 is a configuration diagram of a matrix-arranged electron source substrate of the present invention.

【図５】本発明のマトリクス配置の電子源基板を備えた
表示パネルの構成図である。FIG. 5 is a configuration diagram of a display panel including an electron source substrate having a matrix arrangement according to the present invention.

【図６】本発明の電子源基板を備えた表示パネルに用い
られる蛍光膜の説明図である。FIG. 6 is an explanatory diagram of a fluorescent film used in a display panel including the electron source substrate of the present invention.

【図７】ＮＴＳＣ方式のテレビ信号に基づいてテレビ表
示を行うための駆動回路のブロック図である。FIG. 7 is a block diagram of a drive circuit for performing television display based on an NTSC television signal.

【図８】本発明のはしご型配置の電子源基板の構成図で
ある。FIG. 8 is a configuration diagram of an electron source substrate having a ladder arrangement according to the present invention.

【図９】本発明のはしご型配置の電子源基板を備えた表
示パネルの構成図である。FIG. 9 is a configuration diagram of a display panel including an electron source substrate arranged in a ladder type according to the present invention.

【図１０】本発明のマトリクス型配置の電子源基板の断
面図である。FIG. 10 is a sectional view of an electron source substrate having a matrix arrangement according to the present invention.

【図１１】本発明のマトリクス型配置の電子源基板の製
造工程図である。FIG. 11 is a manufacturing process diagram of an electron source substrate having a matrix arrangement according to the present invention.

【図１２】本発明のマトリクス型配置の電子源基板の製
造工程図である。FIG. 12 is a manufacturing process diagram of an electron source substrate having a matrix arrangement according to the present invention.

【図１３】本発明のマトリクス型配置の電子源基板の断
面図である。FIG. 13 is a cross-sectional view of a matrix type electron source substrate of the present invention.

【図１４】本発明のマトリクス型配置の電子源基板の製
造工程図である。FIG. 14 is a manufacturing process diagram of a matrix-type electron source substrate of the present invention.

【図１５】本発明のマトリクス型配置の電子源基板の製
造工程図である。FIG. 15 is a manufacturing process diagram of a matrix-type electron source substrate of the present invention.

【図１６】本発明のはしご型配置の電子源基板の製造工
程図である。FIG. 16 is a manufacturing process diagram of a ladder-type electron source substrate of the present invention.

【図１７】本発明のはしご型配置の電子源基板の製造工
程図である。FIG. 17 is a manufacturing process diagram of an electron source substrate having a ladder arrangement according to the present invention.

【図１８】従来の表面伝導型電子放出素子の平面図であ
る。FIG. 18 is a plan view of a conventional surface conduction electron-emitting device.

【図１９】本出願人が開示した表面伝導型電子放出素子
の説明図である。FIG. 19 is an explanatory diagram of a surface conduction electron-emitting device disclosed by the applicant.

【図２０】本発明及び従来のマトリクス型配置の電子源
基板の概略平面図である。FIG. 20 is a schematic plan view of an electron source substrate of a matrix type arrangement according to the present invention.

【図２１】従来のマトリクス型配置の電子源基板の図２
０におけるＣ−Ｃ線及びＤ−Ｄ線の断面図である。FIG. 21 is a view of a conventional matrix-type arrangement electron source substrate.
It is sectional drawing of CC line and DD line in 0.

【符号の説明】[Explanation of symbols]

１、１８１、１９１ 基板 ２ａ、２ｂ、１９２ 素子電極 ３、３ｒ、１８３、１９３、２０３、２１３ 導電性薄
膜 ４、１８４、１９４、２１４ 電子放出部 ５、２１５ 層間絶縁層 ６ａ、６ｂ 段差 ７ コンタクトホール ４１ Ｘ軸方向配線 ４２ Ｙ軸方向配線 ４３ 表面伝導型電子放出素子 ４４ 結線 ５１、９１ 電子源基板 ５２ リアプレート ５３ ガラス基板 ５４ 蛍光膜 ５５ メタルバック ５６ フェースプレート ５７ 支持枠 ５８ 外囲器 ６１ 黒色導電材 ６２ 蛍光体 ７１ 表示パネル ７２ 走査回路 ７３ 制御回路 ７４ シフトレジスタ ７５ ラインメモリ ７６ 同期信号分離回路 ７７ 変調信号発生器 ８１、８２ 共通配線 ９２ グリッド電極 ９３ 開口 １７１ 絶縁層1, 181, 191 Substrate 2a, 2b, 192 Element electrode 3, 3r, 183, 193, 203, 213 Conductive thin film 4, 184, 194, 214 Electron emission part 5, 215 Interlayer insulating layer 6a, 6b Step 7 Contact hole 41 X-axis direction wiring 42 Y-axis direction wiring 43 Surface conduction electron-emitting device 44 Wiring 51, 91 Electron source substrate 52 Rear plate 53 Glass substrate 54 Fluorescent film 55 Metal back 56 Face plate 57 Support frame 58 Enclosure 61 Black conductive Material 62 Fluorescent substance 71 Display panel 72 Scanning circuit 73 Control circuit 74 Shift register 75 Line memory 76 Synchronous signal separation circuit 77 Modulation signal generator 81, 82 Common wiring 92 Grid electrode 93 Opening 171 Insulating layer

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 導電性薄膜が一対の素子電極間にそれぞ
れの電極と電気的に接続するように形成され、この導電
性薄膜の素子電極間の領域に電子放出部が形成された、
基板の絶縁層上の表面伝導型電子放出素子において、一
対の素子電極間の絶縁層に、段差側面が素子電極間の基
板上面に対して９０度未満に傾斜している段差を有し、
その段差側面付近に電子放出部を有することを特徴とす
る表面伝導型電子放出素子。1. A conductive thin film is formed between a pair of device electrodes so as to be electrically connected to each electrode, and an electron emitting portion is formed in a region between the device electrodes of the conductive thin film.
In the surface conduction electron-emitting device on the insulating layer of the substrate, the insulating layer between the pair of device electrodes has a step in which the step side surface is inclined less than 90 degrees with respect to the upper surface of the substrate between the device electrodes,
A surface conduction electron-emitting device having an electron-emitting portion near the step side surface. 【請求項２】 段差側面が素子電極間の基板上面に対し
て２０〜６０度に傾斜している段差を有する請求項１記
載の表面伝導型電子放出素子。2. The surface conduction electron-emitting device according to claim 1, wherein the side surface of the step has a step inclined by 20 to 60 degrees with respect to the upper surface of the substrate between the device electrodes. 【請求項３】 請求項１又は２記載の表面伝導型電子放
出素子が基板の絶縁層上に複数個配置された電子源基
板。3. An electron source substrate having a plurality of surface conduction electron-emitting devices according to claim 1 or 2 arranged on an insulating layer of the substrate. 【請求項４】 請求項３記載の電子源基板を備えた画像
形成装置。4. An image forming apparatus comprising the electron source substrate according to claim 3. 【請求項５】 請求項１又は２記載の表面伝導型電子放
出素子の製造方法において、基板上面に対して斜め方向
からドライエッチングを行うことによって段差側面が素
子電極間の基板上面に対して９０度未満に傾斜するよう
に段差を設け、次いで段差側面付近に導電性薄膜材料が
堆積されにくくなるように素子電極間に導電性薄膜を形
成して、電子放出部を形成することを特徴とする表面伝
導型電子放出素子の製造方法。5. The method for manufacturing a surface conduction electron-emitting device according to claim 1 or 2, wherein the side surface of the step is 90 relative to the upper surface of the substrate between the device electrodes by performing dry etching on the upper surface of the substrate in an oblique direction. A step is provided so as to incline below 10 degrees, and then a conductive thin film is formed between the device electrodes so that the conductive thin film material is less likely to be deposited near the side surface of the step, thereby forming an electron emitting portion. Method for manufacturing surface conduction electron-emitting device. 【請求項６】 基板を傾斜させることによって、基板上
面に対して斜め方向からドライエッチングを行う請求項
５記載の表面伝導型電子放出素子の製造方法。6. The method of manufacturing a surface conduction electron-emitting device according to claim 5, wherein the substrate is tilted to perform the dry etching on the upper surface of the substrate in an oblique direction. 【請求項７】 基板を傾斜させることによって、段差側
面付近に導電性薄膜材料が堆積されにくくなるようにし
て、素子電極間に導電性薄膜を形成する請求項５又は６
記載の表面伝導型電子放出素子の製造方法。7. The conductive thin film is formed between the device electrodes by inclining the substrate so that the conductive thin film material is less likely to be deposited near the side surface of the step.
A method for producing the surface conduction electron-emitting device according to claim 1. 【請求項８】 請求項５、６又は７記載の方法によって
表面伝導型電子放出素子を形成する電子源基板の製造方
法。8. A method of manufacturing an electron source substrate for forming a surface conduction electron-emitting device by the method according to claim 5, 6, or 7. 【請求項９】 請求項５、６又は７記載の方法によって
電子源基板上の表面伝導型電子放出素子を形成する画像
形成装置の製造方法。9. A method of manufacturing an image forming apparatus for forming a surface conduction electron-emitting device on an electron source substrate by the method according to claim 5, 6, or 7.
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Cited By (2)

* Cited by examiner, † Cited by third party
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