KR20020054898A - 씨모스 트랜지스터 제조 방법 - Google Patents

씨모스 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 CMOS 트랜지스터의 소오스 및 드레인 영역 형성전에 플루오르(F19)을 웨이퍼 전면에 주입함으로써, 불순물 영역(N-,N+,P+) 접합 형성시 사용되는 인(P31), 비소(As), 보론(B11) 이온의 채널링 및 확산을 억제하고, 이후 진행되는 낮은 후속 열공정시 이온주입에 의하여 발생되는 잔류 결함을 감소시켜 접합을 형성함으로써, 트랜지스터 제작시 신뢰성 있는 얇은 접합을 형성시킨 CMOS 트랜지스터 제조 방법에 관한 것이다. 이를 위한 본 발명의 CMOS 트랜지스터 제조 방법은 PMOS 및 NMOS 트랜지스터를 형성하기 위한 웰, 채널간 절연막, 게이트 및 소오스/드레인 접합영역을 형성하는 단계와, 상기 구조를 갖는 웨이퍼 전면에 플루오르(F19) 이온을 주입하는 단계와, 상기 플루오르 이온 주입후 상기 게이트 측면에 스페이서를 형성하는 단계와, 상기 PMOS 트랜지스터 위에 감광막을 형성한 후 5족 원소를 이온 주입하여 NMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계와, 상기 NMOS 트랜지스터 위에 감광막을 형성한 후 3족 원소를 이온 주입하여 PMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계로 이루어진다.

Description

씨모스 트랜지스터 제조 방법{METHOD OF MANUFACTURING TRANSISTOR CMOS}
본 발명은 씨모스(CMOS) 트랜지스터 제조 방법에 관한 것으로, 특히 CMOS 트랜지스터의 소오스 및 드레인 영역 형성전에 플루오르(F19)을 웨이퍼 전면에 주입함으로써, 불순물 영역(N-,N+,P+) 접합 형성시 사용되는 인(P31), 비소(As), 보론(B11) 이온의 채널링 및 확산을 억제하고, 이후 진행되는 낮은 후속 열공정시 이온주입에 의하여 발생되는 잔류 결함을 감소시켜 접합을 형성함으로써, 트랜지스터 제작시 신뢰성 있는 얇은 접합을 형성시킨 CMOS 트랜지스터 제조 방법에 관한 것이다.
종래의 바이폴라 트랜지스터의 에미터 또는 CMOS 트랜지스터의 제작시, N-,N+, P+S/D 접합 형성에 있어서, 인(P31), 비소(As), 보론(B11), BF2등의 주입을 통하여 음 또는 양의 접합을 형성한다. 그러나, 디바이스의 고집적화에 따라 채널 길이는 짧아지게 되고, 단채널 효과의 영향이 증가하게 되어 이에 상응하는 얇은 접합 두께가 요구된다.
그러나, 보론(B11) 이온 주입으로 P+ 소오스 및 드레인 접합 형성시 매스(MASS)가 작은 보론(B11) 이온은 실리콘 격자내 채널링 현상이 발생하게 되며, 후속 열공정시 도펀트의 높은 확산으로 인하여 얇은 접합의 형성에 어려움이 있었다.
이러한 문제를 해결하기 위하여, 종래의 CMOS 트랜지스터 제조 방법은 BF2이온 주입을 통한 P+ 소오스 및 드레인 접합 형성 방법이 널리 사용된다. 그러나, BF2이온 주입을 실시하여 P+ 접합을 형성할 경우 필요 이상의 플루오르(F19) 이온 주입 때문에 후속 열공정을 거쳐도 잔류 결함이 접합내에 존재하여 트랜지스터의 동작시 접합 누설전류가 증가된다.
또한, 디바이스의 고집적화에 따른 얇은 접합의 형성을 위해 후속 열공정의 감소가 필요하며, 이러한 후속 열공정의 감소는 N-, N+, P+ 접합의 형성시 이온 주입에 의해 발생된 결함 회복의 어려움을 가져와 접합내 잔류 결함의 증가를 가져오게 되며, 트랜지스터의 동작시 접합에 누설전류를 증가시켜 디바이스의 동작시 리프레시 특성이 취약하게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 CMOS 트랜지스터의 소오스 및 드레인 영역 형성전에 플루오르(F19)을 웨이퍼 전면에 주입함으로써, 불순물 영역(N-,N+,P+) 접합 형성시 사용되는 인(P31), 비소(As), 보론(B11) 이온의 채널링 및 확산을 억제하고, 이후 진행되는 낮은 후속 열공정시 이온주입에 의하여 발생되는 잔류 결함을 감소시켜 접합을 형성함으로써, 트랜지스터 제작시 신뢰성 있는 얇은 접합을 형성시킨 CMOS 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명에 의한 CMOS 트랜지스터 제조 방법을 설명하기 위한 제조 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 게이트20 : 소자 분리막
30, 40 : 스페이서50 : 감광막
상기 목적을 달성하기 위한 본 발명의 CMOS 트랜지스터 제조 방법은,
PMOS 및 NMOS 트랜지스터를 형성하기 위한 웰, 채널간 절연막, 게이트 및 소오스/드레인 접합영역을 형성하는 단계와,
상기 구조를 갖는 웨이퍼 전면에 플루오르(F19) 이온을 주입하는 단계와,
상기 플루오르 이온 주입후 상기 게이트 측면에 스페이서를 형성하는 단계와,
상기 PMOS 트랜지스터 위에 감광막을 형성한 후 5족 원소를 이온 주입하여 NMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계와,
상기 NMOS 트랜지스터 위에 감광막을 형성한 후 3족 원소를 이온 주입하여 PMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계로 이루어진다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명에 의한 CMOS 트랜지스터 제조 방법을 설명하기 위한 제조 공정 단면도이다.
CMOS 트랜지스터를 형성하기 위한 웰, 채널간 절연막, 게이트 및 소오스/드레인 접합영역을 형성한다(도 1a).
그 후, 상기 구조를 갖는 웨이퍼 전면에 플루오르(F19) 이온주입을 실시한다(도 1b). 이때, 주입된 플루오르(F19) 이온은 이후 형성될 N+ 소오스 및 드레인 접합 형성내에서 플루오르 이온의 높은 음 전기성으로 인하여 플루오르가 5족 원소에 포획되게 함으로써 후속 열공정시 비소(As), 인(P31) 이온의 확산을 억제함과 동시에 결함의 성장을 억제시킨다.
또한, P+ 소스/드레인 접합의 형성시에는 적정량의 플루오르(F19) 이온을 우선적으로 주입함으로써, 양의 접합의 형성을 위한 보론(B11) 이온의 채널링 현상의 방지 뿐만 아니라, 후속 열공정시 보론(B11) 이온의 빠른 확산을 방지한다.
그리고, 기존의 BF2이온 주입시, 과도한 플루오르(F19) 이온에 의한 접합내 잔류 결함을 감소시킬 수 있다. 그리고, CMOS 트랜지스터를 형성함에 있어서, N+ 및 P+ 접합의 형성 지역에 플루오르(F19) 이온을 동시에 주입함으로써, 각각의 접합 특성을 함께 개선할 수 있다.
상기 플루오르 이온 주입후 상기 게이트(10) 측면에 스페이서(30)를 형성한다(도 1c).
그 후, 상기 PMOS 트랜지스터 위에 감광막(50)을 형성한 후 비소(As) 이온을 이온 주입하여 NMOS 트랜지스터의 소오스 및 드레인 영역을 형성한다(도 1d).
도 1b에서 실시한 플루오르(F19) 이온을 주입한 후, N+ 접합 형성을 위한 비소(As) 이온을 주입함으로써 후속 열공정시 발생되는 주입 도펀트의 확산을 억제하여 얇은 접합 영역을 형성할 수 있다. 따라서, 접합내 잔류 결함을 줄일 수 있다.
그 후, 상기 NMOS 트랜지스터 위에 감광막(50)을 형성한 후 보론(B11) 이온을 이온 주입하여 PMOS 트랜지스터의 소오스 및 드레인 영역을 형성한다(도 1e).
도 1b에서 실시한 플루오르(F19) 이온을 주입한 후, P+ 접합 형성을 위한 브론(B11) 이온을 주입함으로써, 보론(B11) 이온주입시 발생되는 이온의 채널링 현상을 억제할 수 있으며, 후속 열공정시 주입 도펀트의 빠른 확산을 억제하여 얇은 접합을 형성할 수 있다.
또한, 기존에 사용되는 BF2의 이온의 주입시에는 과도한 F19이온으로 인하여 발생되는 접합내의 잔류 결함을 감소시켜 접합 누설전류의 개선이 가능하다.
이상에서 설명한 바와 같이, 본 발명의 CMOS 트랜지스터 제조 방법은 N+ 소스/드레인 접합의 형성을 위한 인(P31), 비소(As) 이온의 주입전, 별도의플루오르(F19) 이온을 주입함으로써, N+ 소스/드레인 접합내의 인(P31), 비소(As) 이온의 확산을 억제시켜 얇은 접합의 형성과 동시에, 접합내의 결함의 선장을 억제시켜 장치내의 신뢰성이 높은 음의 접합을 형성할 수 있다.
또한, P+ 소스/드레인 접합의 형성시 양의 접합의 형성을 위한 B11 이온의 주입전 별도의 적정 플루오르(F19) 이온만을 우선적으로 주입함으로써, 이후 진행되는 B11 이온의 주입시에는 채널링 현상의 억제와 후속 열공정시 B11 이온의 확산을 방지하여 얇은 접합의 형성에 유리하고, 적정 플루오르(F19) 이온만을 주입함으로써, 접합내에 발생되는 결함을 감소시켜 누설전류를 감소시킬 수 있다.
또한, 디바이스의 고집적화에 따른 얇은 접합의 형성을 위해서 후속 열공정의 감소가 필요하게 되며, 이러한 후속 열공정을 감소시킴에 따라 접합의 형성시 이온 주입에 의해 발생된 결함의 감소 방안이 요구되며, 상기 이온 주입의 방법으로 접합의 형성시 후속 열공정이 감소하더라도 트랜지스터의 동작시 접합내의 잔류 결함의 감소를 통한 누설전류를 감소시킬 수 있어 신뢰성 있는 장치의 제작을 할 수 있다.

Claims (4)

  1. PMOS 및 NMOS 트랜지스터를 형성하기 위한 웰, 채널간 절연막, 게이트 및 소오스/드레인 접합영역을 형성하는 단계와,
    상기 구조를 갖는 웨이퍼 전면에 플루오르(F19) 이온을 주입하는 단계와,
    상기 플루오르 이온 주입후 상기 게이트 측면에 스페이서를 형성하는 단계와,
    상기 PMOS 트랜지스터 위에 감광막을 형성한 후 5족 원소를 이온 주입하여 NMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계와,
    상기 NMOS 트랜지스터 위에 감광막을 형성한 후 3족 원소를 이온 주입하여 PMOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 5족 원소는 인(P) 이온인 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 5족 원소는 비소(As) 이온인 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 3족 원소는 보론(B11) 이온인 것을 특징으로 하는 씨모스 트랜지스터 제조 방법.
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* Cited by examiner, † Cited by third party
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US7541234B2 (en) 2005-11-03 2009-06-02 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit transistors by simultaneously removing a photoresist layer and a carbon-containing layer on different active areas

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US7541234B2 (en) 2005-11-03 2009-06-02 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit transistors by simultaneously removing a photoresist layer and a carbon-containing layer on different active areas

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