JP3164076B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3164076B2 JP3164076B2 JP24284898A JP24284898A JP3164076B2 JP 3164076 B2 JP3164076 B2 JP 3164076B2 JP 24284898 A JP24284898 A JP 24284898A JP 24284898 A JP24284898 A JP 24284898A JP 3164076 B2 JP3164076 B2 JP 3164076B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- manufacturing
- semiconductor device
- type mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にMOS半導体装置の製造方法に関する。
方法に関し、特にMOS半導体装置の製造方法に関する。
【0002】
【従来の技術】微細化したMOS半導体装置の製造方法に
あっては、ゲート長が短くなるにつれてしきい電圧が低
下する、いわゆる“短チャネル効果”を抑制することが
必須である。このため、MOS半導体装置において、短チ
ャネル効果を抑制するひとつの手段として、MOSFETのソ
ースドレイン領域にLDD(Lightly Doped Drain)と呼ばれ
るソースドレインの拡張部を設け、このLDD領域を浅接
合化する方法が知られている。
あっては、ゲート長が短くなるにつれてしきい電圧が低
下する、いわゆる“短チャネル効果”を抑制することが
必須である。このため、MOS半導体装置において、短チ
ャネル効果を抑制するひとつの手段として、MOSFETのソ
ースドレイン領域にLDD(Lightly Doped Drain)と呼ばれ
るソースドレインの拡張部を設け、このLDD領域を浅接
合化する方法が知られている。
【0003】上記方法については、例えば特開昭63−19
6070号公報に開示されており、この方法(以下“従来法
1”という)について、図4を参照して説明する。な
お、図4は、従来の半導体装置の製造方法の一例(従来
法1)を説明する図であって、工程(a)〜(c)からなる
製造工程順断面図である。
6070号公報に開示されており、この方法(以下“従来法
1”という)について、図4を参照して説明する。な
お、図4は、従来の半導体装置の製造方法の一例(従来
法1)を説明する図であって、工程(a)〜(c)からなる
製造工程順断面図である。
【0004】従来法1では、まず図4の(a)に示すよう
に、半導体基板(201)に素子分離領域(202),n型ウェル
領域(203),p型ウェル領域(204)を形成した後、ゲート
酸化膜(205)およびゲート電極(206)を形成し、更に基板
全面にn型不純物(207)をイオン注入してn型LDD領域(2
08)およびn型不純物領域(209)を形成する。
に、半導体基板(201)に素子分離領域(202),n型ウェル
領域(203),p型ウェル領域(204)を形成した後、ゲート
酸化膜(205)およびゲート電極(206)を形成し、更に基板
全面にn型不純物(207)をイオン注入してn型LDD領域(2
08)およびn型不純物領域(209)を形成する。
【0005】次に、図4(b)に示すように、n型MOSFET
形成予定領域上をレジスト(210)でマスクした後、p型
不純物(211)をイオン注入し、前記図4の(a)で形成さ
れていたp型MOSFET形成予定領域中のn型不純物領域(2
09)をp型LDD領域(212)に反転させる。その後は周知の
方法で、サイドウォール(213),n型ソースドレイン領
域(214),p型ソースドレイン領域(215)を形成し、図4
の(c)に示すCMOS半導体装置を完成させる。
形成予定領域上をレジスト(210)でマスクした後、p型
不純物(211)をイオン注入し、前記図4の(a)で形成さ
れていたp型MOSFET形成予定領域中のn型不純物領域(2
09)をp型LDD領域(212)に反転させる。その後は周知の
方法で、サイドウォール(213),n型ソースドレイン領
域(214),p型ソースドレイン領域(215)を形成し、図4
の(c)に示すCMOS半導体装置を完成させる。
【0006】上記図4の工程(a)〜(c)に示した従来法
1では、n型MOSFETおよびp型MOSFETのLDD領域(208,2
12)を1回のフォトリソグラフィー工程で形成すること
ができる。また、上記従来法1では、n型MOSFET領域お
よびp型MOSFET領域共に、浅接合を有するLDD領域(20
8,212)を形成しているため、n型MOSFETおよびp型MOS
FET共に短チャネル効果をある程度抑制することは可能
である。
1では、n型MOSFETおよびp型MOSFETのLDD領域(208,2
12)を1回のフォトリソグラフィー工程で形成すること
ができる。また、上記従来法1では、n型MOSFET領域お
よびp型MOSFET領域共に、浅接合を有するLDD領域(20
8,212)を形成しているため、n型MOSFETおよびp型MOS
FET共に短チャネル効果をある程度抑制することは可能
である。
【0007】しかしながら、上記従来法1では、ゲート
長が0.1ミクロンレベルのMOSFETの製造に際しては、LDD
領域(208,212)の浅接合化だけでは前記した“短チャネ
ル効果”を十分に抑制することは不可能である。このた
め、その“短チャネル効果”を抑制する手段のひとつと
して、LDD領域に加えてポケット領域を形成する方法が
知られている。
長が0.1ミクロンレベルのMOSFETの製造に際しては、LDD
領域(208,212)の浅接合化だけでは前記した“短チャネ
ル効果”を十分に抑制することは不可能である。このた
め、その“短チャネル効果”を抑制する手段のひとつと
して、LDD領域に加えてポケット領域を形成する方法が
知られている。
【0008】例えば「L. Su et al. A High-Performanc
e 0.08umCMOS,Symp. on VLSi Tech.,p.12(1995)」に
は、n型MOSFET領域およびp型MOSFET領域の各領域に、
ともに「LDD構造およびポケット構造」を有する半導体
装置の製造方法が開示されている(以下、この方法を
“従来法2”という)。この従来法2の概要について、
図5を参照して説明する。なお、図5は、従来の半導体
装置の製造方法の他の例(従来法2)を説明する図であっ
て、工程(a)〜(d)からなる製造工程順断面図である。
e 0.08umCMOS,Symp. on VLSi Tech.,p.12(1995)」に
は、n型MOSFET領域およびp型MOSFET領域の各領域に、
ともに「LDD構造およびポケット構造」を有する半導体
装置の製造方法が開示されている(以下、この方法を
“従来法2”という)。この従来法2の概要について、
図5を参照して説明する。なお、図5は、従来の半導体
装置の製造方法の他の例(従来法2)を説明する図であっ
て、工程(a)〜(d)からなる製造工程順断面図である。
【0009】従来法2では、まず図5(a)に示すよう
に、半導体基板(101)上に素子分離領域(102)を形成した
後、n型ウェル領域(103)およびp型ウェル領域(104)を
形成する。次に、ゲート酸化膜(105)を形成した後、ゲ
ート電極(106)を形成する。続いて、図5(b)に示すよ
うに、n型MOSFET形成予定領域上をレジスト(107)で覆
った後、n型不純物(108)を半導体基板(101)に対して斜
め方向にイオン注入してn型ポケット領域(109)を形成
し、その後、p型不純物(110)をイオン注入してp型LDD
領域(111)を形成する。
に、半導体基板(101)上に素子分離領域(102)を形成した
後、n型ウェル領域(103)およびp型ウェル領域(104)を
形成する。次に、ゲート酸化膜(105)を形成した後、ゲ
ート電極(106)を形成する。続いて、図5(b)に示すよ
うに、n型MOSFET形成予定領域上をレジスト(107)で覆
った後、n型不純物(108)を半導体基板(101)に対して斜
め方向にイオン注入してn型ポケット領域(109)を形成
し、その後、p型不純物(110)をイオン注入してp型LDD
領域(111)を形成する。
【0010】次に、図5(c)に示すように、p型MOSFET
形成予定領域上をレジスト(112)でマスクした後、p型
不純物(113)を半導体基板(101)に対して斜め方向にイオ
ン注入してp型ポケット領域(114)を形成し、その後、
n型不純物(115)をイオン注入してn型LDD領域(116)を
形成する。続いて、図5(d)に示すように、サイドウォ
ール(117)を形成した後、n型ソースドレイン領域(118)
およびp型ソースドレイン領域(119)を形成し、CMOS半
導体装置を完成させる。
形成予定領域上をレジスト(112)でマスクした後、p型
不純物(113)を半導体基板(101)に対して斜め方向にイオ
ン注入してp型ポケット領域(114)を形成し、その後、
n型不純物(115)をイオン注入してn型LDD領域(116)を
形成する。続いて、図5(d)に示すように、サイドウォ
ール(117)を形成した後、n型ソースドレイン領域(118)
およびp型ソースドレイン領域(119)を形成し、CMOS半
導体装置を完成させる。
【0011】上記図5の工程(a)〜(d)に示した半導体
装置の製造方法(従来法2)では、n型MOSFETおよびp型
MOSFET共に浅いLDD領域(116,111)を形成し、また、ポ
ケット領域(114,109)を形成しているため、n型MOSFET
およびp型MOSFETの短チャネル効果を十分抑制すること
ができる。
装置の製造方法(従来法2)では、n型MOSFETおよびp型
MOSFET共に浅いLDD領域(116,111)を形成し、また、ポ
ケット領域(114,109)を形成しているため、n型MOSFET
およびp型MOSFETの短チャネル効果を十分抑制すること
ができる。
【0012】
【発明が解決しようとする課題】しかしながら、前記図
5の工程(a)〜(d)に示した半導体装置の製造方法(従
来例2)では、p型MOSFETのLDD領域(111)およびポケッ
ト領域(109)と、n型MOSFETのLDD領域(116)およびポケ
ット領域(114)とを形成する手段として、2回のフォト
リソグラフィー工程を要するという問題があった。
5の工程(a)〜(d)に示した半導体装置の製造方法(従
来例2)では、p型MOSFETのLDD領域(111)およびポケッ
ト領域(109)と、n型MOSFETのLDD領域(116)およびポケ
ット領域(114)とを形成する手段として、2回のフォト
リソグラフィー工程を要するという問題があった。
【0013】本発明は、上記問題点に鑑みなされたもの
であって、その目的とするところは、第一に、n型MOSF
ETのLDD領域およびポケット領域とp型MOSFETのLDD領域
およびポケット領域とを1回のフォトリソグラフィーで
形成し、n型MOSFETとp型MOSFETの短チャネル効果を十
分抑制する半導体装置の製造方法を提供することにあ
る。また、第二に、上記したように、「n型MOSFETのLD
D領域およびポケット領域とp型MOSFETのLDD領域および
ポケット領域とを1回のフォトリソグラフィーで形成
し、n型MOSFETとp型MOSFETの短チャネル効果を十分抑
制する」ことに加えて、更にn型MOSFET,p型MOSFETの
ソースドレイン領域とウェル領域との間の接合リーク電
流および接合容量を十分抑制する半導体装置の製造方法
を提供することにある。
であって、その目的とするところは、第一に、n型MOSF
ETのLDD領域およびポケット領域とp型MOSFETのLDD領域
およびポケット領域とを1回のフォトリソグラフィーで
形成し、n型MOSFETとp型MOSFETの短チャネル効果を十
分抑制する半導体装置の製造方法を提供することにあ
る。また、第二に、上記したように、「n型MOSFETのLD
D領域およびポケット領域とp型MOSFETのLDD領域および
ポケット領域とを1回のフォトリソグラフィーで形成
し、n型MOSFETとp型MOSFETの短チャネル効果を十分抑
制する」ことに加えて、更にn型MOSFET,p型MOSFETの
ソースドレイン領域とウェル領域との間の接合リーク電
流および接合容量を十分抑制する半導体装置の製造方法
を提供することにある。
【0014】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、上記目的を達成する手段として、n型MO
SFET領域内のLDD領域およびポケット領域と、p型MOSFE
T領域内のLDD領域およびポケット領域とを有する半導体
装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2) 前記レジストを除去し、半導体基板表面の自然酸化
膜を除去した後、酸化処理を施してn型MOSFET領域に厚
い酸化膜を、p型MOSFET領域に薄い酸化膜をそれぞれ形
成させる工程と、 (3-1) 半導体基板全面にn型不純物を注入してp型MOSF
ET形成予定領域にn型ポケット領域を形成し、 (3-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、を含むことを特徴とする (請求項1)。
の製造方法は、上記目的を達成する手段として、n型MO
SFET領域内のLDD領域およびポケット領域と、p型MOSFE
T領域内のLDD領域およびポケット領域とを有する半導体
装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2) 前記レジストを除去し、半導体基板表面の自然酸化
膜を除去した後、酸化処理を施してn型MOSFET領域に厚
い酸化膜を、p型MOSFET領域に薄い酸化膜をそれぞれ形
成させる工程と、 (3-1) 半導体基板全面にn型不純物を注入してp型MOSF
ET形成予定領域にn型ポケット領域を形成し、 (3-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、を含むことを特徴とする (請求項1)。
【0015】また、本発明に係る半導体装置の別の具体
的な製造方法は、n型MOSFET領域内のLDD領域およびポ
ケット領域と、p型MOSFET領域内のLDD領域およびポケ
ット領域とを有する半導体装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2-1) 前記レジストを除去した後、半導体基板全面にSi
<100>基板に対し25度傾けた<311>方向またはSi<100>基
板に対し45度傾けた<110>方向にn型不純物を注入して
p型MOSFET形成予定領域にn型ポケット領域を形成し、 (2-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、を含むことを特徴とする(請求項2)。
的な製造方法は、n型MOSFET領域内のLDD領域およびポ
ケット領域と、p型MOSFET領域内のLDD領域およびポケ
ット領域とを有する半導体装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2-1) 前記レジストを除去した後、半導体基板全面にSi
<100>基板に対し25度傾けた<311>方向またはSi<100>基
板に対し45度傾けた<110>方向にn型不純物を注入して
p型MOSFET形成予定領域にn型ポケット領域を形成し、 (2-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、を含むことを特徴とする(請求項2)。
【0016】
【0017】
【0018】そして、本発明に係る半導体装置の製造方
法によれば、n型MOSFET領域,p型MOSFET領域のLDD領
域およびポケット領域を1回のフォトリソグラフィーで
形成することを可能にし、且つ、n型MOSFET領域および
p型MOSFET領域の“短チャネル効果”を十分に抑制する
ことができる。また、n型MOSFET領域およびp型MOSFET
領域のポケット領域の接合深さを同程度にし、n型MOSF
ETとp型MOSFETのソースドレイン領域とウェル領域との
間の接合リーク電流および接合容量を十分に抑制するこ
とができる。
法によれば、n型MOSFET領域,p型MOSFET領域のLDD領
域およびポケット領域を1回のフォトリソグラフィーで
形成することを可能にし、且つ、n型MOSFET領域および
p型MOSFET領域の“短チャネル効果”を十分に抑制する
ことができる。また、n型MOSFET領域およびp型MOSFET
領域のポケット領域の接合深さを同程度にし、n型MOSF
ETとp型MOSFETのソースドレイン領域とウェル領域との
間の接合リーク電流および接合容量を十分に抑制するこ
とができる。
【0019】
【発明の実施の形態】次に、本発明の実施の形態を挙
げ、本発明を具体的に説明する。なお、以下の実施の形
態1〜3の適用例において、その構成材料および各種の
数値については、いずれも本発明を限定するものではな
い。
げ、本発明を具体的に説明する。なお、以下の実施の形
態1〜3の適用例において、その構成材料および各種の
数値については、いずれも本発明を限定するものではな
い。
【0020】(実施の形態1)図1は、本発明に係る半
導体装置製造方法の実施の形態1を示す図であって、工
程(a)〜(d)からなる製造工程順断面図である。
導体装置製造方法の実施の形態1を示す図であって、工
程(a)〜(d)からなる製造工程順断面図である。
【0021】本実施の形態1では、まず図1(a)に示す
ように、半導体基板[Si<100>基板](1)に周知の方法によ
り素子分離領域(2)を形成した後、n型ウェル領域(3)お
よびp型ウェル領域(4)を形成する。n型ウェル領域(3)
は、例えばP+をイオン注入エネルギー700keV,ドーズ量
1.5×1013cm-2でイオン注入した後、As+を例えばイオン
注入エネルギー100keV,ドーズ量6×1012cm-2でイオン
注入して形成する。また、p型ウェル領域(4)は、例え
ばB+をイオン注入エネルギー300keV,ドーズ量2×1013c
m-2でイオン注入した後、B+をイオン注入エネルギー30k
eV,ドーズ量6×1012cm-2でイオン注入して形成する。
ように、半導体基板[Si<100>基板](1)に周知の方法によ
り素子分離領域(2)を形成した後、n型ウェル領域(3)お
よびp型ウェル領域(4)を形成する。n型ウェル領域(3)
は、例えばP+をイオン注入エネルギー700keV,ドーズ量
1.5×1013cm-2でイオン注入した後、As+を例えばイオン
注入エネルギー100keV,ドーズ量6×1012cm-2でイオン
注入して形成する。また、p型ウェル領域(4)は、例え
ばB+をイオン注入エネルギー300keV,ドーズ量2×1013c
m-2でイオン注入した後、B+をイオン注入エネルギー30k
eV,ドーズ量6×1012cm-2でイオン注入して形成する。
【0022】続いて、熱酸化法により、例えば5nm程度
の厚さのゲート酸化膜(5)を形成した後、厚さ200nm程度
の多結晶シリコン膜を堆積する。その後、フォトリソグ
ラフィー工程およびドライエッチング工程によりゲート
電極(6)を形成する[図1(a)参照]。
の厚さのゲート酸化膜(5)を形成した後、厚さ200nm程度
の多結晶シリコン膜を堆積する。その後、フォトリソグ
ラフィー工程およびドライエッチング工程によりゲート
電極(6)を形成する[図1(a)参照]。
【0023】次に、図1(b)に示すように、半導体基板
(1)全面に例えばAs+(7)をイオン注入エネルギー70keV,
ドーズ量2×1013cm-2,注入角度15度でイオン注入す
る。これにより、p型MOSFET形成予定領域にn型ポケッ
ト領域(8)が形成される。また同時に、N型MOSFET形成予
定領域中にもn型不純物領域(9)が形成される。その
後、半導体基板(1)全面に例えばBF2 +(10)をイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度で
イオン注入する。これにより、p型MOSFET形成予定領域
中にp型LDD領域(11)が形成される。また同時に、n型M
OSFET形成予定領域中にもp型不純物領域(12)が形成さ
れる。
(1)全面に例えばAs+(7)をイオン注入エネルギー70keV,
ドーズ量2×1013cm-2,注入角度15度でイオン注入す
る。これにより、p型MOSFET形成予定領域にn型ポケッ
ト領域(8)が形成される。また同時に、N型MOSFET形成予
定領域中にもn型不純物領域(9)が形成される。その
後、半導体基板(1)全面に例えばBF2 +(10)をイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度で
イオン注入する。これにより、p型MOSFET形成予定領域
中にp型LDD領域(11)が形成される。また同時に、n型M
OSFET形成予定領域中にもp型不純物領域(12)が形成さ
れる。
【0024】次に、図1(c)に示すように、p型MOSFET
形成予定領域上をレジスト(13)で覆った後、例えばBF2 +
(14)をイオン注入エネルギー40keV,ドーズ量4×1013cm
-2,注入角度15度でイオン注入し、n型MOSFET形成予定
領域中に形成されていたn型不純物領域(9)をp型に反
転しp型ポケット領域(15)を形成する。その後、例えば
As+(16)をイオン注入エネルギー15keV,ドーズ量4×10
14cm-2,注入角度0度でイオン注入し、n型MOSFET形成
予定領域中に形成されていたp型不純物領域(12)をn型
に反転しn型LDD領域(17)を形成する。
形成予定領域上をレジスト(13)で覆った後、例えばBF2 +
(14)をイオン注入エネルギー40keV,ドーズ量4×1013cm
-2,注入角度15度でイオン注入し、n型MOSFET形成予定
領域中に形成されていたn型不純物領域(9)をp型に反
転しp型ポケット領域(15)を形成する。その後、例えば
As+(16)をイオン注入エネルギー15keV,ドーズ量4×10
14cm-2,注入角度0度でイオン注入し、n型MOSFET形成
予定領域中に形成されていたp型不純物領域(12)をn型
に反転しn型LDD領域(17)を形成する。
【0025】次に、図1(d)に示すように、SiO2からな
るサイドウォール(18)を形成した後、n型ソースドレイ
ン領域(19),p型ソースドレイン領域(20)を形成し、更
に、層間の絶縁膜,配線等を形成することによりCMOS半
導体装置を完成させる。
るサイドウォール(18)を形成した後、n型ソースドレイ
ン領域(19),p型ソースドレイン領域(20)を形成し、更
に、層間の絶縁膜,配線等を形成することによりCMOS半
導体装置を完成させる。
【0026】(実施の形態1の効果)上記実施の形態1
に係る本発明の半導体装置の製造方法によれば、p型MO
SFET形成のための(ポケット領域形成用)As+(7)および(L
DD領域形成用)BF2 +(10)を半導体基板(1)全面に注入する
(→図1(b)参照)。次に、フォトリソグラフィー(PR)
後、n型MOSFET側は、(ポケット領域形成用)BF2 +(14)お
よび(LDD領域形成用)As+(16)でこれらを打ち返すプロセ
スを用いている(→図1(c)参照)。このため、n型MOSF
ET,p型MOSFETのポケット領域(15,8)およびLDD領域(1
7,11)を1回のフォトリソグラフィー工程で形成するこ
とができ、前掲の図5に示す従来法2と比較して、フォ
トリソグラフィーの回数を1回減らすことが可能とな
る。
に係る本発明の半導体装置の製造方法によれば、p型MO
SFET形成のための(ポケット領域形成用)As+(7)および(L
DD領域形成用)BF2 +(10)を半導体基板(1)全面に注入する
(→図1(b)参照)。次に、フォトリソグラフィー(PR)
後、n型MOSFET側は、(ポケット領域形成用)BF2 +(14)お
よび(LDD領域形成用)As+(16)でこれらを打ち返すプロセ
スを用いている(→図1(c)参照)。このため、n型MOSF
ET,p型MOSFETのポケット領域(15,8)およびLDD領域(1
7,11)を1回のフォトリソグラフィー工程で形成するこ
とができ、前掲の図5に示す従来法2と比較して、フォ
トリソグラフィーの回数を1回減らすことが可能とな
る。
【0027】また、実施の形態1に係る本発明の半導体
装置の製造方法によれば、前掲の図4に示す従来法1と
は異なり、n型MOSFET領域およびp型MOSFET領域共にポ
ケット構造(15,8)を用いているため、n型MOSFETおよ
びp型MOSFET共に短チャネル効果を十分に抑制する効果
が得られる。
装置の製造方法によれば、前掲の図4に示す従来法1と
は異なり、n型MOSFET領域およびp型MOSFET領域共にポ
ケット構造(15,8)を用いているため、n型MOSFETおよ
びp型MOSFET共に短チャネル効果を十分に抑制する効果
が得られる。
【0028】(実施の形態2)図2は、本発明に係る半
導体装置製造方法の実施の形態2を示す図であって、工
程(a)〜(e)からなる製造工程順断面図である。
導体装置製造方法の実施の形態2を示す図であって、工
程(a)〜(e)からなる製造工程順断面図である。
【0029】本実施の形態2では、前記実施の形態1と
同様、まず図2(a)に示すように、半導体基板[Si<100>
基板](31)に周知の方法により素子分離領域(32)を形成
した後、n型ウェル領域(33)およびp型ウェル領域(34)
を形成する。n型ウェル領域(33)は、例えばP+をイオン
注入エネルギー700keV,ドーズ量1.5×1013cm-2でイオ
ン注入した後、As+を例えばイオン注入エネルギー100ke
V,ドーズ量6×1012cm-2でイオン注入して形成する。ま
た、p型ウェル領域(34)は、例えばB+をイオン注入エネ
ルギー300keV,ドーズ量2×1013cm-2で注入した後、B +
をイオン注入エネルギー30keV,ドーズ量6×1012cm-2で
注入して形成する。
同様、まず図2(a)に示すように、半導体基板[Si<100>
基板](31)に周知の方法により素子分離領域(32)を形成
した後、n型ウェル領域(33)およびp型ウェル領域(34)
を形成する。n型ウェル領域(33)は、例えばP+をイオン
注入エネルギー700keV,ドーズ量1.5×1013cm-2でイオ
ン注入した後、As+を例えばイオン注入エネルギー100ke
V,ドーズ量6×1012cm-2でイオン注入して形成する。ま
た、p型ウェル領域(34)は、例えばB+をイオン注入エネ
ルギー300keV,ドーズ量2×1013cm-2で注入した後、B +
をイオン注入エネルギー30keV,ドーズ量6×1012cm-2で
注入して形成する。
【0030】続いて、熱酸化法により、例えば5nm程度
の厚さのゲート酸化膜(35)を形成した後、厚さ200nm程
度の多結晶シリコン膜を堆積する。その後、フォトリソ
グラフィー工程およびドライエッチング工程によりゲー
ト電極(36)を形成する[図2(a)参照]。(以上の工程
は、前記実施の形態1と同じである。)
の厚さのゲート酸化膜(35)を形成した後、厚さ200nm程
度の多結晶シリコン膜を堆積する。その後、フォトリソ
グラフィー工程およびドライエッチング工程によりゲー
ト電極(36)を形成する[図2(a)参照]。(以上の工程
は、前記実施の形態1と同じである。)
【0031】本実施の形態2では、上記工程(a)に続い
て、図2(b)に示すように、p型MOSFET形成予定領域上
をレジスト(37)で覆い、n型MOSFET形成予定領域にBF2 +
(38)を例えばイオン注入エネルギー30keV,ドーズ量4×
1013cm-2,注入角度15度で斜めにイオン注入し、n型MO
SFET形成予定領域にp型ポケット領域(39)を形成する。
その後、As+(40)を例えばイオン注入エネルギー15keV,
ドーズ量4×1014cm-2,注入角度0度でイオン注入し、n
型LDD領域(41)を形成する。
て、図2(b)に示すように、p型MOSFET形成予定領域上
をレジスト(37)で覆い、n型MOSFET形成予定領域にBF2 +
(38)を例えばイオン注入エネルギー30keV,ドーズ量4×
1013cm-2,注入角度15度で斜めにイオン注入し、n型MO
SFET形成予定領域にp型ポケット領域(39)を形成する。
その後、As+(40)を例えばイオン注入エネルギー15keV,
ドーズ量4×1014cm-2,注入角度0度でイオン注入し、n
型LDD領域(41)を形成する。
【0032】続いて、レジスト(37)を除去した後、図2
(c)に示すように、半導体基板[Si<100>基板](31)全面
にAs+(42)を例えばイオン注入エネルギー30KeV,ドーズ
量2×1013cm-2,注入角度25度で斜めにイオン注入す
る。この際、Si<100>基板(31)に対して、25度傾けた方
向には<311>方向のチャネリング軸があり、p型MOSFET
形成予定領域ではイオン注入したAs+(42)がチャネリン
グし、深くイオン注入され、n型ポケット領域(43)を形
成する。
(c)に示すように、半導体基板[Si<100>基板](31)全面
にAs+(42)を例えばイオン注入エネルギー30KeV,ドーズ
量2×1013cm-2,注入角度25度で斜めにイオン注入す
る。この際、Si<100>基板(31)に対して、25度傾けた方
向には<311>方向のチャネリング軸があり、p型MOSFET
形成予定領域ではイオン注入したAs+(42)がチャネリン
グし、深くイオン注入され、n型ポケット領域(43)を形
成する。
【0033】一方、n型MOSFET形成予定領域では、図2
(b)に示したBF2 +(38)およびAs+(40)の注入により基板
表面領域が非晶質化されているため、As+(42)はチャネ
リングすることなく、n型LDD領域(41)中に止まる。な
お、As+(42)のイオン注入は、半導体基板[Si<100>基板]
(31)に対して45度傾けた<110>方向にイオン注入しても
よい。
(b)に示したBF2 +(38)およびAs+(40)の注入により基板
表面領域が非晶質化されているため、As+(42)はチャネ
リングすることなく、n型LDD領域(41)中に止まる。な
お、As+(42)のイオン注入は、半導体基板[Si<100>基板]
(31)に対して45度傾けた<110>方向にイオン注入しても
よい。
【0034】次に、図2(d)に示すように、半導体基板
[Si<100>基板](31)全面にBF2 +(44)を例えばイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度で
イオン注入し、P型MOSFET形成予定領域にp型LDD領域(4
5)を形成する。なお、n型MOSFET形成予定領域ではn型
LDD領域(41)の方が濃度が高いため、BF2 +(44)の注入に
よりn型LDD領域(41)が反転することはない。
[Si<100>基板](31)全面にBF2 +(44)を例えばイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度で
イオン注入し、P型MOSFET形成予定領域にp型LDD領域(4
5)を形成する。なお、n型MOSFET形成予定領域ではn型
LDD領域(41)の方が濃度が高いため、BF2 +(44)の注入に
よりn型LDD領域(41)が反転することはない。
【0035】続いて、図2(e)に示すように、サイドウ
ォール(46),n型ソースドレイン領域(47)およびp型ソ
ースドレイン領域(48)を形成し、その後、層間の絶縁
膜,配線等を形成してCMOS半導体装置を完成させる。
ォール(46),n型ソースドレイン領域(47)およびp型ソ
ースドレイン領域(48)を形成し、その後、層間の絶縁
膜,配線等を形成してCMOS半導体装置を完成させる。
【0036】(実施の形態2の効果)前記実施の形態1
の場合では、n型MOSFET領域中のn型不純物領域(9)を
p型ポケット領域(15)に確実に反転させるためには、BF
2 +(14)はAs+(7)より深く注入する必要がある。[p型ポ
ケット領域(15)が深くなると、n型ソースドレイン領域
(19)の底面部分と接近するため、接合リーク電流および
接合容量が高くなってしまう。]これに対して、本実施
の形態2によれば、p型MOSFETのポケット領域(43)形成
のためのAs+(42)の全面注入の際、半導体基板[Si<100>
基板](31)に対して25度傾けた<311>方向もしくは45度傾
けた<110>方向に注入するため、p型MOSFET領域ではAs+
(42)がチャネリングし、30keVと比較的エネルギーが低
くてもn型ポケット領域(43)を形成することが可能とな
る利点を有する。
の場合では、n型MOSFET領域中のn型不純物領域(9)を
p型ポケット領域(15)に確実に反転させるためには、BF
2 +(14)はAs+(7)より深く注入する必要がある。[p型ポ
ケット領域(15)が深くなると、n型ソースドレイン領域
(19)の底面部分と接近するため、接合リーク電流および
接合容量が高くなってしまう。]これに対して、本実施
の形態2によれば、p型MOSFETのポケット領域(43)形成
のためのAs+(42)の全面注入の際、半導体基板[Si<100>
基板](31)に対して25度傾けた<311>方向もしくは45度傾
けた<110>方向に注入するため、p型MOSFET領域ではAs+
(42)がチャネリングし、30keVと比較的エネルギーが低
くてもn型ポケット領域(43)を形成することが可能とな
る利点を有する。
【0037】さらに、本実施の形態2では、n型MOSFET
領域は予め非晶質化されているため、As+(42)がチャネ
リングせず、しかも浅く注入されるため、n型LDD領域
(41)の接合を深くしない。また、n型MOSFET領域中にお
いてAs+(42)がチャネリングすることがないため、p型
ポケット領域(39)も浅く形成することができる。従っ
て、n型MOSFETおよびp型MOSFET共に接合容量を増加さ
せることなく、また、n型MOSFET,p型MOSFETのポケッ
ト領域(39,43)およびLDD領域(41,45)のフォトリソグ
ラフィーを1回で行いながら、短チャネル効果を抑制す
る効果が得られる。
領域は予め非晶質化されているため、As+(42)がチャネ
リングせず、しかも浅く注入されるため、n型LDD領域
(41)の接合を深くしない。また、n型MOSFET領域中にお
いてAs+(42)がチャネリングすることがないため、p型
ポケット領域(39)も浅く形成することができる。従っ
て、n型MOSFETおよびp型MOSFET共に接合容量を増加さ
せることなく、また、n型MOSFET,p型MOSFETのポケッ
ト領域(39,43)およびLDD領域(41,45)のフォトリソグ
ラフィーを1回で行いながら、短チャネル効果を抑制す
る効果が得られる。
【0038】(実施の形態3)図3は、本発明に係る半
導体装置製造方法の実施の形態3を示す図であって、工
程(a)〜(f)からなる製造工程順断面図である。
導体装置製造方法の実施の形態3を示す図であって、工
程(a)〜(f)からなる製造工程順断面図である。
【0039】本実施の形態3では、前記実施の形態1,
2と同様、まず図3(a)に示すように、半導体基板[Si<
100>基板](61)に周知の方法により素子分離領域(62)を
形成した後、n型ウェル領域(63)およびp型ウェル領域
(64)を形成する。n型ウェル領域(63)は、例えばP+をイ
オン注入エネルギー700keV,ドーズ量1.5×1013cm-2で
イオン注入した後、As+を例えばイオン注入エネルギー1
00keV,ドーズ量6×1012cm-2でイオン注入して形成す
る。また、p型ウェル領域(64)は、例えばB+をイオン注
入エネルギー300keV,ドーズ量2×1013cm-2で注入した
後、B +をイオン注入エネルギー30keV,ドーズ量6×1012
cm-2で注入して形成する。
2と同様、まず図3(a)に示すように、半導体基板[Si<
100>基板](61)に周知の方法により素子分離領域(62)を
形成した後、n型ウェル領域(63)およびp型ウェル領域
(64)を形成する。n型ウェル領域(63)は、例えばP+をイ
オン注入エネルギー700keV,ドーズ量1.5×1013cm-2で
イオン注入した後、As+を例えばイオン注入エネルギー1
00keV,ドーズ量6×1012cm-2でイオン注入して形成す
る。また、p型ウェル領域(64)は、例えばB+をイオン注
入エネルギー300keV,ドーズ量2×1013cm-2で注入した
後、B +をイオン注入エネルギー30keV,ドーズ量6×1012
cm-2で注入して形成する。
【0040】続いて、熱酸化法により、例えば5nm程度
のゲート酸化膜(65)を形成した後、厚さ200nm程度の多
結晶シリコン膜を堆積する。その後、フォトリソグラフ
ィー工程およびドライエッチング工程によりゲート電極
(66)を形成する[図3(a)参照]。(以上の工程は、前記
実施の形態1,2と同じである。)
のゲート酸化膜(65)を形成した後、厚さ200nm程度の多
結晶シリコン膜を堆積する。その後、フォトリソグラフ
ィー工程およびドライエッチング工程によりゲート電極
(66)を形成する[図3(a)参照]。(以上の工程は、前記
実施の形態1,2と同じである。)
【0041】上記図3の工程(a)に続いて、図3の(b)
に示すように、p型MOSFET形成予定領域上をレジスト(6
7)で覆い、n型MOSFET形成予定領域にBF2 +(68)を例えば
イオン注入エネルギー30keV,ドーズ量4×1013cm-2,注
入角度15度で斜めにイオン注入し、n型MOSFET形成予定
領域にp型ポケット領域(69)を形成する。その後、As
+(70)を例えばイオン注入エネルギー15keV,ドーズ量4
×1014cm-2,注入角度0度でイオン注入し、n型LDD領域
(71)を形成する。(以上の工程は、前記実施の形態2と
同じである。)
に示すように、p型MOSFET形成予定領域上をレジスト(6
7)で覆い、n型MOSFET形成予定領域にBF2 +(68)を例えば
イオン注入エネルギー30keV,ドーズ量4×1013cm-2,注
入角度15度で斜めにイオン注入し、n型MOSFET形成予定
領域にp型ポケット領域(69)を形成する。その後、As
+(70)を例えばイオン注入エネルギー15keV,ドーズ量4
×1014cm-2,注入角度0度でイオン注入し、n型LDD領域
(71)を形成する。(以上の工程は、前記実施の形態2と
同じである。)
【0042】その後、本実施の形態3では、窒素雰囲気
中で1000度10秒程度のRTA処理を行う。この処理によりN
MOSにおける逆短チャネル効果の抑制作用を生じさせ
る。[なお、このようなRTA処理により、NMOSにおける
逆短チャネル効果が抑制されることがこれまで報告され
ている(→例えば「A. Ono,Suppression of Vth fluct
uation by minimizing transient enhanced diffusion
for deep sub−quarter micron MOSFET,IEDM96,p755
(1996)」参照)。]
中で1000度10秒程度のRTA処理を行う。この処理によりN
MOSにおける逆短チャネル効果の抑制作用を生じさせ
る。[なお、このようなRTA処理により、NMOSにおける
逆短チャネル効果が抑制されることがこれまで報告され
ている(→例えば「A. Ono,Suppression of Vth fluct
uation by minimizing transient enhanced diffusion
for deep sub−quarter micron MOSFET,IEDM96,p755
(1996)」参照)。]
【0043】ところで、このRTA処理を行うことで、BF2
+(68)およびAs+(70)の注入により形成されている“n型
MOSFET形成予定領域表面部分の非晶質層”が活性化され
てしまう。そこで、本実施の形態3では、続いて、レジ
スト67を除去し、半導体基板[Si<100>基板](61)の自然
酸化膜を除去した後、酸化し、図3の(c)に示すよう
に、n型MOSFET領域では約5.5nmの酸化膜(72)を、p型M
OSFET領域では1.3nm程度の酸化膜(73)を形成する。
+(68)およびAs+(70)の注入により形成されている“n型
MOSFET形成予定領域表面部分の非晶質層”が活性化され
てしまう。そこで、本実施の形態3では、続いて、レジ
スト67を除去し、半導体基板[Si<100>基板](61)の自然
酸化膜を除去した後、酸化し、図3の(c)に示すよう
に、n型MOSFET領域では約5.5nmの酸化膜(72)を、p型M
OSFET領域では1.3nm程度の酸化膜(73)を形成する。
【0044】この際、例えば「Thermal Oxidation of A
rsenic-Diffused Silicon,J. Electrochem. Soc. p1997
(1978)」で報告されているように、n型MOSFET形成予定
領域では、基板表面近傍に高濃度の不純物が存在するた
め、PMOS側に比べて5倍程度の酸化レートが得られる。
これにより、上記したように、n型MOSFET領域では約5.
5nmの酸化膜(72)を、p型MOSFET領域では1.3nm程度の酸
化膜(73)を制御よく形成することができる。
rsenic-Diffused Silicon,J. Electrochem. Soc. p1997
(1978)」で報告されているように、n型MOSFET形成予定
領域では、基板表面近傍に高濃度の不純物が存在するた
め、PMOS側に比べて5倍程度の酸化レートが得られる。
これにより、上記したように、n型MOSFET領域では約5.
5nmの酸化膜(72)を、p型MOSFET領域では1.3nm程度の酸
化膜(73)を制御よく形成することができる。
【0045】次に、図3の(d)に示すように、Si<100>
基板(61)全面にAs+(74)を例えばイオン注入エネルギー3
0keV,ドーズ量2×1013cm-2,注入角度25度で斜めにイ
オン注入し、p型MOSFET形成予定領域にn型ポケット領
域(75)を形成する。
基板(61)全面にAs+(74)を例えばイオン注入エネルギー3
0keV,ドーズ量2×1013cm-2,注入角度25度で斜めにイ
オン注入し、p型MOSFET形成予定領域にn型ポケット領
域(75)を形成する。
【0046】この際、Si<100>基板(61)に対して、25度
傾けた方向には<311>方向のチャネリング軸があり、ま
た、p型MOSFET形成予定領域表面部分には、1.3nm程度
の薄い酸化膜(73)しか存在しないため、イオン注入した
As+(74)がチャネリングし、深くイオン注入され、n型
ポケット領域(75)を形成させることができる。一方、n
型MOSFET形成予定領域表面には、5.5nm程度の厚い酸化
膜(72)が形成されているため、チャネリングが抑制さ
れ、As+(74)は、チャネリングすることなく、n型LDD領
域(71)中に止まる。(なお、前記したAs+(74)のイオン
注入は、半導体基板[Si<100>基板](61)に対して45度傾
けた<110>方向にイオン注入してもよい。)
傾けた方向には<311>方向のチャネリング軸があり、ま
た、p型MOSFET形成予定領域表面部分には、1.3nm程度
の薄い酸化膜(73)しか存在しないため、イオン注入した
As+(74)がチャネリングし、深くイオン注入され、n型
ポケット領域(75)を形成させることができる。一方、n
型MOSFET形成予定領域表面には、5.5nm程度の厚い酸化
膜(72)が形成されているため、チャネリングが抑制さ
れ、As+(74)は、チャネリングすることなく、n型LDD領
域(71)中に止まる。(なお、前記したAs+(74)のイオン
注入は、半導体基板[Si<100>基板](61)に対して45度傾
けた<110>方向にイオン注入してもよい。)
【0047】次に、図3(e)に示すように、半導体基板
[Si<100>基板](61)全面にBF2 +(76)を例えばイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度
でイオン注入し、p型MOSFET形成予定領域にp型LDD領
域(77)を形成する。なお、n型MOSFET形成予定領域では
n型LDD領域(71)の方が濃度が高いため、BF2 +(76)の注
入によりn型LDD領域(71)が反転することはない。
[Si<100>基板](61)全面にBF2 +(76)を例えばイオン注入
エネルギー5keV,ドーズ量1×1014cm-2,注入角度0度
でイオン注入し、p型MOSFET形成予定領域にp型LDD領
域(77)を形成する。なお、n型MOSFET形成予定領域では
n型LDD領域(71)の方が濃度が高いため、BF2 +(76)の注
入によりn型LDD領域(71)が反転することはない。
【0048】次に、図3の(f)に示すように、サイドウ
ォール(78)を形成した後、n型ソースドレイン領域(79)
およびp型ソースドレイン領域(80)を形成し、CMOS半導
体装置を完成させる。
ォール(78)を形成した後、n型ソースドレイン領域(79)
およびp型ソースドレイン領域(80)を形成し、CMOS半導
体装置を完成させる。
【0049】(実施の形態3の効果)上記実施の形態3
に係る本発明の半導体装置の製造方法によれば、前記実
施の形態2と同様、p型MOSFETのポケット領域形成のた
めのAs+(74)の全面注入の際、半導体基板[Si<100>基板]
(61)に対して25度傾けた<311>方向もしくは45度傾けた<
110>方向に注入するため、p型MOSFET領域ではAs+(74)
がチャネリングし、30keVと比較的エネルギーが低くて
もn型ポケット領域(75)を形成することが可能となる。
に係る本発明の半導体装置の製造方法によれば、前記実
施の形態2と同様、p型MOSFETのポケット領域形成のた
めのAs+(74)の全面注入の際、半導体基板[Si<100>基板]
(61)に対して25度傾けた<311>方向もしくは45度傾けた<
110>方向に注入するため、p型MOSFET領域ではAs+(74)
がチャネリングし、30keVと比較的エネルギーが低くて
もn型ポケット領域(75)を形成することが可能となる。
【0050】一方、n型MOSFET領域上は予め厚い酸化膜
(72)が形成されているため、As+(74)がチャネリングせ
ず浅く注入され、n型LDD領域(71)の接合を深くしな
い。また、n型MOSFET領域中でAs+(74)がチャネリング
することがないため、p型ポケット領域(69)も浅く形成
することができる。従って、n型MOSFETおよびp型MOSF
ET共に接合容量を増加させることなく、n型MOSFET,p
型MOSFETのポケット領域(69,75)およびLDD領域(71,7
7)のフォトリソグラフィー(PR)を1回で行いながら、
短チャネル効果を抑制する効果が得られる。
(72)が形成されているため、As+(74)がチャネリングせ
ず浅く注入され、n型LDD領域(71)の接合を深くしな
い。また、n型MOSFET領域中でAs+(74)がチャネリング
することがないため、p型ポケット領域(69)も浅く形成
することができる。従って、n型MOSFETおよびp型MOSF
ET共に接合容量を増加させることなく、n型MOSFET,p
型MOSFETのポケット領域(69,75)およびLDD領域(71,7
7)のフォトリソグラフィー(PR)を1回で行いながら、
短チャネル効果を抑制する効果が得られる。
【0051】
【発明の効果】本発明は、以上詳記したように、n型MO
SFET領域,p型MOSFET領域の各領域に“LDD領域および
ポケット領域”を形成することにより、該n型MOSFET領
域およびp型MOSFET領域はいずれも“短チャネル効果”
を十分に抑制することができ、しかも、この“LDD領域
およびポケット領域”を1回のフォトリソグラフィー工
程で形成することにより、前掲の図5に示す従来法2と
比較して、フォトリソグラフィーの回数を1回減らすこ
とが可能となる効果が生じる。
SFET領域,p型MOSFET領域の各領域に“LDD領域および
ポケット領域”を形成することにより、該n型MOSFET領
域およびp型MOSFET領域はいずれも“短チャネル効果”
を十分に抑制することができ、しかも、この“LDD領域
およびポケット領域”を1回のフォトリソグラフィー工
程で形成することにより、前掲の図5に示す従来法2と
比較して、フォトリソグラフィーの回数を1回減らすこ
とが可能となる効果が生じる。
【図1】本発明の実施の形態1である半導体装置の製造
方法を説明する図であって、工程(a)〜(d)からなる製
造工程順断面図である。
方法を説明する図であって、工程(a)〜(d)からなる製
造工程順断面図である。
【図2】本発明の実施の形態2である半導体装置の製造
方法を説明する図であって、工程(a)〜(e)からなる製
造工程順断面図である。
方法を説明する図であって、工程(a)〜(e)からなる製
造工程順断面図である。
【図3】本発明の実施の形態3である半導体装置の製造
方法を説明する図であって、工程(a)〜(f)からなる製
造工程順断面図である。
方法を説明する図であって、工程(a)〜(f)からなる製
造工程順断面図である。
【図4】従来の半導体装置の製造方法の一例(従来法1)
を説明する図であって、工程(a)〜(c)からなる製造工
程順断面図である。
を説明する図であって、工程(a)〜(c)からなる製造工
程順断面図である。
【図5】従来の半導体装置の製造方法の他の例(従来法
2)を説明する図であって、工程(a)〜(d)からなる製
造工程順断面図である。
2)を説明する図であって、工程(a)〜(d)からなる製
造工程順断面図である。
1,31,61,101,201 半導体基板 2,32,62,102,202 素子分離領域 3,33,63,103,203 n型ウェル領域 4,34,64,104,204 p型ウェル領域 5,35,65,105,205 ゲート酸化膜 6,36,66,106,206 ゲート電極 7,40,70, − − As+ 8,43,75,109, − n型ポケット領域 9, − − 108,209 n型不純物領域 10,38,68, − − BF2 + 11,45,77,111,212 p型LDD領域 12, − − 110, − p型不純物領域 13,37,67,107,210 レジスト − − − 108,207 n型不純物 14,44,76, − − BF2 + − − − 110,211 p型不純物 − − − 112, − レジスト − − − 113, − p型不純物 15,39,69,114, − p型ポケット領
域 − − − 115, − n型不純物 16,42,74, − − As+ 17,41,71,116,208 n型LDD領域 − − 72, − − 酸化膜 − − 73, − − 酸化膜 18,46,78,117,213 サイドウォール 19,47,79,118,214 n型ソースドレ
イン領域 20,48,80,119,215 p型ソースドレ
イン領域
域 − − − 115, − n型不純物 16,42,74, − − As+ 17,41,71,116,208 n型LDD領域 − − 72, − − 酸化膜 − − 73, − − 酸化膜 18,46,78,117,213 サイドウォール 19,47,79,118,214 n型ソースドレ
イン領域 20,48,80,119,215 p型ソースドレ
イン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/78 (58)調査した分野(Int.Cl.7,DB名) H01L 21/265 H01L 21/336 H01L 21/8238 H01L 27/092 H01L 29/78
Claims (7)
- 【請求項1】 n型MOSFET領域内のLDD領域およびポケ
ット領域と、p型MOSFET領域内のLDD領域およびポケッ
ト領域とを有する半導体装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2) 前記レジストを除去し、半導体基板表面の自然酸化
膜を除去した後、酸化処理を施してn型MOSFET領域に厚
い酸化膜を、p型MOSFET領域に薄い酸化膜をそれぞれ形
成させる工程と、 (3-1) 半導体基板全面にn型不純物を注入してp型MOSF
ET形成予定領域にn型ポケット領域を形成し、 (3-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項2】 n型MOSFET領域内のLDD領域およびポケ
ット領域と、p型MOSFET領域内のLDD領域およびポケッ
ト領域とを有する半導体装置の製造方法において、 (1-1) p型MOSFET形成予定領域上をレジストで覆った
後、n型MOSFET形成予定領域にp型不純物を注入してp
型ポケット領域を形成し、 (1-2) 続いて、n型不純物を注入してn型LDD領域を形
成する工程と、 (2-1) 前記レジストを除去した後、半導体基板全面にSi
<100>基板に対し25度傾けた<311>方向またはSi<100>基
板に対し45度傾けた<110>方向にn型不純物を注入して
p型MOSFET形成予定領域にn型ポケット領域を形成し、 (2-2) 続いて、半導体基板全面にp型不純物を注入して
p型MOSFET形成予定領域にp型LDD領域を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項2に記載の前記(2-2)の工程で注
入するp型不純物濃度が、前記(1-2)の工程で形成され
たn型LDD領域のn型不純物濃度よりも薄い請 求項2に
記載の半導体装置の製造方法。 - 【請求項4】 請求項1に記載の半導体装置の製造方法
において、前記(1-2)の工程の後にRTA処理を行うこ
とを特徴とする請求項1に記載の半導体装置の製造方
法。 - 【請求項5】 請求項1に記載の前記(3-1)の工程にお
けるn型不純物を、Si<100>基板に対し25度傾けた<311>
方向またはSi<100>基板に対し45度傾けた<110>方向に注
入する請求項1又は請求項4に記載の半導体装置の製造
方法。 - 【請求項6】 請求項1に記載の前記(3-2)の工程で注
入するp型不純物濃度が、前記(1-2)の工程で形成され
たn型LDD領域のn型不純物濃度よりも薄い請求項1又
は請求項4に記載の半導体装置の製造方法。 - 【請求項7】 前記n型不純物がAs+であり、前記p型
不純物がBF2+である請求項1〜6のいずれかに記載の半
導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24284898A JP3164076B2 (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
US09/382,698 US6133082A (en) | 1998-08-28 | 1999-08-25 | Method of fabricating CMOS semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24284898A JP3164076B2 (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077541A JP2000077541A (ja) | 2000-03-14 |
JP3164076B2 true JP3164076B2 (ja) | 2001-05-08 |
Family
ID=17095194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24284898A Expired - Fee Related JP3164076B2 (ja) | 1998-08-28 | 1998-08-28 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6133082A (ja) |
JP (1) | JP3164076B2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
JP2001127168A (ja) * | 1999-10-22 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
ATE459981T1 (de) * | 2000-03-30 | 2010-03-15 | Nxp Bv | Halbleiterbauelement und dessen herstellungsverfahren |
US6380021B1 (en) * | 2000-06-20 | 2002-04-30 | Taiwan Semiconductor Manufacturing Company | Ultra-shallow junction formation by novel process sequence for PMOSFET |
US6743680B1 (en) | 2000-06-22 | 2004-06-01 | Advanced Micro Devices, Inc. | Process for manufacturing transistors having silicon/germanium channel regions |
US6461945B1 (en) | 2000-06-22 | 2002-10-08 | Advanced Micro Devices, Inc. | Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions |
US6630386B1 (en) | 2000-07-18 | 2003-10-07 | Advanced Micro Devices, Inc | CMOS manufacturing process with self-amorphized source/drain junctions and extensions |
US6589847B1 (en) * | 2000-08-03 | 2003-07-08 | Advanced Micro Devices, Inc. | Tilted counter-doped implant to sharpen halo profile |
US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
US6472282B1 (en) * | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
JP2002076332A (ja) * | 2000-08-24 | 2002-03-15 | Hitachi Ltd | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
US6451675B1 (en) * | 2000-09-12 | 2002-09-17 | United Microelectronics Corp. | Semiconductor device having varied dopant density regions |
US6475869B1 (en) | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6770921B2 (en) | 2001-08-31 | 2004-08-03 | Micron Technology, Inc. | Sidewall strap for complementary semiconductor structures and method of making same |
JP4122167B2 (ja) | 2002-03-19 | 2008-07-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6605514B1 (en) | 2002-07-31 | 2003-08-12 | Advanced Micro Devices, Inc. | Planar finFET patterning using amorphous carbon |
US6660605B1 (en) * | 2002-11-12 | 2003-12-09 | Texas Instruments Incorporated | Method to fabricate optimal HDD with dual diffusion process to optimize transistor drive current junction capacitance, tunneling current and channel dopant loss |
US20040121524A1 (en) * | 2002-12-20 | 2004-06-24 | Micron Technology, Inc. | Apparatus and method for controlling diffusion |
US7297617B2 (en) * | 2003-04-22 | 2007-11-20 | Micron Technology, Inc. | Method for controlling diffusion in semiconductor regions |
JP2006245338A (ja) * | 2005-03-03 | 2006-09-14 | Nec Electronics Corp | 電界効果型トランジスタの製造方法 |
US7393752B2 (en) * | 2005-07-25 | 2008-07-01 | Freescale Semiconductor, Inc. | Semiconductor devices and method of fabrication |
US8110469B2 (en) | 2005-08-30 | 2012-02-07 | Micron Technology, Inc. | Graded dielectric layers |
JP2007298190A (ja) * | 2006-04-27 | 2007-11-15 | Noritz Corp | 燃焼装置 |
JP2008153442A (ja) | 2006-12-18 | 2008-07-03 | Renesas Technology Corp | 半導体装置の製造方法 |
US8236659B2 (en) * | 2010-06-16 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source and drain feature profile for improving device performance and method of manufacturing same |
US8216906B2 (en) | 2010-06-30 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing integrated circuit device with well controlled surface proximity |
JP5778900B2 (ja) | 2010-08-20 | 2015-09-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US8569139B2 (en) | 2010-10-27 | 2013-10-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing strained source/drain structures |
US8999794B2 (en) | 2011-07-14 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned source and drain structures and method of manufacturing same |
JP2015095492A (ja) * | 2013-11-08 | 2015-05-18 | 株式会社東芝 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63196070A (ja) * | 1987-02-10 | 1988-08-15 | Sony Corp | Cmosの製造方法 |
KR940004446B1 (ko) * | 1990-11-05 | 1994-05-25 | 미쓰비시뎅끼 가부시끼가이샤 | 반도체장치의 제조방법 |
KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
-
1998
- 1998-08-28 JP JP24284898A patent/JP3164076B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-25 US US09/382,698 patent/US6133082A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000077541A (ja) | 2000-03-14 |
US6133082A (en) | 2000-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3164076B2 (ja) | 半導体装置の製造方法 | |
US5677224A (en) | Method of making asymmetrical N-channel and P-channel devices | |
US4342149A (en) | Method of making very short channel length MNOS and MOS devices by double implantation of one conductivity type subsequent to other type implantation | |
US5930615A (en) | Method of forming CMOS having simultaneous formation of halo regions of PMOS and part of source/drain of NMOS | |
EP0419128B1 (en) | Silicon MOSFET doped with germanium to increase lifetime of operation | |
JP2897004B2 (ja) | Cmosfet製造方法 | |
JP2513402B2 (ja) | 半導体装置の構造及び製造方法 | |
EP0978141A1 (en) | Method of making nmos and pmos devices with reduced masking steps | |
JPS60116165A (ja) | 超高密度集積回路のmosトランジスタの製造方法 | |
JPH10200110A (ja) | 半導体装置及びその製造方法 | |
US6051459A (en) | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate | |
JP2004508717A (ja) | 薄いゲート酸化物MOSFETsでのゲート誘起ドレイン漏洩(GIDL)電流を減らす方法およびデバイス | |
US5973370A (en) | Preventing boron penetration through thin gate oxide of P-channel devices in advanced CMOS technology | |
US6833589B2 (en) | Method for manufacturing field effect transistor | |
JPH1187704A (ja) | 半導体装置およびその製造方法 | |
US6051471A (en) | Method for making asymmetrical N-channel and symmetrical P-channel devices | |
JP2000174135A (ja) | 半導体装置及びその製造方法 | |
JPH10135349A (ja) | Cmos型半導体装置及びその製造方法 | |
JP3309589B2 (ja) | 半導体装置の製造方法 | |
JP2873942B2 (ja) | Mos電界効果トランジスタの製造方法 | |
JP3411209B2 (ja) | 半導体装置の製造方法 | |
US5937302A (en) | Method of forming lightly doped drain region and heavily doping a gate using a single implant step | |
KR100334968B1 (ko) | 매몰 채널 pmos 트랜지스터 제조 방법 | |
JP3067288B2 (ja) | Mos型半導体装置の製造方法 | |
KR100386623B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |