JP3164076B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3164076B2 JP24284898A JP24284898A JP3164076B2 JP 3164076 B2 JP3164076 B2 JP 3164076B2 JP 24284898 A JP24284898 A JP 24284898A JP 24284898 A JP24284898 A JP 24284898A JP 3164076 B2 JP3164076 B2 JP 3164076B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にMOS半導体装置の製造方法に関する。
【０００２】
【従来の技術】微細化したMOS半導体装置の製造方法に
あっては、ゲート長が短くなるにつれてしきい電圧が低
下する、いわゆる“短チャネル効果”を抑制することが
必須である。このため、MOS半導体装置において、短チ
ャネル効果を抑制するひとつの手段として、MOSFETのソ
ースドレイン領域にLDD(Lightly Doped Drain)と呼ばれ
るソースドレインの拡張部を設け、このLDD領域を浅接
合化する方法が知られている。
【０００３】上記方法については、例えば特開昭63−19
6070号公報に開示されており、この方法(以下“従来法
１”という)について、図４を参照して説明する。な
お、図４は、従来の半導体装置の製造方法の一例(従来
法１)を説明する図であって、工程(ａ)〜(ｃ)からなる
製造工程順断面図である。
【０００４】従来法１では、まず図４の(ａ)に示すよう
に、半導体基板(201)に素子分離領域(202)，ｎ型ウェル
領域(203)，ｐ型ウェル領域(204)を形成した後、ゲート
酸化膜(205)およびゲート電極(206)を形成し、更に基板
全面にｎ型不純物(207)をイオン注入してｎ型LDD領域(2
08)およびｎ型不純物領域(209)を形成する。
【０００５】次に、図４(ｂ)に示すように、ｎ型MOSFET
形成予定領域上をレジスト(210)でマスクした後、ｐ型
不純物(211)をイオン注入し、前記図４の(ａ)で形成さ
れていたｐ型MOSFET形成予定領域中のｎ型不純物領域(2
09)をｐ型LDD領域(212)に反転させる。その後は周知の
方法で、サイドウォール(213)，ｎ型ソースドレイン領
域(214)，ｐ型ソースドレイン領域(215)を形成し、図４
の(ｃ)に示すCMOS半導体装置を完成させる。
【０００６】上記図４の工程(ａ)〜(ｃ)に示した従来法
１では、ｎ型MOSFETおよびｐ型MOSFETのLDD領域(208，2
12)を１回のフォトリソグラフィー工程で形成すること
ができる。また、上記従来法１では、ｎ型MOSFET領域お
よびｐ型MOSFET領域共に、浅接合を有するLDD領域(20
8，212)を形成しているため、ｎ型MOSFETおよびｐ型MOS
FET共に短チャネル効果をある程度抑制することは可能
である。
【０００７】しかしながら、上記従来法１では、ゲート
長が0.1ミクロンレベルのMOSFETの製造に際しては、LDD
領域(208，212)の浅接合化だけでは前記した“短チャネ
ル効果”を十分に抑制することは不可能である。このた
め、その“短チャネル効果”を抑制する手段のひとつと
して、LDD領域に加えてポケット領域を形成する方法が
知られている。
【０００８】例えば「L. Su et al. A High-Performanc
e 0.08umCMOS，Symp. on VLSi Tech.，p.12(1995)」に
は、ｎ型MOSFET領域およびｐ型MOSFET領域の各領域に、
ともに「LDD構造およびポケット構造」を有する半導体
装置の製造方法が開示されている(以下、この方法を
“従来法２”という)。この従来法２の概要について、
図５を参照して説明する。なお、図５は、従来の半導体
装置の製造方法の他の例(従来法２)を説明する図であっ
て、工程(ａ)〜(ｄ)からなる製造工程順断面図である。
【０００９】従来法２では、まず図５(ａ)に示すよう
に、半導体基板(101)上に素子分離領域(102)を形成した
後、ｎ型ウェル領域(103)およびｐ型ウェル領域(104)を
形成する。次に、ゲート酸化膜(105)を形成した後、ゲ
ート電極(106)を形成する。続いて、図５(ｂ)に示すよ
うに、ｎ型MOSFET形成予定領域上をレジスト(107)で覆
った後、ｎ型不純物(108)を半導体基板(101)に対して斜
め方向にイオン注入してｎ型ポケット領域(109)を形成
し、その後、ｐ型不純物(110)をイオン注入してｐ型LDD
領域(111)を形成する。
【００１０】次に、図５(ｃ)に示すように、ｐ型MOSFET
形成予定領域上をレジスト(112)でマスクした後、ｐ型
不純物(113)を半導体基板(101)に対して斜め方向にイオ
ン注入してｐ型ポケット領域(114)を形成し、その後、
ｎ型不純物(115)をイオン注入してｎ型LDD領域(116)を
形成する。続いて、図５(ｄ)に示すように、サイドウォ
ール(117)を形成した後、ｎ型ソースドレイン領域(118)
およびｐ型ソースドレイン領域(119)を形成し、CMOS半
導体装置を完成させる。
【００１１】上記図５の工程(ａ)〜(ｄ)に示した半導体
装置の製造方法(従来法２)では、ｎ型MOSFETおよびｐ型
MOSFET共に浅いLDD領域(116，111)を形成し、また、ポ
ケット領域(114，109)を形成しているため、ｎ型MOSFET
およびｐ型MOSFETの短チャネル効果を十分抑制すること
ができる。
【００１２】
【発明が解決しようとする課題】しかしながら、前記図
５の工程(ａ)〜(ｄ)に示した半導体装置の製造方法(従
来例２)では、ｐ型MOSFETのLDD領域(111)およびポケッ
ト領域(109)と、ｎ型MOSFETのLDD領域(116)およびポケ
ット領域(114)とを形成する手段として、２回のフォト
リソグラフィー工程を要するという問題があった。
【００１３】本発明は、上記問題点に鑑みなされたもの
であって、その目的とするところは、第一に、ｎ型MOSF
ETのLDD領域およびポケット領域とｐ型MOSFETのLDD領域
およびポケット領域とを１回のフォトリソグラフィーで
形成し、ｎ型MOSFETとｐ型MOSFETの短チャネル効果を十
分抑制する半導体装置の製造方法を提供することにあ
る。また、第二に、上記したように、「ｎ型MOSFETのLD
D領域およびポケット領域とｐ型MOSFETのLDD領域および
ポケット領域とを１回のフォトリソグラフィーで形成
し、ｎ型MOSFETとｐ型MOSFETの短チャネル効果を十分抑
制する」ことに加えて、更にｎ型MOSFET，ｐ型MOSFETの
ソースドレイン領域とウェル領域との間の接合リーク電
流および接合容量を十分抑制する半導体装置の製造方法
を提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、上記目的を達成する手段として、ｎ型MO
SFET領域内のLDD領域およびポケット領域と、ｐ型MOSFE
T領域内のLDD領域およびポケット領域とを有する半導体
装置の製造方法において、 (1-1) ｐ型MOSFET形成予定領域上をレジストで覆った
後、ｎ型MOSFET形成予定領域にｐ型不純物を注入してｐ
型ポケット領域を形成し、 (1-2) 続いて、ｎ型不純物を注入してｎ型LDD領域を形
成する工程と、 (2) 前記レジストを除去し、半導体基板表面の自然酸化
膜を除去した後、酸化処理を施してｎ型MOSFET領域に厚
い酸化膜を、ｐ型MOSFET領域に薄い酸化膜をそれぞれ形
成させる工程と、 (3-1) 半導体基板全面にｎ型不純物を注入してｐ型MOSF
ET形成予定領域にｎ型ポケット領域を形成し、 (3-2) 続いて、半導体基板全面にｐ型不純物を注入して
ｐ型MOSFET形成予定領域にｐ型LDD領域を形成する工程
と、を含むことを特徴とする (請求項１)。
【００１５】また、本発明に係る半導体装置の別の具体
的な製造方法は、ｎ型MOSFET領域内のLDD領域およびポ
ケット領域と、ｐ型MOSFET領域内のLDD領域およびポケ
ット領域とを有する半導体装置の製造方法において、 (1-1) ｐ型MOSFET形成予定領域上をレジストで覆った
後、ｎ型MOSFET形成予定領域にｐ型不純物を注入してｐ
型ポケット領域を形成し、 (1-2) 続いて、ｎ型不純物を注入してｎ型LDD領域を形
成する工程と、 (2-1) 前記レジストを除去した後、半導体基板全面にSi
<100>基板に対し25度傾けた<311>方向またはSi<100>基
板に対し45度傾けた<110>方向にｎ型不純物を注入して
ｐ型MOSFET形成予定領域にｎ型ポケット領域を形成し、 (2-2) 続いて、半導体基板全面にｐ型不純物を注入して
ｐ型MOSFET形成予定領域にｐ型LDD領域を形成する工程
と、を含むことを特徴とする(請求項２)。
【００１６】
【００１７】
【００１８】そして、本発明に係る半導体装置の製造方
法によれば、ｎ型MOSFET領域，ｐ型MOSFET領域のLDD領
域およびポケット領域を１回のフォトリソグラフィーで
形成することを可能にし、且つ、ｎ型MOSFET領域および
ｐ型MOSFET領域の“短チャネル効果”を十分に抑制する
ことができる。また、ｎ型MOSFET領域およびｐ型MOSFET
領域のポケット領域の接合深さを同程度にし、ｎ型MOSF
ETとｐ型MOSFETのソースドレイン領域とウェル領域との
間の接合リーク電流および接合容量を十分に抑制するこ
とができる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態を挙
げ、本発明を具体的に説明する。なお、以下の実施の形
態１〜３の適用例において、その構成材料および各種の
数値については、いずれも本発明を限定するものではな
い。
【００２０】（実施の形態１）図１は、本発明に係る半
導体装置製造方法の実施の形態１を示す図であって、工
程(ａ)〜(ｄ)からなる製造工程順断面図である。
【００２１】本実施の形態１では、まず図１(ａ)に示す
ように、半導体基板[Si<100>基板](1)に周知の方法によ
り素子分離領域(2)を形成した後、ｎ型ウェル領域(3)お
よびｐ型ウェル領域(4)を形成する。ｎ型ウェル領域(3)
は、例えばP+をイオン注入エネルギー700keV，ドーズ量
1.5×1013cm-2でイオン注入した後、As+を例えばイオン
注入エネルギー100keV，ドーズ量6×1012cm-2でイオン
注入して形成する。また、ｐ型ウェル領域(4)は、例え
ばB+をイオン注入エネルギー300keV，ドーズ量2×1013c
m-2でイオン注入した後、B+をイオン注入エネルギー30k
eV，ドーズ量6×1012cm-2でイオン注入して形成する。
【００２２】続いて、熱酸化法により、例えば5nm程度
の厚さのゲート酸化膜(5)を形成した後、厚さ200nm程度
の多結晶シリコン膜を堆積する。その後、フォトリソグ
ラフィー工程およびドライエッチング工程によりゲート
電極(6)を形成する[図１(ａ)参照]。
【００２３】次に、図１(ｂ)に示すように、半導体基板
(1)全面に例えばAs+(7)をイオン注入エネルギー70keV，
ドーズ量2×1013cm-2，注入角度15度でイオン注入す
る。これにより、ｐ型MOSFET形成予定領域にｎ型ポケッ
ト領域(8)が形成される。また同時に、N型MOSFET形成予
定領域中にもｎ型不純物領域(9)が形成される。その
後、半導体基板(1)全面に例えばBF2 +(10)をイオン注入
エネルギー5keV，ドーズ量1×1014cm-2，注入角度0度で
イオン注入する。これにより、ｐ型MOSFET形成予定領域
中にｐ型LDD領域(11)が形成される。また同時に、ｎ型M
OSFET形成予定領域中にもｐ型不純物領域(12)が形成さ
れる。
【００２４】次に、図１(ｃ)に示すように、ｐ型MOSFET
形成予定領域上をレジスト(13)で覆った後、例えばBF2 +
(14)をイオン注入エネルギー40keV，ドーズ量4×1013cm
-2，注入角度15度でイオン注入し、ｎ型MOSFET形成予定
領域中に形成されていたｎ型不純物領域(9)をｐ型に反
転しｐ型ポケット領域(15)を形成する。その後、例えば
As+(16)をイオン注入エネルギー15keV，ドーズ量4×10
14cm-2，注入角度0度でイオン注入し、ｎ型MOSFET形成
予定領域中に形成されていたｐ型不純物領域(12)をｎ型
に反転しｎ型LDD領域(17)を形成する。
【００２５】次に、図１(ｄ)に示すように、SiO2からな
るサイドウォール(18)を形成した後、ｎ型ソースドレイ
ン領域(19)，ｐ型ソースドレイン領域(20)を形成し、更
に、層間の絶縁膜，配線等を形成することによりCMOS半
導体装置を完成させる。
【００２６】（実施の形態１の効果）上記実施の形態１
に係る本発明の半導体装置の製造方法によれば、ｐ型MO
SFET形成のための(ポケット領域形成用)As+(7)および(L
DD領域形成用)BF2 +(10)を半導体基板(1)全面に注入する
(→図１(ｂ)参照)。次に、フォトリソグラフィー(ＰＲ)
後、ｎ型MOSFET側は、(ポケット領域形成用)BF2 +(14)お
よび(LDD領域形成用)As+(16)でこれらを打ち返すプロセ
スを用いている(→図１(ｃ)参照)。このため、ｎ型MOSF
ET，ｐ型MOSFETのポケット領域(15，8)およびLDD領域(1
7，11)を１回のフォトリソグラフィー工程で形成するこ
とができ、前掲の図５に示す従来法２と比較して、フォ
トリソグラフィーの回数を１回減らすことが可能とな
る。
【００２７】また、実施の形態１に係る本発明の半導体
装置の製造方法によれば、前掲の図４に示す従来法１と
は異なり、ｎ型MOSFET領域およびｐ型MOSFET領域共にポ
ケット構造(15，8)を用いているため、ｎ型MOSFETおよ
びｐ型MOSFET共に短チャネル効果を十分に抑制する効果
が得られる。
【００２８】（実施の形態２）図２は、本発明に係る半
導体装置製造方法の実施の形態２を示す図であって、工
程(ａ)〜(ｅ)からなる製造工程順断面図である。
【００２９】本実施の形態２では、前記実施の形態１と
同様、まず図２(ａ)に示すように、半導体基板[Si<100>
基板](31)に周知の方法により素子分離領域(32)を形成
した後、ｎ型ウェル領域(33)およびｐ型ウェル領域(34)
を形成する。ｎ型ウェル領域(33)は、例えばP+をイオン
注入エネルギー700keV，ドーズ量1.5×1013cm-2でイオ
ン注入した後、As+を例えばイオン注入エネルギー100ke
V，ドーズ量6×1012cm-2でイオン注入して形成する。ま
た、ｐ型ウェル領域(34)は、例えばB+をイオン注入エネ
ルギー300keV，ドーズ量2×1013cm-2で注入した後、B +
をイオン注入エネルギー30keV，ドーズ量6×1012cm-2で
注入して形成する。
【００３０】続いて、熱酸化法により、例えば5nm程度
の厚さのゲート酸化膜(35)を形成した後、厚さ200nm程
度の多結晶シリコン膜を堆積する。その後、フォトリソ
グラフィー工程およびドライエッチング工程によりゲー
ト電極(36)を形成する[図２(ａ)参照]。（以上の工程
は、前記実施の形態１と同じである。）
【００３１】本実施の形態２では、上記工程(ａ)に続い
て、図２(ｂ)に示すように、ｐ型MOSFET形成予定領域上
をレジスト(37)で覆い、ｎ型MOSFET形成予定領域にBF2 +
(38)を例えばイオン注入エネルギー30keV，ドーズ量4×
1013cm-2，注入角度15度で斜めにイオン注入し、ｎ型MO
SFET形成予定領域にｐ型ポケット領域(39)を形成する。
その後、As+(40)を例えばイオン注入エネルギー15keV，
ドーズ量4×1014cm-2，注入角度0度でイオン注入し、ｎ
型LDD領域(41)を形成する。
【００３２】続いて、レジスト(37)を除去した後、図２
(ｃ)に示すように、半導体基板[Si<100>基板](31)全面
にAs+(42)を例えばイオン注入エネルギー30KeV，ドーズ
量2×1013cm-2，注入角度25度で斜めにイオン注入す
る。この際、Si<100>基板(31)に対して、25度傾けた方
向には<311>方向のチャネリング軸があり、ｐ型MOSFET
形成予定領域ではイオン注入したAs+(42)がチャネリン
グし、深くイオン注入され、ｎ型ポケット領域(43)を形
成する。
【００３３】一方、ｎ型MOSFET形成予定領域では、図２
(ｂ)に示したBF2 +(38)およびAs+(40)の注入により基板
表面領域が非晶質化されているため、As+(42)はチャネ
リングすることなく、ｎ型LDD領域(41)中に止まる。な
お、As+(42)のイオン注入は、半導体基板[Si<100>基板]
(31)に対して45度傾けた<110>方向にイオン注入しても
よい。
【００３４】次に、図２(ｄ)に示すように、半導体基板
[Si<100>基板](31)全面にBF2 +(44)を例えばイオン注入
エネルギー5keV，ドーズ量1×1014cm-2，注入角度0度で
イオン注入し、P型MOSFET形成予定領域にｐ型LDD領域(4
5)を形成する。なお、ｎ型MOSFET形成予定領域ではｎ型
LDD領域(41)の方が濃度が高いため、BF2 +(44)の注入に
よりｎ型LDD領域(41)が反転することはない。
【００３５】続いて、図２(ｅ)に示すように、サイドウ
ォール(46)，ｎ型ソースドレイン領域(47)およびｐ型ソ
ースドレイン領域(48)を形成し、その後、層間の絶縁
膜，配線等を形成してCMOS半導体装置を完成させる。
【００３６】（実施の形態２の効果）前記実施の形態１
の場合では、ｎ型MOSFET領域中のｎ型不純物領域(9)を
ｐ型ポケット領域(15)に確実に反転させるためには、BF
2 +(14)はAs+(7)より深く注入する必要がある。［ｐ型ポ
ケット領域(15)が深くなると、ｎ型ソースドレイン領域
(19)の底面部分と接近するため、接合リーク電流および
接合容量が高くなってしまう。］これに対して、本実施
の形態２によれば、ｐ型MOSFETのポケット領域(43)形成
のためのAs+(42)の全面注入の際、半導体基板[Si<100>
基板](31)に対して25度傾けた<311>方向もしくは45度傾
けた<110>方向に注入するため、ｐ型MOSFET領域ではAs+
(42)がチャネリングし、30keVと比較的エネルギーが低
くてもｎ型ポケット領域(43)を形成することが可能とな
る利点を有する。
【００３７】さらに、本実施の形態２では、ｎ型MOSFET
領域は予め非晶質化されているため、As+(42)がチャネ
リングせず、しかも浅く注入されるため、ｎ型LDD領域
(41)の接合を深くしない。また、ｎ型MOSFET領域中にお
いてAs+(42)がチャネリングすることがないため、ｐ型
ポケット領域(39)も浅く形成することができる。従っ
て、ｎ型MOSFETおよびｐ型MOSFET共に接合容量を増加さ
せることなく、また、ｎ型MOSFET，ｐ型MOSFETのポケッ
ト領域(39，43)およびLDD領域(41，45)のフォトリソグ
ラフィーを１回で行いながら、短チャネル効果を抑制す
る効果が得られる。
【００３８】（実施の形態３）図３は、本発明に係る半
導体装置製造方法の実施の形態３を示す図であって、工
程(ａ)〜(ｆ)からなる製造工程順断面図である。
【００３９】本実施の形態３では、前記実施の形態１，
２と同様、まず図３(ａ)に示すように、半導体基板[Si<
100>基板](61)に周知の方法により素子分離領域(62)を
形成した後、ｎ型ウェル領域(63)およびｐ型ウェル領域
(64)を形成する。ｎ型ウェル領域(63)は、例えばP+をイ
オン注入エネルギー700keV，ドーズ量1.5×1013cm-2で
イオン注入した後、As+を例えばイオン注入エネルギー1
00keV，ドーズ量6×1012cm-2でイオン注入して形成す
る。また、ｐ型ウェル領域(64)は、例えばB+をイオン注
入エネルギー300keV，ドーズ量2×1013cm-2で注入した
後、B +をイオン注入エネルギー30keV，ドーズ量6×1012
cm-2で注入して形成する。
【００４０】続いて、熱酸化法により、例えば5nm程度
のゲート酸化膜(65)を形成した後、厚さ200nm程度の多
結晶シリコン膜を堆積する。その後、フォトリソグラフ
ィー工程およびドライエッチング工程によりゲート電極
(66)を形成する[図３(ａ)参照]。（以上の工程は、前記
実施の形態１，２と同じである。）
【００４１】上記図３の工程(ａ)に続いて、図３の(ｂ)
に示すように、ｐ型MOSFET形成予定領域上をレジスト(6
7)で覆い、ｎ型MOSFET形成予定領域にBF2 +(68)を例えば
イオン注入エネルギー30keV，ドーズ量4×1013cm-2，注
入角度15度で斜めにイオン注入し、ｎ型MOSFET形成予定
領域にｐ型ポケット領域(69)を形成する。その後、As
+(70)を例えばイオン注入エネルギー15keV，ドーズ量4
×1014cm-2，注入角度0度でイオン注入し、ｎ型LDD領域
(71)を形成する。（以上の工程は、前記実施の形態２と
同じである。）
【００４２】その後、本実施の形態３では、窒素雰囲気
中で1000度10秒程度のRTA処理を行う。この処理によりN
MOSにおける逆短チャネル効果の抑制作用を生じさせ
る。［なお、このようなRTA処理により、NMOSにおける
逆短チャネル効果が抑制されることがこれまで報告され
ている（→例えば「A. Ono，Suppression of Vth fluct
uation by minimizing transient enhanced diffusion
for deep sub−quarter micron MOSFET，IEDM96，p755
(1996)」参照）。］
【００４３】ところで、このRTA処理を行うことで、BF2
+(68)およびAs+(70)の注入により形成されている“ｎ型
MOSFET形成予定領域表面部分の非晶質層”が活性化され
てしまう。そこで、本実施の形態３では、続いて、レジ
スト67を除去し、半導体基板[Si<100>基板](61)の自然
酸化膜を除去した後、酸化し、図３の(ｃ)に示すよう
に、ｎ型MOSFET領域では約5.5nmの酸化膜(72)を、ｐ型M
OSFET領域では1.3nm程度の酸化膜(73)を形成する。
【００４４】この際、例えば「Thermal Oxidation of A
rsenic-Diffused Silicon,J. Electrochem. Soc. p1997
(1978)」で報告されているように、ｎ型MOSFET形成予定
領域では、基板表面近傍に高濃度の不純物が存在するた
め、PMOS側に比べて５倍程度の酸化レートが得られる。
これにより、上記したように、ｎ型MOSFET領域では約5.
5nmの酸化膜(72)を、ｐ型MOSFET領域では1.3nm程度の酸
化膜(73)を制御よく形成することができる。
【００４５】次に、図３の(ｄ)に示すように、Si<100>
基板(61)全面にAs+(74)を例えばイオン注入エネルギー3
0keV，ドーズ量2×1013cm-2，注入角度25度で斜めにイ
オン注入し、ｐ型MOSFET形成予定領域にｎ型ポケット領
域(75)を形成する。
【００４６】この際、Si<100>基板(61)に対して、25度
傾けた方向には<311>方向のチャネリング軸があり、ま
た、ｐ型MOSFET形成予定領域表面部分には、1.3nm程度
の薄い酸化膜(73)しか存在しないため、イオン注入した
As+(74)がチャネリングし、深くイオン注入され、ｎ型
ポケット領域(75)を形成させることができる。一方、ｎ
型MOSFET形成予定領域表面には、5.5nm程度の厚い酸化
膜(72)が形成されているため、チャネリングが抑制さ
れ、As+(74)は、チャネリングすることなく、ｎ型LDD領
域(71)中に止まる。（なお、前記したAs+(74)のイオン
注入は、半導体基板[Si<100>基板](61)に対して45度傾
けた<110>方向にイオン注入してもよい。）
【００４７】次に、図３(ｅ)に示すように、半導体基板
[Si<100>基板](61)全面にBF2 +(76)を例えばイオン注入
エネルギー5keV，ドーズ量1×1014cm-2，注入角度０度
でイオン注入し、ｐ型MOSFET形成予定領域にｐ型LDD領
域(77)を形成する。なお、ｎ型MOSFET形成予定領域では
ｎ型LDD領域(71)の方が濃度が高いため、BF2 +(76)の注
入によりｎ型LDD領域(71)が反転することはない。
【００４８】次に、図３の(ｆ)に示すように、サイドウ
ォール(78)を形成した後、ｎ型ソースドレイン領域(79)
およびｐ型ソースドレイン領域(80)を形成し、CMOS半導
体装置を完成させる。
【００４９】（実施の形態３の効果）上記実施の形態３
に係る本発明の半導体装置の製造方法によれば、前記実
施の形態２と同様、ｐ型MOSFETのポケット領域形成のた
めのAs+(74)の全面注入の際、半導体基板[Si<100>基板]
(61)に対して25度傾けた<311>方向もしくは45度傾けた<
110>方向に注入するため、ｐ型MOSFET領域ではAs+(74)
がチャネリングし、30keVと比較的エネルギーが低くて
もｎ型ポケット領域(75)を形成することが可能となる。
【００５０】一方、ｎ型MOSFET領域上は予め厚い酸化膜
(72)が形成されているため、As+(74)がチャネリングせ
ず浅く注入され、ｎ型LDD領域(71)の接合を深くしな
い。また、ｎ型MOSFET領域中でAs+(74)がチャネリング
することがないため、ｐ型ポケット領域(69)も浅く形成
することができる。従って、ｎ型MOSFETおよびｐ型MOSF
ET共に接合容量を増加させることなく、ｎ型MOSFET，ｐ
型MOSFETのポケット領域(69，75)およびLDD領域(71，7
7)のフォトリソグラフィー(ＰＲ)を１回で行いながら、
短チャネル効果を抑制する効果が得られる。
【００５１】
【発明の効果】本発明は、以上詳記したように、ｎ型MO
SFET領域，ｐ型MOSFET領域の各領域に“LDD領域および
ポケット領域”を形成することにより、該ｎ型MOSFET領
域およびｐ型MOSFET領域はいずれも“短チャネル効果”
を十分に抑制することができ、しかも、この“LDD領域
およびポケット領域”を１回のフォトリソグラフィー工
程で形成することにより、前掲の図５に示す従来法２と
比較して、フォトリソグラフィーの回数を１回減らすこ
とが可能となる効果が生じる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造
方法を説明する図であって、工程(ａ)〜(ｄ)からなる製
造工程順断面図である。
【図２】本発明の実施の形態２である半導体装置の製造
方法を説明する図であって、工程(ａ)〜(ｅ)からなる製
造工程順断面図である。
【図３】本発明の実施の形態３である半導体装置の製造
方法を説明する図であって、工程(ａ)〜(ｆ)からなる製
造工程順断面図である。
【図４】従来の半導体装置の製造方法の一例(従来法１)
を説明する図であって、工程(ａ)〜(ｃ)からなる製造工
程順断面図である。
【図５】従来の半導体装置の製造方法の他の例(従来法
２)を説明する図であって、工程(ａ)〜(ｄ)からなる製
造工程順断面図である。
【符号の説明】
１，３１，６１，１０１，２０１ 半導体基板 ２，３２，６２，１０２，２０２ 素子分離領域 ３，３３，６３，１０３，２０３ ｎ型ウェル領域 ４，３４，６４，１０４，２０４ ｐ型ウェル領域 ５，３５，６５，１０５，２０５ ゲート酸化膜 ６，３６，６６，１０６，２０６ ゲート電極 ７，４０，７０， − − As+ ８，４３，７５，１０９， − ｎ型ポケット領域 ９， − − １０８，２０９ ｎ型不純物領域 １０，３８，６８， − − BF2 + １１，４５，７７，１１１，２１２ ｐ型LDD領域 １２， − − １１０， − ｐ型不純物領域 １３，３７，６７，１０７，２１０ レジスト − − − １０８，２０７ ｎ型不純物 １４，４４，７６， − − BF2 + − − − １１０，２１１ ｐ型不純物 − − − １１２， − レジスト − − − １１３， − ｐ型不純物 １５，３９，６９，１１４， − ｐ型ポケット領
域 − − − １１５， − ｎ型不純物 １６，４２，７４， − − As+ １７，４１，７１，１１６，２０８ ｎ型LDD領域 − − ７２， − − 酸化膜 − − ７３， − − 酸化膜 １８，４６，７８，１１７，２１３ サイドウォール １９，４７，７９，１１８，２１４ ｎ型ソースドレ
イン領域 ２０，４８，８０，１１９，２１５ ｐ型ソースドレ
イン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 21/336 H01L 21/8238 H01L 27/092 H01L 29/78

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎ型MOSFET領域内のLDD領域およびポケ
    ット領域と、ｐ型MOSFET領域内のLDD領域およびポケッ
    ト領域とを有する半導体装置の製造方法において、 (1-1) ｐ型MOSFET形成予定領域上をレジストで覆った
    後、ｎ型MOSFET形成予定領域にｐ型不純物を注入してｐ
    型ポケット領域を形成し、 (1-2) 続いて、ｎ型不純物を注入してｎ型LDD領域を形
    成する工程と、 (2) 前記レジストを除去し、半導体基板表面の自然酸化
    膜を除去した後、酸化処理を施してｎ型MOSFET領域に厚
    い酸化膜を、ｐ型MOSFET領域に薄い酸化膜をそれぞれ形
    成させる工程と、 (3-1) 半導体基板全面にｎ型不純物を注入してｐ型MOSF
    ET形成予定領域にｎ型ポケット領域を形成し、 (3-2) 続いて、半導体基板全面にｐ型不純物を注入して
    ｐ型MOSFET形成予定領域にｐ型LDD領域を形成する工程
    と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 ｎ型MOSFET領域内のLDD領域およびポケ
    ット領域と、ｐ型MOSFET領域内のLDD領域およびポケッ
    ト領域とを有する半導体装置の製造方法において、 (1-1) ｐ型MOSFET形成予定領域上をレジストで覆った
    後、ｎ型MOSFET形成予定領域にｐ型不純物を注入してｐ
    型ポケット領域を形成し、 (1-2) 続いて、ｎ型不純物を注入してｎ型LDD領域を形
    成する工程と、 (2-1) 前記レジストを除去した後、半導体基板全面にSi
    <100>基板に対し25度傾けた<311>方向またはSi<100>基
    板に対し45度傾けた<110>方向にｎ型不純物を注入して
    ｐ型MOSFET形成予定領域にｎ型ポケット領域を形成し、 (2-2) 続いて、半導体基板全面にｐ型不純物を注入して
    ｐ型MOSFET形成予定領域にｐ型LDD領域を形成する工程
    と、 を含むことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項２に記載の前記(2-2)の工程で注
    入するｐ型不純物濃度が、前記(1-2)の工程で形成され
    たｎ型LDD領域のｎ型不純物濃度よりも薄い請 求項２に
    記載の半導体装置の製造方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    において、前記(1-2)の工程の後にＲＴＡ処理を行うこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  5. 【請求項５】 請求項１に記載の前記(3-1)の工程にお
    けるｎ型不純物を、Si<100>基板に対し25度傾けた<311>
    方向またはSi<100>基板に対し45度傾けた<110>方向に注
    入する請求項１又は請求項４に記載の半導体装置の製造
    方法。
  6. 【請求項６】 請求項１に記載の前記(3-2)の工程で注
    入するｐ型不純物濃度が、前記(1-2)の工程で形成され
    たｎ型LDD領域のｎ型不純物濃度よりも薄い請求項１又
    は請求項４に記載の半導体装置の製造方法。
  7. 【請求項７】 前記ｎ型不純物がAs+であり、前記ｐ型
    不純物がBF2+である請求項１〜６のいずれかに記載の半
    導体装置の製造方法。
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