KR20020046911A - 인식 번호를 갖는 반도체 장치, 그 제조 방법 및 전자 장치 - Google Patents

인식 번호를 갖는 반도체 장치, 그 제조 방법 및 전자 장치 Download PDF

Info

Publication number
KR20020046911A
KR20020046911A KR1020010052807A KR20010052807A KR20020046911A KR 20020046911 A KR20020046911 A KR 20020046911A KR 1020010052807 A KR1020010052807 A KR 1020010052807A KR 20010052807 A KR20010052807 A KR 20010052807A KR 20020046911 A KR20020046911 A KR 20020046911A
Authority
KR
South Korea
Prior art keywords
forming
semiconductor device
memory
contact hole
transistor
Prior art date
Application number
KR1020010052807A
Other languages
English (en)
Other versions
KR100767555B1 (ko
Inventor
우사미미쯔오
Original Assignee
가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰토무, 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가나이 쓰토무
Publication of KR20020046911A publication Critical patent/KR20020046911A/ko
Application granted granted Critical
Publication of KR100767555B1 publication Critical patent/KR100767555B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54413—Marks applied to semiconductor devices or parts comprising digital information, e.g. bar codes, data matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Read Only Memory (AREA)
  • Electron Beam Exposure (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

전자선 묘화법의 효율적 활용에 의해 인식 번호를 갖는 초소형의 반도체 장치를 경제적으로 실현하기 위해, 트랜지스터를 이용한 128비트의 인식 번호를 식별하기 위한 메모리를 전자선 묘화법을 이용하여 선택적으로 형성한 컨택트홀에 의해 구성한다. 반도체 칩의 평면의 긴 변의 치수를 0.5㎜ 이하로 한다. 또한, 상기 컨택트홀을 주위 회로의 컨택트홀과 동시에 작성한다. 그 밖에, 반도체 칩의 평면의 긴 변의 치수를 제조 개시 전의 웨이퍼의 두께보다 작고, 웨이퍼가 박막화된 후의 두께보다 크게 한다. 별도로, 메모리에 바코드와 동일한 데이터를 또한 저장한다. 또한 별도로, 인식 번호를 암호화한 데이터를 이용하여 반도체 칩의 검사를 행한다.

Description

인식 번호를 갖는 반도체 장치, 그 제조 방법 및 전자 장치{SEMICONDUCTOR DEVICE HAVING IDENTIFICATION NUMBER, MANUFACTURING METHOD THEREOF AND ELECTRONIC DEVICE}
본 발명은 인식 번호를 갖는 반도체 장치에 관한 것으로, 특히 각종 물체에 장착 가능한 소형의 반도체 장치를 경제적으로 실현하기 위한 기술에 관한 것이다.
최근, 질문기로부터의 문의에 대해 무선에 의해 비접촉으로 정보를 반환하는 IC 카드가 한창 이용되고 있다. IC 카드에는 메모리나 간단한 논리 회로 등을 갖는 소형의 반도체 칩(IC)이 내장된다. 그와 같은 반도체 칩에 유사한, 비접촉 식별을 행하고 싶은 물체에 장착 가능한 인식 번호를 갖는 반도체 칩이 출현하고 있다. 상기 반도체 칩에는 칩마다 다른 인식 번호를 기입한 판독 전용 메모리(ROM)가 설치된다.
그와 같은 ROM을 실현하기 위한 기술이, 예를 들면 일본 특개평8-139208호공보에 의해 개시되어 있다. 이 방법에서는 반도체 웨이퍼 상에 있어서, 반도체 칩마다 각각 다른 인식 번호가 전자선 묘화 기술(electron beam writing technology)을 이용하여 기입된다. 구체적으로, 인식 번호의 기입은 유리 마스크를 이용하지 않고도, 전자선 묘화에 의한 배선 패턴의 절단에 의해 행해진다.
이 방법에 따르면, 절단이 행해져 있지 않은 배선 패턴을 일단 고정 패턴으로 하여 종래의 유리 마스크를 이용한 포토리소그래피 공정에 의해 형성하고, 계속해서 레지스트막을 반도체 웨이퍼에 도포하여 포스트 베이킹하며, 다음으로 배선 패턴의 절단 부분에 전자선을 묘화한다. 그 후, 현상액에 의해 전자선을 묘화한 부분의 패턴을 제거하고, 또한 에칭액 또는 드라이 에칭용의 이온에 의해 배선 패턴의 소정 부분의 배선을 제거하고, 그 후, 레지스트막을 애셔(asher)로써 제거하여 세정함으로써, 본래 의도한 배선 패턴의 절단에 의한 패터닝을 실현하는 복잡한 공정을 거칠 필요가 있었다.
칩마다 다른 인식 번호를 기입한 ROM을 설치하는 다른 방법으로서, 스텝 앤드 리피트(step and repeat) 방식의 노광 처리에 의해 컨택트홀의 유무를 결정하는 기술이 예를 들면, 특개평10-559939호 공보에 의해 개시되어 있다.
종래 기술에 따르면, 인식 번호를 갖는 반도체 칩을 경제적으로 실현하는 방법을 제공할 수 없다. 즉, 웨이퍼 상의 인식 번호를 갖는 반도체 칩에 개별적으로 다른 인식 번호를 메모리를 사용하여 기입하기 위한 하나의 방법으로 전자선 묘화를 들 수 있지만, 이 때, 종래 기술에서는 복잡한 공정을 추가하거나 복잡한 근접효과 보정을 실시하는 것을 피할 수 없어서 고가의 전자선 묘화 장치의 효율적 활용을 도모하는 것이 불가능하며, 경제적으로 인식 번호를 갖는 반도체 칩을 실현하는 방법을 제공할 수 없다. 또, 근접 효과로는 전자선이 레지스트 중에 확산을 일으켜 묘화 형상이 변화되는 것이지만, 고밀도의 묘화에서는 그 변화가 가능하도록 하는 처리 즉 보정이 필요하다.
또한, 인식 번호를 형성하는 다른 방법으로서 스텝 앤드 리피트 방식의 노광 처리가 있지만, 이 방법에서는 마스크를 1비트씩 움직이면서 패턴에 따라 노광의 유무를 선택하기 때문에, 인식 번호의 비트수가 증가됨과 함께, 또한 웨이퍼에 제작하는 칩수의 증대와 함께 방대한 가공 시간이 필요해져서 경제성이 현저하게 떨어진다. 또, 상술한 특개평10-559939호 공보는 스텝 앤드 리피트 방식 대신에 전자선 묘화를 채택하는 것이 가능한 것을 언급하고 있다. 그러나, 이 전자선 묘화는 스텝 앤드 리피트 방식의 경우와 마찬가지로 인식 번호의 형성에만 사용되기 때문에, 상기 전자선 묘화와 동일한 과제가 있다.
다음으로, 인식 번호를 갖는 반도체 장치를 보급시키기 위해, 상기의 주 과제의 해결 이외에, 이하의 사항을 실현할 필요가 있다.
첫번째로, 반도체 칩을 필름형의 얇은 실장 기판에 효율적으로 탑재할 수 있도록 하는 것을 들 수 있다. 그 실현을 위해, 실장 시, 칩의 디바이스면이 실장 베이스 기판에 수직으로 되는 것을 피하여 실장 베이스 기판에 자연스럽게 수평이 되도록 하고, 반도체 장치의 실장을 경제적으로 실현하는 것을 가능하게 하는 방법을 제공할 필요가 있다.
두번째로, 인식 번호를 갖는 반도체 칩을 종래의 바코드 시스템과 공존하여 취급하는 것을 가능하게 하는 것을 들 수 있다. 그 실현을 위해, 바코드 시스템을 효율적으로 운용하는 것을 가능하게 하고, 인식 번호를 갖는 반도체 장치를 경제적으로 응용할 수 있는 방법을 제공할 필요가 있다.
세번째로, 인식 번호를 갖는 반도체 장치를 검사할 때, 종래의 고가의 반도체 테스터를 이용하지 않고도, 경제적으로 인식 번호를 갖는 반도체 장치를 검사하는 것을 가능하게 할 필요가 있다.
도 1은 본 발명에 따른 반도체 장치의 제1 실시예를 설명하기 위한 회로 구성도.
도 2는 제1 실시예에 이용하는 메모리를 설명하기 위한 회로도.
도 3은 제1 실시예에 있어서의 회로의 동작 파형을 설명하기 위한 파형도.
도 4는 제1 실시예에 이용하는 메모리의 구조를 설명하기 위한 평면도.
도 5는 제1 실시예에 이용하는 메모리의 구조를 설명하기 위한 단면도.
도 6은 본 발명의 제1 실시예에 의한 반도체 칩을 설명하기 위한 구성도.
도 7a, 도 7b는 본 발명의 제1 실시예에 의한 웨이퍼로부터 분리된 반도체 칩을 설명하기 위한 도면.
도 8a, 도 8b는 본 발명의 제2 실시예를 설명하기 위한 도면.
도 9a, 도 9b는 본 발명의 제3 실시예를 설명하기 위한 도면.
도 10은 본 발명의 제3 실시예에 의한 반도체 칩의 실장을 설명하기 위한 도면.
도 11은 본 발명의 제4 실시예를 설명하기 위한 도면.
도 12는 본 발명의 제5 실시예를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 회로
103 : 복조 회로
109 : 변조기
112 : ROM
113 : 컨덴서
122 : 공진 회로
상기의 주 과제를 해결하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 트랜지스터를 이용한 128 비트의 메모리로 인식 번호가 구성되는 반도체 장치의 제조 방법에 있어서, 반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과, 상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과, 상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과, 상기 컨택트홀을 통해 상기 도전막 영역에 접속되는 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기의 주 과제를 해결하기 위해, 본 발명에 따른 다른 반도체 장치의 제조 방법은 복수의 트랜지스터를 이용한 메모리에 의해 인식 번호가 식별되는 반도체 장치의 제조 방법에 있어서, 반도체 기판 표면에 복수의 상기 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정과, 복수의 상기 소스 영역 및 드레인 영역을피복하여 절연막을 형성하는 공정과, 상기 메모리에 기억된 '1', '0'에 따라 그 유무가 선택되는 컨택트홀을 상기 트랜지스터 상의 절연막에 전자선 묘화법을 이용하여 형성하는 공정과, 상기 컨택트홀을 갖는 절연막 상에 배선층을 형성하는 공정과, 그 후, 상기 반도체 기판 상에 마이크로파 수신용 코일을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기의 주 과제를 해결하기 위해, 본 발명에 따른 반도체 장치는 복수의 트랜지스터를 이용한 128비트의 메모리로 인식 번호가 구성되는 반도체 장치에 있어서, 상기 반도체 장치는 반도체 기판 표면에 설치된 복수의 상기 트랜지스터의 소스 영역 및 드레인 영역과, 복수의 상기 소스 영역 및 드레인 영역을 피복하여 설치된 절연막과, 상기 메모리에 기억된 '1', '0'에 따라 그 유무가 선택되는 상기 트랜지스터 상의 절연막에 설치되는 컨택트홀과, 상기 컨택트홀을 갖는 절연막 상에 설치된 배선층과, 상기 배선층이 설치된 반도체 기판 상에 형성된 마이크로파 수신용 코일을 포함하는 것을 특징으로 한다.
상기의 제1 과제를 해결하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판을 준비하는 공정과, 상기 반도체 기판 표면에, 평면의 긴 변의 치수가 상기 반도체 기판의 두께보다 작은 칩 영역 내부에 반도체 장치를 형성하는 공정과, 상기 반도체 기판의 두께가 상기 칩 영역의 평면의 긴 변의 치수보다 얇아질 때까지 상기 반도체 기판을 이면측으로부터 제거하는 공정과, 상기 반도체 장치를 칩형으로 분리하는 공정을 포함하는 것을 특징으로 한다.
상기의 제2 과제를 해결하기 위해, 본 발명에 따른 전자 장치는 트랜지스터를 이용한 메모리에 의해 인식 번호가 식별되는 반도체 장치와 바코드를 갖는 전자 장치에 있어서, 상기 반도체 장치는 상기 트랜지스터의 구성 요소가 되는 도전 영역과, 상기 복수의 도전 영역을 피복하여 형성된 절연막과, 상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 선택적으로 형성된 컨택트홀과, 상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선과, 상기 배선층이 설치된 반도체 기판 상에 형성된 마이크로파 수신용 코일을 포함하고, 상기 메모리는 상기 인식 번호를 기억하는 영역 외에 상기 바코드와 동일한 데이터를 기억하는 영역을 포함하고 있는 것을 특징으로 한다.
상기의 제3 과제를 해결하기 위해, 본 발명에 따른 반도체 장치는 트랜지스터를 이용하여 제1 메모리로 인식 번호가 구성되는 반도체 장치에 있어서, 상기 반도체 장치는 상기 트랜지스터의 구성 요소가 되는 도전 영역과, 상기 복수의 도전 영역을 피복하여 형성된 절연막과, 상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 선택적으로 형성된 컨택트홀과, 상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선과, 상기 배선 상에 설치된 마이크로파 수신용 코일과, 컨덴서와 상기 마이크로파 수신용 코일을 포함하는 공진 회로와, 상기 인식 번호를 암호화한 암호 코드를 기억하는 제2 메모리를 포함하는 것을 특징으로 한다.
<실시예>
이하, 본 발명에 따른 인식 번호를 갖는 반도체 장치, 그 제조 방법 및 전자 장치를 도면으로 나타낸 몇 개의 발명의 실시예를 참조하여 더욱 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에서 채택하는 회로를 나타낸다. 본 발명의 인식 번호를 갖는 반도체 장치에는 초소형화가 가능한 회로 구성이 채택되며, 목적에 따라 여러 가지 회로 구성이 채택된다.
도 1에 도시한 회로는 마이크로파를 이용하여 원격의 질문기와 교신하기 위한 송수신 회로의 예이다. 인식 번호를 갖는 반도체 장치(반도체 칩)의 회로(100)는 컨덴서(113)와 함께 공진 회로(122)를 형성하는 코일(안테나 코일: 101), 코일(101)에서 수신한 질문기(도시하지 않음)로부터의 마이크로파 신호를 배압(double) 정류하여 전원 전압 VDD를 얻고, 또한, 전원 전압 VDD가 적당한 전압이 되었을 때 전원 전압 VDD를 출력하는 파워 온 리셋(power on reset) 회로(110)를 갖는 전원 회로(102), 수신한 마이크로파 신호에 변조를 제공하는 변조기(109), 진폭 변조되는 마이크로파 신호를 복조하여 클럭 신호 CLK를 추출하는 복조 회로(103), 클럭 신호 CLK를 증폭하는 증폭기(VDD 클램프: 104), 클럭 신호 CLK를 분주(frequency-deviding)하여 25㎑의 클럭 신호로 하는 3비트 카운터(105), 또한 분주하여 12.5㎑의 클럭 신호로 하는 7비트 카운터(106), 후에 상술하는 인식 번호를 기입한 ROM(112), 메모리(112)의 내용을 1비트씩 판독하기 위한 디코드 회로(디코더: 107), 메모리(112)의 출력 메모리 OUT을 소정의 타이밍에서 출력하는 게이트 회로(108)를 포함한다. 변조기(109)는 게이트 회로(108) 출력 메모리 OUT을 받아 마이크로파 신호를 변조한다. 또, 카운터(105) 등의 논리 회로를 형성하는 각 회로는 NMOS 트랜지스터와 CMOS 트랜지스터를 조합한 CMOS 논리 회로에 의해 실현된다.
코일(101)은 반도체 칩(111)의 칩 상에 온 칩으로 형성된다. 그에 따라, 경제적이다. 또, 코일은 그에 한하지 않고 외부 부착 코일로 하는 것도 가능하다. 또한, 방사 에너지에 의해 ROM(112)의 내용을 송신하기 위해, 방사 안테나를 부착하는 것도 가능하다.
코일을 외부 부착으로 하는 경우에는 예를 들면, 카드형의 실장 베이스 기판의 주위에 외부 부착 안테나를 형성하고, 반도체 칩(111)을 그 실장 베이스 기판 상에 탑재함으로써 전자 장치, 대표적으로는 IC 카드를 구성할 수 있다.
ROM(112)에 탑재되는 인식 번호는 복수의 메모리 비트로 구성되어 있고, 본 실시예에서는 128비트를 채택하였다. 128비트이면, 2의 128승의 조합을 얻을 수 있다. 이 비트수는 응용 분야에 따라 자유롭게 설계하는 것이 가능하며, 가변 구조로 하는 것도 가능하다.
이 인식 번호의 메모리로의 기입법으로서 레이저에 의한 방법이나, 퓨즈를 절단하는 방법이나, 배선을 쇼트하는 방법 등이 있지만, 기입 영역을 필요로 하거나, 주변 회로를 필요로 하거나, 기입 시간을 길게 할 필요가 있기 때문에, 인식 번호를 갖는 반도체 칩을 경제적으로 형성하기 위해서는 보다 효율적인 방법이 필요하다. 특히, 웨이퍼(반도체 기판) 상에서 각 반도체 칩에 개별적으로 다른 인식 번호를 기입하기 위해서는 전자선 묘화 기술을 활용하는 것이 포인트가 된다. 그리고, 상기의 본 발명의 인식 번호를 갖는 반도체 칩의 회로는 전자선 묘화 기술을 이용하여 실현된다.
도 2는 전자선 묘화 기술에 의해 제작되는 ROM(112)의 회로 구성예를 나타낸다. NMOS 트랜지스터(201)는 메모리의 1비트에 상당하는 데이터를 보유하기 위해 이용된다. 컨택트홀(502)은 메모리가 '1'일 때는 있고, 메모리가 '0'일 때는 없는 것으로 하도록 이용된다. 또, 컨택트홀 유무의 '1', '0'으로의 대응이 그 반대라도 좋다. 소스 배선(503)은 트랜지스터(201)와 동일한 데이터 보유용의 복수의 NMOS 트랜지스터(도시하지 않음)의 소스를 공통으로 접속하기 위한 배선이다. 또한, 드레인 배선(504)은 트랜지스터(201)와 다른 데이터 보유용의 NMOS 트랜지스터의 드레인을 공통으로 접속하기 위한 배선이다. 또, 트랜지스터(201)와 다른 데이터 보유용의 NMOS 트랜지스터는 도시하지 않지만, 그 128개가 16×8의 매트릭스로 배치된다.
NMOS 트랜지스터(201)의 소스에 설치된 컨택트홀(502)이 있는 경우에는 NMOS 트랜지스터(201)의 소스는 소스 배선(503)에 접속된다. 이 소스 배선은 디코더(107)가 갖는 Y 디코더에 의해 선택되었을 때, 트랜지스터(515, 516)(드레인선 회로)를 통해 접지 레벨이 된다. 따라서, 디코더(107)가 갖는 X 디코더에 의한 선택에 의해 NMOS 트랜지스터(201)의 게이트가 하이 레벨로 되었을 때, NMOS 트랜지스터(201)는 온으로 되어 전류를 흘리고, 드레인 배선(504)의 부유 캐패시터 C에 사전에 축적되는 전하를 방전시킨다. 또, 드레인 배선(504)의 부유 캐패시터 C에의 일시적인 충전은 프리차지 회로(517)에 의해 행해진다.
드레인 배선(504)에 접속된 인버터(518)로부터 메모리 OUT이 출력되지만, 드레인 배선(504)의 레벨에 의해 출력 레벨이 결정된다. NMOS 트랜지스터(201)의 컨택트홀이 있으면, 드레인 배선(504)의 전하가 접지로 방출되기 때문에, 메모리 OUT은 인버터(518)에서 반전되어 하이 레벨 즉 메모리 내용이 '1'인 것을 나타내고, NMOS 트랜지스터(201)의 컨택트홀이 없으면 드레인 배선(504)의 전하는 방출되기 않아 드레인 배선(504)은 하이 레벨 그대로이며, 그것이 인버터(518)에서 반전되어 출력된다. 즉, 메모리 OUT 출력은 로우 레벨로 되고, 메모리 내용이 '0'인 것을 나타낸다.
여기서, 도 3에 상기의 ROM(112)를 구동하는 신호 파형의 예를 나타낸다. 제1 파형(301)은 이 실시예에서는 100㎑의 클럭 신호 CLK를 나타내고 있다. 제2 파형(302)은 제1 파형을 2분의 1로 주파수 다운(분주)한 50㎑의 파형을 나타내고 있다. 제3 파형(303)은 제2 파형을 카운터(105)에 의해 2분의 1로 주파수 다운한 25㎑의 파형을 나타내고 있다. 제4 파형(304)은 제3 파형을 카운터(106)에 의해 2분의 1로 주파수 다운한 12.5㎑의 파형을 나타내고 있다. 제5 파형(305)은 도 1의 게이트 회로(108)를 거친 메모리 OUT의 타이밍을 나타내는 파형을 나타내고 있다. 이 메모리 OUT의 펄스 폭은 이 실시예에서는 20마이크로초이다.
이상의 각 파형은 도 1과 도 2의 본 발명의 실시예의 회로가 동작하고 있을 때의 예를 나타내고 있다. 즉, 복조 회로(103)에서 복조된 클럭 신호 CLK(이 경우 100㎑)는 순차적으로 카운트 다운되어 최종적으로는 12.5㎑까지 주파수 저감된다. 이 때, 도중의 카운트 다운된 신호, 즉, 제2, 제3 및 제4 신호는 유효하게 처리되어 메모리(112) 주변의 프리차지 회로(517), 게이트 회로(108)(메모리 출력 회로) 등에 사용된다.
그런데, 카운터 회로의 구성에 의해, 각 파형의 상승 또는 하강으로 출력이확정되지만, 도 3에 도시한 본 실시예에서는 하강 엣지에 의해 출력이 확정된다. 이것은 마이크로파로 수신되는 에너지가 가장 큰 시점에서 신호의 전환을 행하도록 하기 위해서이다.
배터리를 갖지 않은 본 실시예와 같은 반도체 칩은 외부로부터의 마이크로파 에너지에 의존하게 된다. 클럭 신호가 하이 레벨 즉 마이크로파 에너지를 얻고 있는 가장 최후, 즉 신호가 하강할 때가 반도체 칩이 얻고 있는 에너지가 피크가 된다. 한편, CMOS 논리 회로는 그 성질 때문에, 주로 상승 또는 하강 동작일 때, 관통 전류 등에 따라 에너지를 소비하고, 신호 레벨을 유지하고 있는 그 밖의 시간에서는 거의 에너지를 소비하지 않는다. 따라서, 신호의 하이 레벨이 계속해서 에너지가 피크가 되는 점을 CMOS 논리 회로의 하강 동작 시점으로 하면, 회로가 안정적으로 동작하게 된다.
도 4는 ROM(112)의 예의 칩 상의 평면도를 나타낸다. 컨택트홀(502)은 NMOS 트랜지스터(201)의 소스 단자와 소스 배선(503)을 접속하는 것으로, 트랜지스터(201)의 드레인 단자는 드레인 배선(504)에 접속되어 있다. 기호 507은 트랜지스터(201)의 게이트 배선을 나타내고 있다.
도 4에서는 도 2에서 도시한 NMOS 트랜지스터(201)와 그것을 둘러싸는 3개의 트랜지스터가 레이아웃에 의해 표시된다. 트랜지스터(201)는 도 4의 좌측 상단 절반에, 다른 트랜지스터는 우측 상단 절반, 좌측 하단 절반, 우측 하단 절반에 각각 배치되어 있다. 그리고, 각각에 컨택트홀이 형성되어 있다.
컨택트홀(502)은 소스 배선(503)보다 내측에 있으며 정방형으로 되어 있다.도 4의 레이아웃에서는 트랜지스터(201)와 우측 상단 절반의 트랜지스터의 드레인 영역이 공통으로 되어 있다. 컨택트홀은 메모리 내용이 '1'일 때 배치되지만, 메모리 내용이 '0'일 때는 컨택트홀은 배치되지 않는다.
컨택트홀은 전자선 직접 묘화 기술에 의해 형성된다. 컨택트홀은 배선보다 형상이 고정되어 있고, 간격은 배선보다 넓다. 또한 메모리의 내용을 나타내는 컨택트홀 이외의 컨택트홀, 즉 도 4에 도시한 드레인 영역 접속용의 컨택트홀(510)이나 게이트 전극 접속용의 컨택트홀(511), 주변 회로(드레인선 회로, 프리차지 회로 등)의 컨택트홀(도시하지 않음) 등과 함께 묘화하는 것이 가능하고, 그 때의 묘화 밀도는 배선보다 낮고, 또한, 간격도 배선보다 넓다. 이것은 컨택트홀에 전자선 직접 묘화 기술을 적용하는 것의 우위성을 나타내고 있다.
즉, 복잡한 전자선 근접 효과 보정을 칩마다 행하지 않고도, 인식 번호를 묘화할 수 있는 것을 나타내고 있다. 전자선 묘화 기술을 배선에 적용하면, 배선의 간격이 좁은 곳이 다수 또한 불규칙하게 발생하여 복잡한 근접 효과 보정을 칩마다 행하고, 그것에 따라 계산기 처리나 데이터량이 증가됨과 함께 많은 묘화 시간을 필요로 하여 묘화 효율을 저하시킨다.
이상은 컨택트홀의 경우를 설명하였지만, 배선 간을 접속하는 관통 홀에 대해서도 동일한 효과가 되기 때문에, 설계 방법을 관통 홀로 통일하여 메모리 내용을 관통 홀의 유무로 나타내는 방식으로 하면, 동일한 전자선 묘화 효율의 향상을 기대할 수 있다. 이것은 관통 홀, 컨택트홀 모두 배선보다 작은 형상으로 정방형이며 패턴 밀도가 작고, 또한 간격이 배선보다 넓은 것에 기인한다.
도 5는 도 4의 A-A'선으로 절단한 반도체 칩의 디바이스 단면도를 나타낸다. 소자 분리막(501) 및 산화막(506)은 트랜지스터 소자 및 배선을 서로 절연하기 위해 형성된다. 컨택트홀(502)은 NMOS 트랜지스터(201)의 소스 영역과 소스 배선(503)을 접속하기 위해 이용된다. 이 NMOS 트랜지스터 디바이스는 N형의 실리콘 반도체 기판(N-Sub)에 P형의 웰을 형성하고, 그 위에 소스 영역, 드레인 영역용의 N형 확산을 행함으로써 형성된다. 이와 같이 하여, 트랜지스터의 구성 요소가 되는 도전 영역이 반도체 기판 표면에 형성된다. 트랜지스터(201)의 게이트(507)는 소스, 드레인 간에 형성되어 있고, NMOS 트랜지스터의 온, 오프를 제어하기 위해 이용된다.
전자선 직접 묘화에 의해 컨택트홀을 형성하기 위해서는 산화막(506)을 웨이퍼 전면에 형성한 후에 전자선 묘화용 레지스트를 도포하여 메모리의 비트 내용 '1'에 상당하는 부분에 소정의 컨택트홀을 묘화하고, 또한 주변 또는 메모리 회로를 형성하기 위한 컨택트홀을 동시에 형성하기 위한 묘화를 행한다. 그 때문에, 전자선 묘화 장치의 전자 빔의 강도 및 위치를 제어하는 제어 회로에 있어서, 그 계산기 프로그램에 인식 번호용 컨택트홀 및 주변 회로의 컨택트홀의 웨이퍼 상의 데이터를 제공한다.
전자선 묘화에 있어서, 레지스트는 포지티브형을 사용하고, 전자선이 조사된 부분이 현상액에 의해 용해되도록 한다. 이 현상액에 의해, 컨택트홀을 형성해야 할 부분의 레지스트에 구멍이 뚫리게 된다. 그 후, 레지스트를 마스크로 하여 드라이 에칭을 행함으로써, 소정 위치의 산화막이 에칭되어 컨택트홀을 형성할 수 있다.
그 후, 배선 재료를 웨이퍼 전면에 성막하고, 계속해서 포토 에칭을 행함으로써 배선 패턴을 형성할 수 있다.
이상, 컨택트홀의 경우에 대해 진술하였지만, 배선 간의 관통 홀에 대해서도 동일한 프로세스를 채택할 수 있다. 즉, 전자선 묘화에 의해, 인식 번호에 따라 소정 위치에 관통 홀을 형성하는 것이 가능하다. 예를 들면, 도 5의 배선(503)을 트랜지스터(201)에 전용 소스 배선으로 바꾸고, 그 소스 배선을 포함하는 면 상에 새로운 절연층을 형성하고, 그 새로운 절연막에 전자선 묘화법을 이용하여 선택적으로 관통 홀을 형성하며, 그 관통 홀을 통해 상기 소스 배선에 접속되는 새로운 배선을 상기 새로운 절연막 상에 형성함으로써, 관통 홀을 이용하여 메모리를 형성하는 것이 가능해진다.
도 6은 지금까지 진술한 인식 번호를 갖는 반도체 칩(111)의 내부 구성예를 나타낸다. 컨덴서(113)와 코일(101)은 공진 회로(122)를 구성하고 있다. 반도체 칩(111) 중에 형성된 복수 비트를 갖는 ROM(112)는 전원 회로(102) 및 변조기(109)를 갖는 정류 송신 회로(603), 복조 회로(103) 및 증폭기(104)를 갖는 클럭 회로(604), 디코더(107), 카운터(105, 106)에 의한 카운터(605)에 의해 동작하고, 인식 번호의 신호를 송출한다.
코일(101)은 온 칩(on-chip)으로 형성된다. 그리고, 코일(101)은 반도체의 배선 프로세스를 활용하여 디바이스 소자가 완성된 후에 알루미늄이나 구리 등의 배선 재료에 의해 형성된다. 코일의 Q 값을 향상시키기 위해 다층 배선의 복수층을 세로로 접속하여 배선 저항을 내리는 것이 행해진다. 또한, 컨덴서(113)는 배선층을 사용함으로써, 극성의 제약이 없는 양호한 컨덴서를 형성하는 것이 가능해진다.
그런데, 본 발명의 인식 번호를 갖는 반도체 칩은 칩 크기가 소형이면 소형일수록 후술하는 바와 같이 경제적으로 유효하게 된다. 또한, 기계적 강도의 면에서도, 소형이면 소형일수록 기계적인 충격을 받기 어렵고, 따라서 균열이나 손상이 잘 생기지 않아 강도를 유지하는 것이 가능해진다. 이와 같이, 초소형이며 인식 번호를 보유하는 반도체 칩은 경제성 및 신뢰성의 면에서 새로운 가치를 갖는 것이다. 또한, 칩 내부에 설치하는 판독 전용 메모리(ROM)는 전자선 묘화 기술에 의해 형성되기 때문에, 전부 다른 인식 번호를 웨이퍼 전면에 경제적으로 또한 소형으로 형성하는 것이 가능해진다. 이러한 인식 번호를 갖는 반도체 칩에서 이용되는 디바이스는 실리콘 CMOS에 한하지 않고도, 칼륨 비소 화합물 등 다른 재료나 디바이스 구조라도 좋고, 그 제약은 없다.
도 7a, 도 7b는 웨이퍼로부터 분리된 본 실시예의 인식 번호를 갖는 반도체 칩(111)을 나타낸다. 표준 두께형(厚型) 웨이퍼(701)는 반도체의 디바이스 및 배선을 형성하기 때문에, 반도체 제조 공정에 있을 때의 웨이퍼(반도체 기판)이며, 공업적으로 두께의 표준이 정해져 있다. 반도체 칩(111)은 반도체 웨이퍼(701) 중에 형성되어 있고, 최종적으로는 다이싱 또는 에칭에 의해 분리된다. 도 7a는 평면도이고, 도 7b는 단면도이다.
도 7b에 있어서, 기호 a는 반도체 칩(111)의 칩 두께를 나타내고, 기호 b는반도체 칩(111)의 평면 치수로 긴쪽 변의 길이(평면의 긴 변의 치수)를 나타내고 있다. 인식 번호를 갖는 반도체 칩에서는 상술한 바와 같이 소형이면 소형일수록 경제적인 효과를 가져오는 것이 가능해진다. 그것은 반도체 웨이퍼 한장의 완성 비용은 사용하는 장치, 프로세스, 마스크 장수가 동일하면, 표준적인 비용이 결정되어 있다. 따라서, 한장의 웨이퍼로부터 취득할 수 있는 반도체 칩의 수가 많으면 많을 수록 한개의 반도체 칩의 비용은 저감된다. 또한, 반도체 칩의 칩 크기가 작으면 작을 수록 수율은 향상된다.
그 때문에, 변의 길이 b의 치수를 작게 취할 필요가 있고, 변의 길이 b는 칩 두께 a 즉 반도체 웨이퍼 자체의 초기의 두께보다 작은 것이 본 발명의 기준이 된다. 구체적으로는 본 실시예에서는 변의 길이 b로서 0.5㎜ 이하를 채택하고 있다.
본 실시예에 따라, 고가의 전자선 묘화 장치의 효율적인 활용을 도모하는 것이 가능해지고, 인식 번호를 갖는 반도체 칩을 경제적으로 실현하는 방법을 제공할 수 있다. 또한, 저비용이며 또한 기계적 강도가 있는 초소형의 인식 번호를 갖는 반도체 칩을 제공할 수 있다.
도 8a, 도 8b는 본 발명의 제2 실시예를 나타낸다. 본 실시예의 인식 번호를 갖는 반도체 칩(111)에는 박형의 형상이 채택된다. 도 8a는 그 평면도이고, 도 8b는 단면도이다. 웨이퍼(801)는 도 7a의 경우와 같은 반도체 프로세스 공정 내에 있는 상태의 웨이퍼가 아니라, 공정이 종료되고, 그 웨이퍼를 백 그라인드나 스핀 에칭에 의해 박형으로 한 상태의 웨이퍼를 나타내고 있다.
인식 번호를 갖는 반도체 칩(111)은 웨이퍼(801) 중에 있고, 이 반도체칩(111)은 다이싱 또는 드라이 에칭에 의해 칩 크기만큼 분리된다. 도 8b에 있어서의 기호 a'는 반도체 칩(111)의 두께를 나타내고, 이것은 웨이퍼(801)의 두께와 동일하다. 또한, 도 8b에 있어서의 기호 b는 반도체 칩(111)의 사각형의 평면 치수로, 도 7b의 경우와 마찬가지로, 긴쪽 변의 길이를 나타내고 있다. 이 두께 a'는 인식 번호를 갖는 반도체 칩(111)을 시트 상에 드롭(drop) 또는 접착하여 실장할 때, 얇을 수록 응용 전개성이 있어 부가 가치를 증대시키기 때문에, 얇으면 얇을 수록 좋다. 또한, 변의 길이 b는 작으면 작을 수록 경제성이 우수하지만, 반도체의 미세화나 회로 규모에 의해 한계가 발생한다. 한편, 두께 a'와 변의 길이 b의 관계는 상기 실장을 위해서는 하기에 도 9a, 도 9b를 이용하여 설명한 바와 같이, 변의 길이 b는 두께 a'보다 큰 것이 필요하다. 본 실시예에서는 변의 길이 b를 0.5㎜ 이하, 두께 a'를 0.06㎜ 이하로 하고 있다.
반도체 웨이퍼는 크기가 다르면 표준 두께도 다르지만, 1㎜의 두께를 넘지는 않는다. 한편, 인식 번호를 갖는 반도체 칩의 칩 크기는 회로 방식의 개선, 적용 프로세스의 개선, 다층 배선의 층수 증대에 의해 소형화를 진행시킬 수 있다. 표준 반도체 웨이퍼의 두께보다 변의 길이가 큰 칩을 만드는 것은 경제적으로 유효하지 않다.
본 실시예에 따라, 인식 번호를 갖는 반도체 장치의 효율적이며 경제적인 실장을 실현할 수 있다.
도 9a, 도 9b는 본 발명의 제3 실시예를 나타낸다. 본 실시예에서는 인식 번호를 갖는 반도체 칩(111)이 필름형의 실장 베이스 기판(901)에 실장된다. 도9a는 변의 길이 b가 두께 a'보다 작은 케이스를 나타내고, 도 9b는 변의 길이 b가 두께 a'보다 큰 케이스를 나타내고 있다. 실장 베이스 기판(901)은 필름형의 매체이고, 예를 들면 종이 시트, 플라스틱 시트 등이다. 반도체 칩(111)의 표면에는 트랜지스터나 배선층이 존재하는 디바이스면(902)이 있다. 이 면에는 온 칩의 코일이나 방사 안테나로 칭하는 외부 부착의 안테나 접속용 단자가 존재한다.
도 9a에서는 디바이스면(902)이 실장 베이스 기판(901)에 수직으로 되어 있다. 반도체 칩(111)이 주사위형으로 되어 있기 때문에, 그와 같이 실장될 확률이 높다. 한편, 도 9b에서는 디바이스면(902)이 실장 베이스 기판(901)에 평행하게 되어 있다. 반도체 칩(111)이 평판형으로 되어 있기 때문에, 그와 같이 실장될 확률이 높고, 디바이스면(902)이 실장 베이스 기판(901)에 대하여 수직이 될 가능성은 매우 낮다.
필름형의 얇은 실장 베이스 기판에 디바이스면이 수직으로 탑재되는 경우, 안테나의 지향성에 의해 인식 번호를 갖는 반도체 칩으로부터의 데이터 판독이 정상적으로 행해지지 않는 경우가 있다. 필름형의 얇은 실장 베이스 기판에의 탑재에서는 인식 번호를 갖는 반도체 칩이 하나씩 분리되며, 또한 산포(散布)형으로 배치되는 경우가 많기 때문에, 실장 기판 상에는 자연스럽게 디바이스면이 상면 또는 하면을 향하여 탑재되는 것이 바람직하다.
그 때문에, 필름형의 얇은 실장 베이스 기판에 인식 번호를 갖는 반도체 칩을 실장하는 경우에는 도 9b에 도시한 칩 형상이 되도록, 인식 번호를 갖는 반도체 칩(111)의 두께 및 평면 치수가 관련된다. 다시 말해서, 인식 번호를 갖는 반도체칩(111)의 평면의 긴 변의 치수 b는 반도체 칩(111)을 추출하는 이면 연마된 웨이퍼의 두께 즉 두께 a'보다 크게 설정된다.
평면의 긴 변의 치수 b를 예를 들면 0.5㎜ 이하로 하는 경우, 반도체 칩(111)은 초소형으로 되고, 이것을 탑재한 실장 베이스 기판(901)은 상자, 주머니, 통 등의 여러 가지 형상의 물건에 자유롭게 붙일 수 있다. 그래서, 예를 들면, 식품을 포장한 상자에 실장 베이스 기판(901)을 붙이고, 인식 번호로서 품종, 제조 연월일, 유효 기한, 제조 회사 등을 적음으로써, 가정의 냉장고 안에 넣은 식품을 관리하는 종래에 없는 시스템이 실현 가능해진다. 즉, 냉장고가 안에 들어 있는 식품의 인식 번호(정보)를 비접촉으로 캐치하고, 유효 기한이 근접한 것을 외부에 알려주는 시스템을 실현할 수 있다.
이러한 예에서는 제조업자측에서 대량의 실장 베이스 기판(901)을 이용하게 된다. 그와 같은 사용에 편리하게 하기 위해, 예를 들면, 도 10에 도시한 바와 같이, 반도체 칩(111)을 탑재한 실장 베이스 기판(901)을 긴 테이프(903)에 접착하고, 이 테이프(903)를 접어 인렛(inlet)(수용 케이스: 904)에 수용하는 반도체 장치의 제조 방법이 제공된다. 제조업자에게는 인렛(904)에 수용된 상태로 대량의 반도체 칩(111)이 출하된다.
또, 이러한 사용에서는 인식 번호는 각각 따로따로 하지 않고도, 예를 들면 제조일마다 다르게 한다. 지금까지의 설명에서는 인식 번호는 반도체 칩 각각에서 다르게 하였지만, 임의의 양마다 다르게 하는 것은 상기의 전자선 묘화법으로 가능한 것은 물론이다.
본 실시예에 따라, 반도체 칩을 필름형의 얇은 실장 베이스 기판에 효율적으로 탑재하는 것이 가능해진다.
도 11은 본 발명의 제4 실시예를 나타낸다. 본 실시예에서는 인식 번호를 갖는 반도체 칩(111)이 바코드와 공존하여 이용된다. 반도체 칩(111)의 옆 혹은 상면 또는 하면에 바코드(114)가 존재하고 있다. 도 11에 있어서는 시트 편형의 시트에 바코드(114)가 인쇄되고, 그 왼쪽 옆에 반도체 칩(111)이 탑재되며, 전체로서 전자 장치(121)가 구성된다.
본 실시예에서는 인식 번호를 기억하는 ROM(112)의 일부에 바코드(114)와 동일한 데이터를 기억하는 바코드 영역(115)이 설치된다. 바코드 영역(115)은 그 외에, 반도체 칩(111) 중에 기입형 메모리를 배치하고, 거기에 설치할 수 있다.
바코드는 표준화가 진행되고 있으며, 그 응용 분야는 다양하지만, 광 기술을 응용하고 있기 때문에, 지향성이 강하고, 반드시 인식율이 우수하다고는 할 수 없다. 그래서, 바코드를 갖는 본 발명의 반도체 칩을 병용함으로써, 바코드 시스템의 약점을 보완하여 인식율을 향상시키는 방법이 유효하다.
이 때, 상기의 바와 같이 복수 비트를 갖는 반도체 칩(111) 내의 메모리(112)의 일부(115)를 바코드(114)와 동일한 코드를 할당하는 방식을 채택하면, 이 인식 번호를 갖는 반도체 칩으로부터 판독한 데이터를 변환하지 않아도 좋고, 바코드 시스템의 데이터 베이스와 공용하는 것이 가능해져 시스템의 개발 및 운용에 다대한 장점을 가져오며, 결과적으로, 인식 번호를 갖는 반도체 칩을 이용한 시스템의 경제적 실현에 기여할 수 있다.
반도체 칩(111)의 메모리(112) 내의 바코드 영역(115)은 메모리 전체 영역(112)의 일부에 있으며, 이 부분을 암호화 범위에서 제외함으로써, 종래의 바코드와 동일한 간편성을 향수할 수 있다. 또한, 반대로, 바코드 영역(115)을 암호화의 대상 영역으로 하면, 보안 상 유효하게 운용할 수 있다.
또한, 반도체 칩(111)의 메모리(112)의 용량을 바코드(114)보다 크게 함으로써, 반도체 칩(111)에 바코드(114)보다 훨씬 큰 정보를 갖게 하는 수 있어 시스템의 실용성을 증대시킬 수 있다.
본 실시예에 따라, 바코드 시스템을 효율적으로 운용하는 것이 가능하고, 인식 번호를 갖는 반도체 장치의 경제적인 응용을 실현할 수 있다.
도 12는 본 발명의 제5 실시예를 나타낸다. 본 실시예에서는 인식 번호를 갖는 반도체 칩(111)의 메모리(112) 중에 인식 번호(116)를 암호화한 암호 코드(117)가 기억되고, 이 암호화 코드(117)와 인식 번호(116)를 이용하여 칩(111)의 제조 검사가 행해진다. 검사는 퍼스널 컴퓨터(119)에 의해 실행된다.
퍼스널 컴퓨터(119)는 안테나(118)를 부대하고, 내부에 인식 번호를 암호화하기 위한 키 코드(120)를 메모리에 수용해 갖고 있다. 검사 시, 검사 대상인 반도체 칩(111)이 안테나(118) 근처에 놓여지고, 퍼스널 컴퓨터(119)가 인식 번호(116)와 암호화 코드(117)를 반도체 칩(111)으로부터 판독한다.
종래의 반도체 칩 검사는 반도체 테스터로부터 소정의 테스트 패턴을 발생시켜 그것을 검사의 대상이 되는 반도체 칩에 제공하고, 계속해서, 반도체 칩으로부터 추출되는 대응하는 출력 패턴과, 반도체 테스터가 소유하는 소정의 패턴을 대조하여 양품인지 불량품인지를 판별함으로써 행해지고 있었다. 이 검사는 동일한 사양의 반도체 칩을 대상으로 하여 동일한 수순으로 행해진다.
한편, 인식 번호를 갖는 반도체 칩은 각각 다른 인식 번호를 소유하기 때문에, 검사는 각각 따로따로 행해지며, 그 때문에, 반도체 테스터는 다른 대량의 인식 번호 데이터를 구비해야만 하고, 경제적으로 큰 부담이 된다.
본 발명에서는 퍼스널 컴퓨터를 활용한 간편한 검사법을 제공한다. 이 방법에서는 퍼스널 컴퓨터(119)는 그 중에 소정의 키 코드(120)를 갖고 있는 것만으로 좋다. 즉, 퍼스널 컴퓨터(119)는 반도체 칩(111)으로부터 판독되는 인식 번호(116)를 키 코드(120)에 의해 암호화하여 암호 코드로 한다. 계속해서 이 암호 코드와 반도체 칩(111)으로부터 판독되는 암호화 코드(117)를 대조한다. 이 대조에서 일치하면, 양품으로 하고, 일치하지 않으면, 불량품으로서 취급한다. 또, 검사는 이 반대로, 반도체 칩(111)으로부터 판독되는 암호화 코드(117)를 복원용의 키 코드로 복원하고, 복원 후의 인식 번호와 반도체 칩(111)으로부터 판독되는 인식 번호(116)를 대조함으로써 행해도 좋다.
퍼스널 컴퓨터(119)는 대량의 인식 번호 데이터를 보유할 필요는 없고, 또한 간편한 소프트와 간편한 하드[퍼스널 컴퓨터(119)]에 의해 인식 번호를 갖는 반도체 칩의 검사를 행하는 것이 가능해진다. 이 암호화법이 완전하면 완전할 수록 인식 번호를 갖는 반도체 칩의 양품과 불량품의 구별을 완전하게 행하는 것이 용이해진다.
본 실시예에 따라, 종래의 고가의 반도체 테스터를 이용하지 않고도, 경제적으로 인식 번호를 갖는 반도체 장치를 검사하는 방법을 제공할 수 있다.
또, 반도체 칩(111) 내의 각 회로의 동작 검사는 주요 회로에 연결되는 테스트 단자를 반도체 칩(111) 면에 구비하고, 그 테스트 단자를 통해 전원 및 테스트 신호를 제공하는 것에 의해 가능하다.
이상, 본 발명에 따라 저비용으로 제조 가능한 초소형의 인식 번호를 갖는 반도체 장치가 실현되기 때문에, 본 발명의 인식 번호를 갖는 반도체 장치는 상술한 응용 외에 IC 카드, 태그, 각종 키, 무선 도어 로크, 패스 카드, 차표, 정기권 등으로의 폭넓은 분야에 응용되는 것 이외에도 바코드가 부착된 물품 전체에 걸쳐 적용 가능하다.
본 발명에 따르면, 인식 번호를 갖는 반도체 칩을 경제적으로 설계하는 방법을 제공할 수 있다. 즉, 웨이퍼 상의 인식 번호를 갖는 반도체 칩에 개별적으로 다른 인식 번호를 메모리에 의해 기입하기 위해 전자선 묘화법을 이용하지만, 이 때, 본 발명과 같이, 컨택트홀 또는 배선 간의 관통 홀을 선택적으로 형성하면, 종래의 복잡한 근접 효과 보정을 필요로 하지 않고도, 인식 번호의 패턴을 묘화하는 것이 가능해지며, 고가의 전자선 묘화 장치의 효율적 활용을 도모하는 것이 가능해져 경제적으로 인식 번호를 갖는 반도체 칩을 실현하는 방법을 제공할 수 있다.
다음으로, 본 발명에 따르면, 반도체 칩의 평면 크기를 표준 두께형(厚型) 웨이퍼의 두께보다 작게 하고, 또한 이 웨이퍼를 이면 연마하여 연마 후의 웨이퍼의 두께보다 반도체 칩의 평면 치수를 크게 함으로써, 이 인식 번호를 갖는 반도체칩을 필름형의 얇은 실장 베이스 기판에 탑재할 때, 디바이스면이 실장 기판에 수직형으로 탑재되는 것을 피하여 효율적으로 탑재되는 것을 가능하게 하고, 반도체 칩을 경제적으로 실현하는 방법을 제공하는 것이 가능해진다.
또한, 이 인식 번호를 갖는 반도체 칩 중에 있는 메모리의 일부에 바코드와 동일한 데이터를 내장함으로써, 종래의 바코드 시스템과 공존하여 취급하는 것이 가능해져서 시스템을 효율적으로 운용하는 것이 가능해지고, 이 인식 번호를 갖는 반도체 칩을 경제적으로 응용하는 방법을 제공하는 것이 가능해진다.
또한 다음으로, 본 발명에 따르면 이 인식 번호를 갖는 반도체 칩을 검사할 때, 인식 번호를 갖는 반도체 칩 내에 있는 메모리에 기억시킨 인식 번호의 암호화 코드를 이용함으로써, 종래의 고가의 반도체 테스터를 이용하지 않고 검사를 행하는 방법을 제공할 수 있는 것을 제안할 수 있고, 경제적으로 인식 번호를 갖는 반도체 칩을 검사하는 것이 가능해진다.

Claims (33)

  1. 트랜지스터를 이용한 128비트의 메모리에 의해 인식 번호가 구성되는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전막 영역에 접속되는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 복수의 트랜지스터를 이용한 메모리에 의해 인식 번호가 식별되는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 복수의 상기 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정과,
    복수의 상기 소스 영역 및 드레인 영역을 피복하여 절연막을 형성하는 공정과,
    상기 메모리에 기억된 '1', '0'에 따라 그 유무가 선택되는 컨택트홀을 상기 트랜지스터 상의 절연막에 전자선 묘화법을 이용하여 형성하는 공정과,
    상기 컨택트홀을 갖는 절연막 상에 배선층을 형성하는 공정과,
    그 후, 상기 반도체 기판 상에 마이크로파 수신용의 코일을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 반도체 장치는 송수신 회로를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 메모리는 ROM인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 메모리의 내용을 판독하기 위한 카운터 및 디코드 회로를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판이 분리되어 형성되는 각 반도체 칩마다 상기 코일이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체 칩의 평면의 긴 변의 치수는 0.5㎜ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 코일은 알루미늄 또는 구리로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제2항 내지 제9항 중 어느 한 항에 있어서,
    상기 코일은 다층 배선 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제2항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 장치는 컨덴서와 상기 코일을 갖는 공진 회로를 포함하고, 상기 컨덴서는 상기 배선층이 한쪽 전극으로서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항 또는 제8항에 있어서,
    상기 칩의 평면의 긴 변의 치수는 상기 반도체 기판의 제조 착공 시의 두께보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    반도체 기판을 준비하는 공정과,
    상기 반도체 기판 표면에, 평면의 긴 변의 치수가 상기 반도체 기판의 두께보다 작은 칩 영역 내부에 반도체 장치를 형성하는 공정과,
    상기 반도체 기판의 두께가 상기 칩 영역의 평면의 긴 변의 치수보다 얇아질 때까지 상기 반도체 기판을 이면측으로부터 제거하는 공정과,
    상기 반도체 장치를 칩형으로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 복수의 트랜지스터를 이용한 메모리에 의해 인식 번호가 식별되는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 형성하는 공정과,
    그 후, 상기 반도체 기판 상에 마이크로파 수신용의 코일을 형성하는 공정과,
    상기 반도체 기판을 이면측으로부터 제거하여 박막화하는 공정과,
    상기 반도체 기판을 칩으로 분리하는 공정을 포함하고,
    상기 칩의 평면의 긴 변의 치수는 제조 개시 전의 상기 반도체 기판의 두께보다 작고, 상기 반도체 기판이 박막화된 후의 두께보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 트랜지스터를 이용하여 제1 메모리에 의해 인식 번호가 구성되는 반도체 장치에 있어서,
    상기 트랜지스터의 구성 요소가 되는 도전 영역과,
    상기 복수의 도전 영역을 피복하여 형성된 절연막과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 선택적으로 형성된 컨택트홀과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선과,
    상기 배선 상에 설치된 마이크로파 수신용 코일과,
    컨덴서와 상기 마이크로파 수신용 코일을 포함하는 공진 회로와,
    상기 인식 번호를 암호화한 암호 코드를 기억하는 제2 메모리를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 복수의 트랜지스터를 이용한 128비트의 메모리에 의해 인식 번호가 구성되는 반도체 장치에 있어서,
    상기 반도체 장치는 반도체 기판 표면에 설치된 상기 복수의 트랜지스터의 소스 영역 및 드레인 영역과,
    복수의 상기 소스 영역 및 드레인 영역을 피복하여 설치된 절연막과,
    상기 메모리에 기억된 '1', '0'에 따라 그 유무가 선택되는 상기 트랜지스터 상의 절연막에 설치되는 컨택트홀과,
    상기 컨택트홀을 갖는 절연막 상에 설치된 배선층과,
    상기 배선층이 설치된 반도체 기판 상에 형성된 마이크로파 수신용 코일을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 장치의 평면의 긴 변의 치수는 0.5㎜ 이하의 칩 형상을 갖고, 상기 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    복수의 상기 소스 영역은 공통의 소스 배선에 접속되고, 복수의 상기 드레인 영역은 공통의 드레인 배선에 접속되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 반도체 장치는 상기 메모리 내용을 판독하기 위한 카운터, 디코드 회로, 및 프리차지 회로를 포함하고, 상기 소스 배선은 상기 디코드 회로에 의해 선택되어 접지 레벨이 되며, 상기 드레인 배선의 부유 캐패시터에는 상기 프리차지 회로에 의해 전하가 일시적으로 저장되고, 상기 메모리로부터의 출력은 반전되어 출력되는 것을 특징으로 하는 반도체 장치.
  20. 트랜지스터를 이용한 메모리에 의해 인식 번호가 구성되고, 평면의 긴 변의 치수가 0.5㎜ 이하인 반도체 장치와, 마이크로파 송수신용 코일을 포함한 전자 장치에 있어서,
    상기 반도체 장치는 상기 트랜지스터의 구성 요소가 되는 도전 영역과, 상기 복수의 도전 영역을 피복하여 형성된 절연막과, 상기 인식 번호를 얻기 위해 상기 복수의 도전 영역 상의 상기 절연막에 선택적으로 형성된 컨택트홀과, 상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 포함하고,
    상기 전자 장치에는 바코드가 설치되는 것을 특징으로 하는 전자 장치.
  21. 제20항에 있어서,
    상기 반도체 장치는 상기 바코드와 동일한 데이터가 저장되는 제2 메모리를 포함하는 것을 특징으로 하는 전자 장치.
  22. 제21항에 있어서,
    상기 제2 메모리에 의해 기억되는 데이터는 암호화되는 것을 특징으로 하는 전자 장치.
  23. 트랜지스터를 이용한 메모리로 인식 번호가 구성되는 반도체 장치가 탑재되는 전자 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 형성하는 공정과,
    그 후, 상기 반도체 장치를 테이프에 고정하고, 상기 반도체 장치에 설치된 테스트 단자를 이용하여 전기적 특성을 검사하는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  24. 트랜지스터를 이용한 128비트의 메모리로 인식 번호가 구성되는 반도체 장치가 탑재되는 전자 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 형성하는 공정과,
    상기 반도체 장치를 실장 베이스 기판에 탑재하는 공정, 및
    그 후, 상기 실장 기판을 테이프에 접착하고, 인렛에 봉입하는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  25. 트랜지스터를 이용한 제1 메모리로 인식 번호가 구성되는 반도체 장치가 탑재되는 전자 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호와, 트랜지스터를 이용한 제2 메모리로 구성되는 상기 인식 번호를 암호화한 암호 코드를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 형성하는 공정과,
    상기 제1 메모리로부터 상기 인식 번호를 판독하고, 판독된 상기 인식 번호를 상기 암호화와 동일한 수순으로 암호화한 암호 코드와, 상기 제2 메모리로부터 판독한 암호 코드를 대조하고, 일치하면 양호한 제품으로, 불일치한 경우에는 불량품으로서 선별하는 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  26. 트랜지스터를 이용한 메모리로 인식 번호가 구성되며, 평면의 긴 변의 치수가 0.5㎜ 이하인 반도체 장치가 탑재되는 전자 장치의 제조 방법에 있어서,
    반도체 기판 표면에 상기 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    상기 인식 번호를 얻기 위해, 상기 복수의 도전 영역 상의 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전막 영역에 접속되는 배선을 형성하는 공정과,
    그 후, 상기 반도체 장치를 시트에 드롭시키는(dropping) 공정을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  27. 트랜지스터를 이용한 메모리에 의해 인식 번호가 식별되는 반도체 장치와 바코드를 포함하는 전자 장치에 있어서,
    상기 반도체 장치는 상기 트랜지스터의 구성 요소가 되는 도전 영역과, 상기 복수의 도전 영역을 피복하여 형성된 절연막과, 상기 인식 번호를 얻기 위해 상기 복수의 도전 영역 상의 상기 절연막에 선택적으로 형성된 컨택트홀과, 상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선과, 상기 배선층이 설치된 반도체 기판상에 형성된 마이크로파 수신용 코일을 포함하고,
    상기 메모리는 상기 인식 번호를 기억하는 영역 외에 상기 바코드와 동일한 데이터를 기억하는 영역을 포함하고 있는 것을 특징으로 하는 전자 장치.
  28. 복수의 트랜지스터를 이용한 128비트의 메모리에 의해 인식 번호가 구성되는 반도체 장치와, 마이크로파 수신용 코일을 포함한 전자 장치에 있어서,
    상기 반도체 장치는 반도체 기판 표면에 설치된 복수의 상기 트랜지스터의 소스 영역 및 드레인 영역과,
    복수의 상기 소스 영역 및 드레인 영역을 피복하여 설치된 절연막과,
    상기 메모리에 기억된 '1', '0'에 따라 그 유무가 선택되는 상기 트랜지스터 상의 절연막에 설치되는 컨택트홀과,
    상기 컨택트홀을 갖는 절연막 상에 설치된 배선층을 포함하는 것을 특징으로 하는 전자 장치.
  29. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에서, 평면의 긴 변의 치수가 0.5㎜ 이하인 반도체 칩이 되는 영역 내부에 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 절연막을 형성하는 공정과,
    128비트를 이용한 인식 번호를 구성하는 메모리를 형성하기 위해, 상기 절연막에 전자선 묘화법을 이용하여 컨택트홀을 선택적으로 형성하는 공정과,
    상기 컨택트홀을 통해 상기 도전 영역에 접속되는 배선을 상기 절연막 상에 형성하는 공정을 포함하고,
    상기 컨택트홀을 선택적으로 형성하는 공정은 주변 회로에서 이용하는 컨택트홀을 형성하는 공정과 연속하여 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 트랜지스터의 구성 요소가 되는 도전 영역을 복수개 형성하는 공정과,
    상기 복수의 도전 영역 상부에 제1 절연막을 형성하는 공정과,
    제1 절연막 상에 상기 도전 영역에 접속되는 제1 배선을 형성하는 공정과,
    제1 배선을 포함하는 면에 제2 절연막을 형성하는 공정과,
    128비트를 이용한 인식 번호를 구성하는 메모리를 형성하기 위해, 제2 절연막에 전자선 묘화법을 이용하여 선택적으로 관통 홀을 형성하는 공정, 및
    상기 관통 홀을 통해 제1 배선에 접속되는 제2 배선을 제2 절연막 상에 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 반도체 기판을 준비하는 공정과,
    상기 반도체 기판 표면에, 평면의 긴 변의 치수가 상기 반도체 기판의 두께보다 작은 칩 영역 내부에 반도체 장치를 형성하는 공정과,
    상기 반도체 기판의 두께가 상기 칩 영역의 평면의 긴 변의 치수보다 얇아질 때까지 상기 반도체 기판을 이면측으로부터 제거하는 공정과,
    상기 반도체 장치를 칩형으로 분리하는 공정을 포함하고,
    상기 반도체 장치는 인식 번호를 구성하기 위한 메모리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 반도체 장치에 있어서,
    인식 번호를 식별하기 위한 메모리와,
    마이크로파를 수신하여 상기 식별 번호를 송신하기 위한 코일을 포함하고,
    상기 메모리는 상기 인식 번호를 기억하는 영역 외에 바코드의 데이터를 기억하는 영역을 포함하고 있는 것을 특징으로 하는 반도체 장치.
  33. 반도체 장치의 제조 방법에 있어서,
    인식 번호를 식별하기 위한 인식 번호 코드를 기억하는 제1 메모리 및 상기 인식 번호를 암호화한 암호 코드를 기억하는 제2 메모리를 형성하는 공정과,
    마이크로파를 수신하여 상기 식별 번호 및 상기 암호 코드를 송신하기 위한 코일을 형성하는 공정과,
    마이크로파를 통해 판독한 상기 식별 번호를 상기 암호화와 동일한 수순으로 암호화한 제2 암호 코드와, 마이크로파를 통해 판독한 제1 암호 코드를 대조하여검사를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020010052807A 2000-12-15 2001-08-30 인식 번호를 갖는 반도체 장치 KR100767555B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00381458 2000-12-15
JP2000381458A JP2002184872A (ja) 2000-12-15 2000-12-15 認識番号を有する半導体装置、その製造方法及び電子装置

Publications (2)

Publication Number Publication Date
KR20020046911A true KR20020046911A (ko) 2002-06-21
KR100767555B1 KR100767555B1 (ko) 2007-10-16

Family

ID=18849448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010052807A KR100767555B1 (ko) 2000-12-15 2001-08-30 인식 번호를 갖는 반도체 장치

Country Status (4)

Country Link
US (2) US6617172B2 (ko)
JP (1) JP2002184872A (ko)
KR (1) KR100767555B1 (ko)
TW (1) TWI276001B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100934918B1 (ko) * 2004-12-13 2010-01-06 도쿄엘렉트론가부시키가이샤 식별 코드를 갖는 반도체 칩, 그 칩의 제조 방법, 및반도체 칩 관리 시스템
KR101258671B1 (ko) * 2004-02-20 2013-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법, ｉｃ 카드, ｉｃ 태그, ｒｆｉｄ,트랜스폰더, 지폐, 유가증권, 여권, 전자 기기, 가방 및의류
US8507997B2 (en) 2010-06-25 2013-08-13 Samsung Electronics Co., Ltd. Mask read-only memory having a fake select transistor

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7316934B2 (en) * 2000-12-18 2008-01-08 Zavitan Semiconductors, Inc. Personalized hardware
JP3809353B2 (ja) * 2001-08-02 2006-08-16 キヤノン株式会社 Ｉｄ付き加工物の製造方法
EP1300872A1 (en) * 2001-10-08 2003-04-09 Infineon Technologies SC300 GmbH & Co. KG Semiconductor device identification apparatus
US7668702B2 (en) * 2002-07-19 2010-02-23 Applied Materials, Inc. Method, system and medium for controlling manufacturing process using adaptive models based on empirical data
JP4024619B2 (ja) * 2002-08-09 2007-12-19 株式会社日立製作所 半導体装置の情報読み取り装置
DE10241141B4 (de) * 2002-09-05 2015-07-16 Infineon Technologies Ag Halbleiter-Bauelement-Test-Verfahren für ein Halbleiter-Bauelement-Test-System mit reduzierter Anzahl an Test-Kanälen
US6908037B2 (en) * 2002-09-26 2005-06-21 Samsung Electronics, Co., Ltd. Circuit for generating clock signal and decoding data signal for use in contactless integrated circuit card
US6962293B2 (en) * 2002-09-26 2005-11-08 Samsung Electronics Co., Ltd. Circuit for generating clock signal and decoding data signal for use in contactless integrated circuit card
JP2004206371A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置
DE60337036D1 (de) * 2003-08-28 2011-06-16 Hitachi Ltd Halbleiterbauelement und verfahren zu seiner herstellung
US7922081B2 (en) 2004-04-01 2011-04-12 Hitachi, Ltd. Identification information managing method and system
JP4347340B2 (ja) 2004-05-18 2009-10-21 株式会社日立製作所 無線ｉｃタグ及びその製造方法
CN101040290A (zh) 2004-10-15 2007-09-19 应用材料股份有限公司 半导体组件的晶粒跟踪装置及其测试设备
JP4724708B2 (ja) * 2005-02-24 2011-07-13 株式会社日立製作所 無線ｉｃタグ
WO2006117853A1 (ja) * 2005-04-27 2006-11-09 Spansion Llc 半導体装置、データの読み出し方法及び半導体装置の製造方法
JP4528239B2 (ja) * 2005-10-03 2010-08-18 株式会社日立製作所 無線ｉｃタグ
KR101362955B1 (ko) 2006-06-30 2014-02-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP5148932B2 (ja) * 2006-06-30 2013-02-20 株式会社半導体エネルギー研究所 半導体装置
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
KR20100094504A (ko) * 2007-12-10 2010-08-26 에이저 시스템즈 인크 상부 금속층을 이용하는 칩 식별
US9002673B2 (en) 2010-06-16 2015-04-07 Broadcom Corporation Simultaneous testing of semiconductor components on a wafer
US8952712B2 (en) * 2010-06-16 2015-02-10 Broadcom Corporation Tagging of functional blocks of a semiconductor component on a wafer
EP2712021B1 (de) * 2012-09-21 2018-04-04 Siemens Aktiengesellschaft Antenne für ein Schreib-/Lesegerät für RFID-Anordnungen und Schreib-/Lesegerät für den Betrieb mit einer externen Antenne
US10909440B2 (en) * 2013-08-22 2021-02-02 Texas Instruments Incorporated RFID tag with integrated antenna
US9691709B2 (en) 2015-02-26 2017-06-27 International Business Machines Corporation Semiconductor device security
JP2016180673A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体集積回路及び半導体集積回路のテストシステム
US10312091B1 (en) * 2015-10-13 2019-06-04 Multibeam Corporation Secure permanent integrated circuit personalization
US20170221871A1 (en) * 2016-02-01 2017-08-03 Octavo Systems Llc Systems and methods for manufacturing electronic devices
GB201609781D0 (en) 2016-06-03 2016-07-20 Irdeto Bv Secured chip
US10714427B2 (en) 2016-09-08 2020-07-14 Asml Netherlands B.V. Secure chips with serial numbers
US10079206B2 (en) 2016-10-27 2018-09-18 Mapper Lithography Ip B.V. Fabricating unique chips using a charged particle multi-beamlet lithography system
US20180068047A1 (en) * 2016-09-08 2018-03-08 Mapper Lithography Ip B.V. Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system
US11133206B2 (en) 2019-04-15 2021-09-28 Tokyo Electron Limited Method for die-level unique authentication and serialization of semiconductor devices using electrical and optical marking

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4213192A (en) * 1979-01-15 1980-07-15 Christensen Alton O Sr Electron beam accessed read-write-erase random access memory
US4353064A (en) * 1981-01-14 1982-10-05 Honeywell Inc. Battery operated access control card
JPS6233475A (ja) 1985-08-06 1987-02-13 Nec Corp 半導体装置
JP2840321B2 (ja) 1989-09-20 1998-12-24 株式会社日立製作所 半導体装置
JP2910424B2 (ja) 1992-06-10 1999-06-23 日本電気株式会社 半導体装置の製造方法
JP3200475B2 (ja) * 1992-10-05 2001-08-20 三菱電機株式会社 半導体装置の製造方法
JPH07140236A (ja) * 1993-11-17 1995-06-02 Sekisui Chem Co Ltd 無線応答システム
KR100380546B1 (ko) * 1994-02-24 2003-06-25 가부시끼가이샤 히다치 세이사꾸쇼 반도체집적회로장치의제조방법
JPH08139208A (ja) 1994-11-04 1996-05-31 Toyota Motor Corp 不揮発性メモリの製造システム及びその製造方法
JPH0991970A (ja) 1995-09-26 1997-04-04 Olympus Optical Co Ltd 非破壊型強誘電体メモリ及びその駆動方法
JPH09180980A (ja) * 1995-12-21 1997-07-11 Mitsubishi Electric Corp 半導体装置の製造システム
JPH09251519A (ja) * 1996-03-14 1997-09-22 Toshiba Corp Ｉｃカード
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JPH1055939A (ja) * 1996-08-08 1998-02-24 Seiko Epson Corp 半導体装置、半導体装置の製造方法及び電子機器システム
WO1998025305A1 (fr) 1996-12-04 1998-06-11 Hitachi, Ltd. Procede de fabrication d'un dispositif a semi-conducteur
JPH10224278A (ja) * 1997-02-10 1998-08-21 Omron Corp 非接触データ通信システム
JPH118327A (ja) 1997-06-16 1999-01-12 Sony Corp 半導体チップ識別コード付与方法及び半導体チップ管理方法
KR20000046928A (ko) * 1998-12-31 2000-07-25 조정일 전자 지갑 카드 운영 시스템
US6428718B1 (en) * 1999-08-26 2002-08-06 Advanced Micro Devices, Inc. Selective back side wet etch
JP2000332135A (ja) * 2000-01-01 2000-11-30 Hitachi Ltd 半導体集積回路装置
JP2001337439A (ja) * 2000-05-26 2001-12-07 Hitachi Ltd 半導体集積回路の設計、製造方法および検査方法並びに半導体集積回路
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101258671B1 (ko) * 2004-02-20 2013-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법, ｉｃ 카드, ｉｃ 태그, ｒｆｉｄ,트랜스폰더, 지폐, 유가증권, 여권, 전자 기기, 가방 및의류
KR100934918B1 (ko) * 2004-12-13 2010-01-06 도쿄엘렉트론가부시키가이샤 식별 코드를 갖는 반도체 칩, 그 칩의 제조 방법, 및반도체 칩 관리 시스템
US8507997B2 (en) 2010-06-25 2013-08-13 Samsung Electronics Co., Ltd. Mask read-only memory having a fake select transistor

Also Published As

Publication number Publication date
US7442959B2 (en) 2008-10-28
US20020074666A1 (en) 2002-06-20
US6617172B2 (en) 2003-09-09
US20040095172A1 (en) 2004-05-20
KR100767555B1 (ko) 2007-10-16
TWI276001B (en) 2007-03-11
JP2002184872A (ja) 2002-06-28

Similar Documents

Publication Publication Date Title
KR100767555B1 (ko) 인식 번호를 갖는 반도체 장치
US6837438B1 (en) Non-contact information medium and communication system utilizing the same
US6268796B1 (en) Radio frequency identification transponder having integrated antenna
US6885202B2 (en) Non-contact tester for electronic circuits
US9154188B2 (en) RF identification device with near-field-coupled antenna
CN1655185B (zh) 具有线圈状天线的半导体芯片及使用它的通信***
US20080054427A1 (en) Semiconductor devices and manufacturing method therefor
JP2003218624A (ja) Ｉｃカード用のブースタアンテナ
KR19980070698A (ko) 비접촉형ｉｃ카드
DE69509242D1 (de) Radiofrequenzschaltung und speicher in einem dünnen/flexiblen gehäuse
KR20040098665A (ko) 커플링이 강화된 집적 회로
KR20030069037A (ko) 통신 기능을 구비한 박막 자성체 기억 장치와 이를 이용한유통 관리 시스템 및 제조 공정 관리 시스템
JP2008135446A (ja) Ｒｆパウダーの製造方法
JP2000137779A (ja) 非接触情報媒体とその製造方法
KR20050005427A (ko) 접지된 안테나를 이용하는 정류기
US6525410B1 (en) Integrated circuit wireless tagging
JP2005030877A (ja) 無線制御テスト機能を備えた半導体集積回路装置
US6368901B2 (en) Integrated circuit wireless tagging
US20070108521A1 (en) Flexible semiconductor device and identification label
JP2004078991A (ja) 半導体装置およびその製造方法
US8440487B2 (en) Methods for manufacturing radio frequency (RF) powder
JP4370601B2 (ja) Ｉｃカード
JP2001034725A (ja) 非接触ｉｃモジュール及びその製造方法、並びに、非接触情報媒体
JP4685587B2 (ja) 認識番号を有する半導体装置
JP2003249814A (ja) 非接触ｒｆｉｄタグ用同調コンデンサ付きループアンテナ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee