JP2002184872A - 認識番号を有する半導体装置、その製造方法及び電子装置 - Google Patents

認識番号を有する半導体装置、その製造方法及び電子装置

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Abstract

(57)【要約】 【課題】電子線描画法の効率的活用により、認識番号を
有する超小型の半導体装置を経済的に実現する。 【解決手段】トランジスタを用いた１２８ビットの認識
番号を識別するためのメモリを、電子線描画法を用いて
選択的に形成したコンタクトホールによって構成する。
半導体チップの平面長辺寸法を０．５ｍｍ以下とする。
また、上記コンタクトホールを周囲の回路のコンタクト
ホールと同時に作成する。その他、半導体チップの平面
長辺寸法を製造開始前のウエハの厚さよりも小さく、ウ
エハが薄膜化された後の厚さよりも大きくする。別に、
メモリにバーコードと同一のデータを更に格納する。更
に別に、認識番号を暗号化したデータを用いて半導体チ
ップの検査を行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、認識番号を有する
半導体装置、特に各種の物体に装着可能な小型の半導体
装置を経済的に実現するための技術である。
【０００２】
【従来の技術】最近、質問機からの問い合わせに対して
無線により非接触で情報を返すＩＣカードが盛んに用い
られるようになってきている。ＩＣカードには、メモリ
や簡単な論理回路等を有する小型の半導体チップ（Ｉ
Ｃ）が組み込まれる。そのような半導体チップに類似
の、非接触で識別を行ないたい物体に装着可能な、認識
番号を有する半導体チップが出現している。該半導体チ
ップには、チップ毎に異なる認識番号を書き込んだリー
ドオンリメモリ（ＲＯＭ）が設けられる。
【０００３】そのようなＲＯＭを実現するための技術
が、例えば特開平８―１３９２０８号公報によって開示
されている。この方法では、半導体ウエハ上において、
半導体チップ毎に個々に異なる認識番号が電子線描画技
術を用いて書き込まれる。具体的には、認識番号の書き
込みが、ガラスマスクを用いることなく、電子線描画に
よる配線パターンの切断によって行なわれる。
【０００４】この方法によれば、切断が行なわれていな
い配線パターンを一旦固定パターンとして従来のガラス
マスクを用いたホトリソグラフィ工程により形成し、続
いてレジスト膜を半導体ウエハに塗布してポストベーク
し、次に配線パターンの切断部分へ電子線を描画する。
その後、現像液によって、電子線を描画した部分のパタ
ーンを除去し、更にエッチング液又はドライエッチング
用のイオンによって配線パターンの所定の部分の配線を
除去し、その後、レジスト膜をアッシャにて除去して洗
浄することにより、本来意図した配線パターンの切断に
よるパターニングを実現するという複雑な工程を経る必
要があった。チップ毎に異なる認識番号を書き込んだＲ
ＯＭを設ける別の方法として、ステップ・アンド・リピ
ート方式の露光処理によってコンタクトホールの有無を
定める技術が例えば特開平１０−５５９９３９号公報に
よって開示されている。
【０００５】
【発明が解決しようとする課題】従来技術によれば、認
識番号を有する半導体チップを経済的に実現する方法を
提供することができない。即ち、ウエハ上の認識番号を
有する半導体チップに個別に異なる認識番号をメモリと
して書き込むためには、一つの方法として電子線描画が
挙げられるが、このとき、従来技術では、複雑な工程を
追加することや複雑な近接効果補正を施すことが避けら
れず、従って高価な電子線描画装置の効率的活用を図る
ことが不可能であり、経済的に認識番号を有する半導体
チップを実現する方法を提供することができない。な
お、近接効果は、電子線がレジスト中に拡散を起こして
描画形状が変わることであるが、高密度の描画ではその
変化を見込んだ処理即ち補正が必要となる。
【０００６】また、認識番号を形成する別の方法として
ステップ・アンド・リピート方式の露光処理があるが、
この方法では、マスクを１ビットずつ動かしながらパタ
ーンに従って露光の有無を選ぶので、認識番号のビット
数が増えると共に、更にはウエハに作製するチップ数の
増大と共に膨大な加工時間が必要となり、経済性が著し
く損なわれる。なお、前掲の特開平１０−５５９９３９
号公報は、ステップ・アンド・リピート方式に代えて電
子線描画を採用することが可能であることに触れてい
る。しかし、この電子線描画は、ステップ・アンド・リ
ピート方式の場合と同様、認識番号の形成にのみ使用さ
れるため、上記電子線描画と同様の課題があることとな
る。
【０００７】次に、認識番号を有する半導体装置を普及
させるために、上記の主課題の解決の他に、以下の事項
を実現する必要がある。
【０００８】第１に、半導体チップをフィルム状の薄い
実装基体に効率良く搭載できるようにすることが挙げら
れる。その実現のため、実装時に、チップのデバイス面
が実装基体に垂直になることを避けて、自然に実装基体
に水平になるようにし、半導体装置の実装を経済的に実
現することを可能とする方法を提供する必要がある。
【０００９】第２に、認識番号を有する半導体チップを
従来のバーコードシステムと共存して取り扱うことを可
能にすることが挙げられる。その実現のため、バーコー
ドシステムを効率よく運用することを可能とし、認識番
号を有する半導体装置を経済的に応用することを可能に
する方法を提供する必要がある。
【００１０】第３に、認識番号を有する半導体装置を検
査するとき、従来の高価な半導体テスタを利用すること
なく、経済的に認識番号を有する半導体装置を検査する
ことを可能とする必要がある。
【００１１】
【課題を解決するための手段】上記の主課題を解決する
ために、本発明による半導体装置の製造方法は、トラン
ジスタを用いた１２８ビットのメモリで認識番号が構成
される半導体装置の製造方法において、半導体基板表面
に前記トランジスタの構成要素となる導電領域を複数形
成する工程と、複数の前記導電領域上部に絶縁膜を形成
する工程と、前記認識番号を得るために、複数の前記導
電領域の上の前記絶縁膜に電子線描画法を用いて選択的
にコンタクトホールを形成する工程と、前記コンタクト
ホールを介して前記導電膜領域に接続される配線を形成
する工程とを有することを特徴とする。
【００１２】上記の主課題を解決するために、本発明に
よる別の半導体装置の製造方法は、複数のトランジスタ
を用いたメモリにより認識番号が識別される半導体装置
の製造方法において、半導体基板表面に複数の前記トラ
ンジスタのソース領域及びドレイン領域とを形成する工
程と、複数の前記ソース領域及びドレイン領域を覆って
絶縁膜を形成する工程と、前記メモリで記憶する
‘１’、‘０’に応じて有無を選択されたコンタクトホ
ールを、前記トランジスタ上の絶縁膜に電子線描画法を
用いて形成する工程と、前記コンタクトホールを有する
絶縁膜上に配線層を形成する工程と、その後、前記半導
体基板上にマイクロ波受信用のコイルを形成する工程と
を有することを特徴とする。
【００１３】上記の主課題を解決するために、本発明に
よる半導体装置は、複数のトランジスタを用いた１２８
ビットのメモリで認識番号が構成される半導体装置にお
いて、前記半導体装置は、半導体基板表面に設けられ
た、複数の前記トランジスタのソース領域及びドレイン
領域と、複数の前記ソース領域及びドレイン領域を覆っ
て設けられた絶縁膜と、前記メモリで記憶する‘１’、
‘０’に応じて有無を選択された、前記トランジスタ上
の絶縁膜に設けられるコンタクトホールと、前記コンタ
クトホールを有する絶縁膜上に設けられた配線層と、前
記配線層が設けられた半導体基板上に形成されたマイク
ロ波受信用のコイルとを有することを特徴とする。
【００１４】上記の第１の課題を解決するために、本発
明による半導体装置の製造方法は、半導体基板を準備す
る工程と、前記半導体基板表面であって、平面長辺寸法
が前記半導体基板の厚さよりも小さいチップ領域内部に
半導体装置を形成する工程と、前記半導体基板の厚さが
前記チップ領域の平面長辺寸法よりも薄くなるまで前記
半導体基板を裏面側から除去する工程と、前記半導体装
置をチップ状に分離する工程とを有することを特徴とす
る。
【００１５】上記の第２の課題を解決するために、本発
明による電子装置は、トランジスタを用いたメモリによ
り認識番号が識別される半導体装置とバーコードとを有
する電子装置において、前記半導体装置は、前記トラン
ジスタの構成要素となる導電領域と、複数の前記導電領
域を覆って形成された絶縁膜と、前記認識番号を得るた
めに、複数の前記導電領域の上の前記絶縁膜に選択的に
形成されたコンタクトホールと、前記コンタクトホール
を介して前記導電領域に接続される配線と、前記配線層
が設けられた半導体基板上に形成されたマイクロ波受信
用のコイルとを有し、前記メモリは、前記認識番号を記
憶する領域の他に前記バーコードと同一のデータを記憶
する領域を有していることを特徴とする。
【００１６】上記の第３の課題を解決するために、本発
明による半導体装置は、トランジスタを用いて第１のメ
モリで認識番号が構成される半導体装置において、前記
半導体装置は、前記トランジスタの構成要素となる導電
領域と、複数の前記導電領域を覆って形成された絶縁膜
と、前記認識番号を得るために、複数の前記導電領域の
上の前記絶縁膜に、選択的に形成されたコンタクトホー
ルと、前記コンタクトホールを介して、前記導電領域に
接続される配線と、前記配線上に設けられたマイクロ波
受信用コイルと、コンデンサと前記マイクロ波受信用コ
イルとを含む共振回路と、前記認識番号を暗号化した暗
号コードを記憶する第２のメモリとを有することを特徴
とする。
【００１７】
【発明の実施の形態】以下、本発明に係る認識番号を有
する半導体装置、その製造方法及び電子装置を図面に示
した幾つかの発明の実施の形態を参照して更に詳細に説
明する。
【００１８】図１に本発明の第１の実施の形態で採用す
る回路を示す。本発明の認識番号を有する半導体装置に
は、超小型化が可能な回路構成が採用され、目的に応じ
て様々な回路構成が採用される。
【００１９】図１に示した回路は、マイクロ波を用いて
遠隔の質問機と交信するための送受信回路の例である。
認識番号を有する半導体装置（半導体チップ）の回路10
0は、コンデンサ113と共に共振回路122を形成するコイ
ル（アンテナコイル）101、コイル101で受信した質問機
（図示せず）からのマイクロ波信号を倍圧整流して電源
電圧ＶＤＤを得、更に、電源電圧ＶＤＤが適当な電圧に
なったときに電源電圧ＶＤＤを出力するパワーオンリセ
ット回路110を有する電源回路102、受信したマイクロ波
信号に変調を与える変調器109、振幅変調されているマ
イクロ波信号を復調してクロック信号ＣＬＫを取出す復
調回路103、クロック信号ＣＬＫを増幅するアンプ（Ｖ
ＤＤクランプ）104、クロック信号ＣＬＫを分周して２
５ｋＨｚのクロック信号にする３-bitカウンタ105、更
に分周して１２．５ｋＨｚのクロック信号にする７-bit
カウンタ10６、後で詳述する、認識番号を書き込んだリ
ードオンリメモリ112、メモリ112の内容を１ビットづつ
読み出すためのデコード回路（デコーダ）107、メモリ1
12の出力のメモリＯＵＴを所定のタイミングで出力する
ゲート回路108からなる。変調器109は、ゲート回路108
出力のメモリＯＵＴを受けてマイクロ波信号を変調す
る。なお、カウンタ105等の論理回路を形成する各回路
は、ＮＭＯＳトランジスタとＣＭＯＳトランジスタを組
み合わせたＣＭＯＳ論理回路によって実現される。
【００２０】コイル101は、半導体チップ111のチップ上
にオンチップで形成される。それによって、経済性を得
ることができる。なお、コイルは、それに限らず外付け
のコイルとすることも可能である。また、放射エネルギ
ーによって、リードオンリメモリ112の内容を送信する
ために、放射アンテナを取り付けることも可能である。
【００２１】コイルを外付けとする場合は、例えば、カ
ード状の実装基体の周囲に外付けアンテナを形成し、半
導体チップ111を該実装基体上に搭載することによって
電子装置、代表的にはＩＣカードを構成することができ
る。
【００２２】リードオンリメモリ112に搭載される認識
番号は、複数のメモリビットから構成されており、本実
施形態では１２８ビットを採用した。１２８ビットであ
れば、２の１２８乗の組み合わせを得ることが可能とな
る。このビット数は、応用分野によって自由に設計する
ことが可能であり、可変構造とすることも可能である。
【００２３】この認識番号のメモリへの書き込み法とし
ては、レーザによる方法や、ヒューズを切る方法や、配
線をショートする方法などがあるが、書き込みエリアを
必要としたり、周辺回路を必要としたり、書き込み時間
を長くする必要があったり、経済的に認識番号を有する
半導体チップを形成するためには、より効率的方法が必
要とされる。特に、ウエハ（半導体基板）上で各半導体
チップに個別に異なる認識番号を書き込むためには、電
子線描画技術を活用することがポイントとなる。そし
て、上記の本発明の認識番号を有する半導体チップの回
路は、電子線描画技術を用いて実現される。
【００２４】図２に電子線描画技術でによって作製され
るリードオンリメモリ112の回路構成の例を示す。ＮＭ
ＯＳトランジスタ201は、メモリの１ビットに相当する
データを保持するために用いられる。コンタクトホール
(コンタクト穴)502は、メモリが‘１’のときは有り、
メモリが‘０’のときは無しとするように用いられる。
なお、コンタクト穴の有無の‘１’、‘０’への対応
は、この逆であっても良い。ソース配線503はトランジ
スタ201と同じデータ保持用の複数のＮＭＯＳトランジ
スタ（図示せず）のソースを共通に接続するための配線
である。また、ドレイン配線504は、トランジスタ201他
のデータ保持用のＮＭＯＳトランジスタのドレインを共
通に接続するための配線である。なお、トランジスタ20
1他のデータ保持用のＮＭＯＳトランジスタは、図示し
ていないが、その１２８個が１６×８のマトリクスに配
置される。
【００２５】ＮＭＯＳトランジスタ201のソースに設け
たコンタクト穴502が有りの場合は、ＮＭＯＳトランジ
スタ201のソースはソース配線503に接続される。このソ
ース配線は、デコーダ107の有するＹデコーダによって
選択されたとき、トランジスタ515，516（ドレイン線回
路）を介して接地レベルになる。従って、デコーダ107
の有するＸデコーダによる選択によって、ＮＭＯＳトラ
ンジスタ201のゲートがハイレベルとなるとき、ＮＭＯ
Ｓトランジスタ201はオンとなって電流を流し、ドレイ
ン配線504の浮遊容量Ｃに予め貯えられていた電荷を放
電させる。なお、ドレイン配線504の浮遊容量Ｃへの一
時的な充電は、プリチャージ回路517によって行なわれ
る。
【００２６】ドレイン配線504に接続されたインバータ5
18からメモリＯＵＴが出力されるが、ドレイン配線504
のレベルによって出力レベルが決まる。ＮＭＯＳトラン
ジスタ201のコンタクト穴が有りであれば、ドレイン配
線504の電荷が接地に抜けるので、メモリＯＵＴはイン
バータ518でインバートされてハイレベル即ちメモリ内
容が‘１’であることを示し、ＮＭＯＳトランジスタ20
1のコンタクト穴が無しであればドレイン配線504の電荷
は抜けることはなく、ドレイン配線504はハイレベルの
ままであり、それがインバータ518でインバートされて
出力される。即ち、メモリＯＵＴ出力はローレベルとな
り、メモリ内容が‘０’であることを示す。
【００２７】ここで、図３に上記のリードオンリメモリ
112を駆動する信号の波形の例を示す。第１の波形301
は、この実施形態では１００ｋＨｚのクロック信号ＣＬ
Ｋを示している。第２の波形302は、第１の波形を２分
の１に周波数ダウン（分周）した５０ｋＨｚの波形を示
している。第３の波形303は、第２の波形をカウンタ105
によって２分の１に周波数ダウンした２５ｋＨｚの波形
を示している。第４の波形304は、第３の波形をカウン
タ106によって２分の１に周波数ダウンした１２．５ｋ
Ｈｚ波形を示している。第５の波形305は、図１のゲー
ト回路108を経たメモリＯＵＴのタイミングを示す波形
を示している。このメモリＯＵＴのパルス幅は、この実
施形態では２０マイクロ秒である。
【００２８】以上の各波形は、図１と図２の本発明の実
施形態の回路が動作しているときの例を示している。即
ち、復調回路103で復調されたクロック信号ＣＬＫ（こ
の場合１００ｋＨｚ）は、順次カウントダウンされて最
終的には１２．５ｋＨｚまで周波数低減される。このと
き、途中のカウントダウンされた信号、即ち、第２、第
３及び第４の信号は有効に処理されて、メモリ112周辺
のプリチャージ回路517、ゲート回路108(メモリ出力回
路)などに使用される。
【００２９】ところで、カウンタ回路の構成によって、
各波形の立ち上がり又は立ち下がりで出力が確定される
ようになるが、図３に示した本実施形態では、立ち下が
りのエッジによって出力が確定されるようになってい
る。これは、マイクロ波で受信するエネルギーがもっと
も大きな時点で信号の切り替えを行なうようにするため
である。
【００３０】電池を持たない本実施形態のような半導体
チップは、外部からのマイクロ波エネルギーに頼ること
となる。クロック信号がハイレベル即ちマイクロ波エネ
ルギーを得ている一番最後、即ち信号が立ち下がるとき
が半導体チップが得ているエネルギーがピークとなる。
一方、ＣＭＯＳ論理回路はその性質から、主に立ち上が
り又は立ち下がりの動作のときに、貫通電流などによっ
てエネルギーを消費し、信号レベルを維持しているその
他の時間では殆どエネルギーを消費しない。従って、信
号のハイレベルが続いてエネルギーがピークとなる点を
ＣＭＯＳ論理回路の立ち下がりの動作の時点とすれば、
回路が安定に動作することとなる。
【００３１】図４に、リードオンリメモリ112の例のチ
ップ上の平面図を示す。コンタクト穴502は、ＮＭＯＳ
トランジスタ201のソース端子とソース配線503を接続す
るものであり、トランジスタ201のドレイン端子はドレ
イン配線504に接続されている。記号507は、トランジス
タ201のゲート配線を示している。
【００３２】図４では、図２で示したＮＭＯＳトランジ
スタ201とそれを囲む３個のトランジスタがレイアウト
によって示される。トランジスタ201は図の左上半分
に、他のトランジスタは右上半分、左下半分、右下半分
にそれぞれ配置されている。そして、それぞれにコンタ
クト穴が形成されている。
【００３３】コンタクト穴502はソース配線503よりも内
側にあって、正方形となっている。図４のレイアウトで
は、トランジスタ201と右上半分のトランジスタのドレ
イン領域が共通となっている。コンタクト穴は、メモリ
内容が‘１’のときに配置されるが、メモリ内容が
‘０’のときはコンタクト穴は配置されない。
【００３４】コンタクト穴は、電子線直接描画技術によ
って形成される。コンタクト穴は、配線よりも形状が固
定されており、間隔は配線よりも広い。またメモリの内
容を示すコンタクト穴以外のコンタクト穴、即ち図４に
示したドレイン領域接続用のコンタクト穴510やゲート
電極接続用のコンタクト穴511、周辺回路（ドレイン線
回路、プリチャージ回路等）のコンタクト穴〔図示せ
ず）等と一緒に描画することが可能であり、そのときの
描画密度は配線よりも低く、また、間隔も配線よりも広
い。このことは、コンタクト穴に電子線直接描画技術を
適用することの優位性を示している。
【００３５】即ち、複雑な電子線近接効果補正をチップ
毎に行なうことなく、認識番号を描画することができる
ことを示している。電子線描画技術を配線に適用する
と、配線の間隔が狭いところが多数かつ不規則に発生し
て、複雑な近接効果補正をチップ毎に行ない、それによ
り計算機処理やデータ量が増えると共に、多大な描画時
間を必要として、描画効率を低下させる。
【００３６】以上は、コンタクト穴の場合で説明した
が、配線間を接続するスルーホール穴についても同様な
効果となるので、設計の仕方をスルーホールで統一して
メモリ内容をスルーホールの有無で示す方式とすれば、
同様の電子線描画効率の向上を期待することができる。
これは、スルーホール穴もコンタクト穴も、配線よりも
小さい形状で正方形でパターン密度が小さく、かつ間隔
が配線よりも広いことによる。
【００３７】図５に図４のＡ−Ａ’線で切った半導体チ
ップのデバイス断面図を示す。素子分離膜501及び酸化
膜506は、トランジスタ素子及び配線を相互に絶縁する
ために形成される。コンタクト穴502は、ＮＭＯＳトラ
ンジスタ201のソース領域とソース配線503を接続するた
めに用いられる。このＮＭＯＳトランジスタデバイス
は、Ｎ型のシリコン半導体基板(Ｎ−Ｓｕｂ)にＰ型のウ
エルを形成し、その上にソース領域、ドレイン領域用の
Ｎ型拡散を行なうことによって形成される。このように
して、トランジスタの構成要素となる導電領域が半導体
基板表面に形成される。トランジスタ201のゲート507
は、ソース、ドレイン間に形成されていて、ＮＭＯＳト
ランジスタのオン、オフを制御するために用いられる。
【００３８】電子線直接描画によりコンタクト穴を形成
するためには、酸化膜506をウエハ全面に形成した後
に、電子線描画用レジストを塗布して、メモリのビット
内容の‘１’に相当する部分に所定のコンタクト穴を描
画し、かつ周辺又はメモリ回路を形成するためのコンタ
クト穴を同時に形成するための描画を行なう。そのた
め、電子線描画装置の電子ビームの強度及び位置を制御
する制御回路において、その計算機プログラムに認識番
号用コンタクト穴及び周辺回路のコンタクト穴のウエハ
上のデータを与えておく。
【００３９】電子線描画に際して、レジストはポジ型を
使用し、電子線が照射された部分が現像液によって溶解
するようにする。この現像液によって、コンタクト穴を
形成すべきところのレジストに穴が明くことになる。そ
の後、レジストをマスクとしてドライエッチングを行な
うことにより、所定の位置の酸化膜がエッチングされて
コンタクト穴を形成することができる。
【００４０】その後、配線材料をウエハ全面に成膜し、
続いてホトエッチングを行なうことにより、配線パター
ンを形成することができる。
【００４１】以上、コンタクト穴の場合について述べた
が、配線間のスルーホール穴についても同様のプロセス
を採用することができる。即ち、電子線描画によって、
認識番号に従って所定の位置にスルーホール穴を形成す
ることが可能である。例えば、図５の配線503をトラン
ジスタ201に専用のソース配線に変え、該ソース配線を
含む面の上に新たな絶縁層を形成し、該新たな絶縁膜に
電子線描画法を用いて選択的にスルーホールを形成し、
該スルーホールを介して上記ソース配線に接続される新
たな配線を上記新たな絶縁膜上に形成することにより、
スルーホール穴を用いてメモリを形成することが可能と
なる。
【００４２】図６に今まで述べた認識番号を有する半導
体チップ111の内部構成例を示す。コンデンサ113とコイ
ル101は共振回路122を構成している。半導体チップ111
の中に形成した複数ビットを持つリードオンリメモリ11
2は、電源回路102及び変調器109を有する整流送信回路6
03、復調回路103及びアンプ104を有するクロック回路60
4、デコーダ107、カウンタ105及び106によるカウンタ60
5によって動作し、認識番号の信号を送出する。
【００４３】コイル101はオンチップで形成される。そ
して、コイル101は、半導体の配線プロセスを活用し
て、デバイス素子の完成後にアルミニウムや銅などの配
線材料によって形成される。コイルのＱ値を向上するた
めには、多層配線の複数の層を縦接続して、配線抵抗を
下げることが行なわれる。また、コンデンサ113は、配
線層を使用することにより、極性の制約のない良好なコ
ンデンサを形成することが可能となる。
【００４４】さて、本発明の認識番号を有する半導体チ
ップは、チップサイズが小型であれば有るほど、後述す
るように経済的に有効となる。更に、機械的強度の面か
らも、小型であれば有るほど、機械的な衝撃を受けにく
く、従って割れや傷つきが生じにくく、強度を保持する
ことが可能となる。このように、超小型でかつ認識番号
を保有する半導体チップは、経済性及び信頼性の面で新
しい価値を持つものである。更に、チップ内部に設ける
リードオンリメモリ（ＲＯＭ）は、電子線描画技術によ
って形成されるので、すべて異なる認識番号をウエハ全
面に経済的にかつ小サイズで形成することが可能とな
る。この認識番号を有する半導体チップで用いられるデ
バイスは、シリコンＣＭＯＳに限ることはなく、ガリウ
ム砒素化合物など他の材料やデバイス構造でも良く、制
約はない。
【００４５】図７に、ウエハから分離された本実施形態
の認識番号を有する半導体チップ111を示す。標準厚型
ウエハ701は、半導体のデバイス及び配線を形成するた
めに、半導体製造工程にあるときのウエハ（半導体基
板）であって、工業的に厚さの標準が決められているも
のである。半導体チップ111は、半導体ウエハ701の中に
形成されていて、最終的にはダイシング又はエッチング
によって分離される。図７（ａ）は平面図であり、図７
（ｂ）は断面図である。
【００４６】図７（ｂ）において、記号ａは半導体チッ
プ111のチップ厚さを示し、記号ｂは半導体チップ111の
平面寸法で長い方の辺の長さ（平面長辺寸法）示してい
る。認識番号を有する半導体チップでは、前述のように
小型であれば有るほど経済的な効果をもたらすことが可
能となる。それは、半導体ウエハの一枚の完成コストは
使用する装置、プロセス、マスク枚数が同じあれば、標
準的なコストが決まっている。従って、一枚のウエハか
ら取得できる半導体チップの数が多ければ多いほど、一
個の半導体チップのコストは低減する。また、半導体チ
ップのチップサイズが小さければ小さいほど歩留まりは
向上する。
【００４７】そのためには、辺の長さｂの寸法を小さく
とる必要があって、辺の長さｂはチップ厚さａ即ち半導
体ウエハ自体の初期の厚さよりも小さいことが本発明の
基準となる。具体的には、本実施形態では、辺の長さｂ
として０・５ｍｍ以下を採用している。
【００４８】本実施形態により、高価な電子線描画装置
の効率的な活用を図ることが可能となり、認識番号を有
する半導体チップを経済的に実現する方法を提供するこ
とができる。また、低コストでかつ機械的強度のある超
小型の、認識番号を有する半導体チップを提供すること
ができる。
【００４９】図８に本発明の第２の実施の形態を示す。
本実施形態の認識番号を有する半導体チップ111には、
薄型の形状が採用される。図８（ａ）はその平面図であ
り、図８（ｂ）は断面図である。ウエハ801は、図７
（ａ）の場合のような半導体プロセスの工程内にある状
態のウエハではなく、工程が終了し、そのウエハをバッ
クグラインドやスピンエッチングによって薄型にした状
態のウエハを示している。
【００５０】認識番号を有する半導体チップ111はウエ
ハ801の中にあって、この半導体チップ111は、ダイシン
グまたはドライエッチングによってチップサイズに分離
される。図８（ｂ）における記号ａ’は半導体チップ11
1の厚さを示し、これはウエハ801の厚さに等しい。ま
た、図８（ｂ）における記号ｂは、半導体チップ111の
四角形の平面寸法で、図７（ｂ）の場合と同様、長い方
の辺の長さを示している。この厚さａ’は、認識番号を
有する半導体チップ111を紙に漉き込んだり又は貼り付
けたりして実装するとき、薄いほど応用展開性があって
付加価値を増大させるので、薄ければ薄いほど良い。ま
た、辺の長さｂは、小さければ小さいほど経済性に優れ
るが、半導体の微細化や回路規模によって限界が発生す
る。一方、厚さａ’と辺の長さｂの関係は、上記実装の
ためには、下記に図９を用いて説明するように、辺の長
さｂは厚さａ’より大きいことが必要である。本実施形
態では、辺の長さｂを０．５ｍｍ以下、厚さａ’を０．
０６ｍｍ以下としている。
【００５１】半導体ウエハは、サイズが異なると標準の
厚さも異なるが、１ｍｍの厚さを超えることはない。一
方、認識番号を有する半導体チップのチップサイズは、
回路方式の改善、適用プロセスの改善、多層配線の層数
増大によって、小型化を進めることができる。標準半導
体ウエハの厚さよりも辺の長さが大きいチップを作るこ
とは経済的に有効ではない。
【００５２】本実施形態により、認識番号を有する半導
体装置の効率の良い経済的な実装を実現することができ
る。
【００５３】図９に本発明の第３の実施の形態を示す。
本実施形態では、認識番号を有する半導体チップ111が
フィルム状の実装基体901に実装される。図９（ａ）
は、辺の長さｂが厚さａ’よりも小さいケースを示し、
図９（ｂ）は、辺の長さｂが厚さａ’よりも大きいケー
スを示している。実装基体901は、フィルム状の媒体で
あり、例えば紙シート、プラスチックシートなどであ
る。半導体チップ111の表面には、トランジスタや配線
層が存在するデバイス面902がある。この面にはオンチ
ップのコイルや放射アンテナと称する外付けのアンテナ
接続用端子が存在する。
【００５４】図９（ａ）では、デバイス面902が実装基
体901に垂直になっている。半導体チップ111がサイコロ
状になっているので、そのように実装される確率が高
い。一方、図９（ｂ）ではデバイス面902が実装基体901
に平行になっている。半導体チップ111が平版状になっ
ているので、そのように実装される確率が高く、デバイ
ス面902が実装基体901に対して垂直となる可能性は非常
に低い。
【００５５】フィルム状の薄い実装基体にデバイス面が
垂直に搭載される場合、アンテナの指向性によって、認
識番号を有する半導体チップからのデータの読み取りが
正常に行なわれないことがある。フィルム状の薄い実装
基体への搭載においては、認識番号を有する半導体チッ
プが一つずつ分離されて、かつ散布状に配置されること
が多いので、実装基体上には自然とデバイス面が上面ま
たは下面を向けて搭載されることが望ましい。
【００５６】そのため、フィルム状の薄い実装基体に認
識番号を有する半導体チップを実装する場合は、図９
（ｂ）に示すチップ形状となるように、認識番号を有す
る半導体チップ111の厚さ及び平面寸法が関係付けられ
る。言い換えると、認識番号を有する半導体チップ111
の平面長辺寸法ｂは、半導体チップ111を取り出す裏面
研磨したウエハの厚さ即ち厚さａ’よりも大きく設定さ
れる。
【００５７】平面長辺寸法ｂを例えば０．５ｍｍ以下と
する場合、半導体チップ111は超小型になり、これを搭
載した実装基体910は、箱、袋、筒等の色々な形状の物
に自由に貼ることができる。そこで、例えば、食品を包
装した箱に実装基体910を貼り、認識番号として品種、
製造年月日、賞味期限、製造会社等を記すことにより、
家庭の冷蔵庫の中に入れた食品を管理するという従来に
ないシステムが実現可能となる。即ち、冷蔵庫が中に入
っている食品の認識番号（情報）を非接触でキャッチ
し、賞味期限が近づいたことを外部に知らせるシステム
を実現することができる。
【００５８】このような例では、製造業者側で大量の実
装基体910を用いることになる。そのような使用に便な
らしめるため、例えば、図１０に示すように、半導体チ
ップ111を搭載した実装基体910を長尺のテープ903に貼
着し、このテープ903を折りたたんでインレット（収容
ケース）904に収める半導体装置の製造方法が提供され
る。製造業者には、インレット904に収めた状態で大量
の半導体チップ111が出荷される。
【００５９】なお、このような使用では、認識番号は個
々に別々とするのでなく、例えば製造日毎に異なるよう
にする。これまでの説明では、認識番号は半導体チップ
の個々で異なるとしたが、ある量毎に異なるようにする
ことは、上記の電子線描画法で可能であることは言うま
でもない。
【００６０】本実施形態により、半導体チップをフィル
ム状の薄い実装基体に効率よく搭載することが可能にな
る。
【００６１】図１１に本発明の第４の実施の形態を示
す。本実施形態では、認識番号を有する半導体チップ11
1がバーコードと共存して用いられる。半導体チップ111
の隣或いは上面又は下面に、バーコード114が存在して
いる。図１１においては、紙片状のシートにバーコード
114が印刷され、その左隣に半導体チップ111が搭載さ
れ、全体として電子装置121が構成される。
【００６２】本実施形態では、認識番号を記憶するリー
ドオンリメモリ112の一部にバーコード114と同一のデー
タを記憶するバーコード領域115が設けられる。バーコ
ード領域115は、その他に、半導体チップ111の中に書き
込み型メモリを配置し、そこに設けるようにしても良
い。
【００６３】バーコードは標準化が進められてきてお
り、その応用分野は多様であるが、光技術を応用してい
るため、指向性が強く、必ずしも認識率に優れるとは言
えない。そこで、バーコードを持つ本発明の半導体チッ
プを併用することにより、バーコードシステムの弱点を
補完して、認識率を向上させる方法が有効である。
【００６４】このとき、上記したように複数ビットを持
つ半導体チップ111内のメモリ112の一部115をバーコー
ド114と同一のコードを割り当てる方式を採用すれば、
この認識番号を有する半導体チップから読み取ったデー
タを変換しなくても良く、バーコードシステムのデータ
ベースと共用することが可能となって、システムの開発
及び運用に多大のメリットをもたらし、結果として、認
識番号を有する半導体チップを用いたシステムの経済的
実現に寄与することができる。
【００６５】半導体チップ111のメモリ112内のバーコー
ド領域115は、メモリ全領域112の一部にあり、この部分
を暗号化範囲から除外することにより、従来のバーコー
ドと同一の簡便性を享受することができる。また、逆
に、バーコード領域115を暗号化の対象領域とすれば、
セキュリティ上有効に運用することができる。
【００６６】また、半導体チップ111のメモリ112の容量
をバーコード114よりも大きくすることにより、半導体
チップ111にバーコード114よりもはるかに大きな情報を
持たせることができ、システムの実用性を増大させるこ
とができる。
【００６７】本実施形態により、バーコードシステムを
効率よく運用することが可能になり、認識番号を有する
半導体装置の経済的な応用を実現することができる。
【００６８】図１２に本発明の第５の実施の形態を示
す。本実施形態では、認識番号を有する半導体チップ11
1のメモリ112の中に、認識番号116を暗号化した暗号コ
ード117が記憶され、この暗号化コード117と認識番号11
6を用いてチップ111の製造検査が行なわれる。検査はパ
ソコン119によって実行される。
【００６９】パソコン119は、アンテナ118を付帯し、内
部に認識番号を暗号化するための鍵コード120をメモリ
に収容して持っている。検査時に、検査対象の半導体チ
ップ111がアンテナ118の近くに置かれ、パソコン119が
認識番号116と暗号化コード117を半導体チップ111から
読み出す。
【００７０】従来の半導体チップの検査は、半導体テス
タから所定のテストパターンを発生させて、それを検査
の対象となる半導体チップに与え、続いて、半導体チッ
プから取り出される対応する出力パターンと、半導体テ
スタが所有する所定のパターンとを照合し、良品か不良
品かを判別することによって行なわれていた。この検査
は、同じ仕様の半導体チップを対象とし、同じ手順で行
なわれる。
【００７１】一方、認識番号を有する半導体チップは個
々に異なる認識番号を所有するため、検査は個々に別々
になり、そのため、半導体テスタは、異なる大量の認識
番号データを備えなければならず、経済的に大きな負担
となる。
【００７２】本発明では、パソコンを活用した簡便な検
査法を提供する。この方法では、パソコン119は、その
中に所定の鍵コード120を持つだけで良い。即ち、パソ
コン119は、半導体チップ111から読み出される認識番号
116を鍵コード120によって暗号化して暗号コードにす
る。続いてこの暗号コードと半導体チップ111から読み
出される暗号化コード117とを照合する。この照合で一
致すれば、良品とし、一致しなければ、不良品として扱
う。なお、検査は、この逆に、半導体チップ111から読
み出される暗号化コード117を解凍用の鍵コードで解凍
し、解凍後の認識番号と半導体チップ111から読み出さ
れる認識番号116とを照合することによって行なうよう
にしても良い。
【００７３】パソコン119は大量の認識番号データを保
有する必要はなく、かつ簡便なソフトと簡便なハード
（パソコン119）により、認識番号を有する半導体チッ
プの検査を行なうことが可能となる。この暗号化法が完
全であればあるほど、認識番号を有する半導体チップの
良品と不良品の区別を完全に行なうことが容易となる。
【００７４】本実施形態により、従来の高価な半導体テ
スタを利用することなく、経済的に認識番号を有する半
導体装置を検査する方法を提供することができる。
【００７５】なお、半導体チップ111内の各回路の動作
検査は、主要回路につながるテスト端子を半導体チップ
111面に備え、該テスト端子を介して電源及びテスト信
号を与えることによって可能である。
【００７６】以上、本発明により低コストで製造可能な
超小型の認識番号を有する半導体装置が実現されるの
で、本発明の認識番号を有する半導体装置は、上述の応
用に加え、ＩＣカード、荷札、各種の鍵、ワイヤレスド
アロック、パスカード、切符、定期券等への幅広い分野
への応用があるほか、バーコードが記される物品の全体
にわたって適用可能である。
【００７７】
【発明の効果】本発明によれば、認識番号を有する半導
体チップを経済的に設計する方法を提供することができ
る。即ち、ウエハ上の認識番号を有する半導体チップに
個別に異なる認識番号をメモリとして書き込むために電
子線描画法を用いるが、このとき、本発明のように、コ
ンタクト穴又は配線間のスルーホール穴を選択的に形成
すれば、従来の複雑な近接効果補正を必要とすることな
く、認識番号のパターンを描画することが可能となり、
高価な電子線描画装置の効率的活用を図ることが可能と
なり、経済的に認識番号を有する半導体チップを実現す
る方法を提供することができる。
【００７８】次に、本発明によれば、半導体チップの平
面のサイズを標準厚型ウエハの厚さよりも小さくし、更
にこのウエハを裏面研磨することによって研磨後のウエ
ハの厚さよりも半導体チップの平面寸法を大きくするこ
とにより、この認識番号を有する半導体チップをフィル
ム状の薄い実装基体に搭載するとき、デバイス面が実装
基体に垂直状に搭載されることを避けて、効率よく搭載
されることを可能とするものであり、半導体チップを経
済的に実現する方法を提供することが可能となる。
【００７９】更に、この認識番号を有する半導体チップ
の中にあるメモリの一部にバーコードと同じデータを組
み込むことにより、従来のバーコードシステムと共存し
て取り扱うことが可能となり、システムを効率よく運用
することが可能となり、この認識番号を有する半導体チ
ップを経済的に応用する方法を提供することが可能とな
る。
【００８０】更に次に、本発明によれば、この認識番号
を有する半導体チップを検査するときに、認識番号を有
する半導体チップ内にあるメモリに記憶させた認識番号
の暗号化コードを利用することにより、従来の高価な半
導体テスタを用いることなく、検査を行なう方法を提供
できることを提案し、経済的に認識番号を有する半導体
チップを検査することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施形態を説
明するための回路構成図。
【図２】第１の実施形態に用いるメモリを説明するため
の回路図。
【図３】第１の実施形態における回路の動作波形を説明
するための波形図。
【図４】第１の実施形態に用いるメモリの構造を説明す
るための平面図。
【図５】第１の実施形態に用いるメモリの構造を説明す
るための断面図。
【図６】本発明の第１の実施形態による半導体チップを
説明するための構成図。
【図７】本発明の第１の実施形態によるウエハから分離
された半導体チップを説明するための図。
【図８】本発明の第２の実施形態を説明するための図。
【図９】本発明の第３の実施形態を説明するための図。
【図１０】本発明の第３の実施形態による半導体チップ
の実装を説明するための図。
【図１１】本発明の第４の実施形態を説明するための
図。
【図１２】本発明の第５の実施形態を説明するための
図。
【符号の説明】
100…送受信回路、101…コイル、102…電源回路、103…
復調回路、104…アンプ、105，106，605…カウンタ、10
7…デコーダ、108…ゲート回路、109…変調器、111…半
導体チップ、112…リードオンリメモリ、113…コンデン
サ、114…バーコード、115…バーコード領域、116…認
識番号、117…暗号化コード、121…電子装置、122…共
振回路、201…トランジスタ、502…コンタクト穴、503
…ソース線、504…ドレイン線、506…酸化膜、603…整
流送信回路、604…クロック回路、701，801…ウエハ、9
01…実装基体、902…デバイス面、903…テープ、904…
インレット。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 Ｈ０１Ｌ 23/00 Ａ ５Ｆ０５６ 27/10 ４６１ ５Ｆ０８３ 17/08 ４３３ ５Ｌ１０６ 17/12 Ｇ０６Ｋ 19/00 Ｋ 17/18 Ｇ１１Ｃ 17/00 ３０１Ａ 29/00 ６５２ ３０４Ｚ Ｈ０１Ｌ 21/027 ３０６Ｚ 23/00 Ｈ０１Ｌ 21/30 ５０２Ｚ 27/04 ５４１Ｚ 21/822 27/04 Ｔ 27/10 ４６１ Ｌ Ｆターム(参考） 2H097 AA03 BA10 CA16 LA10 5B003 AA03 AB01 AC01 AC06 AD02 AD07 AD08 AE04 AE05 5B035 AA00 AA04 BA05 BB01 BB09 BC00 CA23 CA29 CA33 5F038 AC20 AV06 AV15 AZ04 DF01 DF05 DF11 DT13 DT19 EZ19 EZ20 5F046 AA16 AA20 5F056 AA01 CA05 DA30 5F083 CR03 LA09 PR01 ZA12 5L106 AA07 DD21 DD22 FF05 GG07

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】トランジスタを用いた１２８ビットのメモ
    リで認識番号が構成される半導体装置の製造方法におい
    て、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、電子線描画法を用いて選択的にコンタク
    トホールを形成する工程と、 前記コンタクトホールを介して、前記導電膜領域に接続
    される配線を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】複数のトランジスタを用いたメモリにより
    認識番号が識別される半導体装置の製造方法において、 半導体基板表面に、複数の前記トランジスタのソース領
    域及びドレイン領域とを形成する工程と、 複数の前記ソース領域及びドレイン領域を覆って絶縁膜
    を形成する工程と、 前記メモリで記憶する‘１’、‘０’に応じて有無を選
    択されたコンタクトホールを、前記トランジスタ上の絶
    縁膜に電子線描画法を用いて形成する工程と、 前記コンタクトホールを有する絶縁膜上に配線層を形成
    する工程と、 その後、前記半導体基板上にマイクロ波受信用のコイル
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  3. 【請求項３】前記トランジスタはＮＭＯＳトランジスタ
    であることを特徴とする請求項２記載の半導体装置の製
    造方法。
  4. 【請求項４】前記半導体装置は送受信回路を有すること
    を特徴とする請求項２又は３記載の半導体装置の製造方
    法。
  5. 【請求項５】前記メモリは読み出し専用メモリであるこ
    とを特徴とする請求項２乃至４の何れかに記載の半導体
    装置の製造方法。
  6. 【請求項６】前記半導体装置は、前記メモリの内容を読
    み出すためのカウンタ及びデコード回路を有することを
    特徴とする請求項２乃至５の何れかに記載の半導体装置
    の製造方法。
  7. 【請求項７】前記コイルは、前記半導体基板が分離され
    て形成される各半導体チップ毎に形成されることを特徴
    とする請求項２乃至６の何れかに記載の半導体装置の製
    造方法。
  8. 【請求項８】前記半導体チップの平面長辺寸法は、０．
    ５ｍｍ以下であることを特徴とする請求項７記載の半導
    体装置の製造方法。
  9. 【請求項９】前記コイルは、アルミニウム又は銅で形成
    されることを特徴とする請求項２乃至８の何れかに記載
    の半導体装置の製造方法。
  10. 【請求項１０】前記コイルは、多層配線構造を有するこ
    とを特徴とする請求項２乃至９の何れかに記載の半導体
    装置の製造方法。
  11. 【請求項１１】前記半導体装置は、コンデンサと前記コ
    イルとを有する共振回路を備え、前記コンデンサは前記
    配線層を一方の電極として形成されることを特徴とする
    請求項２乃至１０の何れかに記載の半導体装置の製造方
    法。
  12. 【請求項１２】前記チップの平面長辺寸法は、前記半導
    体基板の製造着工時の厚さよりも小さいことを特徴とす
    る請求項７又は８記載の半導体装置の製造方法。
  13. 【請求項１３】半導体基板を準備する工程と、 前記半導体基板表面であって、平面長辺寸法が前記半導
    体基板の厚さよりも小さなチップ領域内部に半導体装置
    を形成する工程と、 前記半導体基板の厚さが、前記チップ領域の平面長辺寸
    法よりも薄くなるまで前記半導体基板を裏面側から除去
    する工程と、 前記半導体装置をチップ状に分離する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  14. 【請求項１４】複数のトランジスタを用いたメモリによ
    り認識番号が識別される半導体装置の製造方法におい
    て、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、電子線描画法を用いて選択的にコンタク
    トホールを形成する工程と、 前記コンタクトホールを介して、前記導電領域に接続さ
    れる配線を形成する工程と、 その後、前記半導体基板上にマイクロ波受信用のコイル
    を形成する工程と、 前記半導体基板を裏面側から除去して薄膜化する工程
    と、 前記半導体基板をチップに分離する工程とを有し、 前記チップの平面長辺寸法は、製造開始前の前記半導体
    基板の厚さよりも小さく、前記半導体基板が薄膜化され
    た後の厚さよりも大きいことを特徴とする半導体装置の
    製造方法。
  15. 【請求項１５】トランジスタを用いて第１のメモリで認
    識番号が構成される半導体装置において、 前記半導体装置は、前記トランジスタの構成要素となる
    導電領域と、 複数の前記導電領域を覆って形成された絶縁膜と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、選択的に形成されたコンタクトホール
    と、 前記コンタクトホールを介して、前記導電領域に接続さ
    れる配線と、 前記配線上に設けられたマイクロ波受信用コイルと、 コンデンサと前記マイクロ波受信用コイルとを含む共振
    回路と、 前記認識番号を暗号化した暗号コードを記憶する第２の
    メモリとを有することを特徴とする半導体装置。
  16. 【請求項１６】複数のトランジスタを用いた１２８ビッ
    トのメモリで認識番号が構成される半導体装置におい
    て、 前記半導体装置は、半導体基板表面に設けられた、複数
    の前記トランジスタのソース領域及びドレイン領域と、 複数の前記ソース領域及びドレイン領域を覆って設けら
    れた絶縁膜と、 前記メモリで記憶する‘１’、‘０’に応じて有無を選
    択された、前記トランジスタ上の絶縁膜に設けられるコ
    ンタクトホールと、 前記コンタクトホールを有する絶縁膜上に設けられた配
    線層と、 前記配線層が設けられた半導体基板上に形成されたマイ
    クロ波受信用のコイルとを有することを特徴とする半導
    体装置。
  17. 【請求項１７】前記半導体装置の平面長辺寸法は０．５
    ｍｍ以下のチップ形状を有し、前記トランジスタはＮＭ
    ＯＳトランジスタであることを特徴とする請求項１６記
    載の半導体装置。
  18. 【請求項１８】複数の前記ソース領域は共通のソース配
    線に接続され、複数の前記ドレイン領域は共通のドレイ
    ン配線に接続されていることを特徴とする請求項１７記
    載の半導体装置。
  19. 【請求項１９】前記半導体装置は更に前記メモリ内容を
    読み出すためのカウンタ及びデコード回路、プリチャー
    ジ回路を有し、前記ソース配線は前記デコード回路によ
    り選択されて接地レベルになり、前記ドレイン配線の浮
    遊容量には前記プリチャージ回路により電荷が一時的に
    蓄えられ、前記メモリからの出力はインバートされて出
    力されることを特徴とする請求項１８記載の半導体装
    置。
  20. 【請求項２０】トランジスタを用いたメモリで認識番号
    が構成され、平面長辺寸法が０．５ｍｍ以下の半導体装
    置と、マイクロ波送受信用コイルとを備えた電子装置に
    おいて、 前記半導体装置は、前記トランジスタの構成要素となる
    導電領域と、複数の前記導電領域を覆って形成された絶
    縁膜と、前記認識番号を得るために、複数の前記導電領
    域の上の前記絶縁膜に、選択的に形成されたコンタクト
    ホールと、前記コンタクトホールを介して、前記導電領
    域に接続される配線とを有し、 前記電子装置にはバーコードが設けられていることを特
    徴とする電子装置。
  21. 【請求項２１】前記半導体装置は、前記バーコードと同
    一のデータが蓄えられる第２のメモリを有することを特
    徴とする請求項２０記載の電子装置。
  22. 【請求項２２】前記第２メモリに記憶されるデータは暗
    号化されていることを特徴とする請求項２１記載の電子
    装置。
  23. 【請求項２３】トランジスタを用いたメモリで認識番号
    が構成される半導体装置が搭載される電子装置の製造方
    法において、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、電子線描画法を用いて選択的にコンタク
    トホールを形成する工程と、 前記コンタクトホールを介して、前記導電領域に接続さ
    れる配線を形成する工程と、 その後、前記半導体装置をテープに固定し、前記半導体
    装置に設けられたテスト端子を用いて電気的特性を検査
    する工程とを有することを特徴とする電子装置の製造方
    法。
  24. 【請求項２４】トランジスタを用いた１２８ビットのメ
    モリで認識番号が構成される半導体装置が搭載される電
    子装置の製造方法において、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、電子線描画法を用いて選択的にコンタク
    トホールを形成する工程と、 前記コンタクトホールを介して、前記導電領域に接続さ
    れる配線を形成する工程と、 前記半導体装置を実装基体に搭載する工程と、 その後、前記実装基体をテープに貼着し、インレットに
    封入する工程とを有することを特徴とする電子装置の製
    造方法。
  25. 【請求項２５】トランジスタを用いた第１のメモリで認
    識番号が構成される半導体装置が搭載される電子装置の
    製造方法において、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の上記導電領域上部に絶縁膜を形成する工程と、 前記認識番号と、トランジスタを用いた第２のメモリで
    構成される、前記認識番号を暗号化した暗号コードとを
    得るために、複数の前記導電領域の上の前記絶縁膜に、
    電子線描画法を用いて選択的にコンタクトホールを形成
    する工程と、 前記コンタクトホールを介して、前記導電領域に接続さ
    れる配線を形成する工程と、 前記第１のメモリから前記認識番号を読み出し、読み出
    された前記認識番号を前記暗号化と同様の手順で暗号化
    した暗号コードと、前記第２のメモリから読み出した暗
    号コードとを照合し、一致したら良品、不一致の場合に
    は不良品として選別する工程とを有することを特徴とす
    る電子装置の製造方法。
  26. 【請求項２６】トランジスタを用いたメモリで認識番号
    が構成され、平面長辺寸法が０．５ｍｍ以下の半導体装
    置が搭載される電子装置の製造方法において、 半導体基板表面に、前記トランジスタの構成要素となる
    導電領域を複数形成する工程と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 前記認識番号を得るために、複数の前記導電領域の上の
    前記絶縁膜に、電子線描画法を用いて選択的にコンタク
    トホールを形成する工程と、 前記コンタクトホールを介して、前記導電膜領域に接続
    される配線を形成する工程と、 その後、前記半導体装置を紙に漉き込む工程とを有する
    ことを特徴とする電子装置の製造方法。
  27. 【請求項２７】トランジスタを用いたメモリにより認識
    番号が識別される半導体装置とバーコードとを有する電
    子装置において、 前記半導体装置は、前記トランジスタの構成要素となる
    導電領域と、複数の前記導電領域を覆って形成された絶
    縁膜と、前記認識番号を得るために、複数の前記導電領
    域の上の前記絶縁膜に選択的に形成されたコンタクトホ
    ールと、前記コンタクトホールを介して前記導電領域に
    接続される配線と、前記配線層が設けられた半導体基板
    上に形成されたマイクロ波受信用のコイルとを有し、 前記メモリは、前記認識番号を記憶する領域の他に前記
    バーコードと同一のデータを記憶する領域を有している
    ことを特徴とする電子装置。
  28. 【請求項２８】複数のトランジスタを用いた１２８ビッ
    トのメモリで認識番号が構成される半導体装置と、マイ
    クロ波受信用のコイルとを備えた電子装置において、 前記半導体装置は、半導体基板表面に設けられた、複数
    の前記トランジスタのソース領域及びドレイン領域と、 複数の前記ソース領域及びドレイン領域を覆って設けら
    れた絶縁膜と、 前記メモリで記憶する‘１’、‘０’に応じて有無を選
    択された、前記トランジスタ上の絶縁膜に設けられるコ
    ンタクトホールと、 前記コンタクトホールを有する絶縁膜上に設けられた配
    線層とを有することを特徴とする半導体装置。
  29. 【請求項２９】半導体基板表面であって、平面長辺寸法
    が０．５ｍｍ以下の半導体チップとなる領域内部にトラ
    ンジスタの構成要素となる導電領域を複数形成する工程
    と、 複数の前記導電領域上部に絶縁膜を形成する工程と、 １２８ビットを用いた認識番号を構成するメモリを形成
    するために、前記絶縁膜に電子線描画法を用いて選択的
    にコンタクトホールを形成する工程と、 前記コンタクトホールを介して前記導電領域に接続され
    る配線を前記絶縁膜上に形成する工程とを有し、 前記選択的にコンタクトホールを形成する工程は、周辺
    回路で用いるコンタクトホールを形成する工程と連続し
    て行なわれることを特徴とする半導体装置の製造方法。
  30. 【請求項３０】半導体基板表面にトランジスタの構成要
    素となる導電領域を複数形成する工程と、 複数の前記導電領域上部に第１の絶縁膜を形成する工程
    と、 第１の絶縁膜の上に前記導電領域に接続される第１の配
    線を形成する工程と、 第１の配線を含む面に第２の絶縁膜を形成する工程と、 １２８ビットを用いた認識番号を構成するメモリを形成
    するために、第２の絶縁膜に電子線描画法を用いて選択
    的にスルーホールを形成する工程と、 前記スルーホールを介して第１の配線に接続される第２
    の配線を第２の絶縁膜上に形成する工程とを有している
    ことを特徴とする半導体装置の製造方法。
  31. 【請求項３１】半導体基板を準備する工程と、 前記半導体基板表面であって、平面長辺寸法が前記半導
    体基板の厚さよりも小さいチップ領域内部に半導体装置
    を形成する工程と、 前記半導体基板の厚さが、前記チップ領域の平面長辺寸
    法よりも薄くなるまで前記半導体基板を裏面側から除去
    する工程と、 前記半導体装置をチップ状に分離する工程とを有し、 前記半導体装置は、認識番号を構成するためのメモリを
    備えていることを特徴とする半導体装置の製造方法。
  32. 【請求項３２】認識番号を識別するためのメモリと、 マイクロ波を受信して前記識別番号を送信するためのコ
    イルとを有し、 前記メモリは、前記認識番号を記憶する領域の他にバー
    コードのデータを記憶する領域を有していることを特徴
    とする半導体装置。
  33. 【請求項３３】認識番号を識別するための認識番号コー
    ドを記憶する第１のメモリ及び前記認識番号を暗号化し
    た暗号コードを記憶する第２のメモリを形成する工程
    と、 マイクロ波を受信して前記識別番号及び前記暗号コード
    を送信するためのコイルを形成する工程と、 マイクロ波を介して読み取った前記識別番号を前記暗号
    化と同様の手順で暗号化した第２の暗号コードと、マイ
    クロ波を介して読み取った第１の暗号コードとを照合し
    て検査を行なう工程とを有することを特徴とする半導体
    装置の製造方法。
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