KR101258671B1 - 반도체장치의 제조방법, ｉｃ 카드, ｉｃ 태그, ｒｆｉｄ,트랜스폰더, 지폐, 유가증권, 여권, 전자 기기, 가방 및의류 - Google Patents

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Abstract

본 발명은, ID 칩으로서 사용되는 반도체장치의 제조방법에 있어서, 높은 작업 처리량으로 데이터를 기입할 수 있는 반도체장치의 제조방법을 제공한다. 절연 기판 위에, 변조회로, 복조회로, 논리회로, 메모리 회로, 안테나 회로를 가지는 반도체장치의 제조방법으로서, 상기 메모리 회로는 불휘발성 메모리 회로이고, 불휘발성 메모리 회로의 데이터는 반도체장치의 제조 시에 기입되고, 데이터부의 소자는 전자 빔 노광 또는 레이저 노광에 의해 형성되고, 다른 부분은 미러 프로젝션 노광, 스텝 앤드 리피트 노광, 또는 스텝 앤드 스캔 노광에 의해 형성된다.
Figure R1020067018171
반도체장치, IC 카드, IC 태그, 노광

Description

반도체장치의 제조방법, ＩＣ 카드, ＩＣ 태그, ＲＦＩＤ, 트랜스폰더, 지폐, 유가증권, 여권, 전자 기기, 가방 및 의류{Manufacturing method of semiconductor device, and IC card, IC tag, RFID, transponder, bill, securities, passport, electronic apparatus, bag, and garment}
본 발명은 무선 통신 등 비접촉 수단에 의해 메모리 회로에 필요한 데이터를 기억시키거나 데이터를 판독할 수 있는 IC 칩(이하, ID 칩이라고도 칭함)으로서 사용되는 반도체장치의 제조방법에 관한 것이다. 특히, 본 발명은 유리, 플라스틱 등의 절연 기판 위에 형성된 ID 칩으로서 사용되는 반도체장치의 제조방법에 관한 것이다.
컴퓨터 기술의 발전이나 화상 인식 기술의 향상에 따라, 바코드 등의 매체를 이용한 데이터 인식이 상품 데이터의 인식 등에 널리 사용되고 있다. 앞으로는 인식될 데이터의 양이 더욱 증가할 것으로 예상된다. 한편, 바코드를 이용한 데이터 인식은 바코드 리더가 바코드와의 접촉을 필요로 하고, 또한, 바코드에 기록되는 데이터의 양이 그다지 많게 될 수 없다는 결점이 있으므로, 비접촉 데이터 인식 및 매체의 기억 용량 증대가 요구되고 있다.
상기의 관점에서, 근년, IC를 사용한 ID 칩이 개발되고 있다. ID 칩에 의하 면, IC 칩의 메모리 회로에 필요한 데이터를 기억하고, 비접촉 수단, 일반적으로는 무선 수단에 의해 그 데이터를 판독한다. 이와 같은 ID 칩의 실용화에 의해, 상품 유통 등의 간소화, 저비용화, 높은 보안성의 확보가 가능하게 되는 것으로 기대되고 있다.
ID 칩을 사용한 인식 시스템을 도 4를 사용하여 간단히 설명한다. 도 4는 가방의 인식 데이터를 비접촉으로 얻기 위한 인식 시스템의 개요를 나타내는 도면이다. 특정 인식 데이터를 기억한 ID 칩(401)이 가방(404)에 부착되어 있거나 합체되어 있다. 이 ID 칩(401)에 대하여 질문기(interrogator)(리더/라이터라고도 함)(403)의 안테나 유닛(402)으로부터 전자파가 발신된다. 그 전자파를 받으면, ID 칩(401)은 그 ID 칩이 가지고 있는 인식 데이터를 안테나 유닛(402)에 보낸다. 안테나 유닛(402)은 받은 인식 데이터를 질문기(403)로 보내고, 질문기(403)는 인식 데이터의 판별을 행한다. 이와 같이 하여, 가방(404)의 데이터를 질문기(403)가 얻을 수 있게 된다. 그러한 시스템을 사용함으로써, 물류 관리, 집계, 위조품의 제거 등이 가능하게 된다.
이와 같은 ID 칩은, 예를 들어, 도 2에 나타내는 바와 같은 구성을 가진다. ID 칩으로서 사용되는 반도체장치(200)는 안테나 회로(201), 정류 회로(202), 안정화 전원 회로(203), 증폭기(208), 복조회로(213), 논리회로(209), 메모리 제어 회로(212), 메모리 회로(211), 논리회로(207), 증폭기(206), 변조회로(205)를 포함한다. 또한, 안테나 회로(201)는 안테나 코일(301)과 동조 커패시터(302)를 포함한다(도 3(A)). 또한, 정류 회로(202)는 다이오드(303, 304)와 평활 커패시 터(smoothing capacitor)(305)를 포함한다(도 3(B)).
이와 같은 ID 칩의 동작을 아래에 설명한다. 안테나 회로(201)에 의해 수신한 교류 신호는 다이오드(303, 304)에 의해 반파 정류되고, 평활 커패시터(305)에 의해 평활된다. 이 평활된 전압은 복수의 리플(ripple)을 포함하고 있기 때문에, 안정화 전원 회로(203)에 의해 안정화되고, 안정화된 후의 전압은 복조회로(213), 변조회로(205), 증폭기(206), 논리회로(207), 증폭기(208), 논리회로(209), 메모리 회로(211), 메모리 제어 회로(212)에 공급된다. 한편, 안테나 회로(201)에 의해 수신된 신호는 증폭기(208)를 통하여 클록 신호로서 논리회로(209)에 입력된다. 또한, 안테나 코일(301)로부터 입력된 신호는 복조회로(213)에 의해 복조되고, 데이터로서 논리회로(209)에 입력된다.
논리회로(209)에 입력된 데이터는 디코딩된다. 질문기가 변형 미러(mirror) 코드, NRZ-L 코드 등에 의해 데이터를 인코딩하여 송신하기 때문에, 논리회로(209)가 그 데이터를 디코딩한다. 디코딩된 데이터는 메모리 제어 회로(212)로 보내져, 메모리 회로(211)에 기억된 기억 데이터가 판독된다. 메모리 회로(211)는 전원이 끊겨도 보유할 수 있는 마스크 ROM 등의 불휘발성 메모리 회로일 필요가 있다. 메모리 회로(211)는, 예를 들어, ID 칩 계열을 나타내는 4 바이트 패밀리 코드, 4 바이트 애플리케이션 코드, 사용자에 의해 설정되는 2종류의 4 바이트 유저(user) 코드 4 바이트를 가지는 16 바이트 데이터를 기억한다(도 12(A) 참조).
송수신되는 신호의 주파수는 125 kHz, 13.56 MHz, 915 MHz, 2.45 GHz 등이고, 각각은 ISO 규격 등을 가진다. 또한, 데이터를 송수신하기 위한 변조·복조 방식도 규격화되어 있다. 이와 같은 ID 칩의 일 예가 일본국 공개특허공고 2001-250393호 공보에 개시되어 있다.
상기한 종래의 ID 칩용 반도체장치는 아래와 같은 문제점을 가진다. 메모리 회로에 마스크 ROM을 사용한 경우, 칩 제조 시 이외에는 데이터 기입을 행할 수가 없다. 따라서, 칩 제조 시에 데이터의 기입을 행할 필요가 있고, 그들 칩에 기입되는 데이터는 개개의 칩에 따라 각각 다르다. 그 때문에, 이와 같은 칩을 제조할 때에는, 전자 빔 노광을 사용하여, 개개의 칩 패턴을 작성해야만 했었다. 전자 빔 노광은 노광의 자유도가 큰 반면, 작업 처리량이 좋지 않다는 결점이 있다.
일반적으로, 동일 칩을 대량으로 제조하기 위해서는 아래와 같은 방법이 취해져 왔다. 도 5는 미러(mirror) 프로젝션 노광 방식의 개요를 나타낸다. 미러 프로젝션 노광 장치는 오목 거울(501), 볼록 거울(502), 레티클(reticle)(503), 기판(504), 슬릿(505), 광원(506)을 포함한다. 슬릿(505)이 광원(506)에서 나온 광이 통과할 수 있는 면적을 제한한다. 슬릿(505)을 통과한 광은 레티클(503)을 통과하고, 오목 거울(501) 및 볼록 거울(502)에 의해 반사된 후, 기판(504)에 조사(照射)된다. 레티클(503) 및 기판(504)을 이동시킴으로써, 레티클(503) 상의 패턴이 기판(504)에 노광된다. 레티클(503)은 도 5에서 오른쪽으로부터 왼쪽으로, 기판(504)은 도 5에서 왼쪽으로부터 오른쪽으로 이동한다. 레티클(503) 위에 동일 칩을 다수 그려두면, 동일 패턴이 기판(504) 위에 전사될 수 있다.
도 6은 스텝 앤드 스캔(step and scan) 노광 방식의 개요를 나타낸다. 스텝 앤드 스캔 노광 장치는 스테이지(601), 기판(602), 광학계(603), 레티클(604), 광 학계(605), 슬릿(606), 광학계(607), 광원(608)을 포함한다. 광원(608)에서 나온 광은 광학계(607)를 통하여 슬릿(606)에 조사되고, 슬릿(606)이 광이 통과하는 면적을 제한한다. 그 후, 광은 광학계(605)를 통하여 레티클(604)에 조사된다. 레티클(604)을 통과한 광은 광학계(603)를 통하여 기판(602)에 조사된다. 기판(602)은 스테이지(601)와 함께 레티클(604)과 동일한 방향으로(도 6에서는 왼쪽에서 오른쪽으로) 이동한다. 이것에 의해, 레티클(604)의 패턴이 기판(602)으로 전사된다. 스텝 앤드 스캔 방식은 대면적이고 고정세한 노광을 가능하게 한다.
상기한 미러 프로젝션 노광 및 스텝 앤드 스캔 노광, 아직 설명하지 않은 스텝 앤드 리피트(repeat) 노광(스텝퍼 노광) 등은 동일 패턴을 형성하기에는 유리하지만, 이들 노광 방식에 의해서는, 상기한 바와 같이 칩 하나 하나의 데이터를 바꾸어 제조하는 것은 어렵다.
또한, 메모리 회로에 EEPROM을 사용한 경우, 사용자가 칩의 제조 후에 데이터를 자유롭게 다시쓰기할 수 있지만, 본래 사용자 이외의 사람은 다시쓰기할 수 없는 인식용 데이터를 변경할 수 있게 되고, 위조를 하는 것도 가능하다. 따라서, 그와 같은 위조가 불가능한 ID 칩이 요구되고 있다.
상기의 관점에서, 본 발명은, ID 칩으로서 사용되는 반도체장치에 있어서, 작업 처리량이 좋고, 위조가 곤란한 반도체장치의 제조방법을 제공하는 것을 과제로 한다.
본 발명은, 제1 노광 수단에 의해 절연 기판 위에 변조회로, 복조회로, 논리회로를 포함하는 반도체장치를 형성하는 공정과, 제2 노광 수단에 의해 동일 기판 위에 각기 다른 복수의 메모리 회로를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 절연 기판 위에 포토레지스트를 도포하는 공정과, 제1 노광 수단에 의해 상기 포토레지스트를 노광시켜, 변조회로, 복조회로, 논리회로를 각각 가지는 복수의 반도체장치의 패턴 형성을 행하는 제1 노광 공정과, 제2 노광 수단에 의해 상기 포토레지스트를 노광시켜, 각기 다른 복수의 메모리 회로의 패턴 형성을 행하는 제2 노광 공정과, 상기 제1 및 제2 노광 공정에 의해 노광된 상기 포토레지스트를 현상한 다음, 에칭을 행하는 공정을 포함하는 것을 특징으로 한다.
본 발명은, 상기에 있어서, 메모리 회로가 마스크 ROM인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 복수의 메모리 회로의 차이는 기억되는 데이터의 차이인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제2 노광 수단이 프로그램에 따라 노광 내용을 바꿀 수 있는 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제1 노광 수단이 미러 프로젝션 노광 방식을 사용한 노광 수단인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제1 노광 수단이 스텝 앤드 리피트 노광 방식을 사용한 노광 수단인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제1 노광 수단이 스텝 앤드 스캔 노광 방식을 사용한 노광 수단인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제2 노광 수단이 전자 빔 노광 방식을 사용한 노광 수단인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제2 노광 수단이 레이저 노광 방식을 사용한 노광 수단인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 제2 노광 수단에 의해 노광되는 부위가 콘택트 홀인 것을 특징으로 한다.
본 발명은, 상기에 있어서, 절연 기판이 유리 기판, 플라스틱 기판, 필름 형상 절연체로부터 선택된 하나인 것을 특징으로 한다.
본 발명에서, ID 칩이란, 인식에 사용되는 반도체 칩을 말하는 것으로, IC 태그(tag), 무선 태그, RFID, IC 카드, 트랜스폰더(transponder), 지폐, 유가증권, 여권, 전자 기기, 가방, 의류 등에 사용되는 것으로 한다. 또한, 무선 통신 등 비접촉 수단에 의해 메모리 회로에 필요한 데이터를 기억시키거나 데이터를 판독할 수 있는 ID 칩을 무선 칩이라고도 한다.
상기한 바와 같이, 본 발명을 ID 칩으로서 사용되는 반도체장치의 제작공정에 사용함으로써, 작업 처리량이 높은 반도체장치의 제조방법을 제공하는 것이 가능하다. 또한, 본 발명에 의하면, 위조가 곤란한 ID 칩을 제조할 수 있게 된다.
도 1(A)∼도 1(E)는 본 발명의 반도체장치 제조방법의 플로차트를 나타내는 도면.
도 2는 종래의 반도체장치의 구성을 나타내는 블록도.
도 3(A) 및 도 3(B)는 종래의 반도체장치의 구성을 나타내는 블록도.
도 4는 RF 태그 시스템의 개요를 나타내는 도면.
도 5는 미러 프로젝션 노광 장치의 구성을 나타내는 도면.
도 6은 스텝 앤드 스캔 노광 장치의 구성을 나타내는 도면.
도 7은 마스크 ROM의 회로 구성을 나타내는 도면.
도 8은 마스크 ROM의 레이아웃 구성을 나타내는 도면.
도 9(A)∼도 9(H)는 본 발명의 반도체장치 제조방법의 플로차트를 나타내는 도면.
도 10(A)∼도 10(E)는 본 발명의 안테나의 실시예를 나타내는 도면.
도 11(A)∼도 11(C)는 본 발명의 안테나의 실시예를 나타내는 도면.
도 12는 메모리 회로에 기억되는 데이터의 예를 나타내는 도면.
도 13은 본 발명의 제작공정을 나타내는 단면도.
도 14(A) 및 도 14(B)는 본 발명의 제작공정을 나타내는 단면도.
도 15(A) 및 도 15(B)는 본 발명의 제작공정을 나타내는 단면도.
도 16(A)∼도 16(H)는 본 발명의 응용례를 나타내는 도면.
도 17은 본 발명에 있어서의 TFT의 배치를 나타내는 도면.
도 18(A) 및 도 18(B)는 본 발명의 반도체장치와 보호막의 조합을 나타내는 도면.
도 19(A)∼도 19(E)는 본 발명의 제작공정을 나타내는 단면도.
도 20(A)∼도 20(D)는 본 발명의 제작공정을 나타내는 단면도.
도 21(A) 및 도 21(B)는 본 발명의 제작공정을 나타내는 단면도.
도 22는 본 발명을 사용한 가방을 나타내는 도면.
도 23(A) 및 도 23(B)는 본 발명을 사용한 증명서를 나타내는 도면.
도 24는 본 발명을 사용한 식료품 관리를 설명하는 도면.
도 25(A) 및 도 25(B)는 본 발명을 사용한 물류 관리를 설명하는 도면.
도 26은 본 발명을 사용한 IC 카드 결제를 설명하는 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명하지만, 본 발명은 많은 다른 양태로 실시할 수 있고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 아래에 나타내는 도면에서, 동일 부분 또는 같은 기능을 하는 부분에는 동일 부호를 붙이고, 그의 반복 설명은 생략한다.
절연 기판 위에, 불휘발성 메모리 회로, 변조회로, 복조회로, 논리회로 등에 사용되는 TFT를 제조하는 방법에 대하여 도 13을 참조하여 설명한다. 또한, 본 실시형태에서는, 메모리부 및 논리회로부에 포함되는 반도체 소자로서 n채널형 박막트랜지스터(이하, TFT라고 표기함), p채널형 TFT를 예로 들어 설명하지만, 본 발명이 이것에 한정되지 않는다. 또한, 여기에 나타낸 절연 기판 위에서의 제조방법은 일례일 뿐이고, 본 발명이 이것에 한정하는 것은 아니다.
먼저, 유리로 형성된 절연 기판(3000) 위에, 산화규소막, 질화규소막, 산화질화규소막, 질화산화규소막 등의 절연막으로 된 하지막(3001, 3002)을 형성한다. 예를 들어, 하지막(3001)으로서 두께 10∼200 nm의 산화질화규소막을 형성하고, 그 위에 하지막(3002)으로서 두께 50∼200 nm의 산화질화수소화규소막을 적층 형성한다.
공지의 레이저 결정화법이나 열 결정화법에 의해 비정질 반도체막을 결정화하여 얻어진 결정질 반도체막으로 섬 형상 반도체층(3003∼3005)을 형성한다. 각각의 섬 형상 반도체층(3003∼3005)은 25∼80 nm의 두께를 가진다. 결정질 반도체막의 재료에 한정은 없지만, 바람직하게는 규소 또는 규소 게르마늄(SiGe) 합금 등을 사용하면 좋다.
이어서, 섬 형상 반도체층(3003∼3005)을 덮도록 게이트 절연막(3006)을 형성한다. 게이트 절연막(3006)은 10∼80 nm의 두께를 가지도록 플라즈마 CVD법 또는 스퍼터링법에 의해 규소를 함유하는 절연막으로 형성된다.
그리고, 게이트 절연막(3006) 위에 제1 도전층(3007∼3009)을 형성한다. 그 다음, 제2 도전층(3011∼3013)을 형성하고, 적층된 제1 도전층(3007∼3009)과 제2 도전층(3011∼3013)(통상의 TFT)을 일괄하여 에칭하여, TFT의 게이트 전극을 형성한다.
본 실시형태에서는, 제1 도전층(3007∼3009) 각각을 TaN로 50∼100 nm의 두께로 형성하고, 제2 도전층(3011∼3013) 각각을 W으로 100∼300 nm의 두께로 형성하였지만, 도전층의 재료는 특별히 한정되지 않고, 어느 것이나 Ta, W, Ti, Mo, Al, Cu 등에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하여도 좋다.
다음에, 논리회로부에 사용되는 p채널형 TFT에 p형을 부여하는 원소를 도핑하여, 제1 불순물 영역(3016, 3017)을 형성한다. 그 다음, 메모리부(기억소자)와 논리회로부에 사용되는 n채널형 TFT에 n형을 부여하는 원소를 도핑하여, LDD 영역으로서의 제2 불순물 영역(3018, 3019)을 형성한다. 그 후, 사이드 월(side wall)(3020, 3021)을 형성하고, 메모리부와 논리회로부에 사용되는 n채널형 TFT에 n형을 부여하는 원소를 도핑하여, 제3 불순물 영역(3022, 3023)을 형성한다. 이들 도핑은 이온 도핑법 또는 이온 주입법으로 행하면 좋다. 이상까지의 공정으로, 각각의 섬 형상 반도체층에 불순물 영역이 형성된다.
다음에, 각각의 섬 형상 반도체층에 첨가된 불순물 원소를 활성화하는 공정을 행한다. 이 공정은 어닐로를 사용한 열 어닐법으로 행한다. 그 외에, 레이저 어닐법 또는 급속 열어닐법(RTA법)을 적용할 수도 있다. 또한, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간의 열처리를 행하여, 섬 형상 반도체층을 수소화하는 공정을 행한다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 행하여도 좋다.
이어서, 산화질화규소막으로 제1 층간절연막(3024)을 형성한다. 제1 층간절연막(3024)의 막 두께는 게이트 절연막과 마찬가지로 10∼80 nm으로 한다. 그 다음, 아크릴 등의 유기 절연 재료로 된 제2 층간절연막(3025)을 형성한다. 또한, 제2 층간절연막(3025)으로서 유기 절연 재료 대신에 무기 재료를 사용하는 것도 가 능하다. 무기 재료로서는, 무기 SiO2나 플라즈마 CVD법으로 얻어진 SiO2(PCVD-SiO2), SOG(Spin on Glass; 산화규소 도포막) 등이 사용된다.
상기한 각 패터닝 공정에서는, 제1 노광 수단(예를 들어, 미러 프로젝션 노광, 스텝 앤드 리피트 노광(스텝퍼(stepper) 노광), 스텝 앤드 스캔 노광 등)에 의해 레지스트를 노광하여 패턴을 형성하고, 그 레지스트를 마스크로 하여 에칭을 행한다.
상기한 층간막에 콘택트 홀을 형성하는 경우에는, 상기와 다른 방법을 사용한다. 먼저, 도 1(A)에 도시된 바와 같이, 레지스트를 도포하고, 베이킹(baking)을 행한다. 그 다음, 불휘발성 메모리 회로의 데이터부 이외의 영역을, 제1 노광 수단, 즉, 미러 프로젝션 노광, 스텝 앤드 리피트 노광, 스텝 앤드 스캔 노광 등에 의해 레지스트를 노광하여 형성한다(도 1(B)). 이와 같은 노광 수단은 동일 패턴을 여러 개 형성하는데 매우 유효하다. 도 13에서의 콘택트 홀(3031, 3032)은 이와 같은 방법으로 형성된다.
다음에, 제2 노광 수단(전자 빔 노광, 레이저 노광 등)에 의해 레지스트를 노광함으로써, 불휘발성 메모리 회로의 데이터부의 콘택트 홀 또는 데이터부의 콘택트 홀 및 칩의 일부의 콘택트 홀을 형성한다(도 1(C)). 도 13에서의 콘택트 홀(3033)은 이와 같은 방법으로 형성된다. 전자 빔 노광 등의 노광 수단은 프로그램에 따라 노광 내용을 변경하는 것을 가능하게 하기 때문에, 동일 기판 상에, 다른 기억 데이터를 가지는 메모리 회로, 칩 등을 제조할 수 있다. 또한, 전자 빔 노광 등 제2 노광 수단에 의해 형성되는 영역은 불휘발성 메모리 회로의 데이터부, 또는 데이터부 및 칩의 일부와 같은 작은 면적을 차지하기 때문에, 작업 처리량의 저하가 충분히 작게 억제될 수 있다.
그리고, 현상 등의 처리(도 1(D))를 행한 후, 층간막을 에칭하여, 콘택트 홀을 형성한다(도 1(E)).
그 다음, 메모리부에서, 섬 형상 반도체층의 소스 영역 및 드레인 영역에 접속되는 전극(3026, 3027)을 형성한다. 또한, 논리회로부에서도 마찬가지로, 전극(3028∼3030)을 형성한다.
상기한 콘택트 홀 형성 공정에서, 종래의 미러 프로젝션 노출, 스텝 앤드 리피트 노광 또는 스텝 앤드 스캔 노광이 전자 빔 노광 또는 전자 레이저 빔 노광 또는 레이저 빔 노광과 조합하여 행해진다. 이것에 따라, 높은 작업 처리량으로 동일 기판 위에, 다른 데이터를 가지는 칩을 제조할 수 있다. 그러한 방법은 콘택트 홀 형성 공정 뿐만 아니라, 소스 및 드레인 전극 형성 공정이나 도핑 공정 등의 다른 공정에 적용될 수도 있다.
이상과 같이 하여, 불휘발성 메모리 소자를 가지는 메모리부와 LDD 구조의 n채널형 TFT 및 단일 드레인 구조의 p채널형 TFT를 가지는 논리회로부를 동일 기판 위에 형성할 수 있다(도 13 참조).
또는, 공통 부분을 형성한 후에, 도 9(A)∼도 9(H)에 도시된 바와 같이, 불휘발성 메모리 회로의 데이터부를 형성하여도 좋다. 먼저, 레지스트를 도포하고, 베이킹을 행한다(도 9(A)). 다음에, 제1 노광 수단(미러 프로젝션 노광, 스텝 앤 리피트 노광, 스탭 앤 스캔 노광 등)으로 공통 부분의 레지스트의 노광을 행한다(도 9(B)). 다음에, 현상 및 베이킹 등을 행한다(도 9(C)). 다음에, 에칭을 행하여 공통 부분의 패턴을 형성한다(도 9(D)). 다음에, 재차 레지스트를 도포하고, 베이킹을 행한다(도 9(E)). 다음에, 제2 노광 수단(전자 빔 노광, 레이저 노광 등)으로 불휘발성 메모리 회로의 데이터부의 레지스트를 노광한다(도 9(F)). 다음에, 현상 및 베이킹을 행한다(도 9(G)). 마지막으로, 에칭을 행하여, 불휘발성 메모리 회로의 데이터부의 패턴을 형성한다(도 9(H)). 이와 같이 하여, 개개의 칩마다 다른 데이터를 기억하는 것이 가능하고, 또한 작업 처리량을 저하시키지 않고 반도체장치를 제조할 수 있다.
본 실시형태에서는, 메모리부 및 논리회로부를 형성하고 이들을 가요성 기판과 같은 지지체로 전사할 때까지의 공정에 대하여 도 14(A) 및 도 14(B)와 도 15(A) 및 도 15(B)를 참조하여 설명한다. 또한, 본 실시형태에서는, 메모리부 및 논리회로부에 포함되는 반도체 소자로서, 불휘발성 메모리 소자, n채널형 TFT, 및 p채널형 TFT를 예로 들어 나타내었지만, 본 발명이 이들에 한정되는 것은 아니다. 또한, 여기에 나타낸 절연 기판 위에서의 제조방법은 일 예일 뿐이고, 본 발명이 이것에 한정되는 것은 아니다.
절연 기판(3000) 위에 박리층(4000)을 형성한다. 박리층(4000)은 비정질 규소, 다결정 규소, 단결정 규소, 미(微)결정 규소(세미아모르퍼스 규소를 포함) 등의 규소를 주성분으로 하는 층을 사용하여 스퍼터링법, 플라즈마 CVD법 등에 의해 형성될 수 있다. 본 실시형태에서는, 막 두께 500 nm 정도의 비정질 규소막을 스 퍼터링법으로 형성하여 박리층(4000)으로서 사용한다. 그 다음, 상기한 제작공정에 의해, 도 13에 도시된 바와 같은 메모리부 및 논리회로부를 형성한다.
다음에, 제2 층간절연막(3025) 위에 제3 층간절연막(4001)을 형성하고, Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al 등으로부터 선택된 한가지 이상의 금속 또는 이들을 함유하는 금속 화합물을 가지는 도전 재료를 사용하여 패드(4002∼4005)를 형성한다.
그리고, 패드(4002∼4005)를 덮도록 제3 층간절연막(4001) 위에 보호층(4006)을 형성한다. 보호층(4006)은 후에 박리층(4000)을 에칭에 의해 제거할 때 패드(4002∼4005)를 보호할 수 있는 재료로 형성된다. 예를 들어, 물 또는 알코올류에 가용성인 에폭시계, 아크릴레이트계, 실리콘계의 수지를 전면(全面)에 도포함으로써 보호층(4006)을 형성할 수 있다(도 14(A)).
다음에, 박리층(4000)을 분리하기 위한 홈(4007)을 형성한다(도 14(B)). 이 홈(4007)은 박리층(4000)을 노출시키도록 에칭, 다이싱(dicing), 스크라이빙(scribing) 등에 의해 형성된다.
다음에, 박리층(4000)을 에칭에 의해 제거한다(도 15(A)). 본 실시형태에서는, 에칭 가스로서 할로겐화 불소를 사용하고, 이 가스를 홈(4007)내에 도입한다. 본 실시형태에서는, 예를 들어, ClF3(삼불화염소)를 사용하여 온도 350℃, 유량 300 sccm, 기압 6 Torr, 3시간의 조건에서 에칭을 행한다. 또는, ClF3 가스에 질소를 혼합한 가스를 사용하여도 좋다. ClF3 등의 할로겐화 불소를 사용하여 박리 층(4000)을 선택적으로 에칭할 수 있고, 절연 기판(3000)을 박리할 수 있다. 또한, 할로겐화 불소는 기체이어도 좋고 액체이어도 좋다.
다음에, 박리된 메모리부 및 논리회로부를 접착제(4008)로 지지체(4009)에 부착한다(도 15(B)). 접착제(4008)는 지지체(4009)를 하지막(3001)에 부착시킬 수 있는 재료를 사용한다. 접착제(4008)로서는, 예를 들어, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제 등의 광 경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다.
지지체(4009)로서는, 종이 및 플라스틱 등의 가요성 유기 재료를 사용할 수 있다. 또는, 지지체(4009)로서, 가요성 무기 재료를 사용하여도 좋다. 지지체(4009)는 집적회로에서 발생한 열을 소산시키기 위해 2∼30 W/mK 정도의 높은 열 전도율을 가지는 것이 바람직하다.
또한, 메모리부 및 논리회로부의 집적회로를 절연 기판(3000)으로부터 박리하는 방법은, 본 실시형태에서 나타낸 바와 같은, 규소를 주성분으로 하는 층의 에칭을 사용하는 방법에 한정되지 않고, 다른 다양한 방법을 사용할 수도 있다. 예를 들어, 내열성이 높은 기판과 집적회로 사이에 금속 산화막을 형성하고, 이 금속 산화막을 결정화에 의해 취약화시켜 집적회로를 박리하는 방법, 박리층을 레이저광 조사에 의해 파괴시켜 집적회로를 기판으로부터 박리하는 방법, 집적회로가 형성된 기판을 기계적으로 또는 용액이나 가스에 의한 에칭으로 제거하여 집적회로를 기판으로부터 박리하는 방법이 있다.
또한, 대상물의 표면이 곡면을 가지고 있고, 그것에 의해, 이 곡면에 부착된 ID 칩의 지지체가 추면(錐面), 주면(柱面) 등의 모선(母線)을 따라 그려지는 곡면을 가지도록 구부러지는 경우, 이 모선의 방향을 TFT의 캐리어가 이동하는 방향과 같게 하는 것이 바람직하다. 상기 구성에 의하면, 지지체가 구부러지더라도 그것에 의해 TFT의 특성에 영향이 미치는 것을 억제할 수 있다. 또한, 섬 형상 반도체막이 집적회로에서 차지하는 면적의 비율을 1∼30%로 함으로써, 지지체가 구부러지더라도 그것에 의해 TFT의 특성에 영향이 미치는 것을 더욱 억제할 수 있다. 본 실시형태는 다른 실시예와 조합하여 실시될 수도 있다.
[실시예 1]
마스크 ROM을 사용한 불휘발성 메모리 회로의 실시예를 도 7에 나타낸다. 도 7에 도시된 불휘발성 메모리 회로는 TFT의 드레인 단자의 콘택트 홀을 형성하는지의 여부에 따라 기억 상태를 나타내는 것이다.
이하, 마스크 ROM을 사용한 불휘발성 메모리 회로의 동작에 대하여 도 7을 참조하여 설명한다. 도 7에는, 설명의 간략화를 위해, 불휘발성 메모리 회로로서 4비트 메모리 회로를 나타내고 있지만, 본 발명이 4비트 메모리 회로에 한정되는 것은 아니다. 이 불휘발성 메모리 회로는 열(列) 디코더(701), 행(行) 디코더(702), 증폭기(715), n채널형 TFT(703∼706), 비트선(데이터선)(709, 710), 워드선(707, 708), 전원선(713), 열 스위치(711, 712), 출력 배선(717), 부하 저항(load resistor)(714), 출력 단자(716), 전원(1), 전원(2)을 포함하고 있다. 부하 저항(714) 대신에, 정전류원을 사용하여도 좋다.
전원(1)은 하이(high) 전위를 설정하는 전위이고, 전원(2)은 로우(low) 전위 를 설정하는 전위이다. 그러나, TFT(703∼706)를 p채널형 TFT로 하는 경우에는, 전원(1)을 로우 전위로 설정하고, 전원(2)을 하이 전위를 설정한다. 본 실시예에서는, TFT(703∼706)에 N채널형 TFT를 사용하고, 전원(1)은 +3 V, 전원(2)은 0 V로 하지만, 이들 조건은 임의로 변경될 수도 있다. 또한, TFT(703∼706)에 의해 각각 메모리 셀(cell)(718∼721)이 구성된다.
이하, 데이터를 판독하는 경우에 대하여 설명한다. 메모리 셀(718)의 데이터를 판독하는 경우에는, 행 디코더(702)를 동작시켜, 워드선(707)을 활성화하고, 이것에 의해, TFT(703, 704)가 온(on)으로 된다. 다음에, 열 디코더(701)를 동작시켜, 열 스위치(711)를 온으로 한다. 이것에 의해, 비트선(데이터선)(709)이 출력 배선(717), 부하 저항(714), 증폭기(715)에 접속된다. TFT(703)가 온으로 되어 있으므로, 전류는 전원(1), 부하 저항(714), 출력 배선(717), 열 스위치(711), 데이터선(709), TFT(703), 전원선(713)을 통하여 전원(2)으로 흐른다. 이것에 의해, 메모리 셀(718)은 로우 신호를 출력한다.
메모리 셀(719)의 데이터를 판독하는 경우에는, 행 디코더(702)를 동작시켜, 워드선(707)을 활성화하고, 이것에 의해, TFT(703, 704)가 온으로 된다. 다음에, 열 디코더(701)를 동작시켜, 열 스위치(712)를 온으로 한다. 이것에 의해, 비트선(710)이 출력 배선(717), 부하 저항(714), 증폭기(715)에 접속된다. TFT(703)가 온으로 되어 있지만, TFT(704)의 드레인 단자는 어디에도 접속되어 있지 않기 때문에, 전류는 흐르지 않는다. 전원(1)의 전위가 부하 저항(714), 출력 배선(717), 열 스위치(712), 데이터선(710)에 공급되지만, 전류가 흐르지 않으므로, 메모리 셀(719)은 하이 신호를 출력한다.
메모리 셀(720)의 데이터를 판독하는 경우에는, 행 디코더(702)를 동작시켜, 워드선(708)을 활성화하고, 이것에 의해, TFT(705, 706)가 온으로 된다. 다음에, 열 디코더(701)를 동작시켜, 열 스위치(711)를 온으로 한다. 이것에 의해, 비트선(709)이 출력 배선(717), 부하 저항(714), 증폭기(715)에 접속된다. TFT(705)가 온으로 되어 있지만, TFT(705)의 드레인 단자는 어디에도 접속되어 있지 않기 때문에, 전류는 흐르지 않는다. 전원(1)의 전위가 부하 저항(714), 출력 배선(717), 열 스위치(711), 데이터선(709)에 공급되지만, 전류가 흐르지 않으므로, 메모리 셀(720)은 하이 신호를 출력한다.
메모리셀(721)의 데이터를 판독하는 경우에는, 행 디코더(702)를 동작시켜, 워드선(708)을 활성화한다. 이것에 의해, TFT(705, 706)가 온으로 된다. 다음에, 열 디코더(701)를 동작시켜, 열 스위치(712)를 온으로 한다. 이것에 의해, 비트선(710)이 출력 배선(717), 부하 저항(714), 증폭기(715)에 접속된다. TFT(706)가 온으로 되어 있으므로, 전류는 전원(1), 부하 저항(714), 출력 배선(717), 열 스위치(712), 데이터선(710), TFT(706), 전원선(713)을 통하여 전원(2)으로 흐른다. 이것에 의해, 메모리 셀(721)은 로우 신호를 출력한다.
이렇게 함으로써, 메모리에 기억된 데이터를 출력 단자(716)에 판독할 수 있다.
[실시예 2]
도 8은 도 7에 나타낸 메모리 셀의 레이아웃(layout) 도면이다. 이 레이아 웃은 TFT(703∼706), 비트선(데이터선)(709, 710), 워드선(707, 708), 전원선(713)을 포함하고, TFT(703∼706)의 소스 전극은 콘택트 홀(802, 803)을 통하여 전원선(713)에 접속되어 있다. TFT(703)의 드레인 전극은 콘택트 홀(801)을 통하여 비트선(709)에 접속되고, TFT(706)의 드레인 전극은 콘택트 홀(804)을 통하여 비트선(710)에 접속되어 있다. TFT(704, 705)의 드레인 전극은 어디에도 접속되지 않는다.
상기한 바와 같이, 콘택트 홀(801, 804)이 전자 빔 노광 또는 레이저 노광에 의해 형성되면, 그의 위치와 기억되는 데이터를 변경할 수 있다. 예를 들어, 노광 프로그램의 변경에 의해 콘택트 홀(801)의 위치를 TFT(705)의 드레인 단자로 이동시킬 수 있다.
또한, 기억 데이터의 내용에 관계하지 않는 데이터, 즉, 도 8에서는 콘택트 홀(801, 804) 이외의 노광 데이터를 미러 프로젝션 노광, 스텝 앤드 리피트 노광, 스텝 앤드 스캔 노광 등에 의해 형성할 수 있다.
[실시예 3]
박리 공정에 의해 가요성의 ID 태그를 형성하는 경우를 도 18(A) 및 도 18(B)를 참조하여 설명한다. ID 태그는 가요성의 보호층(1801, 1803) 및 박리 공정에 의해 형성된 ID 칩(1802)으로 구성된다. 본 실시예에서는, 안테나(1804)가 ID 칩(1802) 위에 형성되지 않고, 보호층(1803) 위에 형성되고, ID 칩(1802)에 전기적으로 접속되어 있다. 도 18(A)에서는 안테나(1804)가 보호층(1803) 위에만 형성되어 있지만, 보호층(1801) 위에도 추가로 형성될 수도 있다. 안테나(1804)는 은, 구리, 또는 이들로 도금된 금속으로 형성되는 것이 바람직하다. 안테나(1804)는 이방성 도전 필름을 사용한 UV 처리에 의해 ID 칩(1802)에 접속되지만, 접속 방법은 이것에 한정되는 것은 아니다.
도 18(B)는 도 18(A)의 단면을 나타내는 것이다. ID 칩(1802)은 5 ㎛ 이하, 바람직하게는 0.1 ㎛∼3 ㎛의 두께를 가진다. 또한, 보호층(1801, 1803) 각각의 두께는, 보호층(1801, 1803)을 중첩했을 때의 전체 두께를 d로 했을 때, (d/2) ± 30 ㎛로 하는 것이 바람직하고, (d/2) ± 10 ㎛로 하는 것이 더 바람직하다. 보호층(1801, 1803) 각각의 두께는 10 ㎛∼200 ㎛인 것이 바람직하다. ID 칩(1802)의 면적은 5 mm 평방(square) 이하이고, 바람직하게는 0.3∼4 mm 평방이다.
보호층(1801, 1803)은 유기 수지 재료로 형성되어, 접어 구부리는 것에 대하여 강한 구조를 가지고 있다. 박리 공정에 의해 형성된 ID 칩(1802) 자체도 단결정 반도체에 비하여, 접어 구부리는 것에 대하여 강하기 때문에, 보호층(1801, 1803)에 밀착시키는 것이 가능하다. 이와 같은 보호층(1801, 1803)으로 둘러싸인 ID 칩을 또한 다른 개체물의 표면 또는 내부에 배치하여도 좋다. 또는, 종이 내에 파묻어도 좋다.
[실시예 4]
ID 칩을 곡면에 부착하는 경우, 즉, ID 칩이 그리는 호에 수직으로 TFT를 배치하는 경우에 대하여 도 17을 참조하여 설명한다. 도 17의 ID 칩에 포함되는 TFT는, 전류가 흐르는 방향, 즉, TFT의 드레인 전극, 게이트 전극, 및 소스 전극의 위치가 ID 칩이 그리는 호에 수직이어서, 응력의 영향이 적어지도록 배치되어 있다. 이와 같은 배치를 행함으로써, TFT 특성의 변동을 억제할 수 있다. 또한, TFT의 결정 배향은 전류가 흐르는 방향과 같다. CWLC 등을 사용함으로써, S값을 0.35 V/dec 이하(바람직하게는 0.09∼0.25 V/dec)로, 이동도를 100 ㎠/Vs 이상으로 할 수 있다.
이와 같은 TFT를 사용하여 구성되는 19단(stage) 링 오실레이터는 3∼5 V의 전원 전압에서 1 MHz 이상, 바람직하게는 100 MHz 이상의 발진 주파수를 가진다. 3∼5 V의 전원 전압에서, 인버터 1단당 지연 시간은 26 ns, 바람직하게는 0.26 ns 이하이다.
또한, 응력에 의해 TFT 등의 액티브 소자가 파괴되는 것을 방지하기 위해서는, TFT 등의 액티브 소자의 활성 영역(규소 섬 부분)이 전체 면적에서 차지하는 면적의 비율은 5%∼50%인 것이 바람직하다.
TFT 등의 액티브 소자가 존재하지 않는 영역에는 하지 절연 재료, 층간절연 재료 및 배선 재료가 주로 제공되어 있다. TFT의 활성 영역 이외의 면적은 전체 면적의 60% 이상인 것이 바람직하다.
액티브 소자의 활성 영역의 두께는 20 nm∼200 nm, 대표적으로는 40∼170 nm, 바람직하게는 45∼55 nm 또는 145∼155 nm이다.
[실시예 5]
본 실시예에서는, 본 발명을 사용한 회로에 외부에서 부착되는 안테나의 경우를 도 10(A)∼도 10(E) 및 도 11(A)∼도 11(C)를 참조하여 설명한다.
도 10(A)는 안테나에 의해 둘러싸인 회로를 나타낸다. 안테나(1001)는 기 판(1000) 위에 형성되고, 이것에 본 발명을 사용한 회로(1002)가 접속된다. 도 10(A)에서는, 회로(1002)의 주위를 안테나(1001)로 덮는 구성으로 되어 있지만, 기판 전면을 안테나(1001)로 덮고, 그 위에, 전극을 포함하는 회로(1002)를 부착하도록 하는 구조를 취하여도 좋다.
도 10(B)에서는, 가느다란 안테나를 회로의 주위를 감도록 배치한 것이다. 안테나(1004)가 기판(1003) 위에 형성되고, 이것에 본 발명을 사용한 회로(1005)가 접속된다. 또한, 여기에 나타낸 안테나 배선의 배치는 일 예일 뿐이고, 본 발명이 이것에 한정하는 것은 아니다.
도 10(C)는 RF 안테나를 나타낸다. 안테나(1007)가 기판(1006) 위에 형성되고, 이것에 본 발명을 사용한 회로(1008)가 접속된다.
도 10(D)는 180° 무지향성 안테나(어느 방향으로부터도 전파를 수신할 수 있는)를 나타낸다. 안테나(1010)가 기판(1009) 위에 형성되고, 이것에 본 발명을 사용한 회로(1011)가 접속된다.
도 10(E)는 봉 형상으로 형성된 안테나를 나타낸다. 안테나(1010)가 기판(1012) 위에 형성되고, 이것에 본 발명을 사용한 회로(1014)가 접속된다.
본 발명을 사용한 회로와 이들 안테나의 접속은 공지의 방법으로 행할 수 있다. 예를 들어, 안테나와 회로를 와이어 본딩이나 범프 본딩에 의해 접속하거나, 또는 칩으로 형성된 회로의 일면을 전극으로 사용하여 안테나에 부착하는 방법을 취하여도 좋다. 후자의 경우에는, ACF(이방성 도전성 필름)를 사용하여 회로를 안테나에 부착할 수 있다.
안테나에 필요한 길이는 수신에 사용되는 주파수에 따라 적당한 길이가 다르다. 일반적으로는, 파장을 정수(整數)로 나눈 길이로 하는 것이 좋다고 알려져 있다. 예를 들어, 주파수가 2.45 GHz인 경우에는, 약 60 mm(1/2 파장) 또는 약 30 mm(1/4 파장)로 하면 좋다.
또한, 본 발명의 회로에 다른 기판을 부착하고, 그 위에 안테나를 형성하여도 좋다. 도 11(A)∼도 11(C)는, 회로 위에 기판(1100)(상부 기판)을 부착하고, 그 위에 나선 형상의 안테나(1101)를 배치한 구조의 상면도 및 단면도를 나타낸다.
또한, 본 실시예에서 나타낸 안테나는 일 예일 뿐이고, 안테나의 형상이 이것에 한정되는 것은 아니다. 본 발명은 어떠한 형상의 안테나에 대해서도 실시될 수 있다. 본 실시예는 실시형태 및 실시예 1∼4와 조합하여 실시될 수 있다.
[실시예 6]
본 실시예에서는, TFT를 포함하는 박막 집적회로 장치의 제조방법에 대하여 도 19(A)∼도 19(E), 도 20(A)∼도 20(D), 도 21(A) 및 도 21(B)를 참조하여 설명한다. 여기서는 간단하게 하기 위해, n채널형 TFT와 p채널형 TFT를 사용한 CPU(논리회로부) 및 메모리부의 단면 구조를 나타내어, 그 제조방법에 대하여 설명한다.
먼저, 기판(60) 위에 박리층(61)을 형성한다(도 19(A)). 여기서는 박리층(61)을 유리 기판(예를 들어, 코닝사 제품 1737 기판) 위에 막 두께 50 nm(500 Å)의 a-Si막(비정질 규소막)을 사용하여 감압 CVD법에 의해 형성하였다. 또한, 기판(60)으로서는, 유리 기판 외에도, 석영 기판, 알루미나 등 절연 재료로 된 기판, 규소 웨이퍼 기판, 후 공정의 처리 온도에 견딜 수 있는 내열성을 가지는 플라 스틱 기판 등을 사용할 수도 있다.
또한, 박리층(61)은, 비정질 규소 외에, 다결정 규소, 단결정 규소, SAS(미(微)결정 규소라고도 불리는 세미아모르퍼스 규소) 등, 규소를 주성분으로 하는 막으로 형성하는 것이 바람직하지만, 본 발명이 이들에 한정되는 것은 아니다. 박리층(61)은 감압 CVD법 외에도, 플라즈마 CVD법, 스퍼터링법 등에 의해 형성하여도 좋다. 또한, 인 등의 불순물을 도핑한 막을 사용하여도 좋다. 또한, 박리층(61)의 막 두께는 50∼60 nm로 하는 것이 바람직하지만, SAS의 경우에는 30∼50 nm로 하여도 좋다.
다음에, 박리층(61) 위에 보호막(55)(하지막, 하지 절연막이라고도 부름)을 형성한다(도 19(A)). 여기서는 보호막(55)을 박리층(61)측으로부터 순차적으로 막 두께 100 nm의 SiON(질소를 함유하는 산화규소)막, 막 두께 50 nm의 SiNO(산소를 함유하는 질화규소)막, 막 두께 100 nm의 SiON막의 3층 구조로 구성하였지만, 재료, 막 두께, 적층수는 이것에 한정되는 것은 아니다. 예를 들어, 하층의 SiON막 대신에, 막 두께 0.5∼3 ㎛의 실록산 등의 내열성 수지를 스핀 코팅법, 슬릿 코팅법, 액적 토출법 등에 의해 형성하여도 좋다. 또는, 질화규소막(SiN, Si3N4 등)을 이용하여도 좋다. 또한, 상층의 SiON막 대신에, 산화규소막을 사용하여도 좋다. 또한, 상기 층들의 각각의 막 두께는 0.05∼0.3 ㎛로 하는 것이 바람직하고, 그 범위 내에서 자유롭게 선택할 수 있다.
산화규소막은 SiH4/O2. TEOS(테트라에톡시 실란)/O2 등의 혼합 가스를 사용하 여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 방법에 의해 형성할 수 있다. 또한, 질화규소막은 대표적으로는 SiH4/NH3의 혼합 가스를 사용하여 플라즈마 CVD에 의해 형성할 수 있다. 또한, SiON막 또는 SiNO막은 대표적으로는 SiH4/N2O의 혼합 가스를 사용하여 플라즈마 CVD에 의해 형성할 수 있다.
또한, 박리층(61) 및 섬 형상 반도체막(57)에, a-Si 등의 규소를 주성분으로 하는 재료를 사용하는 경우에는, 그들에 접하는 보호막(55)을 밀착성 확보의 점에서 SiOxNy (x>y>0)으로 형성하여도 좋다.
다음에, 보호막(55) 위에 박막 집적회로 장치의 CPU(논리회로부) 및 메모리부를 구성하는 박막트랜지스터(TFT)를 형성한다. 또한, TFT 이외에도, 유기 TFT, 박막 다이오드 등의 다른 박막 능동 소자를 형성할 수도 있다.
TFT를 형성하기 위해서는, 먼저, 보호막(55) 위에 섬 형상 반도체막(57)을 형성한다(도 19(B)). 섬 형상 반도체막(57)은 비정질 반도체, 결정성 반도체, 또는 세미아모르퍼스 반도체로 형성된다. 어느 것이나 규소, 규소 게르마늄(SiGe) 등을 주성분으로 한다.
본 실시예에서는, 막 두께 70 nm의 비정질 규소막을 형성하고, 그의 표면을 니켈을 함유하는 용액으로 처리하였다. 또한, 500∼750℃의 열 결정화 공정을 행하여, 결정질 규소 반도체막을 얻은 다음, 레이저 결정화에 의해 그의 결정성 개선을 실시하였다. 또한, 성막 방법으로서는, 플라즈마 CVD법, 스퍼터링법, LPCVD법 등을 사용하여도 좋다. 결정화 방법으로서는, 레이저 결정화법, 열 결정화법, 또 는 촉매(Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au 등)를 사용한 열 결정화법을 이용할 수 있고, 또는 그러한 방법들을 번갈아 여러번 행하여도 좋다.
또는, 비정질 구조를 가지는 반도체막을 연속 발진 레이저를 사용하여도 결정화하여도 좋고, 결정화 시에 대립경의 결정을 얻기 위해서는, 연속 발진이 가능한 고체 레이저를 사용하고, 기본파의 제2 고조파 내지 제4 고조파를 적용하는 것이 바람직하다(이 경우의 결정화를 CWLC라 칭한다). 대표적으로는, Nd:YVO4 레이저(기본파: 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 적용하면 좋다. 연속 발진 레이저를 사용하는 경우에는, 출력 10 W의 연속 발진 YVO4 레이저로부터 사출된 레이저광을 비선형 광학 소자에 의해 고조파로 변환한다. 또한, 공진기 내에 YVO4 결정 또는 GdVO4 결정과 비선형 광학 소자를 배치하여 고조파를 사출하는 방법도 있다. 그 다음, 바람직하게는 레이저광을 광학계에 의해 조사면에서 직사각형 또는 타원 형상의 레이저광으로 형성하여, 피처리체에 조사한다. 이때의 에너지 밀도는 0.01∼100 MW/㎠ 정도(바람직하게는 0.1∼10 MW/㎠)가 필요하다. 그 다음, 10∼2000 cm/sec 정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시켜 레이저광을 조사하면 좋다.
또한, 펄스 발진 레이저를 사용하는 경우, 수십 Hz 내지 수백 Hz의 주파수대를 가지는 펄스 레이저를 통상 사용하지만, 그것보다도 현저하게 높은 10 MHz 이상의 발진 주파수를 가지는 펄스 발진 레이저를 사용하여도 좋다(이 경우의 결정화를 MHzLC라 칭함). 펄스 발진 레이저광을 반도체막에 조사하고 나서 반도체막이 완전 히 고화할 때까지의 시간은 수십 nsec 내지 수백 nsec라고 알려져 있기 때문에, 10 MHz 이상의 발진 주파수를 가지는 펄스 레이저광을 사용하는 경우에는, 반도체막이 레이저광에 의해 용융되고 나서 고화될 때까지, 다음 펄스 레이저광을 조사할 수 있다. 따라서, 종래의 펄스 발진 레이저를 사용하는 경우와 달리, 반도체막 중에서 고상과 액상 사이의 계면을 연속적으로 이동시킬 수 있으므로, 주사 방향을 따라 연속적으로 성장한 결정립을 가지는 반도체막이 형성될 수 있다. 구체적으로는, 주사 방향에서의 폭이 10∼30 ㎛, 주사 방향에 대하여 수직인 방향에서의 폭이 1∼5 ㎛ 정도인 결정립의 집합을 형성할 수 있다. 주사 방향을 따라 길게 연장한 단결정의 결정립을 형성함으로써, 적어도 TFT의 채널 방향으로는 결정립계가 거의 존재하지 않는 반도체막이 형성될 수 있다.
또한, 보호막(55)의 일부에 내열성 유기 수지인 실록산을 사용한 경우에는, 상기 결정화 시에, 반도체막 내로부터 열이 누출되는 것을 방지할 수 있어, 효율 좋게 결정화를 행할 수 있다.
상기 공정들을 통해 결정성 규소 반도체막이 얻어진다. 또한, 그의 결정은 소스, 채널, 및 드레인 방향과 동일한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 결정층의 두께는 20∼200 nm(대표적으로는 40∼170 nm, 더 바람직하게는 50∼150 nm)가 되도록 하는 것이 좋다. 그 다음, 금속 촉매를 게터링하기 위한 비정질 규소막을 반도체막 위에 산화막을 사이에 두고 성막하고, 500∼750℃의 열처리에 의해 게터링 처리를 행한다. 또한, TFT 소자로서의 스레시홀드값을 제어하기 위해, 결정성 규소 반도체막에 대하여 1013 /㎠으로부터 1014 /㎠ 미만의 도즈량으로 붕소 이온을 주입한다. 그 다음, 레지스트를 마스크로 하여 에칭을 행함으로써, 섬 형상 반도체막(57)을 형성한다.
또는, 결정성 반도체막을 형성함에 있어서는 디실란(Si2H6)과 불화 게르마늄(GeF4)의 원료 가스를 사용하여 LPCVD(감압 CVD)법에 의해 다결정 반도체막을 직접 형성함으로써 결정성 반도체막을 얻을 수도 있다. 가스의 유량비는 Si2H6/GeF4 = 20/0.9, 성막 온도는 400∼500℃, 캐리어 가스로서 He 또는 Ar을 사용하지만, 본 발명이 이들 조건에 한정되는 것은 아니다.
또한, TFT, 특히 그의 채널 영역에는 1×1019∼1×1022 cm-3, 바람직하게는 1×1019∼5×1020 cm-3의 수소 또는 할로겐이 첨가되어 있는 것이 좋다. SAS의 경우에는, 1×1019∼2×1021 cm-3의 수소 또는 할로겐을 첨가하는 것이 바람직하다. 어느 경우에도, 그 수소 또는 할로겐의 함유량은 IC 칩에 사용되는 단결정에 함유되는 수소 또는 할로겐의 함유량보다 많은 것이 바람직하다. 이것에 의해, TFT부에서 발생할 수 있는 국부 크랙(crack)이 수소 또는 할로겐에 의해 종단될 수 있다.
다음에, 섬 형상 반도체막(57) 위에 게이트 절연막(58)을 형성한다(도 19(B)). 이 게이트 절연막(58)은 플라즈마 CVD법 또는 스퍼터링법 등의 박막 형성법에 의해, 질화규소, 산화규소, 질화산화규소 또는 산화질화규소를 함유하는 막을 단층 또는 적층으로 형성하는 것이 바람직하다. 적층의 경우에는, 예를 들어, 기판측으로부터 산화규소막, 질화규소막, 산화규소막이 이 순서로 적층된 3층 구조로 하는 것이 좋다.
다음에, 게이트 전극(56)을 형성한다(도 19(C)). 본 실시예에서는, Si와 W(텅스텐)을 스퍼터링법에 의해 적층 형성한 후에, 레지스트(62)를 마스크로 하여 에칭을 행함으로써, 게이트 전극(56)을 형성하였다. 물론, 게이트 전극(56)의 재료, 구조, 형성방법은 이것에 한정되는 것은 아니고, 적절히 선택할 수 있다. 예를 들어, n형 불순물이 도핑된 Si와 NiSi(니켈 실리사이드)의 적층 구조나, TaN(질화 탄탈)과 W(텅스텐)의 적층 구조로 하여도 좋다. 또는, 각종 도전 재료를 사용하여 단층으로 게이트 전극(56)을 형성하여도 좋다.
또한, 레지스트 마스크 대신에 SiOx 등의 마스크를 사용하여도 좋다. 이 경우, SiOx, SiON 등의 마스크(하드 마스크라고 불림)의 패터닝 공정이 추가로 요구되지만, 에칭 시에 마스크 막 삭감이 레지스트보다 적어지기 때문에, 원하는 폭의 게이트 전극층을 형성할 수 있다. 또는, 레지스트(62)를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 게이트 전극(56)을 형성하여도 좋다.
도전 재료로서는, 도전막의 기능에 따라 각종 재료를 선택할 수 있다. 또한, 게이트 전극과 안테나를 동시에 형성하는 경우에는, 그들의 기능을 고려하여 재료를 선택하면 좋다.
또한, 게이트 전극을 에칭할 때의 에칭 가스로서, 여기서는 CF4, Cl2, O2의 혼합 가스나 Cl2 가스를 사용하지만, 본 발명이 이것에 한정되는 것은 아니다.
다음에, p채널형 TFT(70, 72)가 되는 부분을 덮도록 레지스트(63)를 형성하고, 게이트 전극을 마스크로 하여, n채널형 TFT(69, 71)의 섬 형상 반도체막 내에 n형 불순물 원소(64)(대표적으로는 P(인) 또는 As(비소))를 저농도로 도핑한다(제1 도핑 공정(n형 불순물 원소의 저농도 도핑))(도 19(D)). 제1 도핑 공정의 조건은 도즈량: 1×1013∼6×1013 /㎠, 가속 전압: 50∼70 keV로 하였지만, 본 발명이 이것에 한정되는 것은 아니다. 이 제1 도핑 공정에 의해, 게이트 절연막(58)을 통하여 도핑이 행해져, 한 쌍의 저농도 불순물 영역(65)이 형성된다. 또한, 제1 도핑 공정은 p채널형 TFT 영역을 레지스트로 덮지 않고 전면(全面)에 행하여도 좋다.
다음에, 레지스트(63)를 애싱 등에 의해 제거한 후, n채널형 TFT 영역을 덮도록 레지스트(66)를 새로 형성하고, 게이트 전극을 마스크로 하여 p채널형 TFT(70, 72)의 섬 형상 반도체막 내에 p형 불순물 원소(67)(대표적으로는 B(붕소))를 고농도로 도핑한다(제2 도핑 공정(p형 불순물 원소의 고농도 도핑))(도 19(E)). 제2 도핑 공정의 조건은 도즈량: 1×1016∼3×1016 /㎠, 가속 전압: 20∼40 keV로 한다. 이 제2 도핑 공정에 의해, 게이트 절연막(58)을 통하여 도핑이 행해져, 한 쌍의 p형 고농도 불순물 영역(68)이 형성된다.
다음에, 레지스트(66)를 애싱 등에 의해 제거한 후, 기판의 전면에 절연막(75)을 형성한다(도 20(A)). 본 실시예에서는, 막 두께 100 nm의 SiO2막을 플라 즈마 CVD법에 의해 형성하였다. 그 후, 에치백(etch-back)법에 의해 절연막(75)과 게이트 절연막(58)을 제거하여, 사이드월(측벽)(76)을 자기정합적으로 형성한다(도 20(B)). 에칭 가스로서는, CHF3과 He의 혼합 가스를 사용한다. 또한, 사이드월을 형성하는 공정은 이것에 한정되는 것은 아니다.
또한, 사이드월(76)의 형성 방법은 상기에 한정되지 않고, 예를 들어, 도 21(A) 및 도 21(B)에 도시한 방법을 사용할 수도 있다. 도 21(A)는 절연막(75)을 2층 또는 그 이상의 적층 구조로 한 예를 나타내고 있다. 절연막(75)은, 예를 들어, 막 두께 100 nm의 SiON(산화질화규소)막과, 막 두께 200 nm의 LTO막(Low Temperature Oxide, 저온 산화막)의 2층 구조를 가진다. 본 실시예에서는, SiON막을 플라즈마 CVD법으로 형성하고, LTO막은 SiO2막을 감압 CVD법으로 형성함으로써 얻어진다. 그 다음, 에치백을 행하여, L자 형상과 원호 형상으로 된 사이드 월(76)을 형성한다.
또한, 도 21(B)는 에치백 시에 게이트 절연막(58)을 남기도록 에칭을 행한 예를 나타내고 있다. 이 경우의 절연막(75)은 단층 구조이어도 좋고 적층 구조이어도 좋다.
사이드월(76)은, 후의 공정에서 n형 불순물을 고농도로 도핑하여, 사이드월(76) 아래에 저농도 불순물 영역 또는 도핑되지 않은 오프셋 영역을 형성할 때의 마스크로서 기능하는 것이지만, 상기한 사이드월 형성 방법의 어느 것에서도, 형성하고자 하는 저농도 불순물 영역 또는 오프셋 영역의 폭에 따라 에치백의 조건을 적절히 변경하면 좋다.
다음에, p채널형 TFT 영역을 덮도록 레지스트(77)를 새로 형성하고, 게이트 전극(56) 및 사이드월(76)을 마스크로 하여, n형 불순물 원소(78)(대표적으로는 P 또는 As)를 고농도로 도핑한다(제3 도핑 공정(n형 불순물 원소의 고농도 도핑))(도 20(C)). 제3 도핑 공정의 조건은 도즈량: 1×1013∼5×1015 /㎠, 가속 전압: 60∼100 keV로 한다. 이 제3 도핑 공정에 의해, 도핑이 이루어져, 한 쌍의 n형의 고농도 불순물 영역(79)이 형성된다.
또한, 레지스트(77)를 애싱 등에 의해 제거한 후, 불순물 영역의 활성화를 행하여도 좋다. 예를 들어, 두께 50 nm의 SiON막을 성막한 후, 질소 분위기에서 550℃, 4시간의 가열 처리를 행하면 좋다. 또한, 수소를 함유하는 SiNx막을 100 nm의 막 두께로 형성한 후, 질소 분위기에서 410℃, 1시간의 가열 처리를 행할 수도 있다. 이것에 의해, 결정성 반도체막의 결함을 개선할 수 있다. 이 공정은, 예를 들어, 결정성 규소 중에 존재하는 댕글링 본드(dangling bond)를 종단시키는 것을 가능하게 하고, 수소화 공정 등으로 불린다. 그 다음, TFT를 보호하는 캡(cap) 절연막으로서, 막 두께 600 nm의 SiON막을 형성한다. 또한, 수소화 공정은 이 SiON막 형성 후에 행하여도 좋다. 이 경우, SiNx막과 그 막 위에 형성되는 SiON막이 연속적으로 형성될 수 있다. 이와 같이 하여, TFT 위에는 기판측으로부터 SiON, SiNx, SiON의 순으로 3층의 절연막이 형성되게 되지만, 그 구조나 재료는 이들에 한정되는 것은 아니다. 또한, 이들 절연막은 TFT를 보호하는 기능도 가지고 있기 때 문에, 가능한 한 형성하여 두는 것이 바람직하다.
다음에, TFT 위에 층간막(53)을 형성한다(도 20(D)). 이 층간막(53)으로서는, 폴리이미드, 아크릴, 폴리아미드, 및 실록산 등의 내열성 유기 수지를 사용할 수 있다. 층간막(53)의 형성 방법으로서는, 그 재료에 따라 스핀 코팅법, 딥핑(dippin)법, 스프레이 도포법, 액적 토출법(잉크젯법, 스크린 인쇄법, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 채용할 수 있다. 또는, 산화규소, 질화규소, 산화질화규소, PSG(포스포실리케이트 유리), BPSG(붕소 포스포실리케이트 유리), 알루미나 등의 무기 재료를 사용하여도 좋다. 또한, 이들 절연막을 적층시켜, 층간막(53)을 형성하여도 좋다.
또한, 층간막(53) 위에 보호막(54)을 형성하여도 좋다. 이 보호막(54)으로서는, DLC(다이아몬드 라이크(diamond-like) 카본), 질화탄소(CN) 등의 탄소를 함유하는 막, 또는 산화규소막, 질화규소막 또는 질화산화규소막 등을 사용할 수 있다. 보호막(54)의 형성 방법으로서는, 플라즈마 CVD법이나, 대기압 플라즈마 등을 사용할 수 있다. 또는, 폴리이미드, 아크릴, 폴리아미드, 레지스트 또는 벤조시클로부텐 등의 감광성 또는 비감광성 유기 재료나 실록산 등의 내열성 유기 수지를 사용하여도 좋다.
또한, 층간막(53) 또는 보호막(54)과, 후에 형성되는 배선을 구성하는 도전 재료 등과의 열 팽창률의 차이로부터 발생하는 응력에 의해, 이들 막이 벗겨지거나 갈라지는 일을 방지하기 위해, 층간막(53) 또는 보호막(54) 중에 충전제(filler)를 혼입시켜도 좋다.
다음에, 레지스트를 형성한 후, 에칭에 의해 콘택트 홀을 형성하고, TFT들을 서로 접속하는 배선(51) 및 외부 안테나에 접속되는 접속 배선(21)을 형성한다(도 20(D)). 콘택트 홀을 형성하기 위한 에칭 가스로서는, CHF3과 He의 혼합 가스를 사용하지만, 본 발명이 이것에 한정되는 것은 아니다. 또한, 배선(51)과 접속 배선(21)은 동일 재료를 사용하여 동시에 형성하여도 좋고, 따로 따로 형성하여도 좋다. 본 실시예에서는, TFT에 접속되는 배선(51)은 Ti, TiN, Al-Si, Ti, TiN의 순으로 형성한 5층 구조로 하고, 스퍼터링 및 패터닝에 의해 형성하였다.
또한, Al층에 Si를 혼입시킴으로써, 배선 패터닝 시의 레지스트 베이킹에서의 힐록의 발생을 방지할 수 있다. 또한, Si 대신에, 0.5% 정도의 Cu를 혼입시켜도 좋다. 또한, Ti과 TiN 사이에 Al-Si층을 끼움으로써, 내힐록성이 더욱 향상될 수 있다. 또한, 패터닝 시에는, SiON 등으로 이루어지는 상기 하드 마스크를 사용하는 것이 바람직하다. 또한, 배선의 재료나 형성 방법은 이들에 한정되는 것은 아니고, 상기한 게이트 전극에 사용되는 재료를 채용하여도 좋다.
또한, 본 실시예에서는, CPU(73), 메모리(74) 등을 구성하는 TFT 영역과 안테나에 접속되는 단자부(80)를 일체로 형성하는 경우에 대하여 나타내었지만, TFT 영역과 안테나를 일체로 형성하는 경우에도 본 실시예를 적용할 수 있다. 이 경우에는, 층간막(53) 또는 보호막(54) 위에 안테나를 형성한 다음, 다른 보호막으로 덮어도 좋다. 안테나의 도전 재료로서는, Ag, Au, Al, Cu, Zn, Sn, Ni, Cr, Fe, Co, Ti, 또는 그들을 함유하는 합금을 사용할 수 있지만, 본 발명이 이들에 한정되 는 것은 아니다. 또한, 배선과 안테나의 재료가 서로 달라도 좋다. 또한, 배선과 안테나는 전성(展性) 및 연성(延性)이 풍부한 금속 재료로 형성하는 것이 바람직하고, 더 바람직하게는, 막 두께를 두껍게 하여 변형에 의한 응력에 견디도록 하는 것이 바람직하다.
또한, 형성 방법으로서는, 스퍼터링법에 의해 전면에 걸쳐 성막한 후, 레지스트 마스크를 사용하여 패터닝을 행하여도 좋고, 액적 토출법에 의해 노즐을 사용하여 선택적으로 형성하여도 좋다. 또한, 여기서 말하는 액적 토출법에는 잉크젯법 뿐만 아니라, 오프셋 인쇄법이나 스크린 인쇄 등도 포함된다. 배선과 안테나는 동시에 형성하여도 좋고, 한쪽을 먼저 형성한 후에 다른 쪽이 위에 올라가도록 형성하여도 좋다.
이상의 공정들을 거쳐, TFT로 이루어지는 박막 집적회로 장치가 완성된다. 또한, 본 실시예에서는 탑 게이트 구조로 하였지만, 보텀 게이트 구조(역스태거 구조)로 하여도 좋다. 또한, TFT와 같은 박막 능동 소자부(액티브 소자)가 존재하지 않는 영역에는, 하지 절연막 재료, 층간절연막 재료, 배선 재료가 주로 제공되어 있지만, 이 영역은 박막 집적회로 장치 전체의 50% 이상, 바람직하게는 70∼95%를 차지하는 것이 바람직하다. 이것에 의해, ID 칩이 쉽게 구부러질 수 있어, ID 라벨 등의 완성품의 취급이 용이해진다. 이 경우, TFT부를 포함하는 액티브 소자의 섬 형상 반도체 영역(섬)은 박막 집적회로 장치 전체의 1∼30%, 바람직하게는 5∼15%를 차지하고 있는 것이 좋다.
또한, 도 20(D)에 도시된 바와 같이, 박막 집적회로 장치에서의 보호막 또는 층간막의 두께는, TFT의 반도체층과 하부의 보호막 사이의 거리(tunder)가, 반도체측과 상부의 층간막(보호막이 형성되어 있는 경우에는 이 보호막) 사이의 거리(tover)와 같거나 또는 대략 같게 되도록 조정되는 것이 바람직하다. 이와 같이 하여, 반도체층을 박막 집적회로 장치의 중앙에 배치시킴으로써, 반도체층에 가해지는 응력을 완화할 수 있어, 크랙의 발생을 방지할 수 있다.
[실시예 7]
본 발명의 반도체장치는 IC 카드, IC 태그, RFID, 트랜스폰더, 지폐, 유가증권, 여권, 전자 기기, 가방 및 의류에 사용될 수 있다. 본 실시예에서는, IC 카드, ID 태그 및 ID 칩 등의 예에 대하여 도 16(A)∼도 16(H)를 참조하여 설명한다.
도 16(A)는, 개인 식별용 뿐만 아니라, 내장된 재기입 가능한 메모리 회로를 이용하여 현금을 사용하지 않고 대금 결제가 가능한 신용카드 또는 전자 머니에도 사용할 수 있는 IC 카드를 나타낸다. IC 카드(1600) 내에 본 발명을 사용한 회로부(1601)를 내장하고 있다.
도 16(B)는, 개인 식별용 뿐만 아니라, 소형화가 가능하기 때문에 특정 장소에서의 입장 관리 등에 사용할 수 있는 ID 태그를 나타낸다. ID 태그(1610) 내에 본 발명을 사용한 회로부(1611)를 내장하고 있다.
도 16(C)는, 수퍼마켓 등의 소매점에서 상품을 취급할 때의 상품 관리를 행하기 위한 ID 칩(1622)을 부착한 상품(1620)을 나타낸다. 본 발명은 ID 칩(1622) 내의 회로에 적용된다. 이와 같이 ID 칩을 사용함으로써, 재고 관리가 용이하게 될 뿐만 아니라, 도난 등의 피해를 방지할 수도 있다. 도면에서는 ID 칩(1622)이 벗겨져 나가는 것을 방지하기 위해 접착제를 겸한 보호막(1621)을 사용하고 있지만, ID 칩(1622)을 접착제를 사용하여 상품(1620)에 직접 부착하는 구조를 취하여도 좋다. 또한, 상품(1620)에 쉽게 부착되도록, 실시예 2에서 설명한 가요성 기판을 사용하여 ID 칩(1622)을 제조하면 좋다.
도 16(D)는 상품 제조 시에 식별용의 ID 칩을 상품에 내장한 예를 나타낸다. 도면에서는, 예로서 디스플레이의 케이스(1630)에 ID 칩(1631)을 내장하고 있다. 본 발명은 ID 칩(1631) 내의 회로에 적용된다. 이와 같은 구조를 취함으로써, 제조업체의 식별, 상품의 유통 관리 등을 용이하게 행할 수 있다. 또한, 도면에서는, 디스플레이의 케이스를 예로 들고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 다양한 전자 기기, 물품에 대하여 적용할 수 있다.
도 16(E)는 물품 반송용의 짐의 꼬리표를 나타낸다. 도면에서는, 짐의 꼬리표(1640) 내에 ID 칩(1641)이 내장되어 있다. 본 발명은 ID 칩(1641) 내의 회로에 적용된다. 이와 같은 구조를 취함으로써, 반송처의 선별이나 상품의 유통 관리 등을 용이하게 행할 수 있다. 또한, 도면에서는, 물품을 묶는 끈 형상의 것에 매는 구조로 되어 있지만, 본 발명은 이것에 한정되는 것은 아니고, 밀봉 부재와 같은 것을 사용하여 물품에 직접 부착하는 구조를 취하여도 좋다.
도 16(F)는 책(1650)에 ID 칩(1652)이 내장된 것을 나타낸다. 본 발명은 ID 칩(1652) 내의 회로에 적용된다. 이와 같은 구조를 취함으로써, 서점에 있어서의 유통 관리나 도서관 등에서의 대출 처리 등을 용이하게 행할 수 있다. 도면에서 는, ID 칩(1652)이 벗겨져 나가는 것을 방지하기 위해 접착제를 겸한 보호막(1651)을 사용하고 있지만, ID 칩(1652)을 접착제를 사용하여 책(1650)에 직접 부착하는 구조를 취하거나 또는 책(1650)의 표지에 묻는 구조를 취하여도 좋다.
도 16(G)는 지폐(1660)에 ID 칩(1661)이 내장된 것을 나타낸다. 본 발명은 ID 칩(1661) 내의 회로에 적용된다. 이와 같은 구조를 취함으로써, 위조 지폐의 유통을 저지하는 것이 용이하게 행해진다. 또한, 지폐의 성질상 ID 칩(1661)이 벗겨져 나가는 것을 방지하기 위해 지폐(1660)에 묻는 구조를 취하면 보다 바람직하다. 본 발명은 지폐에 한정되지 않고, 유가 증권, 여권 등 종이를 재질로 한 것에 적용할 수 있다.
도 16(H)는 신발(1670)에 ID 칩(1672)이 내장된 것을 나타낸다. 본 발명은 RFID 칩(1672) 내의 회로에 적용된다. 이와 같은 구조를 취함으로써, 제조업체의 식별, 상품의 유통 관리 등을 용이하게 행할 수 있다. 도면에서는, ID 칩(1672)이 벗겨져 나가는 것을 방지하기 위해 접착제를 겸한 보호막(1671)을 사용하고 있지만, ID 칩(1672)을 접착제를 사용하여 신발(1670)에 직접 부착하는 구조를 취하거나 또는 신발(1670)에 묻는 구조를 취하여도 좋다. 본 발명은 구두에 한정되지 않고, 가방, 의류 등 몸에 걸치는 것에 적용할 수 있다.
다음에, 보안 확보를 목적으로 하여, 다양한 물품에 ID 칩을 실장하는 경우를 설명한다. 보안 확보란, 도난 방지 또는 위조 방지의 면에서 요구될 수 있다.
도난 방지의 예로서, 가방에 ID 칩을 실장하는 경우를 설명한다. 도 22에 나타내는 바와 같이, 가방(2201)에 ID 칩(2202)을 실장한다. 예를 들어, 가 방(2201)의 바닥 또는 측면의 일부 등에 ID 칩(2202)을 실장할 수 있다. ID 칩(2202)은 매우 박형이고 작기 때문에, 가방(2201)의 디자인성을 저하시키지 않고 실장할 수 있다. 또한, ID 칩(2202)은 투광성을 가지어, 도난자는 ID 칩(2202)이 실장되어 있는지를 판단하기 어렵다. 따라서, 도난자에 의해 ID 칩(2202)이 떼어질 염려가 없다.
이와 같은 ID 칩이 실장된 가방이 도난된 경우, 예를 들어, GPS(Global Positioning System)를 사용하여 가방의 현재 위치에 관한 정보를 얻을 수 있다. 또한, GPS란, GPS용의 위성으로부터 보내진 신호를 취하여 그 시간차를 구하여, 이것을 기초로 측위하는 시스템이다.
또한, 도난된 물품 이외에도, 잊은 물건이나 분실물을 GPS를 사용하여 현재 위치에 관한 정보를 얻을 수 있다.
또한, 가방 이외에도, 자동차, 자전거 등의 탈것, 시계나 악세사리에 ID 칩을 실장할 수 있다.
다음에, 위조 방지의 예로서, 여권이나 면허증 등에 ID 칩을 실장하는 경우를 설명한다.
도 23(A)는 ID 칩을 실장한 여권(2301)을 나타낸다. 도 23(A)에서는 ID 칩(2302)이 여권(2301)의 표지에 실장되어 있지만, 그 외의 페이지에 실장하여도 좋고, ID 칩(2302)은 투광성을 가지기 때문에, 표면에 실장하여도 좋다. 또한, ID 칩(2302)을 표지 등의 재료들 사이에 끼워, 표지의 내부에 실장하는 것도 가능하다.
도 23(B)는 ID 칩을 실장한 면허증(2303)을 나타낸다. 도 23(B)에서는 ID 칩(2304)이 면허증(2303)의 내부에 실장되어 있다. 또한, ID 칩(2304)은 투광성을 가지기 때문에, 면허증(2303)의 인쇄면 위에 제공하여도 상관없다. 예를 들어, ID 칩(2304)은 면허증(2303)의 인자면 위에 실장하고, 그 상하에 열 경화성을 가지는 수지막 및 수지 필름을 1조씩 배치하여 끼우고, 열 압착함으로써, ID 칩(2304)을 실장한 면허증(2303)을 덮을 수 있다. 또한, ID 칩(2304)을 면허증(2303)의 재료들 사이에 끼워, 내부에 실장하는 것도 가능하다.
이상과 같은 물품에 ID 칩을 실장함으로써, 위조를 방지할 수 있다. 또한, 상기한 가방에 ID 칩을 실장하여, 위조를 방지하는 것도 가능하다. 또한, 매우 박형이고 작은 ID 칩을 사용하기 때문에, 여권이나 면허증 등의 디자인성을 손상시키지 않는다. 또한, ID 칩은 투광성을 가지기 때문에, 표면에 실장하여도 상관없다.
또한, ID 칩에 의해, 여권이나 면허증 등의 관리를 간편하게 행할 수 있다. 또한, 여권이나 면허증 등에 직접 정보를 기입하지 않고, ID 칩에 보존할 수 있기 때문에, 프라이버시를 보호할 수 있다.
또한, 안전 관리를 위해, 식료품 등의 상품에 ID 칩을 실장하는 경우를 도 24에 나타낸다.
도 24는, ID 칩(2403)을 실장한 라벨(2402)과, 이 라벨(2402)이 부착된 고기의 팩(2401)을 나타낸다. ID 칩(2403)은 라벨(2402)의 표면에 실장하고 있어도 좋고, 라벨(2402) 내부에 실장하여도 좋다. 또한, 야채 등의 신선 식품의 경우, 신선 식품을 덮는 랩에 ID 칩을 실장하여도 좋다.
ID 칩(2403)에는, 상품의 생산지, 생산자, 가공 연월일, 유통기한 등의 상품에 관한 기본 사항, 또는 상품을 사용한 조리예 등의 응용 사항을 기록할 수 있다. 이와 같은 기본 사항은 재기입할 필요가 없기 때문에, MROM 등의 재기입 불가능한 메모리를 사용하여 기록하여도 좋다. 또한, 이와 같은 응용 사항은 EEPROM 등의 재기입 가능하고 소거 가능한 메모리를 사용하여 기록하면 좋다.
또한, 식료품의 안전 관리를 행하기 위해서는, 가공 전의 동식물의 상태를 알 수 있는지가 중요하다. 따라서, 동식물 내에 ID 칩을 묻어, 리더 장치에 의해 동식물에 관한 정보를 취득하여도 좋다. 동식물에 관한 정보란, 사육지, 사료, 사육자, 전염병의 감염 유무 등이다.
또한, ID 칩에 상품의 가격이 기록되어 있으면, 종래의 바코드를 사용하는 방식보다 간편하고 단시간에 상품의 정산을 행할 수 있게 된다. 즉, ID 칩이 실장된 복수의 상품을 한꺼번에 정산할 수가 있다. 이와 같이 복수의 ID 칩을 판독하는 경우에는, 동시 인식(anti-collision) 기능을 리더 장치에 탑재할 필요가 있다.
또한, ID 칩의 통신 거리에 따라서는 현금 등록기와 상품과의 거리가 멀더라도, 상품의 정산을 가능하게 할 수 있다. 또한, ID 칩은 도난 방지에도 쓸모가 있다.
또한, ID 칩은 바코드, 자기 테이프 등의 다른 정보 매체와 병용하는 것도 가능하다. 예를 들어, ID 칩에는 재기입이 불필요한 기본 데이터를 기록하고, 바코드에는 갱신해야 하는 정보, 예를 들어, 할인 가격이나 특가 정보를 기록하면 좋다. 바코드는 ID 칩과 달리, 데이터의 수정을 간편하게 행할 수 있기 때문이다.
이와 같이, ID 칩을 실장함으로써, 소비자에게 제공할 수 있는 정보를 증대시킬 수 있기 때문에, 소비자는 안심하고 상품을 구입할 수 있다.
다음에, 물류 관리를 행하기 위해, 맥주병 등의 상품에 ID 칩을 실장하는 경우를 설명한다. 도 25(A)에 나타내는 바와 같이, 맥주병에 ID 칩(2502)을 실장한다. 예를 들어, 라벨(2501)을 사용하여 ID 칩(2502)을 실장할 수 있다.
ID 칩(2502)에는 제조일, 제조 장소, 사용 재료 등의 기본 데이터를 기록한다. 이와 같은 기본 데이터는 재기입할 필요가 없기 때문에, MROM 등의 재기입 불가능한 메모리를 사용하여 기록하면 좋다. 또한, ID 칩에는 각 맥주병의 배송지, 배송일시 등의 개별 데이터를 기록한다. 예를 들어, 도 25(B)에 나타내는 바와 같이, 각 맥주병(2503)이 컨베이어 벨트(2506)에 의해 움직이고 라이터(writer) 장치(2505)를 통과할 때, 라벨(2504)에 내장된 ID 칩(2507)에 각 배송지, 배송일시를 기록할 수 있다. 이와 같은 개별 데이터는 EEPROM 등의 재기입 가능하고 소거 가능한 메모리를 사용하여 기록하면 좋다.
또한, 배달지로부터 구입된 상품 정보가 네트워크를 통하여 물류 관리 센터로 송신되면, 이 상품 정보에 기초하여, 라이터 장치 또는 이 라이터 장치를 제어하는 퍼스널 컴퓨터 등이 배송지나 배송일시를 산출하고, ID 칩에 기록하도록 시스템을 구축하면 좋다.
또한, 배달은 케이스마다 행해지기 때문에, 케이스마다 또는 복수의 케이스마다 ID 칩을 실장하여, 개별 데이터를 분류할 수도 있다.
이와 같은 복수의 배달지가 기록될 수 있는 식료품에 ID 칩을 실장함으로써, 수작업으로 행하는 입력에 걸리는 시간을 삭감할 수 있고, 그것에 기인한 입력 실수를 저감할 수 있다. 또한, 물류 관리 분야에서 가장 비용이 많이 드는 인건비를 삭감할 수 있다. 따라서, ID 칩을 실장함으로써, 실수가 적고, 저비용의 물류 관리를 행할 수 있다.
또한, 배달지에서, 맥주에 맞는 식료품이나, 맥주를 사용한 요리법 등의 응용 사항을 기록하여도 좋다. 그 결과, 식료품 등의 선전을 겸할 수 있고, 소비자의 구매 의욕을 높일 수 있다. 이와 같은 응용 사항은 EEPROM 등의 재기입 가능하고 소거 가능한 메모리를 사용하여 기록하면 좋다. 이와 같이 ID 칩을 실장함으로써, 소비자에게 제공할 수 있는 정보를 증대시킬 수 있기 때문에, 소비자는 안심하고 상품을 구입할 수 있다.
제조 관리를 행하기 위해, ID 칩을 실장한 제조품과, 이 ID 칩의 데이터에 기초하여 제어되는 제조 장치(제조 로봇)에 대하여 설명한다.
최근, 오리지널 상품을 생산하는 장면이 많이 보이고, 이와 같은 경우, 생산 라인에서는 이 상품의 오리지널 데이터에 기초하여 생산한다. 예를 들어, 문의 도장색을 자유롭게 선택할 수 있는 자동차의 생산 라인에서는 자동차의 일부에 ID 칩을 실장하고 이 ID 칩으로부터의 데이터에 기초하여 도장 장치를 제어한다. 따라서, 오리지널의 자동차를 생산할 수 있다.
ID 칩을 실장한 결과, 사전에 생산 라인에 투입되는 자동차의 순서나 같은 색을 가지는 수를 조정할 필요가 없다. 따라서, 자동차의 순서나 수에 맞추도록 도장 장치를 제어하는 프로그램을 설정하지 않아도 된다. 즉, 제조 장치는 자동차 에 실장된 ID 칩의 데이터에 기초하여 개별적으로 동작할 수 있다.
이와 같이, ID 칩은 다양한 장소에서 사용할 수 있다. 그리고, ID 칩에 기록된 데이터에 기초하여, 제조에 관한 고유 데이터를 얻을 수 있고, 이 데이터에 기초하여 제조 장치를 제어할 수 있다.
다음에, 본 발명의 ID 칩을 가진 IC 카드를 전자 머니로서 사용하는 형태에 대하여 설명한다. 도 26는 IC 카드(2601)를 사용하여 결제를 행하고 있는 양태를 나타낸다. IC 카드(2601)는 본 발명의 ID 칩(2602)을 가지고 있다. IC 카드(2601)의 이용 시에는 현금 등록기(2603) 및 리더/라이터(2604)를 사용한다. ID 칩(2602)에는 IC 카드(2601)에 입금되어 있는 금액의 데이터가 기록되어 있고, 리더/라이터(2604)는 이 금액의 데이터를 비접촉으로 판독하고, 현금 등록기(2603)에 송신할 수 있다. 현금 등록기(2603)에서는 IC 카드(2601)에 입금되어 있는 금액이 결제하는 금액 이상인 것을 확인하고, 결재를 행한다. 그 다음, 리더/라이터(2604)에 결제 후의 잔액의 데이터를 송신한다. 리더/라이터(2604)는 이 잔액의 데이터를 IC 카드(2601)의 ID 칩(2602)에 기입할 수 있다.
또한, 리더/라이터(2604)에 비밀번호 등을 입력할 수 있는 키(2605)를 부가하고, 제삼자에 의해 IC 카드(2601)를 사용한 결제가 무단으로 행해지는 것을 제한하도록 할 수도 있다.
또한, 본 실시예에 나타낸 예는 일 예일 뿐이고, 본 발명이 이들 용도에 한정되는 것은 아니다.
이상과 같이, 본 발명의 적용 범위는 극히 넓고, 모든 물품의 개체 인식용 칩으로서 적용할 수 있다. 또한, 본 실시예는 실시형태 및 실시예 1∼6과 조합하여 실시될 수 있다.

Claims (20)

  1. 반도체장치 제조방법에 있어서,
    미러(mirror) 프로젝션 노광 방식, 스텝 앤드 리피트(step and repeat) 노광 방식, 스텝 앤드 스캔(step and scan) 노광 방식 중에 어느 하나를 가진 제1 노광 수단을 사용하여 절연 기판 위에 변조회로, 복조회로, 논리회로를 각각 가지는 복수의 회로부를 형성하는 공정과,
    제1 노광 수단과, 노광 패턴을 변경할 수 있는 제2 노광 수단을 사용하여 상기 절연 기판 위에 복수의 메모리 회로를 형성하는 공정을 포함하고,
    상기 복수의 메모리 회로 각각은 데이터부를 포함하고,
    복수의 제1 콘택트 홀은 상기 제1 노광 수단을 사용하여 절연막 내에 형성되고,
    복수의 제2 콘택트 홀은 상기 제2 노광 수단을 사용하여 상기 절연막 내에 형성되고,
    상기 절연막 위의 제1 전극은 상기 복수의 제1 콘택트 홀을 통하여 상기 논리회로의 트랜지스터의 소스 또는 드레인과 접하고,
    상기 절연막 위의 제2 전극은 상기 복수의 제2 콘택트 홀을 통하여 상기 복수의 다른 메모리 회로의 상기 트랜지스터의 소스 또는 드레인과 접하는, 반도체장치 제조방법.
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  6. 제 1 항에 있어서,
    상기 복수의 메모리 회로는 마스크 ROM인, 반도체장치 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제2 콘택트 홀은 상기 복수의 메모리 회로 내에 기억된 데이터를 나타내는, 반도체장치 제조방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 1 항, 제 6 항, 제 8 항 중 어느 한 항에 있어서,
    상기 제2 노광 수단은 전자 빔 노광 방식을 사용한 노광 수단인, 반도체장치 제조방법.
  15. 제 1 항, 제 6 항, 제 8 항 중 어느 한 항에 있어서,
    상기 제2 노광 수단은 레이저 노광 방식을 사용한 노광 수단인, 반도체장치 제조방법.
  16. 삭제
  17. 제 1 항, 제 6 항, 제 8 항 중 어느 한 항에 있어서,
    상기 절연 기판은 유리 기판, 플라스틱 기판, 필름 형상의 절연체로 이루어진 군에서 선택되는 어느 하나인, 반도체장치 제조방법.
  18. 삭제
  19. 삭제
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