KR20020035774A - 전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의실장 구조 - Google Patents

전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의실장 구조 Download PDF

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KR20020035774A
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KR
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semiconductor device
mounting
electrode
conductor
connection member
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KR1020010069122A
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야스다마사오
스미까와마사또
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

본원 발명은 실장할 때의 위치 어긋남의 허용도를 증대시키는 전극 구조를 갖는 전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의 실장 구조가 얻어지는 것을 목적으로 한다.
반도체 장치(5)와 실장 기판(6)을 접속하는 접속 부재(3, 9)를 전극(4) 상에 구비한 반도체 장치에 있어서, 핵(1)과, 상기 핵을 피복하는 도전체(2)로 구성되고, 상기 핵의 상온에서의 탄성 상수가 도전체의 상온에서의 탄성 상수보다 작은 복합 접속 부재(9)와, 도전체로 구성되는 단층 접속 부재(3)를 포함한다.

Description

전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의 실장 구조{ELECTRONIC COMPONENTS, METHOD AND STRUCTURE FOR MOUNTING SEMICONDUCTOR DEVICE}
본 발명은 고밀도 실장이 가능하고, 또한 접속 신뢰성이 우수한 반도체 장치나 실장 기판 등의 전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의 실장 구조에 관한 것이다.
최근, 휴대 전화나 휴대 정보 기기로 대표되는 전자 기기 및 전자 장치의 소형화, 경량화의 요구에 수반하여, 반도체 장치의 소형화, 고밀도화가 진행되고 있다. 이 목적을 위해, LSI 칩을 직접 회로 기판 상에 탑재하는 베어 칩 실장이나, 반도체 장치의 형상을 LSI 칩에 아주 가깝게 함으로써 소형화를 도모한 소위 칩 사이즈 패키지(CSP) 구조를 이용한 실장 구조가 제안되고 있다. 이러한 고밀도화 실장을 위해, 반도체 장치의 일면에 접속 부재를 배치한 구조가 이용되고 있다.
상기한 실장 구조에서는 베어 칩 또는 CSP와, 그것을 실장하는 회로 기판 사이의 열 팽창 계수의 부정합에 의해, 실장할 때 양자의 접속부에 열 응력에 기인하는 열 변형이 발생한다. 이 열 변형에 기인하는 접속 부재의 금속 피로에 의해 접속 부재에 균열이 발생하고, 결국에는 파단에 이르러, 그 전자 기기의 동작 불량을 발생시키는 경우가 있다. 이 문제는 반도체 장치의 경박단소화, 대형화, 다핀화가 진행될수록, 접속 부재의 파단을 발생시키지 않도록 하기 위한 열 응력 완화 구조를 충분히 설치하기 어렵기 때문에, 심각하다.
종래의 CSP의 실장 구조를 나타내는 도 13에서, 반도체 장치(105)는 접속 부재(113)를 통해 실장 기판(106)에 접속되어 있다. 이 실장 구조에 반복적인 열 응력이 작용하면, 접속 부재(113)의 반도체 장치(105)의 전극측에 균열(130)이 발생한다. 이 균열이 발생한 상태의 확대 단면도를 도 14에 도시한다. 도 14에서, 균열(130)이 접속 부재(113)를 횡단하도록 전파되고 있다. 실장 기판에 실장되어 양호한 땜납 접속이 얻어지고, 전극의 디자인이 최적화된 구조에서는, 도 14에 도시한 바와 같이, 전극 개구부 내에서 균열이 발생하여 결국 파단된다. 즉, 실장 후의 반복적인 열 응력에 의해 전극 개구부 내에서 가장 큰 응력 집중이 생기고, 그 때문에 균열이 발생하는 것을 알 수 있다. 또, 이후의 설명에서, 반도체 장치에서 접속 부재가 설치되는 전극은 외부 전극이지만, 특별히 「외부」를 붙이지 않고, 간단하게 「전극」으로 기재한다. 또한, 접속 부재와 전극으로 이루어진 부분을 외부 전극으로 기재하는 경우가 있다.
상기한 문제에 대처하기 위해, 예를 들면, 반도체 장치와 실장 기판 사이의 접속 부재에 저탄성율의 수지 볼을 내포시킨 복합 볼을 이용하는 것이 제안되었다(특개평10-173006호 공보). 복합 볼 내의 수지 볼에 의해, 반도체 장치와 실장 기판의 열 팽창율의 부정합에 기인하는 열 응력을 완화하고, 접속부의 신뢰성을 향상시킬 수 있다.
또한, 동일한 복합 볼을 이용한 구조에서, 외부 전극의 접속 부재에 이종(異種)의 볼을 배치하는 것이 제안되었다(특개평7-45664호 공보). 이 이종의 볼의 배치에 의해, 도금 공정 등의 프로세스 수를 대폭 감소시킬 수 있다. 또한, 외부 전극의 접속 부재에 저탄성율의 볼을 배치시키는 것도 제안되었다(특개평8-213400호 공보). 이에 따라, 본딩을 행할 때의 접속부에 걸리는 힘을 외부 전극의 접속 부재의 저탄성율의 볼이 흡수하여, 외부 전극의 접속 부재에 발생하는 크랙을 방지할 수 있다.
상기한 방법은 실장 접속부의 신뢰성을 향상시키기 위해 제안되었지만, 하기와 같은 문제를 갖는다. 도 15는 종래예에서의 실장 접속부의 단면도이다. 도 15에서, 반도체 칩(105)의 전극(104)은 수지 볼(101)을 피복하고 있는 도전체(102)를 통해 배선 기판(106)의 배선 기판 접속 단자(107)에 전기적으로 접속되어 있다. 반도체 칩(105) 상의 전극(104)은 보호막(125)에 의해 인접하는 전극 등과의 단락이 방지되어 있다. 또한, 배선 기판(106)의 보호막(126)도 마찬가지의 목적으로 설치되어 있다. 이 실장 구조를 사용한 경우, 도 16에 도시한 바와 같이, 반복적인 열 응력이 걸려 복합 접속부를 구성하는 수지 볼(101)과 도전체(104)와의 계면을 따라 균열(130)이 전파된다. 접속 부재에 단순히 저탄성율의 수지 볼을 포함시킨 것뿐인 실장 구조에서는 도 16에 도시한 바와 같은 균열이 발생한다. 이 때문에 수지 볼을 포함시키지 않은 경우보다 오히려 수명이 짧아지는 것이 본 발명자들의 실험에 의해 확인되었다. 도 16에 도시한 실장 구조의 경우, 응력 집중 개소는 재료의 불연속면, 즉, 저탄성율의 수지 볼과 도전체인 금속과의 계면 부근이다. 이 부분은 수지와 금속이 접합되어 있는 개소이고, 기계적으로 약한 개소이다. 또한, 수지 볼 표면 상의 금속이 다층 구조인 경우에는, 금속층간의 확산에 의해 취약한 금속간 화합물이 계면에 형성된다. 이 기계적으로 취약한 개소가 생기기 때문에, 오히려 조기에 균열이 발생한다.
또한, 실장 기판 상의 전극과 상기 외부 전극이 충분히 얼라인먼트되지 않고서 실장되면, 도 17에 도시한 바와 같이, 반도체 장치와 실장 기판이 상호 어긋난 배치로 접속된다. 이 때문에, 도 17의 D부와 같이, 양 전극(104, 107)을 접속하는 접속 부재 내의 저탄성율의 수지 볼(101)을 피복하는 금속(도전체; 102)이 균일하게 수지 볼을 피복할 수 없다. 이 결과, 접속 부재에 힘이 가해졌을 때, 수지 볼을 피복하는 도전체의 부분 중에서 두께가 가장 얇은 부분에 응력이 집중되어 조기에 균열이 발생한다. 예를 들면, 0.8㎜ 피치의 CSP의 전극에 수지 볼을 이용하여 실장 기판에 실장하는 경우, 다음과 같은 균열이 생긴다. 즉, 반도체 장치의 전극 중심과 실장 기판의 전극 중심과의 어긋남이 100㎛ 이상이 되면, 도전체가 균일한 두께로 수지 볼을 피복할 수 없게 되어 조기에 불량에 이르게 된다.
또한, 반도체 장치의 전극의 접속 부재를 모두 수지 볼과 도전체로 구성되는 복합 접속부로 구성하면, 반도체 장치를 실장 기판에 정밀도 좋게 마운트할 수 없는 경우가 있다. 이와 같이 반도체 장치를 실장 기판에 정밀도 좋게 마운트할 수 없는 경우, 다음과 같은 문제점이 발생한다. 즉, 반도체 장치의 전극과 실장 기판의 전극 사이에 접속 부재가 접속되므로, 수지 볼 주위의 도전체의 양이 부족하다. 이 때문에, 반도체 장치의 전극 중심을 실장 기판의 전극 중심으로 이동시키는, 도전체의 표면 장력 등에 기인하는 셀프 얼라인먼트 효과가 충분히 작용하지 않는다. 이 때문에, 상기한 바와 같은 조기 균열이 발생하기 쉬워진다.
본 발명은 접속 신뢰성의 향상을 도모한 수지 볼을 포함하는 복합 접속부를 갖는 전자 부품에서, 실장할 때의 위치 어긋남의 허용도를 증대시키는 전극 구조를 갖는 전자 부품, 반도체 장치의 실장 방법 및 반도체 장치의 실장 구조를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1의 반도체 장치의 단면도.
도 2는 도 1의 반도체 장치를 실장 기판에 실장한 상태의 단면도.
도 3a는 반도체 장치에서 영역 어레이된 전극의 외주 열에 복합 접속 부재를 배치하고, 그 반도체 장치를 실장 기판에 실장한 상태의 단면도이고, 도 3b는 도 3a의 반도체 장치에서의 접속 부재의 평면적인 배열을 나타내는 도면.
도 4a는 반도체 장치에서 영역 어레이된 전극의 코너부에 복합 접속 부재를 배치하고, 그 반도체 장치를 실장 기판에 실장한 상태의 단면도이고, 도 4b는 도 4a의 반도체 장치에서의 접속 부재의 평면적인 배열을 나타내는 도면.
도 5a는 접속 부재를 형성하는 본 발명의 제1 제조 방법에서, 복합 접속 부재를 반도체 장치의 전극에 마운트하려고 하는 단계의 단면도이고, 도 5b는 그 후, 단층 접속 부재를 반도체 장치의 전극에 마운트하려고 하는 단계의 단면도이고, 도 5c는 그 후, 가열 용융시키고 있는 상태의 단면도.
도 6a는 접속 부재를 형성하는 본 발명의 제2 제조 방법에서, 접속 부재를 형성하기 전의 반도체 장치를 나타내는 도면이고, 도 6b는 접속부의 기재에 땜납페이스트를 인쇄, 디스펜서에 의해 공급한 단계의 단면도이며, 도 6c는 접속 부재를 기재 위에 마운트하고자 하는 단계의 단면도이고, 도 6d는 가열 용융시킨 단계의 단면도.
도 7a는 접속 부재를 형성하는 본 발명의 제3 제조 방법에서, 도금 처리에 의해 접속 부재의 기재를 형성한 단계의 단면도이고, 도 7b는 접속 부재를 기재 위에 형성한 단계의 단면도이며, 도 7c는 가열하여 접속 부재의 도전체를 용융시킨 단계의 단면도이고, 도 7d는 반도체 장치를 실장 기판 상에 배치하고 있는 단계의 단면도.
도 8a는 접속 부재를 형성하는 본 발명의 제4 제조 방법에 있어서, 실장 기판의 전극 상에 보조 접속부를 형성한 상태의 단면도이고, 도 8b는 접속 부재를 보조 접속부 상에 배치하려고 하는 단계의 단면도이며, 도 8c는 가열하여 접속 부재의 도전체를 용융한 단계의 단면도이고, 도 8d는 반도체 장치를 접속 부재를 갖는 실장 기판에 실장한 단계의 단면도.
도 9는 본 발명의 실시예 2에서의 반도체 장치의 실장 방법에 의해 얻은 반도체 장치의 실장 구조를 나타내는 단면도.
도 10a는 본 발명의 실시예 2에 따른 반도체 장치의 실장 방법에 있어서, 실장 기판의 전극 상에 보조 접속부를 형성한 단계의 단면도이고, 도 10b는 반도체 장치를 실장 기판에 실장하고 있는 단계의 단면도.
도 11은 보조 접속부가 복합 접속 부재의 도전체보다 저온에서 용융되지 않은 경우, 복합 접속 부재의 도전체가 용융되어도 셀프 얼라인먼트 작용이 얻어지지않아 얇은 도전층 부분이 생기는 이유를 설명하는 도면.
도 12는 보조 접속부를 이용하지 않고서 복합 접속 부재만으로 접속부를 형성하는 경우, 핵이 실장 기판의 전극에 접하여 셀프 얼라인먼트 작용을 얻을 수 없는 것을 나타내는 도면.
도 13은 종래의 반도체 장치의 실장 구조를 나타내는 단면도.
도 14는 종래의 반도체 장치의 실장 구조에서, 접속 부재의 반도체 장치측에 균열이 생기는 것을 설명하는 도면.
도 15는 복합 접속 부재를 이용한 종래의 반도체 장치의 실장 구조를 나타내는 단면도.
도 16은 복합 접속 부재를 이용한 종래의 반도체 장치의 실장 구조에서 생긴 균열을 설명하는 단면도.
도 17은 복합 접속 부재를 이용한 종래의 반도체 장치의 실장 구조에서 실장 시 셀프 얼라인먼트 작용이 얻어지지 않아, 핵을 피복하는 도전체에 얇은 부분이 생기는 것을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 핵(수지 볼)
2 : 도전체
3 : 단층 접속 부재(땜납 볼, 범프)
4 : 반도체 장치의 전극
5 : 반도체 장치
6 : 실장 기판
7 : 실장 기판의 전극
9 : 복합 접속 부재
8 : 볼 마운터 장치
11 : 땜납 페이스트
12 : 보조 접속부
25 : 반도체 장치의 보호막
26 : 실장 기판의 보호막
A0: 영역 어레이의 외주 열
A : 영역 어레이의 외주부
B : 영역 어레이의 코너부
C : 핵과 실장 기판의 전극이 접촉하고 있는 부분
D : 핵을 피복하는 도전체가 얇게 되어 있는 부분
본 발명의 반도체 장치는 다른 전자 부품과 접속하는 접속 부재를 전극 상에 복수 구비한 전자 부품이다. 이 전자 부품에서는, 접속 부재가 핵과, 상기 핵을피복하는 도전체로 구성되며, 핵의 상온에서의 탄성 상수가 도전체의 상온에서의 탄성 상수보다 작은 복합 접속 부재를 포함한다. 이 접속 부재는 또한 도전체로 구성되는 단층 접속 부재를 포함한다.
상기한 바와 같이, 복합 접속 부재와 단층 접속 부재를 전자 부품의 접속 부재로서 배치한 경우, 다음의 작용을 얻을 수 있다. 즉, 전자 부품을 실장 구조에 실장할 때, 반도체 장치의 전극과 실장 기판의 전극과의 얼라인먼트가 일치하지 않아도, 주로 단층 접속 부재의 도전체의 셀프 얼라인먼트 작용에 의해 실장 기판의 전극 상에 정확하게 반도체 장치의 전극이 배치된다. 또한, 그 복합 접속 부재에서는 핵의 낮은 탄성 상수에 의해, 복합 접속 부재의 변형능이 증가된다. 그 때문에, 반복 응력에 의해 균열이 잘 발생하지 않고, 반복 응력에 대한 내구성이 향상된다. 이 때문에, 복합 접속 부재를 예를 들면 응력 집중부 등에 배치함으로써, 응력 집중을 완화하여 균열 발생을 방지할 수 있다.
상기한 바와 같이, 본 설명에서, 전자 부품이란 주로 반도체 장치나 실장 기판을 가리키지만, 반도체 장치나 실장 기판에 한정되지 않는다. 반도체 장치는 반도체 칩을 포함하는 장치이며, 반도체 장치가 실장 기판에 실장된 후의 반도체 장치의 실장 구조도 반도체 장치로 부르는 것은 물론이다. 또, 하기의 설명에서는 설명의 편의상, 전자 부품의 한쪽을 반도체 장치, 다른쪽의 전자 부품을 실장 기판으로서 설명한다.
상기 본 발명의 전자 부품에서는, 복합 접속 부재가, 전자 부품에 있어서, 전극이 배치된 영역 중에서 다른 영역에 비해 높은 응력을 받기 쉬운 영역의 전극에 배치되고, 단층 접속 부재가 그 밖의 영역의 전극에 배치되어 있는 것이 바람직하다.
상기한 배치를 취함으로써, 반도체 장치와 실장 기판과의 접속부에 걸리는 응력을 완화시킬 수 있다. 이 때문에, 온도 사이클 하에서의 내구성을 향상시킬 수 있다. 또한, 셀프 얼라인먼트 작용을 주로 단층 접속 부재가 분담할 수 있다.
상기 본 발명의 전자 부품에서는, 복합 접속 부재가, 예를 들면 전자 부품의 외주부의 영역에 설치된 전극에 배치되고, 단층 접속 부재가 외주부 이외의 영역에 설치된 전극에 배치되어 있는 것이 바람직하다. 이러한 실장 구조에서는 반도체 장치의 외주부에 주로 반복적인 외부 응력이 걸려, 이 외주부에 배치되어 있는 접속 부재에 균열이 발생하는 경우가 많다. 상기한 바와 같이, 예를 들면 탄성체로 이루어진 핵을 포함하는 복합 접속 부재를 외주부에 배치함으로써, 반복하여 외부 응력을 받아도 견딜 수 있게 된다. 또한, 셀프 얼라인먼트 작용은 주로 포함된 단층 접속 부재의 표면 장력에 의해 얻을 수 있다.
상기 본 발명의 전자 부품에서는, 복합 접속 부재가, 예를 들면 전자 부품에서 전극이 배치되어 있는 영역의 코너부의 영역의 전극에 배치되고, 단층 접속 부재가 코너부의 영역 이외의 전극에 배치되어 있는 것이 바람직하다.
상기 코너부에서는 특히 반복 응력에 있어서 높은 응력 집중이 발생하기 쉽기 때문에, 이 코너부에 복합 접속 부재를 배치함으로써, 균열 발생을 방지할 수 있다.
상기 본 발명의 전자 부품에서는, 복합 접속 부재가, 예를 들면 모든 접속부재 중의 10%∼90%의 비율을 차지할 수 있다.
복합 접속 부재의 비율이 10% 미만에서는 단층 접속 부재 내에서 균열이 발생할 확률은 감소되지 않는다. 또한, 복합 접속 부재의 비율이 90%를 초과하면 단층 접속 부재의 셀프 얼라인먼트 작용이 충분히 발휘되지 않는다. 이 때문에 10% 미만 또는 90%를 초과하는 경우에는 반복 응력에 대한 내구성이 오히려 저하된다.
상기 본 발명의 전자 부품에서는 그 전자 부품이 반도체 칩을 포함하는 전자 부품이고, 다른 전자 부품이 실장 기판인 경우, 또한, 그 전자 부품이 실장 기판이고, 다른 전자 부품이 반도체 칩을 포함하는 반도체 장치인 경우가 많다. 이러한 전자 부품의 조합을 채용함으로써, 반복 열 응력에 대하여 내구성을 갖는 접속 신뢰성이 높은 반도체 장치의 실장 구조를 얻을 수 있다.
본 발명의 반도체 장치의 실장 방법은, 핵과, 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 전극 상에 포함한 반도체 장치를 실장 기판에 실장하는 실장 방법이다. 이 실장 방법은 실장 기판의 전극 상에 접하여, 핵을 피복하는 도전체의 융점과 동등 이하의 융점을 갖는 저융점 도전체로 이루어진 보조 접속부를 형성하는 공정과, 보조 접속부와 복합 접속 부재와의 위치를 일치시켜 접촉시키고, 가열하여 양자를 접속하는 공정을 포함한다.
상기한 바와 같이, 복합 접속 부재를 배치한 반도체 장치의 실장 방법에 있어서, 우선 저융점 도전체를 이용하여 실장 기판의 전극에 보조 접속부를 형성한다. 그 후, 실장 시에 우선 보조 접속부가 용융되어 그 표면 장력 등의 작용에 의해, 셀프 얼라인먼트 작용을 얻을 수 있다.
상기 본 발명의 반도체 장치의 실장 방법에서는, 가열하여 양자를 접속할 때의 승온 과정에서는 우선 보조 접속부를 용융시키고, 계속해서, 핵을 피복하는 도전체를 용융시키도록 가열하는 것이 바람직하다. 이 구성에 의해, 복합 접속 부재의 어떤 부분보다도 저온에서 보조 접속부가 용융되어 셀프 얼라인먼트 작용을 얻을 수 있다. 이 결과, 어긋난 상태에서의 실장을 방지하여, 반복 응력에 대한 내구성을 향상시킬 수 있다.
상기 본 발명의 반도체 장치의 실장 방법에서는, 저융점 도전체로서, 예를 들면 페이스트형의 형태로 보조 접속부를 형성할 수 있다. 이 구성에 의해 실장 기판의 전극 상에 간편하게 보조 접속부를 형성할 수 있다. 이 페이스트형의 저융점 도전체는 실장 시 가장 저온측에서 용융되어 셀프 얼라인먼트 작용을 발휘한다. 이 때문에, 반도체 장치와 실장 기판이 어긋난 상태에서 실장되는 것을 방지할 수 있다.
상기 본 발명의 반도체 장치의 실장 방법에서는, 저융점 도전체로서, 예를 들면 Sn을 기초로 하는 합금인 것이 바람직하다. Sn을 기초로 하는 합금을 보조 접속부에 이용함으로써, 실장 시 복합 접속 부재의 표면부를 형성하고 있는 도전체와 확실하게 젖을 수 있다. 이 때문에, 핵이 되는 탄성체가 실장 후의 응력 완화에 적절한 위치에 위치하여, 반복 응력에 대한 내구성을 향상시킬 수 있다.
상기 본 발명의 반도체 장치의 실장 방법에서는, 예를 들면, 실장 기판의 전극 상의 보조 접속부의 체적은 반도체 장치의 전극 상의 복합 접속 부재에서의 도전체의 체적보다 큰 것이 바람직하다.
이 구성에 의해, 실장 시에 충분한 양의 용융된 보조 접속 부재의 셀프 얼라인먼트 작용을 얻을 수 있다. 이 때문에, 탄성체가 응력 완화에 적절한 위치로 이동하여 접속되고, 반복 응력에 대한 내구성이 높은 반도체 장치의 실장 구조를 얻을 수 있다.
상기와는 다른 국면에서의 반도체 장치의 실장 방법은, 핵과, 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 전극 상에 포함한 반도체 장치를 실장 기판에 실장하는 실장 방법에 있어서, 핵을 피복하는 도전체의 두께를 소정의 두께 범위로 하고, 실장 시에 용융된 상기 도전체가 핵과 실장 기판의 전극 사이에 개재되어 핵이 실장 기판의 전극에 접촉하지 않도록 하는 것이 바람직하다.
상기한 핵을 피복하는 도전체의 두께에 대하여 설명한다. 0.8㎜ 피치의 CSP의 경우, 종래의 수지 볼의 직경은 440㎛, 그 중의 수지 핵이 직경 413㎛이기 때문에, 남은 27㎛의 반, 즉 13.5㎛가 도전체의 평균 두께이다. 통상, 땜납 페이스트를 이용하여 실장을 행하지만, 땜납 페이스트와 동등한 체적의 땜납을 수지 볼에 가한 경우, 수지 볼의 직경은 약 530㎛ 정도가 되고, 수지 볼만의 직경보다 90㎛ 증가되게 된다. 도전체의 두께를 그 이상 두껍게 하면, 인접하는 수지 볼과의 접촉이 문제가 된다. 0.8㎜의 피치의 CSP의 경우, 수지 볼 중심으로부터 수지 볼 중심까지 800㎛, 수지 볼 직경이 440㎛이므로 접촉하지 않은 여유의 폭은 360㎛가 된다. 수지 볼의 직경을 800㎛로 하면 인접하는 수지 볼과 접촉하게 되고, 또한 직경은 750㎛로 해도 땜납이 용융되면, 디바이스의 자체 중량에 의해 폭이 증가되고, 인접하는 땜납에 접촉될 가능성이 높아진다. 이 때문에, 수지 볼의 도전체의 두께는 0.8㎜의 CSP의 경우, 대략 40㎛∼150㎛로 하면, 인접하는 땜납과의 접촉은 발생하지 않고, 셀프 얼라인먼트 및 핵이 전극에 접촉되지 않고 반도체 장치와 기판을 접속시킬 수 있다. 따라서, 핵을 피복하는 도전체의 소정 두께 범위는 대략 40㎛∼150㎛로 하는 것이 바람직하다.
이 실장 방법에 따르면, 보조 접속부를 실장 기판측에 설치하지 않아도, 실장 시에 다소 반도체 장치와 실장 기판과의 위치가 어긋나도 충분한 양이 용융된 도전체의 표면 장력에 의해 셀프 얼라인먼트 작용을 얻을 수 있다. 이 결과, 반도체 장치와 실장 기판과의 위치 정렬의 어긋남의 허용도가 증가되고, 신뢰성이 높은 반도체 장치의 실장 구조를 얻을 수 있다.
본 발명의 제1 국면의 반도체 장치의 실장 구조는 복수의 접속 부재를 통해 반도체 장치가 실장 기판에 접속되어 있는 실장 구조이다. 이 실장 구조에서는, 복수의 접합 부재가 핵과, 상기 핵을 피복하는 도전체로 구성되는 제1 종류의 접속 부재와, 도전체로 구성되는 제2 종류의 접속 부재로 구성되어 있다.
상기한 실장 구조의 형성에서는 반도체 장치의 전극과 실장 기판의 전극과의 얼라인먼트가 일치하지 않아도, 주로 단층 접속 부재의 도전체의 셀프 얼라인먼트 작용에 의해 실장 기판의 전극 상에 정확하게 반도체 장치의 전극이 배치된다. 또한, 복합 접속 부재는 핵의 탄성 상수 등을 적당하게 선택함으로써, 예를 들면 응력 집중부 등에 배치함으로써, 응력 집중을 완화하여 균열 발생을 방지할 수 있다. 복합 접속 부재가 이러한 위치에 배치되어 응력 집중을 완화하기 위해서는 핵의 탄성 상수 등을 적절한 범위로 선택하는 것이 필요하다.
본 발명의 제2 국면의 반도체 장치의 실장 구조는, 핵과 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 통해, 반도체 장치가 실장 기판에 접속되어 있는 실장 구조이다. 이 실장 구조는 실장 기판의 전극에 접하는 부분의 접속 부재의 융점이 반도체 장치의 전극에 접하는 부분의 접속 부재의 융점보다 낮다.
실장 시, 이 낮은 융점의 도전체가 실장 기판의 전극 상에서 용융되어 표면 장력 등의 작용인 셀프 얼라인먼트 작용을 얻을 수 있다. 이 결과, 반도체 장치의 전극의 위치를 적절한 위치에 교정시킬 수 있다. 이 때문에, 반도체 장치와 실장 기판을 어긋나지 않게 실장할 수 있으며, 반복 응력에 대한 내구성을 향상시킬 수 있다.
다른 국면의 반도체 장치의 실장 구조에서는, 핵과 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 통해, 반도체 장치가 실장 기판에 접속되어 있는 실장 구조에 있어서, 핵과 실장 기판의 전극 사이에 소정 두께 범위의 도전체가 개재되어 있는 것이 바람직하다. 이 구성에 의해, 핵과 실장 기판의 전극이 실장 중에 접촉되지 않고, 용융 상태의 도전체의 셀프 얼라인먼트 작용을 얻을 수 있다. 또, 핵과 실장 기판의 전극 사이에 개재하는 소정 두께 범위란 용융된 도전체가 핵 및 반도체 장치에 부력을 미치고, 핵이 실장 기판의 전극에 접촉되지 않으면 어떠한 두께라도 된다. 이러한 소정의 두께 범위는, 예를 들면, 이미 상술한 바와 같이, 핵을 피복하는 도전체의 두께가 대략 40㎛∼150㎛의 복합 접속 부재를 이용하여 실장함으로써 실현할 수 있다.
다음으로 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
(실시예 1)
도 1에서, 반도체 장치(5)의 한쪽측에 전극 패드가 설치되어 있다. 그 전극 패드 상에 단층 접속 부재(3)와, 핵(1)과 그것을 피복하는 도전체(2)로 이루어진 복합 접속 부재(9)가 배치되어 있다. 복합 접속 부재(9)는 전극(4)이 설치되어 있는 영역의 외주측 A에 배치되어 있고, 단층 접속 부재(3)는 상기 영역의 내측에 배치되어 있다. 이 배치에 있어서, 단층 접속 부재(3)에서는 실장 시에 용융된 도전체의 양이 많기 때문에 셀프 얼라인먼트 작용을 기대할 수 있다. 이 단층 접속 부재(3)를 상기 영역의 내측에 배치함으로써, 정확한 위치 정렬을 갖는 실장을 실현할 수 있다. 게다가, 반복 응력이 집중적으로 걸리는 외주측의 접속 부재를 변형능이 큰 복합 접속 부재(9)로 함으로써 균열 발생을 방지할 수 있다.
다음으로, 이 반도체 장치를 실장 기판 등의 전극에 정확하게 접속하는 실장 방법에 대하여 설명한다. 도 2는 도 1에 도시한 반도체 장치를 실장 기판에 접속한 실장 구조의 단면도이다. 도 2에서, 반도체 장치(5)의 전극(4)과 실장 기판(6)의 전극(7)은 단층 접속 부재(3)와 복합 접속 부재(9)에 의해 접속되어 있다. 이 단면도에 따르면, 핵(1)을 포함하는 복합 접속 부재(9)는 실장 후의 응력 집중부에서의 반복 응력에 충분히 견딜 수 있는 것이며, 그 응력 집중이 생기는 외주부 A에 배치되어 있다. 복합 접속 부재의 구조는 핵인 탄성체를 주성분으로 하고 있기 때문에, 핵(1)의 직경이 접속부의 높이에 크게 영향을 준다. 또한, 접속 높이를 높게 유지하는 쪽이 실장 후의 열 변형의 영향을 작게 하는 것으로 알려져 있다. 이 때문에 핵은 소정 사이즈보다 크게 할 필요가 있다.
다음으로, 보다 상세하게 셀프 얼라인먼트 작용의 내용에 대하여 설명한다. 반도체 장치의 전극의 내주부에 설치된 단층 접속 부재(범프; 3)는 실장 시에 용융되어 셀프 얼라인먼트 작용을 발휘한다. 따라서, 복합 접속 부재(9)에서 용융된 도전체에 둘러싸인 핵(1)은 실장 후의 응력 완화에 적합한 위치로 이동한다. 예를 들면, 종래와 같이, 접속 부재를 복합 접속 부재만으로 형성한 경우에는 다음과 같은 문제점이 생긴다. 복합 접속 부재(9)의 핵(1)을 낮은 탄성 상수의 수지 볼로 하고, 그 수지 볼을 피복하는 도전체를 Sn-Pb 합금으로 한다. 이러한 접속 부재를 갖는 반도체 장치(5)를 실장 기판(6)에 접속하면, 수지 볼(1)을 피복하는 도전체 Sn-Pb의 양이 적기 때문에, 셀프 얼라인먼트 작용이 약하다. 이 때문에, 수지 볼은 실장 후의 응력 완화 목적에 적절한 위치로 이동하지 않고, 어긋난 상태 그대로 접속된다.
이것에 대하여, 반도체 장치의 접속 부재에 부분적으로 단층 접속 부재(3)를 이용하고, 그 재료에, 예를 들면 Sn-Pb 땜납 볼을 사용하면, 실장 시에 Sn-Pb 땜납 볼이 용융되어 셀프 얼라인먼트 작용을 발휘한다. 이 때문에, 복합 접속 부재(9)도 적절한 위치로 이동한다. 당연히 수지 볼(1)도 실장 후의 응력 완화 목적에 적합한 위치로 이동한다. 단층 접합 부재(3)를, 예를 들면, 클리프가 생기기 쉬운 Sn-Pb 땜납 볼로 함으로써, 실장 후에 그 반도체 실장 구조에 걸리는 응력을 완화하여 접속의 신뢰성을 높일 수 있다. 또한, Sn-Pb 땜납이 아니라, Pb이 없는 땜납 등의 Sn을 기초로 하여 Bi 등을 포함하는 땜납 볼을 사용해도 된다. Bi 등을 포함하는 Pb이 없는 땜납은 탄성 상수가 높기 때문에, 실장 후의 반도체 실장 구조의접속부를 강고하게 할 수 있다.
단층 접속 부재(3)와 복합 접속 부재(9)가 영역 어레이형으로 배치된 반도체 장치의 실장 구조에서, 예를 들면, 이 실장 구조에 굽힘 하중이 걸린 경우, 하중은 거의 외측 열의 접속 부재에 걸린다. 도 3a 및 도 3b에 도시한 바와 같이, 복합 접속 부재를 영역 어레이의 외측 열 A0에만 배치하면, 실장 구조 전체가 상기한 굽힘에 견딜 수 있다. 굽힘 하중의 경우, 반도체 장치쪽은 반도체 칩을 구비하고 있기 때문에, 탄성 상수가 높고, 굽힘에 강하다. 따라서, 실장 기판만이 변형되고, 말하자면 박리에 가까운 상태가 출현된다. 이 때문에, 반도체 장치의 실장 구조의 외측에 과대한 힘이 가해지게 된다. 반도체 장치와 실장 기판과의 접속 부재에서는 상부 패드(전극)와 하부 패드(전극)가 분리되게 되며, 인장에 가까운 응력 상태가 된다. 그래서, 접속 부재 중에 수지 볼 등의 낮은 탄성 상수의 탄성체를 포함시킴으로써, 접속부에 걸리는 응력을 수지 볼에 의해 완화시킬 수 있다. 이 결과, 굽힘에 견딜 수 있게 된다.
또한, 온도 사이클 시험에서, 반도체 장치의 실장 구조의 접속부에 발생하는 변형은 다음의 특징을 갖는다. 즉, 반도체 장치의 중심부의 변형을 제로로 한 경우, 중심으로부터 가장 먼 코너부 부근의 접속부에 발생하는 변형이 가장 크다. 도 4a 및 도 4b에 도시한 바와 같이, 복합 접속 부재(9)를 코너부 B에 배치시킴으로써, 실장 후의 접속부에 걸리는 응력을 완화시킬 수 있다.
상기한 실시예는 다음의 것을 나타내고 있다. 즉, 가장 변형을 받기 쉬운개소에 복합 접속 부재를 배치함으로써, 균열 발생을 방지하여 접속 신뢰성을 확보하고, 반복 응력 환경에 견딜 수 있는 반도체의 실장 구조를 얻을 수 있다.
반도체 장치의 실장 구조에서, 접속부의 강도를 보다 강고하게 하기 위해서는 복합 접속 부재를 영역 어레이 상에 약 10% 이상 배치함으로써, 접속부를 고강도로 할 수 있다. 또한, 단층 접속 부재가 영역 어레이 상에 약 10% 이상 있으면, 셀프 얼라인먼트 작용을 충분히 확보할 수 있다. 예를 들면, 08CSP48에 대하여 접속 부재(범프) 수의 10%인 5개를 복합 접속 부재로 한 경우, 그 복합 접속 부재를 각 코너부에 1개씩 배치하고, 그 이외의 접속부에 단층 접속 부재를 배치한다. 이 구성에 의해, 단층 접합 부재에 의한 셀프 얼라인먼트 작용을 얻어 정확한 위치 정렬의 접속을 행할 수 있다. 또한, 실장 후는 상기 코너부에 배치된 복합 접속 부재에 의해 반복 응력에 대한 내구성을 확보할 수 있다. 또한, 복합 접속 부재와 단층 접속 부재와의 비율을 반대로 할 수도 있다. 즉, 접속 부재 수의 10%인 5개를 단층 접속 부재로 하고, 영역 어레이의 중심부에 이 단층 접속 부재 5개를 배치하는 것에 의해서도 마찬가지의 효과를 얻을 수 있다. 요약하면, 주로 단층 접속 부재에 의한 셀프 얼라인먼트 작용을 얻어 정확한 위치 정렬의 상태에서 접속을 행하고, 실장 후의 반복 응력에 대해서는 외측의 복합 접속 부재가 대응하여 균열 발생을 방지할 수 있다.
다음으로, 단층 접속 부재와 복합 접속 부재로 이루어진 접속 부재가 배치된 반도체 장치를 제조하는 본 발명의 제1 제조 방법∼제4 제조 방법에 대하여 설명한다.
(본 발명의 제1 제조 방법)
반도체 장치(5)의 전극(4)에 복합 접속 부재인 복합 땜납 볼(9)과, 단층 접속 부재인 땜납 볼(3)을 땜납 볼 마운터 장치(8) 등을 이용하여 탑재한다(도 5a, 도 5b). 다음으로, 도 5c에 도시한 바와 같이, 양자를 용융하여 도 1에 도시한 외부 전극(접속 부재)을 형성한다. 탑재의 방법은 땜납 페이스트나 플럭스를 땜납 볼에 전사하여 실장하는 전사 방식, 또는 단순하게 땜납 볼을 볼 헤드로 흡착하여 마운트하는 방식 등을 이용할 수 있다.
(본 발명의 제2 제조 방법)
도 6a에 도시한 반도체 장치(5)의 전극(4)에 땜납 페이스트(11)를 인쇄 또는 디스펜서에 의해 공급한다(도 6b). 그 위에 금속막(도시하지 않음)을 수㎛ 증착한다. 계속해서, 도 6c에 도시한 바와 같이, 복합 접속 부재(9)인 도금한 수지 볼과, 그 수지 볼과 동일한 크기의 단층 접속 부재(3)인 땜납 볼을 소정 수씩 탑재한다. 이 후, 도 6d에 도시한 바와 같이, 가열하여 용융하고, 도 1에 도시한 외부 전극(접속 부재)을 형성한다. 상기 금속막의 증착 방법에는 스퍼터 등을 이용할 수 있다. 금속의 종류에는 Al, TiW, Au, Ni 등의 금속과 젖는 것이면 무엇이든 무방하다.
(본 발명의 제3 제조 방법)
도 7a에 도시한 바와 같이, 반도체 장치의 전극에 땜납을 도금하여, 그 위에 금속막(도시하지 않음)을 수㎛ 증착한다. 그 후, 도 7b에 도시한 바와 같이, 복합 접속 부재인 도금한 수지 볼과, 그 수지 볼과 동일한 크기의 단층 접합 부재의 땜납 볼을 소정 수씩 탑재한다. 그 후, 도 7c에 도시한 바와 같이, 가열하여 땜납 볼 등을 용융함으로써, 도 1에 도시한 외부 전극(접속 부재)을 형성한다. 도 7d에 도시한 바와 같이, 반도체 장치의 외부 전극을 실장 기판(6)을 향하여 장착하여 실장을 행한다.
(본 발명의 제4 제조 방법)
도 8a에 도시한 바와 같이, 실장 기판(6)의 전극(7)에 땜납 페이스트를 인쇄 또는 디스펜서에 의해 공급하여 보조 접속부(12)를 형성한다(도 8b). 그 위에, 복합 접속 부재(9)인 도금한 수지 볼과, 그 수지 볼과 동일한 크기의 단층 접속 부재(3)인 땜납 볼을 소정 수씩 탑재한다. 이 후, 도 8c에 도시한 바와 같이, 가열하여 용융한다. 계속해서, 도 8d에 도시한 바와 같이, 반도체 장치(5)를 실장 기판 상에 마운트하여 접속한다.
상기한 본 발명의 반도체 장치의 제조 방법1∼4로 제조한 반도체 장치를 실장 기판에 마운트하고, 가열하여 용융함으로써, 도 2에 도시한 바와 같은 실장 구조를 형성할 수 있다.
(실시예 2)
도 9는 본 발명의 실시예 2에서의 반도체 장치의 실장 방법을 이용하여 실장한 후의 실장 구조를 나타내는 단면도이다. 본 실시예에서는 외부 전극을 형성하는 접속 부재를 전부 복합 접합 부재(9)로 한 경우에, 반도체 장치(5)의 전극(4)과 실장 기판(6)의 전극(7)이 셀프 얼라인먼트 작용에 의해 정확하게 위치를 일치시키기 위한 실장 방법을 설명한다.
본 실시예에서는 도 10a 및 도 10b에 도시한 바와 같이, 실장 기판(6)의 전극(7)에 사전에 저융점 도전체의 보조 접속부(12)를 형성해 놓는다. 이 보조 접속부(12)를 실장의 가열에 의해 용융시켜 그 표면 장력에 의해 셀프 얼라인먼트의 작용을 얻는다. 보조 접속부(12)를 형성하는 저융점 도전체는 페이스트형이거나, 랜드부에 도금 처리에 의해 형성해도 된다. 반도체 장치의 전극(4)과 실장 기판의 전극(7)을 접속할 때, 보조 접속부(12)는 접속 부재의 도전체(2)와 서로 젖는다. 이 때 셀프 얼라인먼트 작용이 발휘되어 접속이 행해져 전기적 도통이 확보된다.
보조 접속부(12)를 구성하는 저융점 도전체는 실장 가열의 승온 중에서, 복합 접속 부재의 표층부를 구성하는 도전체(2)와, 동시 또는 그보다 조기에 용융되어야 한다. 왜냐하면, 복합 접속 부재의 핵(1)을 피복하는 도전체(2)가 조기에 용융된 경우에는, 도 11에 도시한 바와 같이, 용융 상태의 도전체(2)는 보조 접속부(12)나 실장 기판의 전극(7) 상에 젖어 널리 퍼진다. 이 때문에 상기한 핵(1)을 피복하는 용융된 도전체(2)에 얇은 부분이 생긴다. 이 후, 보조 접속부(12)가 용융되어 셀프 얼라인먼트 작용을 발휘하였다고 해도, 핵(1)을 피복하는 도전체(2)의 두께가 불균한 것은 접속의 신뢰성에서 바람직하지 못하다. 또한, 반도체 장치(5)를 실장 기판(6)에 실장하는 승온 시, 반도체 장치의 전극 상의 복합 접속 부재에 온도의 분포가 생긴다. 이 복합 접속 부재의 표층부를 구성하는 도전체(2)가 용융되는 시점에서, 복합 접속 부재의 도전체에서의 최저 온도보다 보조 접속부를 구성하는 저융점 도전체의 융점을 낮게 설정한다. 이 결과, 셀프 얼라인먼트 작용을 얻을 수 있다. 또, 도 11에서, 반도체 장치의 전극간의 단락 등은 보호막(25)에 의해 방지되며, 실장 기판의 전극간의 단락 등은 보호막(26)에 의해 방지된다.
보조 접속부를 설치한 경우, 실장 시에 용융 상태의 보조 접속부와 복합 접속 부재의 도전체가 복합 접속 부재의 핵과 실장 기판의 전극과의 간극에 개재된다. 이 때문에, 용융 상태의 보조 접속부와 도전체와의 표면 장력에 의해, 핵을 응력 완화할 수 있는 위치에까지 이동시킬 수 있다. 도 12에 도시한 바와 같이, 반도체 장치 및 핵의 자체 중량에 의해 핵이 실장 기판에 접촉되어 있으면, 상기 표면 장력에 의해서도 핵을 응력 완화할 수 있는 위치까지 이동시킬 수 없다. 이 결과, 핵을 피복하는 도전체의 일부에 두께가 얇은 부분이 생긴다.
보조 접속부의 형성 방법은, 예를 들면, 땜납 페이스트의 경우, 스크린 인쇄법, 디스펜서법, 도금 처리 등이 있다. 랜드부(실장 기판의 전극)에 도금 처리하는 경우에는 전기 도금법에 의해 행할 수 있다. 이 보조 접속부를 구성하는 재료로서는, 예를 들면, Sn-Ag-Cu 등의 Sn을 기초로 하는 Pb이 없는 땜납 등을 이용할 수 있다. 이러한 도전체에 의해 보조 접속부를 형성함으로써, 실장 시에 셀프 얼라인먼트 작용을 발휘시킬 수 있다. 또한 복합 접속 부재 중의 핵의 작용에 의해 강고하고, 응력 완화 가능한 접속부를 갖는 반도체 장치의 실장 구조를 얻을 수 있다. 또한, 복합 접속 부재의 도전체의 층 두께를 두껍게 함으로써, 실장 시 용융되었을 때 실장 기판의 전극과 충분히 서로 젖게 할 수 있다.
보조 접속부를 이용하지 않고, 복합 접속 부재의 도전체의 층 두께를 두껍게 한 경우에 있어서도, 실장 가열 시 상기 도전체가 용융된다. 이 때문에, 용융 상태의 도전체가 핵과 실장 기판의 전극과의 간극에 개재되어 셀프 얼라인먼트 작용을 발생시킬 수 있다. 따라서, 핵을 응력 완화시킬 수 있는 위치까지 이동시킬 수 있다. 도 12에 도시한 바와 같이, 반도체 장치(5) 및 핵(1)의 자체 중량에 의해, 핵이 실장 기판에 접촉되어 개소 C가 있으면, 다음과 같은 문제점이 생긴다. 즉, 용융 상태의 도전체(2)의 표면 장력에서는 핵을 피복하는 층에 부분적으로 얇은 개소가 생기고, 또한 핵을 응력 완화시킬 수 있는 위치까지 이동시킬 수 없다.
이상, 본 발명의 실시예에 대하여 설명을 행하였지만, 상기에 개시된 본 발명의 실시예는 어디까지나 예시이고, 본 발명의 범위는 이들 발명의 실시예에 한정되는 것은 아니다. 본 발명의 범위는 특허 청구의 범위의 기재에 의해 도시되고, 또한 특허 청구의 범위의 기재와 균등의 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명의 반도체 장치 등에 따르면, 실장 구조에서 열 응력이 집중되는 부분에 복합 접속 부재를 배치하고, 그 이외의 접속부에 단층 접속 부재를 배치함으로써, 실장 시에 셀프 얼라인먼트 작용을 얻을 수 있다. 이 때문에, 사용 시에 열 응력에 견딜 수 있는 반도체 장치 등의 실장 구조를 얻을 수 있다. 또한, 복합 접속 부재만으로 이루어진 접속 부재를 갖는 반도체 장치라도 실장 기판에 보조 접속부를 설치하거나, 핵을 피복하는 두꺼운 도전체를 이용함으로써, 실장 시에 셀프 얼라인먼트 작용을 얻어 위치 정렬이 적정하게 이루어진 실장 구조를 얻을 수 있다.

Claims (9)

  1. 다른 전자 부품에 접속되는 접속 부재를 전극 상에 복수 포함한 전자 부품에 있어서,
    상기 접속 부재가,
    핵(1)과, 상기 핵을 피복하는 도전체(2)로 구성되며, 상기 핵의 상온에서의 탄성 상수가 상기 도전체의 상온에서의 탄성 상수보다 작은 복합 접속 부재(9)와,
    도전체로 구성되는 단층 접속 부재(3)를 포함하는 전자 부품.
  2. 제1항에 있어서,
    상기 복합 접속 부재(9)가, 상기 전자 부품에서, 전극(4)이 배치된 영역 중에서 다른 영역에 비해 높은 응력을 받기 쉬운 영역(A, A0, B)의 전극에 배치되고, 상기 단층 접속 부재가 상기 다른 영역의 전극에 배치되어 있는 전자 부품.
  3. 제1항에 있어서,
    상기 복합 접속 부재(9)가 상기 전자 부품에서 전극(4)이 배치되어 있는 영역의 코너부의 영역(B)의 전극에 배치되고, 상기 단층 접속 부재가 상기 코너부의 영역 이외의 전극에 배치되어 있는 전자 부품.
  4. 제1항에 있어서,
    상기 복합 접속 부재(9)가 모든 접속 부재 중의 10%∼90%의 비율을 차지하는 전자 부품.
  5. 제3항에 있어서,
    상기 복합 접속 부재(9)가 모든 접속 부재 중의 10%∼90%의 비율을 차지하는 전자 부품.
  6. 핵과, 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 전극 상에 포함한 반도체 장치(5)를 실장 기판(6)에 실장하는 실장 방법에 있어서,
    상기 실장 기판의 전극(7) 상에 접하여, 상기 핵을 피복하는 도전체의 융점과 동등 이하의 융점을 갖는 저융점 도전체로 이루어진 보조 접속부(12)를 형성하는 공정과,
    상기 보조 접속부와 상기 복합 접속 부재와의 위치를 일치시켜 접촉시키고, 가열하여 양자를 접속하는 공정
    을 포함하는 반도체 장치의 실장 방법.
  7. 제6항에 있어서,
    상기 실장 기판의 전극 상의 보조 접속부(12)의 체적은 상기 반도체 장치의 전극 상의 복합 접속 부재에서의 도전체의 체적보다 큰 반도체 장치의 실장 방법.
  8. 복수의 접속 부재를 개재하여 반도체 장치가 실장 기판에 접속되어 있는 실장 구조에 있어서,
    상기 복수의 접합 부재가 핵과, 상기 핵을 피복하는 도전체로 구성되는 제1 종류의 접속 부재와,
    도전체로 구성되는 제2 종류의 접속 부재로 구성되어 있는 반도체 장치의 실장 구조.
  9. 핵과 상기 핵을 피복하는 도전체로 구성되는 복합 접속 부재를 개재하여, 반도체 장치가 실장 기판에 접속되어 있는 실장 구조에 있어서,
    상기 실장 기판에 접하는 부분의 접속 부재의 융점이 상기 반도체 장치의 전극에 접하는 부분의 접속 부재의 융점보다 낮은 반도체 장치의 실장 구조.
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