KR20020019877A - 실리콘 기판상에서 실리콘 질화물상의 이산화 실리콘증착의 비율을 감소하기 위한 웨이퍼 선처리 방법 - Google Patents

실리콘 기판상에서 실리콘 질화물상의 이산화 실리콘증착의 비율을 감소하기 위한 웨이퍼 선처리 방법 Download PDF

Info

Publication number
KR20020019877A
KR20020019877A KR1020010046342A KR20010046342A KR20020019877A KR 20020019877 A KR20020019877 A KR 20020019877A KR 1020010046342 A KR1020010046342 A KR 1020010046342A KR 20010046342 A KR20010046342 A KR 20010046342A KR 20020019877 A KR20020019877 A KR 20020019877A
Authority
KR
South Korea
Prior art keywords
wafer
silicon
silicon dioxide
deposition
silicon nitride
Prior art date
Application number
KR1020010046342A
Other languages
English (en)
Other versions
KR100801363B1 (ko
Inventor
스코트브래드 헤르너
마뉴엘안셀모 헤르난데즈
Original Assignee
조셉 제이. 스위니
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조셉 제이. 스위니, 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 조셉 제이. 스위니
Publication of KR20020019877A publication Critical patent/KR20020019877A/ko
Application granted granted Critical
Publication of KR100801363B1 publication Critical patent/KR100801363B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

실리콘 웨이퍼상에서의 실리콘 질화물상에 이산화 실리콘 박막의 증가율을 감소하는 방법이 제공되는 바, 여기에서 이산화 실리콘의 증가율의 감소는 웨이퍼상에서 박막의 자체 평탄화를 일으킨다. 또한 실리콘 웨이퍼를 선처리하는 방법이 제공되는 바, 웨이퍼는 과산화수소, 이소프로필 알콜 및 아세톤과 같은 화학물질과 접촉되어지며 이산화 실리콘 증착전에 공기건조된다. 또한, 대기압 이하에서 화학적 증기 증착의 선택적 산화작용(SELOX SACVD)은 웨이퍼상에서 이산화 실리콘을 증착하도록 오존이 활성화된 테트라에틸 오르토 실리케이트를 이용한다.

Description

실리콘 기판상에서 실리콘 질화물상의 이산화 실리콘 증착의 비율을 감소하기 위한 웨이퍼 선처리 방법{WAFER PRETREATMENT TO DECREASE RATE OF SILICON DIOXIDE DEPOSITION ON SILICON NITRIDE COMPARED TO SILICON SUBSTRATE}
본 발명은 일반적으로 집적회로 기술에 사용되어지기 위한 웨이퍼상에 이산화 실리콘의 화학적 증기 증착(chemical vapor deposition;CVD) 분야에 관한 것이다. 보다 상세하게는, 본 발명은 웨이퍼의 실리콘 질화물 패드상에서의 이산화 실리콘 박막의 증착율을 감소하도록 실리콘 웨이퍼를 선처리하는 방법을 제공하는 것이다.
통상적으로, 실리콘의 국지적 산화(local oxidation of silicon;LOCOS) 구조는 집적회로(IC) 실리콘 장치에 대한 격리 기술의 표준이었다. 그러나, 이러한 기술의 본질적인 문제는 깊이, 비-평탄화(non-planarity), 얇게 되는것(thinning), 그리고 실리콘 결손을 유발하는 응력발생에 비례하여 격리 지역이 측면으로 확장되는 문제이다. 표면의 비-평탄화는 특히 실리콘 레이어에서 임의의 수반되는 석판술적 패터닝(lithographical patterning)동안 촛점의 심도에 대한 문제를 초래한다. 이는 0.35미크론보다 적은 설계기술에서 중요하게 된다.
얕은 트렌치 격리(Shallow trench isolation;STI) 기술은 더욱 표준 LOCOS 구조보다 장치-레벨 공정의 우수한 적용을 나타낸다. 얕은 트렌치 격리는 장치를 주로 0.35미크론에서 발생되는 선택적인 사용과 함께 0.25미크론 또는 그 이하로 설계한다. 얕은 트렌치 격리는 향상된 트렌치 깊이, 폭 조절 그리고 더 큰 패킹 밀도를 제공한다. 격리 지역은 사진석판술(photolithography)과 에치 기술을 사용하여 형성되고, 실리콘 트렌치로의 이산화(산화) 실리콘 증착은 테트라에틸 오르토 실리케이트(tetraethylorthosilicate;TEOS)나 고밀도 플라즈마(high-density plasma;HDP) 증기 증착을 통해 달성된다.
그러나, 얕은 트렌치 격리 구조는 트렌치 필(trench fill)이후에 웨이퍼상에 과도한 산화물의 화학적 기구 연마(chemical mechanical polishing;CMP)를 요구한다. 이러한 과정의 본질적 문제는 넓게 노출된 영역에서 예방 대책으로서의 더미 피쳐(dummy features)나 정지 레이어(stop layer)의 사용을 요구하는 과도한 트렌치 산화물 디슁(dishing)과 같은 것이다. 더욱이, 이산화 실리콘 증착후에 역전된 마스킹과 에칭은 유효한 영역상에서 이산화 실리콘 두께를 감소하도록 사용된다. 역전 마스킹과 에칭 이후에 CMP가 수행될때, 디슁은 역전 마스킹과 에칭이 없는 공정과 비교하여 감소된다. 그러나, 역전 마스킹과 에칭은 단가를 부가시키며 제조 공정을 복잡하게 한다. CMP 종결점의 인지에 대한 실폐 또는 지나친 과-연마없이 유효한 영역의 산화물이 완전히 제거되었을때의 확인에 대한 실폐는 장치의 수율을 감소한다. 이는 공정의 복잡성과 단가 모두를 증가시킨다.
선택적 산화물 증착(selective oxide deposition;SELOX)을 이용하는 얕은 트렌치 격리(STI)는 트렌치 필 공정후에 전체적으로 양호한 평탄화를 달성하도록 질화물과 실리콘의 패드상에서의 상이한 증착 비율을 이용한다. 자체 평탄화되는 트렌치 필은 화학적 증기 증착(CVD)동안 특정 상태가 조정될때 발생한다. 표준의 얕은 트렌치 격리와는 다른, 이산화 실리콘 박막의 자체 평탄화는 더미 피쳐 또는 역전 마스킹 또는 에칭에 대한 필요성을 감소하거나 제거할 수 있다. 그리하여, 선택적 산화물 증착(SELOX) 공정은 통상적인 얕은 트렌치 격리 방법보다 현저히 덜 복잡하게 하므로써 단가를 감소하며 장치의 제조성을 향상시킨다.
실리콘상의 증착이 시작된 이후까지 실리콘 질화물의 증착을 지연함으로써, 얇은 박막이 실리콘에 비하여 실리콘 질화물에 증착된다. 실리콘 질화물상에 지연된 응집이 실리콘 질화물에 대하여 실리콘상에서의 선택적인 증착이 효과적으로 생성될 때, 선택도, 또는 박막 두께의 배수는 희망하는 이산화 실리콘 두께와 변화한다. 또한, 이러한 방법에 의해 증착된 실리콘 질화물상의 이산화 실리콘의 밀도는 낮으며(다공성이며), 실리콘 질화물상에서 이산화 실리콘의 비파괴 측정을 불가능하게 한다. 선택적 증착 공정은 실리콘 질화물상에서 박막 두께의 배수를 증진시킬 수 있는 증착의 지연대신 실리콘에 대하여 완만하게 증착시키므로써 개선이 가능하다. 웨이퍼의 선처리는 박막 두께의 변화에서도 일정 선택 값을 나타내고 실리콘 질화물상의 이산화 실리콘 품질을 부수적으로 개선시킨다.
종래의 기술은 웨이퍼의 선처리에 의해 자체 평탄화된 산화물 층이 생성되도록 하는 웨이퍼상에서의 실리콘 질화물 패드상의 이산화 실리콘의 증착 비율을 감소하는 효과적인 방법이 결여된 불충분한 것이다. 본 발명은 본 분야에서의 이러한 지속적인 필요와 요구를 달성한다.
일 실시예에서, 본 발명은 웨이퍼상에서의 실리콘 질화물 패드상에서 이산화 실리콘 박막의 증착율을 감소하는 방법을 제공하는데, 이는 웨이퍼를 선처리하는 단계, 그리고 웨이퍼상에 이산화 실리콘 박막을 증기 증착하는 단계를 포함하며,여기에서 실리콘 질화물 기판상에서 감소된 이산화 실리콘 증착율은 웨이퍼상에서 이산화 실리콘 트렌치 필을 자체 평탄화하는 결과를 가져온다.
다른 실시예에서, 본 발명은 웨이퍼상에서 실리콘 질화물 박막이 증착되기 전에 웨이퍼를 선처리하는 방법을 제공하는데, 이는 웨이퍼를 과산화수소, 이소프로필 알콜 및 아세톤의 포함한 그룹으로부터 선택된 화학적 조성물과 접촉시키는 단계, 그리고 상기 웨이퍼로부터 상기 화학적 조성물을 공기 건조하는 단계를 포함하며, 여기에서 웨이퍼의 선처리는 웨이퍼상에서의 실리콘 질화물 패드상에서 이산화 실리콘의 증착율을 감소한다.
또 다른 실시예에서, 본 발명은 얕은 트렌치 격리 실리콘 웨이퍼상에서의 실리콘 질화물 패드상에서 이산화 실리콘 박막의 증착율을 감소하는 방법을 제공하는데, 이는 웨이퍼를 30% 과산화수소 수용액과 접촉하는 단계, 웨이퍼로부터 과산화수소 용해액을 공기 건조하는 단계 및 오존이 활성화된 테트라에틸 오르토 실리케이트(ozone-activated tetraethylorthosilicate;O3/TEOS)를 이용하여 웨이퍼상에서 이산화 실리콘을 증기 증착하는 단계를 포함하며, 여기에서 증기 증착은 선택적 산화 대기압하 화학적 증기 증착(selective oxidation sub-atmospheric chemical vapor deposition;SELOX SACVD) 공정이며 실리콘 질화물 패트상에서 감소된 이산화 실리콘 증착율은 웨이퍼상에서 이산화 실리콘 트렌치 필을 자체 평탄화하는 결과를 가져온다.
본 발명의 또 다른 관점과, 특징 및 장점들은 발명의 실시를 목적으로 주어진 본 발명의 현재의 바람직한 실시예에 대한 이후의 설명으로부터 명백해질 것이다.
도 1a는 전처리없이 SiN상에서 2420Å 및 Si상에서 6290Å의 산화물 두께가 도시된 패턴된 웨이퍼상에 391초동안의 증착시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 1b는 H2O2로 전처리되어 SiN상에서 290Å 및 Si상에서는 4260Å의 산화물 두께가 도시된 패턴된 웨이퍼상에 391초동안의 증착시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 1c는 이소프로파놀 알콜(isopropanol alcohol;IPA)로 전처리되어 SiN상에서 970Å 및 Si상에서 5900Å의 산화물 두께가 도시된 패턴된 웨이퍼상에 391초동안의 증착시간을 이용한 선택적인 산화물 증착의 주사 전자 현미경(scanning electron micrograph) 단면사진이고,
도 2a는 처리안된 SiN 박막상에서 SiO2의 표면 형태의 주사 전자 현미경 단면사진이고,
도 2b는 H2O2선처리된 SiN 박막상에서 SiO2의 표면 형태의 주사 전자 현미경단면사진이고,
도 2c는 IPA 또는 아세톤 선처리된 SiN상에서 SiO2의 표면 형태의 주사 전자 현미경 단면사진이고,
도 3은 노출된 실리콘, 실리콘 질화물 및 상이한 O3:TEOS 유동율을 가진 H202선처리된 실리콘 질화물 기판을 도시한 것으로, 흐름율은 O3수용액의 유동이 변화함에 따라 변화되며, 증착시간은 각 웨이퍼당 352초일때를 나타낸 것이고,
도 4a는 통상의 대기압 이하 화학적 증기 산화물 증착(sub-atmospheric chemical vapor oxide deposition;SACVD), 대기압 화학적 증기 산화물 증착(atmospheric pressure chemical vapor oxide deposition;APCVD) 및 저압 화학적 증기 산화물 증착(low pressure chemical vapor oxide deposition;LPCVD)에 대하여 얕은 트렌치 격리 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것이고,
도 4b는 고 밀도 플라즈마 화학적 증기 산화물 증착(high density plasma chemical vapor oxide deposition;HDPCVD)에 대하여 얕은 트렌치 격리 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것이고,
도 4c는 대기압 이하 화학적 증기 선택적 산화물 증착(sub-atmospheric chemical vapor selective oxide deposition;SELOX SACVD)에 대하여 얕은 트렌치 격리 증착 기술의 개략도와 주사 전자 현미경 사진을 비교한 것으로, 선택적 산화물 증착은 더미 형태 또는 역전 마스킹을 사용할 필요가 없는 화학적 기계적연마(chemical mechanical polishing;CMP) 통합을 용이하게 할 수 있는 것이고,
도 5는 웨이퍼 코너의 열 전자 현미경 사진을 포함한 트렌치 필(trench fill)에 대한 SACVD 선택적 산화이후에 웨이퍼의 단면을 도시한 것이고,
도 6은 실리콘 질화물과 실리콘상에서 산화물 증착을 시간의 함수로 비교한 것이고,
도 7a는 시간 t에서, 트렌치내의 산화물 성장이 100nm이며 SiN상에서의 산화물 성장은 무시할 수 있을 정도인, 웨이퍼의 트레치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 레이어상에서의 산화물의 지연된 응집 효과를 주사 전자 현미경 사진을 나타낸 것이고,
도 7b는 시간 2t에서, 트렌치내의 산화물 성장이 200nm이며 SiN상에서의 산화물 성장은 무시할 수 있을 정도인, 웨이퍼의 트레치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 레이어상에서의 산화물의 지연된 응집 효과를 주사 전자 현미경 사진을 나타낸 것이고,
도 7c는 시간 4t에서, 트렌치내의 산화물 성장이 400nm이며 SiN상에서의 산화물 성장은 150nm인 것으로, 웨이퍼의 트레치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 레이어상에서의 산화물의 지연된 응집 효과를 주사 전자 현미경 사진을 나타낸 것이고,
도 7d는 시간 8t에서, 트렌치내의 산화물 성장이 850nm이며 SiN상에서의 산화물 성장은 450nm인 것으로, 웨이퍼의 트레치내에서의 실리콘상에서 산화물의 성장과 비교되는 실리콘 질화물 패드 레이어상에서의 산화물의 지연된 응집 효과를주사 전자 현미경 사진을 나타낸 것이고,
도 8은 산화물 박막의 컨포멀(conformal) 및 선택적 SACVD 증착에 대한 특정한 선택도의 압력, 온도 및 O3/TEOS 비율의 최적화를 도시한 것이고
도 9a는 SACVD를 이용하여 수행된 SELOX 처리의 특성을, 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 박막의 처리 조건의 선택도(Selectivity)가 압력과 온도의 함수로서 도시한 것이고,
도 9b는 SACVD를 이용하여 수행된 SELOX 처리의 특성을, 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 박막의 처리 조건의 증착율(Deposition Rate)을 압력과 온도의 함수로서 도시한 것이고,
도 9c는 SACVD를 이용하여 수행된 SELOX 처리의 특성을, 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 박막의 처리 조건의 습식 에치 비율비(wet etch rate ratio;WERR)를 압력과 온도의 함수로서 도시한 것이고,
도 9d는 SACVD를 이용하여 수행된 SELOX 처리의 특성을, 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 1000℃ 가열냉각, 30분, 질소(N2)의 처리 조건의 감소(Shrinkage)를 압력과 온도의 함수로서 도시한 것이고,
도 9e는 SACVD를 이용하여 수행된 SELOX 처리의 특성을, 7000 sccm He, 350 mgm TEOS, 5000 O3(15wt%), 230mils, 5000Å 박막, 쓰로틀 밸브 종단점(오버에치없음) 처리 조건의 클린 시간(Clean Time)을 압력과 온도의 함수로서 도시한 것이다.
본 발명의 상기 예증된 특징과 장점 및 목적뿐만 아니라, 다른 제반사항도 명백해질 것이며, 취득될 것이고, 특히 첨부된 도면이 도시하는 특정한 실시예를 참조하므로써 간략하게 요약된 전술된 본 발명의 상세한 설명에서 이해될 수 있다. 이러한 도면은 설명의 일부를 형성한다. 그러나, 첨부된 도면은 본 발명의 바람직한 실시예를 도시하는 것이며 본 발명의 범주를 제한하는 것으로 간주되어서는 아니되는 것을 주목하여야 한다.
본 발명의 일실시예에서는 웨이퍼상에서의 실리콘 질화물 패드상에 이산화 실리콘 박막의 증착율을 감소하기 위한 방법을 제공하는데, 이는 웨이퍼를 선처리하는 단계와, 웨이퍼상에서 이산화 실리콘 박막을 증기 증착하는 단계를 포함한다. 이러한 실시예에서, 실리콘 질화물 기판상에서 감소된 이산화 실리콘 증착율은 박막 두께의 변화에 따라 선택도가 일정하게 유지되는 웨이퍼상에서 이산화 실리콘 트렌치 필의 자체 평탄화를 일으킨다. 예를 들어, 웨이퍼는 실리콘 기판과 실리콘 질화물 패드를 포함하는 얕은 트렌치 격리 장치인 곳에 사용된다. 이러한 실시예에서, 선처리되는 단계는 웨이퍼가 화학적 조성물에 접촉되는 단계 및 웨이퍼상에서의 화학적 조성물을 공기 건조하는 단계를 포함할 수 있다. 웨이퍼를 공기 건조하도록 사용될 수 있는 화학적 조성물의 대표적인 예로는 과산화수소(hydrogen peroxide), 이소프로필 알콜(isopropyl alcohol), 및 아세톤(acetone)을 포함한다.또한 과산화수소는 30% 수용액을 포함할 수 있다.
본 발명의 이러한 실시예의 한가지 관점에서 이산화 실리콘 박막은 선택적인 산화의 대기압하 화학적 증기 증착(selective oxidation sub-atmospheric chemical vapor deposition;SELOX SACVD) 공정에 의해 웨이퍼상에 증착된다. SELOX SACVD 공정의 대표적인 실례로는 웨이퍼상에 이산화 실리콘을 증착하도록 오존이 활성화된 테트라 에틸 오르토 실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용한다. 웨이퍼상에 이산화 실리콘의 선택적 산화의 대기압하 화학적 증기 증착(SELOX SACVD)동안 선택된 온도는 예를 들어, 약 400℃일 것이다.
본 발명의 다른 실시예에서는 웨이퍼상의 이산화 실리콘 박막을 증착하기 전에 웨이퍼를 선처리하는 방법을 제공한다. 이러한 방법은 웨이퍼를 화학적 조성물과 접촉하는 단계 및 웨이퍼상에서 화학적 조성물을 공기 건조하는 단계를 포함한다. 웨이퍼의 선처리는 웨이퍼상에서의 실리콘 질화물 패드상에 이산화 실리콘의 증착율을 감소하고 박막 두께의 변화에 따른 선택도(seletivity)를 일정하게 한다. 본 발명의 방법에서 웨이퍼를 공기 건조하기에 유용한 화학적 조성물의 대표적 실례로는 과산화수소, 이소프로필 알콜 및 아세톤을 포함한다. 또한, 과산화수소는 30% 수용액을 포함할 수 있다. 웨이퍼는, 예를 들어 실리콘 기판과 실리콘 질화물 패드를 포함하는 얕은 트렌치 격리 장치를 사용할 수 있다.
본 실시예의 관점에서 이산화 실리콘 박막은 선택적 산화의 대기압하 화학적 증기 증착(SELOX SACVD) 처리에 의해 웨이퍼상에 증착된다. SELOX SACVD의 대표적인 실례로는 웨이퍼상에 이산화 실리콘을 증착하도록 오존이 활성화된 테트라 에틸오르토 실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용한다. 웨이퍼상의 이산화 실리콘의 선택적 산화의 대기압하 화학적 증기 증착동안에 유용한 온도는 예를 들어, 약 400℃가 되게 선택된다.
본 발명의 또 다른 실시예에서는 얕은 트렌치 격리 실리콘 웨이퍼상에서의 실리콘 질화물상에서 이산화 실리콘의 증착율을 감소하는 방법을 제공한다. 이러한 방법은 웨이퍼를 30% 수용액의 과산화수소에 접촉하는 단계와, 웨이퍼상에서의 과산화수소를 공기 건조하는 단계, 그리고 진공 증착이 선택적 산화의 대기압하 화학적 증기 증착(SELOX SACVD) 처리되는 곳에서 오존이 활성화된 테트라 에틸 오르토 실리케이트(ozone activated tetraethylorthosilicate; O3/TEOS)를 사용하여 웨이퍼상에 이산화 실리콘을 증기 증착하는 단계를 포함한다. 실리콘 질화물 패드상에서의 감소된 이산화 실리콘 증착율은 웨이퍼상의 이산화 실리콘 트렌치 필을 자체 평탄화하게 되어 박막 두께의 변화에 따라 선택도가 일정하게 유지된다. 웨이퍼상에서의 이산화 실리콘의 선택적 산화 대기압하 화학적 증기 증착동안의 유용한 온도는 예를 들어, 약 400℃일 수 있다.
이후의 실시예들은 본 발명의 다양한 실시예를 설명하기 위한 목적으로서 특정한 방식으로 본 발명을 제한하는 의미는 아니다.
실시예 1
재질
얕은 트렌치 격리를 위한 실리콘 산화물의 SACVDTM선택적 산화물 증착은AMAT Giga-Fil SACVDTMUSG 장비를 이용하여 수행된다.
실시예 2
웨이퍼의 선처리
실리콘 질화물(SiN)에서 실리콘(Si)상의 박막두께가 2-3x 되는 산화물 증착은 여전히 화학적-기계적 연마(CMP)전에 수반되는 평탄화 단계를 요구한다. 선처리는 전반적인 처리를 증진시키는 선택도를 매우 높게 한다. SiN, Si/SiO2두께중에 SiO2두께로서 정의되는 박막 두께의 충분한 배수 또는 선택도는, 여러 고려사항 즉, 트렌치 형상, SiN 두께, CMP 과정를 기초로 가변된다. 배수를 증가하는 성능은 수반되는 평탄화 단계의 필요성을 제거하며 증가된 웨이퍼 작업 처리량을 초래하는 CMP에 대한 필요한 시간을 감소한다. 이는 또한 실리콘 질화물상의 이산화 실리콘 박막 즉, 선처리 없이 최종적인 박막의 질을 더욱 밀도있게 개선한다. 양질의 개선된 박막은 CMP 처리의 종결점이 좀더 정확할 수 있게 하는 두께측정의 타원 편광법(ellipsometry)과 같은 비파괴적인 수단일 수 있으며, 이로써 전체적으로 좀더 강한 모듈을 만든다.
또한, 선택적인 증착 처리는 낮은 온도에서 수행되므로 증착율과 그로인한 작업 처리량이 증가된다. 선택적 처리의 증착율은 430℃의 실리콘상에서 90nm/min 대 400℃의 실리콘상에서 140nm/min이다. 선처리시에는, 가장 잘 알려진 방법은 처리되지 않은 표준 선택적 처리에 대하여 400℃ 대 430℃이다. 선처리없이, 상승된 증착 온도는 실리콘 질화물상에서 다공성의 이산화 실리콘 박막이 실리콘"코너(corner)" 지역의 트렌치 영역으로 잠식되는 것을 방지한다.
선택도 또는 박막 두께의 배수는 선처리 방법에 따라 이산화 실리콘 두께와 무관하게 된다. 선처리시에는, 실리콘 질화물상의 이산화 실리콘 증착율이 더이상 지연되지 않지만, 실리콘상의 증착율에 영향을 미치지 않는 반면에 실리콘 질화물상의 증착율은 실리콘과 비교하여 더욱 감소된다. 이는 트렌치의 기하학적 크기가 작아지며, 더욱 적극적일때 처리를 좀더 예견가능하게 한다.
산화물 증착전에 웨이퍼의 선처리 결여는, 5000~6000Å 산화물 박막 두께에 대한 다양한 웨이퍼상에 박막 두께가 1.7에서 2.9x의 배수로 달성되어진다. 실리콘상의 이산화 실리콘 박막 두께는 큰 오픈 영역 즉, 근처의 활동적 영역없이 실리콘 에치되어지는 영역에서 측정된다. 실리콘 질화물상의 이산화 실리콘 박막 두께는 더 큰 활동 영역 즉, 근처의 영역에 에치되지 않고 원래대로의 실리콘 질화물 패드인 영역에서 측정된다.
웨이퍼를 H2O2(H2O에 희석된 30%농도의 과산화수소)와 이소프로필 알콜(IPA)두가지 또는 아세톤에 담그는 단계와, 그리고 산화물 증착 챔버로 들어가기 전에 공기 건조하는 단계는 박막 두께의 배수를 증가시킨다. 도 1a와 도 1b는 O3/TEOS 처리와 같은 것에 의해 증착되는 패턴 웨이퍼의 주사 전자 현미경(SEM) 단면사진을 보여준다. 선처리없이 패턴된 웨이퍼상에서 산화물의 증착은 박막 두께가 2.6x의 배수로 생성한다. H2O2선처리에 의해, 14.7x 배수로 증가한다. 산화물 트렌치 필 과정은 H2O2선처리에 의해 영향받지 않는다. 산화물 증착율이 H2O2선처리된 Si상에서다소 감소되어지는 동안, SiN상에서는 상당히 감소한다. IPA-선처리에 의해, 6.1x 배수로(도 1c)로 된다. 평판 웨이퍼가 아세톤-선처리되므로서 산화물 박막 두께는 증착 두께 및 IPA-선처리에 의한 패턴된 웨이퍼의 박막 형태와 비슷하다(데이터는 도시안됨).
실시예 3
박막의 표면 형태
H2O2-선처리된 SiN상에서 증진된 SiO2박막의 형태는 처리안된 SiN에서와는 상이하다. H2O2-선처리된 SiN상의 산화물 박막은 평편해지며, 즉, 어떠한 기공(도 2a와 도 2b)도 가지지 않는다. 이는 산화물 박막 두께가 타원 편광기로서 측정될 수 있지만, 처리않된 SiN상에서의 저질의 박막이 파괴되어지는 파손된 웨이퍼상에서 단지 주사 전자 현미경(SEM) 사진으로서 측정될 수 있다는 점에서 H2O2-선처리에 대한 이차적인 잇점을 제공한다. SiN상에서의 산화물 박막 두께 측정은 수반되는 단계에서의 화학적 기계적 연마에 대한 시간을 결정하는데 있어 중대하다. IPA 또는 아세톤 두가지에 의한 선처리는, 처리안된 웨이퍼상에서의 선택도를 증가시키는 반면에, H2O2선처리의 높은 선택도를 달성하지 못한다. 박막의 질은 IPA나 아세톤 선처리 모두에 의해 역시 개선되지만, 수반되는 산화물 박막의 질을 개선하는 H2O2선처리의 등급은 개선되지 않는다. 그리하여, H2O2에 의한 선처리는 현재의 산화물 증착 처리로서 강화된 선택도를 위한 주지된 방법을 나타낸다.
실시예 4
실리콘상의 산화물 대 실리콘 질화물의 선택적인 성장율
얕은 트렌치 격리(STI)에 대한 선택적인 산화물 증착은 자체 평탄화된 산화물 성장을 달성하도록 실리콘상에서의 산화물 성장율과 실리콘 질화물상에서의 산화물 성장율 사이의 조정가능한 선택도를 제공한다.
선택도 = 실리콘상에서의 박막 두께/질화물상에서의 박막 두께
여기에서 실리콘상에서의 박막두께는 실리콘 질화물상에서의 박막두께보다 크다.
일반적으로, 증가된 O3: TEOS 비는 실리콘상에서의 산화물 대 실리콘 질화물의 선택적 성장율을 강화한다. 도 3은 실리콘 질화물상의 박막 두께의 변화와 상이한 O3: TEOS 비를 가지는 실리콘 (평판) 웨이퍼를 도시한다. 감소된 박막 두께는 비록 감소된 비율로서 상이하게 감소되기는 하지만 검토된 O3: TEOS 흐름비가 넓은 범위에서 관찰된다.
또한, CVD의 선택적 증착후에 이산화 실리콘은, 선택도로서 보존되며, 코너 라운딩(corner rounding)은 열적 산화물을 증가시키는 고온 산소 증착에 의해 달성된다. SELOX 처리는 고밀도 플라즈마(high density plasma;HDP) 증기 증착과 같은 다른 증기 증착 처리와 같이 동일하게 양호한 코너 라운딩을 얻을 수 있다. 포스트 트렌치 필 산화는, O2내에서 45분간 가열냉각한후에 증가된 150Å 열적 산화물 증가후에, 산화물의 균일한 도포로서 양호한 코너 라운딩을 나타내며 실리콘 웨이퍼상에서 부정적인 효과는 없다(도 5).
실시예 5
표준(선처리 없음) SELOX 처리 대 SELOX 처리 전에 선처리로서 감소된 증착율로부터 질화물 패드 레이어상에서의 산화물의 지연된 응집 효과
표준 SACVD O3/TEOS 박막 증착의 선택도는 웨이퍼상에 증착됨에 따른 산화물 레이어의 자체 평탄화를 달성하는데 이용된다. 최적화된 SACVD 처리에서 선택도는 트렌치내의 실리콘상에 이산화 실리콘의 더욱 빠른 응집과 비교되는 실리콘 질화물 패드상에서의 이산화 실리콘의 지연된 응집에 기인한다. 일단 질화물상에 응집이 개시되면, 산화물 증착의 비율은 박막 두께가 측정되었을 때 트렌치내의 실리콘상에서 산화물 증착의 비율과 유사해진다. 실제적으로, 실리콘 질화물상에 증착된 이산화 실리콘은 실리콘상에 증착된 것과 비교될 정도로 다공성이며, 이는 효과적으로 실리콘 질화물상의 증착율을 감소하는 것으로 나타나는데, 즉 양쪽의 박막 두께가 유사하다 할지라도 실리콘상에서 증착되는 만큼 많은 이산화 실리콘 분자가 실리콘 질화물상에서 증착되는 것이 아니다.
도 6의 그래프는, 비록 웨이퍼의 트렌치내의 실리콘 상으로 산화물 증착이 빠르게 발생하였더라도, 실리콘 질화물 패드상의 산화물 성장은 2t의 증착시간동안 발생되지 않는다. 실리콘상의 산화물 증착의 점진적으로 빠른 비율에 연관된 이러한 지연된 응집 효과는 웨이퍼상에서 8t의 시간까지 지체 평탄화된 이산화 실리콘 레이어를 초래한다. 도 7의 주사 전자 현미경 사진은 4t의 증착시간까지 실리콘 질화물상에서 어떤 가시적인 중요한 산화물 증착은 없다는 것을 증명한다(도 7c).
웨이퍼의 선처리로부터, 실리콘 질화물상에서의 이산화 실리콘의 지연된 응집은 더이상 일어나지 않는다. 실리콘상에서의 증착율이 변화되지 않는 반면에, 실리콘 질화물상에서의 증착율은 현저하게 감소한다. 특징적으로는, 웨이퍼의 선처리는 이산화 실리콘 두께가 증착될지라도 변하지 않는 선택도를 일으키는 반면에 선처리 결핍은, 표준 SELOX SACVD 처리중에 이산화 실리콘 박막 두께에 따라 선택도 값을 변화시킨다.
실시예 6
SACVD O 3 /TEOS 박막 특성
실리콘 질화물/실리콘 웨이퍼상에서의 이산화 실리콘 박막의 오존이 활성화된 TEOS 증착은 웨이퍼의 화학적 기계적 연마전에 자체 평탄화를 달성하는데 사용된다. 선택적인 산화물 증착 공정에서 초기 단계는 선택도 값을 선택하는 단계와 웨이퍼상에 산화물 표면을 전체적으로 평탄화하는데 필요한 증착시간을 결정하는 단계에 의해 트렌치의 높이를 보상하는 것이다. 압력, 온도 및 O3/TEOS비는 대략 1의 선택도 값에 대한 컨포멀 SACVD USG 산화물 증착 또는 1보다 큰 선택도 값에 대한 선택적인 SACVD USG 증착 모두에 대하여 최적화된다(도 8).
또한, 오존/TEOS 공정은 공정 통합의 기준으로서의 몇가지 장점으로 처리된다. 예를 들어, 조정가능한 선택도/증착 비율은 더욱 전반적인 자체 평탄화(도 9a와 도 9b)를 일으키며, 담금질이후의 오존/TEOS/산화물의 감소는 최소화되며(도9d), 그리고 보이드(void)없는 갭 충전은 매우 작은 갭(<0.1미크론 트렌치 개구부)으로 달성된다. 선처리는 낮은 온도에서 증착율을 증가시킬 수 있다. SELOX 처리가 다른 얕은 트렌치 격리 과정만큼 많은 포스트 증착 처리 단계를 필요로 하지 않음으로서, 복잡성과 전반적인 비용은 감소되며 웨이퍼 작업 처리량은 증가한다.
테이블 1은 가변되는 온도, 압력 및 O3/TEOS비의 처리 조건하에서 웨이퍼상에 산화물 박막의 O3/TEOS 증착의 결과를 요약한 것이다. 최적의 조건은 질화물 레벨 이하의 양호한 박막 질이 생성되는 430℃, 700 torr 및 17wt% O3이다. 테이블 2는 정합의 증착 기술, 표준의 얕은 트렌치 SELOX 처리 및 웨이퍼의 선처리에 사용되는 새로운 얕은 트렌치 SELOX 처리를 이용한 이산화 실리콘 증착의 최적 조건을 이용한 결과를 요약한 것이다. 새로운 SELOX 처리는 1400Å/min의 증착율에서 질화물 레이어 다음으로 양호한 박막의 질을 나타낸다.
테이블 1
테이블 2
여기에서 사용된 참조문헌은 이하와 같다.
M. Yoshimaru 및 T.Yoshie. Effects of substrate on the growth characteristics of silicon oxide films deposited by atmosperic chemical vapor deposition using Si(OC2H5)4and O3, J.Electrochem.Soc. 145,2847 (1998).
K. Kwok, E. Yieh, S. Robles, 및 B.C. Nhuyen. Surface related phenomena in integrated PECVD/Ozone-TEOS SACVD processes for sub-half micron gap fill:Electrostatic effects, J. Electrochem. Soc. 141,2172 (1994).
T. Homma, M. Suzuki, and Y. Murao. A fully planarized multilevel interconnection technology using semi-selective tetraethoxysilane-ozone chemical vapor deposition at atmospheric pressure, J Electrochem. Soc. 140, 3591 (1993).
K. Tsukamoto, D. Cheng, H. Komiyama, Y. Nishimoto, N. Tokumasu, 및 K. Maeda. Tetraethylorthosilicate vapor treatment for eliminating surface sensitivity in tetraethylorthosilicate/O3atmospheric-pressure chemical vapor deposition, Electrochem. Sol. St. Lett. 2, 24 (1999).
T. Nakano, N. Sato, 및 T. Ohta. A model of effects of surface pretreatment by organic slovents on ozone-tetraethoxysilane chemical vapor deposition, J. Electrochem. Soc. 142 641 (1995).
J. Schlueter. Trench Warfare: CMP and Shallow Trench Isolation, Semiconductor International, 123~130 페이지 (1999. 10월).
N. Elbe., Z. Gabric, W. Langheinrich, and B. Nerueither. A new STI Process Based on Selective Oxide Deposition, Symposium on VLSI Technology Digest of Technical Papers, 208~209 페이지 (1998).
본 설명에서 언급한 특정한 특허 또는 간행물들은 본 발명을 포함하는 당해 기술분야의 당업자의 수준을 나타내는 것이다. 이러한 특허나 간행물들은 개별적인간행물이 특정적이며 개별적으로 첨부된 참조문헌처럼 동일하게 확장되도록 참조문헌으로 첨부된다.
당해 기술분야의 당업자들은 목적을 수행하며 그 결과를 얻기에 적합한 본 발명을 쉽게 이해할 것이며 본발명의 본질뿐만 아니라 언급된 장점을 쉽게 이해할 것이다. 다양한 변형과 변화는 본 발명의 기본 사상과 범주로부터 벗어나지 않은채 본 발명을 실용적으로 할 수 있음은 본 기술분야의 당업자간에 명백하다. 청구범위의 범주에 의해 정의되는 본 발명의 사상내에 포함된 본 기술분야의 당업자들에게 여기에서의 변화나 다른 사용은 발생할 것이다.

Claims (20)

  1. 웨이퍼상에서의 실리콘 질화물 패드상에 이산화 실리콘 박막의 증착율을 감소하는 방법으로서,
    상기 웨이퍼를 선처리하는 단계; 그리고
    상기 웨이퍼상에서 이산화 실리콘을 진공 증착하는 단계를 포함하며,
    상기 실리콘 질화물상에서의 감소된 이산화 실리콘 증착율은 상기 웨이퍼상에서 이산화 실리콘 트렌치 필(trench fill)의 자체 평탄화를 일으키는 방법.
  2. 제 1 항에 있어서, 박막 두께의 변화에 따라 선택도를 일정하게 유지하는 방법.
  3. 제 1 항에 있어서, 상기 웨이퍼는 얕은 트렌치 격리 장치를 포함하는 방법.
  4. 제 1 항에 있어서, 상기 웨이퍼는 실리콘 기판과 실리콘 질화물 패드를 포함하는 방법.
  5. 제 1 항에 있어서, 상기 선처리하는 단계는,
    상기 웨이퍼를 과산화수소, 이소프로필 알콜 및 아세톤을 포함하는 그룹으로부터 선택된 화학적 조성물과 접촉하는 단계; 그리고
    상기 웨이퍼상의 상기 화학적 조성물을 공기 건조하는 단계를 포함하는 방법.
  6. 제 5 항에 있어서, 상기 과산화수소는 30% 수용액을 포함하는 방법.
  7. 제 1 항에 있어서, 상기 이산화 실리콘 박막은 선택적 산화 대기압하의 화학적 증기 증착(SELOX SACVD) 처리에 의해 상기 웨이퍼상에 증착되어지는 방법.
  8. 제 7 항에 있어서, 상기 선택적 산화 대기압하 화학적 증기 증착(SELOX SACVD)은 상기 웨이퍼상에서 상기 이산화 실리콘을 증착하도록 오존이 활성화된 테트라에틸 오르토 실리케이트(O3/TEOS) 처리를 이용하는 방법.
  9. 제 7 항에 있어서, 상기 이산화 실리콘은 약 400℃의 온도에서 상기 웨이퍼상에 증착되어지는 방법.
  10. 웨이퍼상의 이산화 실리콘을 증착하기 전에 상기 웨이퍼를 선처리하는 방법으로서,
    상기 웨이퍼를 과산화수소,이소프로필 알콜 및 아세톤을 포함하는 그룹으로부터 선택된 화학적 조성물과 접촉하는 단계; 그리고
    상기 웨이퍼에서 상기 화학적 조성물을 공기 건조하는 단계를 포함하며,
    상기 웨이퍼의 상기 선처리는 상기 웨이퍼상에서의 실리콘 질화물 패드에서 이산화 실리콘 박막의 증착율을 감소하는 방법.
  11. 제 10 항에 있어서, 박막 두께의 변화에 따라 선택도를 일정하게 유지하는 방법.
  12. 제 10 항에 있어서, 상기 웨이퍼는 얕은 트렌치 격리 장치를 포함하는 방법.
  13. 제 10 항에 있어서, 상기 웨이퍼는 실리콘 기판과 실리콘 질화물 패드를 포함하는 방법.
  14. 제 10 항에 있어서, 상기 과산화수소는 30% 수용액을 포함하는 방법.
  15. 제 10 항에 있어서, 상기 이산화 실리콘 박막은 선택적 산화 대기압하 화학적 증기 증착(SELOX SACVD) 처리에 의해 상기 웨이퍼상에 증착되어지는 방법.
  16. 제 15 항에 있어서, 상기 선택적 산화 대기압하 화학적 증기 증착(SELOX SACVD)은 상기 웨이퍼상에서 상기 이산화 실리콘이 증착되도록 오존이 활성화된 테트라에틸 오르토 실리케이트(O3/TEOS) 처리를 이용하는 방법.
  17. 제 15 항에 있어서, 상기 이산화 실리콘은 약 400℃의 온도에서 상기 웨이퍼상에 증착되는 방법.
  18. 얕은 트렌치 격리 실리콘 웨이퍼상에서의 실리콘 질화물 패드상에 이산화 실리콘 박막의 증착율을 감소하는 방법으로서,
    상기 웨이퍼를 30% 의 과산화수소 수용액과 접촉하는 단계;
    상기 웨이퍼에서 상기 과산화수소 수용액을 공기 건조하는 단계; 그리고
    오존이 활성화된 테트라에틸 오르토 실리케이트(O3/TEOS)를 이용하여 상기 웨이퍼상에 상기 이산화 실리콘을 증기 증착하는 단계를 포함하며,
    상기 증기 증착은 선택적 산화 대기압하 화학적 증기 증착(SELOX SACVD)인 처리이고,
    상기 실리콘 질화물 패드상에서의 감소된 이산화 실리콘 증착은 상기 웨이퍼상에서 이산화 실리콘 트렌치 필의 자체 평탄화를 일으키는 방법.
  19. 제 18 항에 있어서, 박막 두께의 변화에 따라 선택도를 일정하게 유지하는 방법.
  20. 제 18 항에 있어서, 상기 이산화 실리콘은 400℃의 온도에서 상기 웨이퍼상에 증착되어지는 방법.
KR1020010046342A 2000-07-31 2001-07-31 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법 KR100801363B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/629,040 2000-07-31
US09/629,040 US6541401B1 (en) 2000-07-31 2000-07-31 Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Publications (2)

Publication Number Publication Date
KR20020019877A true KR20020019877A (ko) 2002-03-13
KR100801363B1 KR100801363B1 (ko) 2008-02-05

Family

ID=24521341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010046342A KR100801363B1 (ko) 2000-07-31 2001-07-31 실리콘 기판상에서 실리콘 질화물상의 실리콘 이산화물 증착율을 감소시키기 위한 웨이퍼 선처리 방법

Country Status (6)

Country Link
US (1) US6541401B1 (ko)
EP (1) EP1178528B1 (ko)
JP (1) JP5128033B2 (ko)
KR (1) KR100801363B1 (ko)
AT (1) ATE541305T1 (ko)
TW (1) TW519692B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180014204A (ko) * 2015-06-26 2018-02-07 어플라이드 머티어리얼스, 인코포레이티드 실리콘 산화물 막들의 선택적 증착

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7069101B1 (en) * 1999-07-29 2006-06-27 Applied Materials, Inc. Computer integrated manufacturing techniques
US6640151B1 (en) * 1999-12-22 2003-10-28 Applied Materials, Inc. Multi-tool control system, method and medium
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate
US7188142B2 (en) 2000-11-30 2007-03-06 Applied Materials, Inc. Dynamic subject information generation in message services of distributed object systems in a semiconductor assembly line facility
US6910947B2 (en) * 2001-06-19 2005-06-28 Applied Materials, Inc. Control of chemical mechanical polishing pad conditioner directional velocity to improve pad life
US7698012B2 (en) * 2001-06-19 2010-04-13 Applied Materials, Inc. Dynamic metrology schemes and sampling schemes for advanced process control in semiconductor processing
US20020192966A1 (en) * 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
US7082345B2 (en) * 2001-06-19 2006-07-25 Applied Materials, Inc. Method, system and medium for process control for the matching of tools, chambers and/or other semiconductor-related entities
US7047099B2 (en) * 2001-06-19 2006-05-16 Applied Materials Inc. Integrating tool, module, and fab level control
US7160739B2 (en) * 2001-06-19 2007-01-09 Applied Materials, Inc. Feedback control of a chemical mechanical polishing device providing manipulation of removal rate profiles
US7201936B2 (en) * 2001-06-19 2007-04-10 Applied Materials, Inc. Method of feedback control of sub-atmospheric chemical vapor deposition processes
US6950716B2 (en) * 2001-08-13 2005-09-27 Applied Materials, Inc. Dynamic control of wafer processing paths in semiconductor manufacturing processes
US6984198B2 (en) * 2001-08-14 2006-01-10 Applied Materials, Inc. Experiment management system, method and medium
US20030037090A1 (en) * 2001-08-14 2003-02-20 Koh Horne L. Tool services layer for providing tool service functions in conjunction with tool functions
DE10143997B4 (de) * 2001-09-07 2006-12-14 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben
AU2003233581A1 (en) * 2002-05-21 2003-12-12 Aviza Technology, Inc Method of depositing an oxide film by chemical vapor deposition
US7668702B2 (en) * 2002-07-19 2010-02-23 Applied Materials, Inc. Method, system and medium for controlling manufacturing process using adaptive models based on empirical data
WO2004013715A1 (en) * 2002-08-01 2004-02-12 Applied Materials, Inc. Method, system, and medium for handling misrepresentative metrology data within an advanced process control system
US20040063224A1 (en) * 2002-09-18 2004-04-01 Applied Materials, Inc. Feedback control of a chemical mechanical polishing process for multi-layered films
US7456116B2 (en) 2002-09-19 2008-11-25 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US20070212850A1 (en) * 2002-09-19 2007-09-13 Applied Materials, Inc. Gap-fill depositions in the formation of silicon containing dielectric materials
US7335609B2 (en) * 2004-08-27 2008-02-26 Applied Materials, Inc. Gap-fill depositions introducing hydroxyl-containing precursors in the formation of silicon containing dielectric materials
US7141483B2 (en) * 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
US7431967B2 (en) * 2002-09-19 2008-10-07 Applied Materials, Inc. Limited thermal budget formation of PMD layers
TW556316B (en) * 2002-09-25 2003-10-01 Nanya Technology Corp A method of fabricating a shallow trench isolation with high aspect ratio
AU2003290932A1 (en) * 2002-11-15 2004-06-15 Applied Materials, Inc. Method, system and medium for controlling manufacture process having multivariate input parameters
US7333871B2 (en) * 2003-01-21 2008-02-19 Applied Materials, Inc. Automated design and execution of experiments with integrated model creation for semiconductor manufacturing tools
DE10314574B4 (de) * 2003-03-31 2007-06-28 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
US7096085B2 (en) * 2004-05-28 2006-08-22 Applied Materials Process control by distinguishing a white noise component of a process variance
US20070212847A1 (en) * 2004-08-04 2007-09-13 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US7642171B2 (en) * 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
DE102004042459B3 (de) * 2004-08-31 2006-02-09 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis
US7547621B2 (en) * 2006-07-25 2009-06-16 Applied Materials, Inc. LPCVD gate hard mask
JP2009099909A (ja) * 2007-10-19 2009-05-07 Toshiba Corp 半導体装置の製造方法
US20090176368A1 (en) * 2008-01-08 2009-07-09 Nan Wu Manufacturing method for an integrated circuit structure comprising a selectively deposited oxide layer
US20090194810A1 (en) * 2008-01-31 2009-08-06 Masahiro Kiyotoshi Semiconductor device using element isolation region of trench isolation structure and manufacturing method thereof
JP2009182270A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置及びその製造方法
CN101989564B (zh) * 2009-07-31 2012-09-26 中芯国际集成电路制造(上海)有限公司 减少浅沟道隔离槽的边角缺陷的方法
CN102856175B (zh) * 2012-09-19 2015-08-19 上海华力微电子有限公司 炉管挡片结构制造方法
JP6060460B2 (ja) * 2012-11-22 2017-01-18 アーゼット・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ シリカ質膜の形成方法及び同方法で形成されたシリカ質膜
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP2016025195A (ja) 2014-07-18 2016-02-08 東京エレクトロン株式会社 エッチング方法
JP6494226B2 (ja) * 2014-09-16 2019-04-03 東京エレクトロン株式会社 エッチング方法
KR102381824B1 (ko) 2015-04-13 2022-03-31 도쿄엘렉트론가부시키가이샤 기판을 평탄화하기 위한 시스템 및 방법
KR102424807B1 (ko) * 2016-08-11 2022-07-22 도쿄엘렉트론가부시키가이샤 기판의 에칭 기반 평탄화를 위한 방법
US11211272B2 (en) 2019-09-25 2021-12-28 Micron Technology, Inc. Contaminant detection tools and related methods

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190792A (en) * 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
JPH0779127B2 (ja) * 1989-12-27 1995-08-23 株式会社半導体プロセス研究所 半導体装置の製造方法
JP2812599B2 (ja) * 1992-02-06 1998-10-22 シャープ株式会社 半導体装置の製造方法
EP0560617A3 (en) * 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
JPH06283506A (ja) * 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH06283523A (ja) * 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH0945687A (ja) * 1995-07-26 1997-02-14 Ricoh Co Ltd 基板表面の平坦化方法
KR0179554B1 (ko) * 1995-11-30 1999-04-15 김주용 반도체 소자의 소자분리절연막 형성방법
JPH1022284A (ja) * 1996-06-28 1998-01-23 Toshiba Corp 半導体装置及びその製造方法
DE19629766C2 (de) * 1996-07-23 2002-06-27 Infineon Technologies Ag Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat
JPH10294311A (ja) * 1997-04-18 1998-11-04 Matsushita Electron Corp 半導体装置の製造方法
KR100546265B1 (ko) * 1997-08-27 2006-03-23 삼성전자주식회사 다결정실리콘박막트랜지스터의제조방법
JP3315907B2 (ja) * 1997-10-24 2002-08-19 松下電器産業株式会社 半導体装置の製造方法
JP2953447B2 (ja) * 1997-11-14 1999-09-27 日本電気株式会社 溝分離型半導体装置の製造方法
US6413583B1 (en) * 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
JP2000068367A (ja) * 1998-08-19 2000-03-03 Hitachi Ltd 半導体集積回路装置の製造方法
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
US6235354B1 (en) * 1999-11-01 2001-05-22 United Microelectronics Corp. Method of forming a level silicon oxide layer on two regions of different heights on a semiconductor wafer
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180014204A (ko) * 2015-06-26 2018-02-07 어플라이드 머티어리얼스, 인코포레이티드 실리콘 산화물 막들의 선택적 증착

Also Published As

Publication number Publication date
JP5128033B2 (ja) 2013-01-23
KR100801363B1 (ko) 2008-02-05
ATE541305T1 (de) 2012-01-15
EP1178528B1 (en) 2012-01-11
US6541401B1 (en) 2003-04-01
TW519692B (en) 2003-02-01
EP1178528A3 (en) 2010-04-28
EP1178528A2 (en) 2002-02-06
JP2002151510A (ja) 2002-05-24

Similar Documents

Publication Publication Date Title
KR20020019877A (ko) 실리콘 기판상에서 실리콘 질화물상의 이산화 실리콘증착의 비율을 감소하기 위한 웨이퍼 선처리 방법
US6180490B1 (en) Method of filling shallow trenches
JP2738831B2 (ja) 半導体素子のフィールド酸化膜形成方法
JP3568537B2 (ja) マイクロエレクトロニクス構造体用電子ビーム加工膜
US5726090A (en) Gap-filling of O3 -TEOS for shallow trench isolation
JP2002151510A5 (ko)
JP2004179614A (ja) 半導体装置の製造方法
US20090140418A1 (en) Method for integrating porous low-k dielectric layers
KR100513801B1 (ko) 갭필을 위한 유동성 절연막을 구비하는 반도체 소자의제조 방법
JPH1012716A (ja) 半導体装置の製造方法
US20080305609A1 (en) Method for forming a seamless shallow trench isolation
US5930677A (en) Method for reducing microloading in an etchback of spin-on-glass or polymer
KR20050083787A (ko) 반도체 장치 및 그 제조 방법
US7125794B2 (en) Method of manufacturing semiconductor device
US6472751B1 (en) H2 diffusion barrier formation by nitrogen incorporation in oxide layer
US6235608B1 (en) STI process by method of in-situ multilayer dielectric deposition
US7223705B2 (en) Ambient gas treatment of porous dielectric
KR100334245B1 (ko) 소자분리영역의 형성 방법
KR100422959B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100248159B1 (ko) 반도체장치에 있어서 이온주입을 통한 에스오지층형성방법
KR100240927B1 (ko) 반도체 기판의 평탄화 방법
JPH11220024A (ja) 半導体集積回路の製造方法及びその製造装置
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100369338B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20010010919A (ko) 반도체 소자의 층간절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101229

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee